JPH08340260A - 符号誤り訂正回路 - Google Patents
符号誤り訂正回路Info
- Publication number
- JPH08340260A JPH08340260A JP14634395A JP14634395A JPH08340260A JP H08340260 A JPH08340260 A JP H08340260A JP 14634395 A JP14634395 A JP 14634395A JP 14634395 A JP14634395 A JP 14634395A JP H08340260 A JPH08340260 A JP H08340260A
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- JP
- Japan
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- code
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 符号誤り訂正回路において、ハードウェア規
模を少なくして処理時間を短縮する。 【構成】 データ発生器３は２M 個のＭビットデータを
発生し、符号化回路でＭビットデータに対してＮビット
の検査ビットを付加して（Ｍ＋Ｎ）ビットのブロック符
号を生成する。誤り付加回路５はこのブロック符号に対
してＰビットのランダム誤りを発生させて誤り付加コー
ドとして出力する。メモリ２には誤り付加コードを書き
込みアドレスとしてＭビットデータが書き込まれる。復
号処理を行う際には、Ｍビットの送信データに対してＮ
ビットの検査ビットを付加してブロック符号化されたブ
ロック符号列を受信ブロック符号列として受け、シフト
レジスタ１は受信ブロック符号列のブロック符号毎にブ
ロック符号を読出アドレスとしてメモリをアクセスして
記憶データを誤り訂正データとして読み出す。
模を少なくして処理時間を短縮する。 【構成】 データ発生器３は２M 個のＭビットデータを
発生し、符号化回路でＭビットデータに対してＮビット
の検査ビットを付加して（Ｍ＋Ｎ）ビットのブロック符
号を生成する。誤り付加回路５はこのブロック符号に対
してＰビットのランダム誤りを発生させて誤り付加コー
ドとして出力する。メモリ２には誤り付加コードを書き
込みアドレスとしてＭビットデータが書き込まれる。復
号処理を行う際には、Ｍビットの送信データに対してＮ
ビットの検査ビットを付加してブロック符号化されたブ
ロック符号列を受信ブロック符号列として受け、シフト
レジスタ１は受信ブロック符号列のブロック符号毎にブ
ロック符号を読出アドレスとしてメモリをアクセスして
記憶データを誤り訂正データとして読み出す。
Description
【０００１】
【産業上の利用分野】本発明はデータ通信に用いられ伝
送路で発生する符号誤りを訂正する符号誤り訂正回路に
関する。
送路で発生する符号誤りを訂正する符号誤り訂正回路に
関する。
【０００２】
【従来の技術】一般に、ＢＣＨ符号等のブロック符号を
受けて復号する復号化回路には、符号誤り訂正回路が備
えられている。このようなブロック符号（例えば、ＢＣ
Ｈ符号）を復号する際には、一般に次の方法が用いられ
ている。
受けて復号する復号化回路には、符号誤り訂正回路が備
えられている。このようなブロック符号（例えば、ＢＣ
Ｈ符号）を復号する際には、一般に次の方法が用いられ
ている。
【０００３】いま、符号多項式ｃ（Ｘ）が送信側から送
られたとする。そして、誤りパターンを表す多項式ｅ
（Ｘ）が加わり、受信多項式ｒ（Ｘ）＝ｃ（Ｘ）＋ｅ
（Ｘ）が得られたとする。まず、ｒ（Ｘ）からシンドロ
ームを求め、シンドロームから誤り位置多項式を求め
る。その後、誤り位置多項式の根を求め、これによっ
て、誤り訂正を行う。このような誤り訂正を行う際に
は、一般に、多数の加算器及びシフトレジスタが必要と
なる。
られたとする。そして、誤りパターンを表す多項式ｅ
（Ｘ）が加わり、受信多項式ｒ（Ｘ）＝ｃ（Ｘ）＋ｅ
（Ｘ）が得られたとする。まず、ｒ（Ｘ）からシンドロ
ームを求め、シンドロームから誤り位置多項式を求め
る。その後、誤り位置多項式の根を求め、これによっ
て、誤り訂正を行う。このような誤り訂正を行う際に
は、一般に、多数の加算器及びシフトレジスタが必要と
なる。
【０００４】
【発明が解決しようとする課題】上述のように、ブロッ
ク符号の復号化回路において、誤り訂正を行う際には、
多数の加算器及びシフトレジスタが必要となって、ハー
ドウェア規模が大きくなってしまうという問題点があ
る。一方、ソフトウェア処理によって誤り訂正を行おう
とすると、極めて多くの加算処理及びデータシフト処理
を行う必要がある関係上、処理時間が大きくなってしま
うという問題点がある。
ク符号の復号化回路において、誤り訂正を行う際には、
多数の加算器及びシフトレジスタが必要となって、ハー
ドウェア規模が大きくなってしまうという問題点があ
る。一方、ソフトウェア処理によって誤り訂正を行おう
とすると、極めて多くの加算処理及びデータシフト処理
を行う必要がある関係上、処理時間が大きくなってしま
うという問題点がある。
【０００５】本発明の目的はハードウェア規模が少なく
て済みしかも処理時間を短縮できる符号誤り訂正回路を
提供することにある。
て済みしかも処理時間を短縮できる符号誤り訂正回路を
提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、Ｍビッ
ト（Ｍは正の整数）の送信データに対してＮビット（Ｎ
は正の整数）の検査ビットを付加してブロック符号化さ
れたブロック符号列を受信ブロック符号列として受け前
記受信ブロック符号列を復号する復号装置に用いられ、
予め定められ互いに異なる複数のＭビットデータが記憶
データとして格納されたメモリと、前記受信ブロック符
号列のブロック符号毎に該ブロック符号を読出アドレス
として前記メモリをアクセスして前記記憶データを誤り
訂正データとして読み出す読出手段とを有することを特
徴とする符号誤り訂正回路が得られる。
ト（Ｍは正の整数）の送信データに対してＮビット（Ｎ
は正の整数）の検査ビットを付加してブロック符号化さ
れたブロック符号列を受信ブロック符号列として受け前
記受信ブロック符号列を復号する復号装置に用いられ、
予め定められ互いに異なる複数のＭビットデータが記憶
データとして格納されたメモリと、前記受信ブロック符
号列のブロック符号毎に該ブロック符号を読出アドレス
として前記メモリをアクセスして前記記憶データを誤り
訂正データとして読み出す読出手段とを有することを特
徴とする符号誤り訂正回路が得られる。
【０００７】この符号誤り訂正回路は、さらに、互いに
異なる２M 個のＭビットデータを発生するデータ発生器
と、前記Ｍビットデータに対してＮビットの検査ビット
を付加して（Ｍ＋Ｎ）ビットのブロック符号に符号化す
る符号化回路と、該（Ｍ＋Ｎ）ビットのブロック符号に
対してＰビット（Ｐ＜Ｎ）のランダム誤りを発生させて
誤り付加コードとして出力する誤り付加回路とを有し、
前記誤り付加コードを書き込みアドレスとして前記Ｍビ
ットデータが前記メモリに書き込まれる。
異なる２M 個のＭビットデータを発生するデータ発生器
と、前記Ｍビットデータに対してＮビットの検査ビット
を付加して（Ｍ＋Ｎ）ビットのブロック符号に符号化す
る符号化回路と、該（Ｍ＋Ｎ）ビットのブロック符号に
対してＰビット（Ｐ＜Ｎ）のランダム誤りを発生させて
誤り付加コードとして出力する誤り付加回路とを有し、
前記誤り付加コードを書き込みアドレスとして前記Ｍビ
ットデータが前記メモリに書き込まれる。
【０００８】そして、前記読出手段は、例えば、（Ｍ＋
Ｎ）ビットのシフトレジスタであり、さらに、符号誤り
訂正回路には、前記Ｍビットデータを前記メモリに書き
込む際前記メモリに前記データ発生器を接続するととも
に前記誤り付加回路を前記メモリに接続するスイッチ手
段が備えられており、前記誤り訂正データを生成する際
該スイッチ手段は前記シフトレジスタに接続されるとと
もに出力端子に接続される。
Ｎ）ビットのシフトレジスタであり、さらに、符号誤り
訂正回路には、前記Ｍビットデータを前記メモリに書き
込む際前記メモリに前記データ発生器を接続するととも
に前記誤り付加回路を前記メモリに接続するスイッチ手
段が備えられており、前記誤り訂正データを生成する際
該スイッチ手段は前記シフトレジスタに接続されるとと
もに出力端子に接続される。
【０００９】
【作用】本発明では、誤り付加コードを書き込みアドレ
スとしてＭビットデータをメモリに書き込み、受信ブロ
ック符号列のブロック符号毎にブロック符号を読出アド
レスとしてメモリをアクセスして記憶データを誤り訂正
データとして読み出すようにしたから、符号誤り訂正処
理を行う際、ハードウェア規模が少なくて済みしかも処
理時間を短縮できる。
スとしてＭビットデータをメモリに書き込み、受信ブロ
ック符号列のブロック符号毎にブロック符号を読出アド
レスとしてメモリをアクセスして記憶データを誤り訂正
データとして読み出すようにしたから、符号誤り訂正処
理を行う際、ハードウェア規模が少なくて済みしかも処
理時間を短縮できる。
【００１０】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１１】図１を参照して、本発明による符号誤り訂
正回路は、シフトレジスタ１、メモリ２、データ発生器
３、符号化回路４、誤り付加回路５、及びスイッチ６ａ
及び６ｂを備えており、スイッチ６ａ及び６ｃは連動し
ている。
正回路は、シフトレジスタ１、メモリ２、データ発生器
３、符号化回路４、誤り付加回路５、及びスイッチ６ａ
及び６ｂを備えており、スイッチ６ａ及び６ｃは連動し
ている。
【００１２】いま、ブロック符号をデータビット数Ｍ
（Ｍは正の整数）、検査ビット数Ｎ（Ｎは正の整数）と
して、Ｐビット（Ｐ＜Ｎ）までの誤り訂正能力があるも
のとして説明する。なお、ここでは、便宜上データは全
てバイナリーであるものとする。
（Ｍは正の整数）、検査ビット数Ｎ（Ｎは正の整数）と
して、Ｐビット（Ｐ＜Ｎ）までの誤り訂正能力があるも
のとして説明する。なお、ここでは、便宜上データは全
てバイナリーであるものとする。
【００１３】図示の符号誤り訂正回路が起動されると、
スイッチ６ａ及び６ｂはａ端子側に切り替わる。データ
発生器３はＭビットの符号について全ての組み合わせを
発生する。つまり、２M 個のデータ列を発生することに
なる。これらデータ列はスイッチ６ａを介して順次メモ
リ２に後述するようにして格納される。
スイッチ６ａ及び６ｂはａ端子側に切り替わる。データ
発生器３はＭビットの符号について全ての組み合わせを
発生する。つまり、２M 個のデータ列を発生することに
なる。これらデータ列はスイッチ６ａを介して順次メモ
リ２に後述するようにして格納される。
【００１４】一方、データ発生器３から出力されたデー
タ列は符号化回路４でブロック符号に符号化される。つ
まり、データ列は（Ｍ＋Ｎ）ビットのブロック符号に符
号化される。そして、ブロック符号は誤り付加回路５に
与えられる。
タ列は符号化回路４でブロック符号に符号化される。つ
まり、データ列は（Ｍ＋Ｎ）ビットのブロック符号に符
号化される。そして、ブロック符号は誤り付加回路５に
与えられる。
【００１５】誤り付加回路５では、（Ｍ＋Ｎ）ビットの
ブロック符号に対して誤りをＰビットまでのランダム誤
りの全ての組み合わせについて付加して、誤り付加コー
ドとして出力する。そして、これら誤り付加コードはス
イッチ６ｂを介して書き込みアドレスとしてメモリ２に
与えられる。この結果、メモリ２には書き込みアドレス
に従って上述のデータ列が順次書き込まれることにな
る。
ブロック符号に対して誤りをＰビットまでのランダム誤
りの全ての組み合わせについて付加して、誤り付加コー
ドとして出力する。そして、これら誤り付加コードはス
イッチ６ｂを介して書き込みアドレスとしてメモリ２に
与えられる。この結果、メモリ２には書き込みアドレス
に従って上述のデータ列が順次書き込まれることにな
る。
【００１６】上述の処理は、一つのデータ列について、
（Ｍ＋Ｎ）ビットのブロック符号を生成し、このブロッ
ク符号に対して誤りをＰビットまでの誤りの全ての組み
合わせについて付加することになる。従って、異なる複
数のアドレスに同一のデータ列が格納されることにな
る。
（Ｍ＋Ｎ）ビットのブロック符号を生成し、このブロッ
ク符号に対して誤りをＰビットまでの誤りの全ての組み
合わせについて付加することになる。従って、異なる複
数のアドレスに同一のデータ列が格納されることにな
る。
【００１７】全てのデータ列がメモリ２に格納される
と、スイッチ６ａ及び６ｂはｂ端子側に切り替わる。こ
れによって、符号誤り訂正回路は復号可能状態となり、
受信符号列（ブロック符号列）がシフトレジスタ１に順
次入力される（シフトレジスタ１は（Ｍ＋Ｎ）ビットの
シフトレジスタである）。１ブロック符号分がシフトレ
ジスタ１に入力されると、シフトレジスタ１の内容を読
出アドレスとしてメモリがアクセスされる。これによっ
て、この読出アドレスに対応する格納データ列が読出デ
ータとしてメモリ２から読み出されることになる。
と、スイッチ６ａ及び６ｂはｂ端子側に切り替わる。こ
れによって、符号誤り訂正回路は復号可能状態となり、
受信符号列（ブロック符号列）がシフトレジスタ１に順
次入力される（シフトレジスタ１は（Ｍ＋Ｎ）ビットの
シフトレジスタである）。１ブロック符号分がシフトレ
ジスタ１に入力されると、シフトレジスタ１の内容を読
出アドレスとしてメモリがアクセスされる。これによっ
て、この読出アドレスに対応する格納データ列が読出デ
ータとしてメモリ２から読み出されることになる。
【００１８】前述のように、誤り付加コードを書き込み
アドレスとしてメモリ２にはデータ列が書き込まれてい
るから、上記の読出データは受信符号の誤り訂正データ
となる。
アドレスとしてメモリ２にはデータ列が書き込まれてい
るから、上記の読出データは受信符号の誤り訂正データ
となる。
【００１９】生成多項式が変更した際には、符号化回路
４を変更すればよく、さらに、同一の符号を用いて同時
に複数のデータ通信を行う際には、シフトレジスタ及び
メモリを増設するだけで、複数のデータ通信に対応する
ことができる。なお、生成多項式が不変であれば、メモ
リをリードオンリーメモリ（ＲＯＭ）として上述した手
法によってＲＯＭにデータを予め書き込んでおれば、回
路規模（ハードウェア規模）をさらに少なくすることが
できる。
４を変更すればよく、さらに、同一の符号を用いて同時
に複数のデータ通信を行う際には、シフトレジスタ及び
メモリを増設するだけで、複数のデータ通信に対応する
ことができる。なお、生成多項式が不変であれば、メモ
リをリードオンリーメモリ（ＲＯＭ）として上述した手
法によってＲＯＭにデータを予め書き込んでおれば、回
路規模（ハードウェア規模）をさらに少なくすることが
できる。
【００２０】上述の実施例では、データがバイナリーで
ある場合について説明したが、多値符号においても同様
にして本発明を適用することができる。
ある場合について説明したが、多値符号においても同様
にして本発明を適用することができる。
【００２１】
【発明の効果】以上説明したように、本発明では、予め
定められた書き込みアドレスに対応して互いに異なる複
数のＭビットデータをそれぞれメモリに記憶データとし
て格納しておき、受信ブロック符号列のブロック符号毎
にブロック符号を読出アドレスとしてメモリをアクセス
して記憶データを誤り訂正データとして読み出すように
したから、符号誤り訂正処理を行う際ハードウェア規模
が少なくて済みしかも処理時間を短縮できるという効果
がある。
定められた書き込みアドレスに対応して互いに異なる複
数のＭビットデータをそれぞれメモリに記憶データとし
て格納しておき、受信ブロック符号列のブロック符号毎
にブロック符号を読出アドレスとしてメモリをアクセス
して記憶データを誤り訂正データとして読み出すように
したから、符号誤り訂正処理を行う際ハードウェア規模
が少なくて済みしかも処理時間を短縮できるという効果
がある。
【図１】本発明による符号誤り訂正回路の一実施例を示
すブロック図である。
すブロック図である。
１ シフトレジスタ ２ メモリ ３ データ発生器 ４ 符号化回路 ５ 誤り付加回路 ６ａ，６ｂ スイッチ
Claims (3)
- 【請求項１】 Ｍビット（Ｍは正の整数）の送信データ
に対してＮビット（Ｎは正の整数）の検査ビットを付加
してブロック符号化されたブロック符号列を受信ブロッ
ク符号列として受け前記受信ブロック符号列を復号する
復号装置に用いられ、予め定められた書き込みアドレス
に対応して互いに異なる複数のＭビットデータがそれぞ
れ記憶データとして格納されたメモリと、前記受信ブロ
ック符号列のブロック符号毎に該ブロック符号を読出ア
ドレスとして前記メモリをアクセスして前記記憶データ
を誤り訂正データとして読み出す読出手段とを有するこ
とを特徴とする符号誤り訂正回路。 - 【請求項２】 請求項１に記載された符号誤り訂正回路
において、さらに、互いに異なる２M 個のＭビットデー
タを発生するデータ発生器と、前記Ｍビットデータに対
してＮビットの検査ビットを付加して（Ｍ＋Ｎ）ビット
のブロック符号に符号化する符号化回路と、該（Ｍ＋
Ｎ）ビットのブロック符号に対してＰビット（Ｐ＜Ｎ）
のランダム誤りを発生させて誤り付加コードとして出力
する誤り付加回路とを有し、前記誤り付加コードを書き
込みアドレスとして前記Ｍビットデータが前記メモリに
書き込まれるようにしたことを特徴とする符号誤り訂正
回路。 - 【請求項３】 請求項１に記載された符号誤り訂正回路
において、前記読出手段は（Ｍ＋Ｎ）ビットのシフトレ
ジスタであり、前記Ｍビットデータを前記メモリに書き
込む際前記メモリに前記データ発生器を接続するととも
に前記誤り付加回路を前記メモリに接続するスイッチ手
段が備えられており、前記誤り訂正データを生成する際
該スイッチ手段は前記シフトレジスタに接続されるとと
もに出力端子に接続されるようにしたことを特徴とする
符号誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634395A JPH08340260A (ja) | 1995-06-13 | 1995-06-13 | 符号誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634395A JPH08340260A (ja) | 1995-06-13 | 1995-06-13 | 符号誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340260A true JPH08340260A (ja) | 1996-12-24 |
Family
ID=15405564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14634395A Withdrawn JPH08340260A (ja) | 1995-06-13 | 1995-06-13 | 符号誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954554B2 (en) * | 2001-08-30 | 2005-10-11 | Daewoo Electronics Corporation | Block coding/decoding method and apparatus for increasing code rate |
-
1995
- 1995-06-13 JP JP14634395A patent/JPH08340260A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954554B2 (en) * | 2001-08-30 | 2005-10-11 | Daewoo Electronics Corporation | Block coding/decoding method and apparatus for increasing code rate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |