JPH08340069A - リードフレーム及びこれを用いた半導体装置 - Google Patents
リードフレーム及びこれを用いた半導体装置Info
- Publication number
- JPH08340069A JPH08340069A JP7145942A JP14594295A JPH08340069A JP H08340069 A JPH08340069 A JP H08340069A JP 7145942 A JP7145942 A JP 7145942A JP 14594295 A JP14594295 A JP 14594295A JP H08340069 A JPH08340069 A JP H08340069A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- semiconductor chip
- wire bonding
- semiconductor device
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 構造の簡略化、配線長の短縮化及び接続点数
の低減を図ることのできるリードフレーム及びこれを用
いた半導体装置を提供する。 【構成】 ダイパッド15及び微細柱状のバンプ14が
エッチング技術によって金属フレームに形成され、ダイ
パッド15及びバンプ14の各両端面が露出するように
レジンで固定して作られたリードフレーム18に対し、
そのダイパッド15上に半導体チップ19を搭載し、こ
の半導体チップ19上の電極とリードフレーム18上の
パッドとをボンディングワイヤ20で接続し、更に半導
体チップ19及びボンディングワイヤ20をレジンモー
ルド21により封止する。
の低減を図ることのできるリードフレーム及びこれを用
いた半導体装置を提供する。 【構成】 ダイパッド15及び微細柱状のバンプ14が
エッチング技術によって金属フレームに形成され、ダイ
パッド15及びバンプ14の各両端面が露出するように
レジンで固定して作られたリードフレーム18に対し、
そのダイパッド15上に半導体チップ19を搭載し、こ
の半導体チップ19上の電極とリードフレーム18上の
パッドとをボンディングワイヤ20で接続し、更に半導
体チップ19及びボンディングワイヤ20をレジンモー
ルド21により封止する。
Description
【0001】
【産業上の利用分野】本発明は、半導体チップを搭載す
ると共にリードを形成するためのリードフレーム及びこ
れを用いた半導体装置に関するものである。
ると共にリードを形成するためのリードフレーム及びこ
れを用いた半導体装置に関するものである。
【0002】
【従来の技術】図9はBGA( Ball Grid Array)によ
る従来の半導体装置の概略構成を示す正面図である。基
板1の片面には半導体チップ2が搭載され、その周辺に
は配線パターンが形成されている。この配線パターンの
内、他の基板との接続に用いられる配線パターン3(入
出力用)については、基板1の厚み方向にスルーホール
4が形成されている。このスルーホール4に接続可能に
して基板1の下面には配線パターン5が形成されてお
り、この配線パターン5と配線パターン3とはスルーホ
ール4内の導電メッキ6を通して電気的に接続されてい
る。また、半導体チップ2のパッドと配線パターン3と
は、ボンディングワイヤ7によって接続されている。更
に、搭載された部品全体を覆うようにして基板上面を樹
脂でモールドしてパッケージングを行うことにより、1
つの半導体装置が完成する。
る従来の半導体装置の概略構成を示す正面図である。基
板1の片面には半導体チップ2が搭載され、その周辺に
は配線パターンが形成されている。この配線パターンの
内、他の基板との接続に用いられる配線パターン3(入
出力用)については、基板1の厚み方向にスルーホール
4が形成されている。このスルーホール4に接続可能に
して基板1の下面には配線パターン5が形成されてお
り、この配線パターン5と配線パターン3とはスルーホ
ール4内の導電メッキ6を通して電気的に接続されてい
る。また、半導体チップ2のパッドと配線パターン3と
は、ボンディングワイヤ7によって接続されている。更
に、搭載された部品全体を覆うようにして基板上面を樹
脂でモールドしてパッケージングを行うことにより、1
つの半導体装置が完成する。
【0003】以上の様な構成の半導体装置を更に別の基
板8上に実装する場合、基板8には入出力用配線パター
ン9が形成され、この配線パターン9と配線パターン5
の接続は半田ボール10を介して行われる。半田ボール
10と各配線パターンとの接続は、リフロー炉で溶融し
た半田10a,10bによって行われる。この種の技術
に関しては、例えば、実開昭63−3160号公報(樹
脂パッケージの裏面からリードフレームを外部端子とし
て突出させると共にパッケージ裏面に耐熱性絶縁テープ
を配設した集積回路装置)、特開平3−94459号公
報(金属ベース上に金メッキ層等の非エッチング金属層
によってダイボンディング部及びボンディング部を形成
した半導体チップモジュール及びその製造方法)、特開
平3−94460号公報(基板上のパターンに半導体チ
ップをバンプ接続すると共に、外部接続用の各パターン
の端部を樹脂パッケージの下面に露出させた半導体装置
及びその製造方法)、特開平3−104142号公報
(放熱ブロックを有する樹脂封止型半導体装置にあっ
て、その外部端子群のスタンドオフと放熱ブロックの突
出面に等しくした樹脂封止型半導体装置)、特開平5−
63109号公報(樹脂内にインナーリードからパッケ
ージの上面又は裏面に通じるコンタクトホールを設け、
この内部に導電材料を充填して外部接続用コンタクト部
にしたモールド型ICパッケージ)、特開平5−283
460号公報(リードパターンが形成された絶縁性のベ
ースフィルム上に半導体チップを搭載し、リードパター
ンに接続されたバンプをベースフィルムより露出させた
半導体装置)、特開平6−112354号公報(導電層
が形成された基板上に半導体ダイを搭載し、導電層に接
続された半田ボールを基板より露出させた薄型オーバー
モールデッド半導体デバイス及びその製造方法)、及び
特開平6−216276号公報(半導体チップの搭載面
に対して配線パターンの形成面を高くし、配線パターン
の内側と半導体チップをボンディングワイヤで接続し、
配線パターンの外側にはスルーホールを接続し、このス
ルーホールの露出部にソルダーバンプを接続させた半導
体装置)等がある。
板8上に実装する場合、基板8には入出力用配線パター
ン9が形成され、この配線パターン9と配線パターン5
の接続は半田ボール10を介して行われる。半田ボール
10と各配線パターンとの接続は、リフロー炉で溶融し
た半田10a,10bによって行われる。この種の技術
に関しては、例えば、実開昭63−3160号公報(樹
脂パッケージの裏面からリードフレームを外部端子とし
て突出させると共にパッケージ裏面に耐熱性絶縁テープ
を配設した集積回路装置)、特開平3−94459号公
報(金属ベース上に金メッキ層等の非エッチング金属層
によってダイボンディング部及びボンディング部を形成
した半導体チップモジュール及びその製造方法)、特開
平3−94460号公報(基板上のパターンに半導体チ
ップをバンプ接続すると共に、外部接続用の各パターン
の端部を樹脂パッケージの下面に露出させた半導体装置
及びその製造方法)、特開平3−104142号公報
(放熱ブロックを有する樹脂封止型半導体装置にあっ
て、その外部端子群のスタンドオフと放熱ブロックの突
出面に等しくした樹脂封止型半導体装置)、特開平5−
63109号公報(樹脂内にインナーリードからパッケ
ージの上面又は裏面に通じるコンタクトホールを設け、
この内部に導電材料を充填して外部接続用コンタクト部
にしたモールド型ICパッケージ)、特開平5−283
460号公報(リードパターンが形成された絶縁性のベ
ースフィルム上に半導体チップを搭載し、リードパター
ンに接続されたバンプをベースフィルムより露出させた
半導体装置)、特開平6−112354号公報(導電層
が形成された基板上に半導体ダイを搭載し、導電層に接
続された半田ボールを基板より露出させた薄型オーバー
モールデッド半導体デバイス及びその製造方法)、及び
特開平6−216276号公報(半導体チップの搭載面
に対して配線パターンの形成面を高くし、配線パターン
の内側と半導体チップをボンディングワイヤで接続し、
配線パターンの外側にはスルーホールを接続し、このス
ルーホールの露出部にソルダーバンプを接続させた半導
体装置)等がある。
【0004】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、以下に列挙するような問題を含んでい
る。 (a)パッケージ内の部品構成数が多いため、パッケー
ジの組立て費用及び部材費用が高くなる。 (b)パッケージ内の配線長が長くなるため、実効イン
ダクタンスが大きくなり、伝送のクロストークノイズが
増え、高速伝送性が劣る。 (c)配線の接続点が多いため、温度サイクルでの熱応
力による疲労破断を生じ易い。 (d)スルーホール及び半田ボールは、それ自身が疲労
破断し易いため、信頼性が劣る。
技術にあっては、以下に列挙するような問題を含んでい
る。 (a)パッケージ内の部品構成数が多いため、パッケー
ジの組立て費用及び部材費用が高くなる。 (b)パッケージ内の配線長が長くなるため、実効イン
ダクタンスが大きくなり、伝送のクロストークノイズが
増え、高速伝送性が劣る。 (c)配線の接続点が多いため、温度サイクルでの熱応
力による疲労破断を生じ易い。 (d)スルーホール及び半田ボールは、それ自身が疲労
破断し易いため、信頼性が劣る。
【0005】そこで、本発明は、構造の簡略化、配線長
の短縮化及び接続点数の低減を図ることのできるリード
フレーム及びこれを用いた半導体装置を提供することを
目的としている。
の短縮化及び接続点数の低減を図ることのできるリード
フレーム及びこれを用いた半導体装置を提供することを
目的としている。
【0006】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるリードフレームは、所定の厚さを有
した金属板を所定のパターンでエッチングして不要部分
を除去することにより得られた半導体チップ搭載用ダイ
パッド及びワイヤボンディング用微細柱状部と、前記所
定の厚さより小なる膜厚を有し、上下の面を突出させる
ように前記半導体チップ搭載用ダイパッド及び前記ワイ
ヤボンディング用微細柱状部を前記所定のパターンで一
体化するレジン部材を含む構成にしている。
めに、本発明によるリードフレームは、所定の厚さを有
した金属板を所定のパターンでエッチングして不要部分
を除去することにより得られた半導体チップ搭載用ダイ
パッド及びワイヤボンディング用微細柱状部と、前記所
定の厚さより小なる膜厚を有し、上下の面を突出させる
ように前記半導体チップ搭載用ダイパッド及び前記ワイ
ヤボンディング用微細柱状部を前記所定のパターンで一
体化するレジン部材を含む構成にしている。
【0007】前記金属板は、ニッケル−鉄合金又は銅を
含むことができる。また、前記ワイヤボンディング用微
細柱状部は、ワイヤボンディング面にメッキを施すこと
ができる。更に、前記ワイヤボンディング用微細柱状部
は、ワイヤボンディング面の反対面に共有半田メッキ又
は半田ボールが設けられた構成にすることができる。
含むことができる。また、前記ワイヤボンディング用微
細柱状部は、ワイヤボンディング面にメッキを施すこと
ができる。更に、前記ワイヤボンディング用微細柱状部
は、ワイヤボンディング面の反対面に共有半田メッキ又
は半田ボールが設けられた構成にすることができる。
【0008】前記レジン部材は、エポキシ樹脂を含ませ
ることができる。上記の目的を達成するために、この発
明による半導体装置は、所定の厚さを有した金属板を所
定のパターンでエッチングして不要部分を除去すること
により得られた半導体チップ搭載用ダイパッド及びワイ
ヤボンディング用微細柱状部、及び前記所定の厚さより
小なる膜厚を有し、上下の面を突出させるように前記半
導体チップ搭載用ダイパッド及び前記ワイヤボンディン
グ用微細柱状部を前記所定のパターンで一体化するレジ
ン部材より構成されるリードフレームと、前記半導体チ
ップ搭載用ダイパッドに搭載された半導体チップと、前
記半導体チップの電極と前記リードフレームの前記ワイ
ヤボンディング用微細柱状部を接続するボンディングワ
イヤと、前記半導体チップおよび前記ボンディングワイ
ヤを封止するモールドレジンとを具備している。
ることができる。上記の目的を達成するために、この発
明による半導体装置は、所定の厚さを有した金属板を所
定のパターンでエッチングして不要部分を除去すること
により得られた半導体チップ搭載用ダイパッド及びワイ
ヤボンディング用微細柱状部、及び前記所定の厚さより
小なる膜厚を有し、上下の面を突出させるように前記半
導体チップ搭載用ダイパッド及び前記ワイヤボンディン
グ用微細柱状部を前記所定のパターンで一体化するレジ
ン部材より構成されるリードフレームと、前記半導体チ
ップ搭載用ダイパッドに搭載された半導体チップと、前
記半導体チップの電極と前記リードフレームの前記ワイ
ヤボンディング用微細柱状部を接続するボンディングワ
イヤと、前記半導体チップおよび前記ボンディングワイ
ヤを封止するモールドレジンとを具備している。
【0009】この場合、前記モールドレジンは、エポキ
シ系低応力レジンであり、前記リードフレームの前記微
細柱状部は、ワイヤボンディング面にメッキが施され、
ワイヤボンディング面の反対面に共有半田メッキ又は半
田ボールが設けられていることが望ましい。
シ系低応力レジンであり、前記リードフレームの前記微
細柱状部は、ワイヤボンディング面にメッキが施され、
ワイヤボンディング面の反対面に共有半田メッキ又は半
田ボールが設けられていることが望ましい。
【0010】
【作用】上記した手段によれば、入出力用の端子を設け
る必要のあるリードフレームにあって、そのダイパッド
及び電気導体としてのバンプをエッチングにより金属板
から作製する。これら相互の固定を行うために、液状の
レジンをエッチング側から充填すると、これが硬化する
ことによって絶縁基板が形成され、リードとして機能す
る電気導体を備えたリードフレームを得ることができ
る。したがって、配線長の短縮及び配線数の低減が可能
になり、パッケージの小型化、多ピン化が可能になる。
る必要のあるリードフレームにあって、そのダイパッド
及び電気導体としてのバンプをエッチングにより金属板
から作製する。これら相互の固定を行うために、液状の
レジンをエッチング側から充填すると、これが硬化する
ことによって絶縁基板が形成され、リードとして機能す
る電気導体を備えたリードフレームを得ることができ
る。したがって、配線長の短縮及び配線数の低減が可能
になり、パッケージの小型化、多ピン化が可能になる。
【0011】金属板に42アロイ(ニッケル−鉄合金)
を用いれば、耐蝕性、強度に優れたリードフレームが得
られ、また、OFC(Oxygen Free Copper)と略称され
る無酸素銅材を用いることにより、電気特性及び熱伝導
性に優れたリードフレームを得ることができる。入出力
用端子となる電気導体の端面の内、非エッチング面、す
なわちボンディング側の端面に金、銀等のメッキを施す
ことにより、ボンディングワイヤに対する接続が確実に
行える様になり、信頼性が向上する。
を用いれば、耐蝕性、強度に優れたリードフレームが得
られ、また、OFC(Oxygen Free Copper)と略称され
る無酸素銅材を用いることにより、電気特性及び熱伝導
性に優れたリードフレームを得ることができる。入出力
用端子となる電気導体の端面の内、非エッチング面、す
なわちボンディング側の端面に金、銀等のメッキを施す
ことにより、ボンディングワイヤに対する接続が確実に
行える様になり、信頼性が向上する。
【0012】また、電気導体の外部接続用の端面に設け
た共有半田メッキ又は半田ボールを施すことにより、実
装時の接続が確実に行える様になり、実装接続の信頼性
を向上させることができる。絶縁基板を形成するための
レジンにエポキシ樹脂を用いれば、必要な絶縁性及び強
度が得られ、硬化速度も短いため加工性、量産性に優れ
ている。
た共有半田メッキ又は半田ボールを施すことにより、実
装時の接続が確実に行える様になり、実装接続の信頼性
を向上させることができる。絶縁基板を形成するための
レジンにエポキシ樹脂を用いれば、必要な絶縁性及び強
度が得られ、硬化速度も短いため加工性、量産性に優れ
ている。
【0013】上記した他の手段によれば、従来の半田ボ
ール及び配線パターンに代えて微細柱状の電気導体を形
成したリードフレームを用いることができ、半導体装置
における配線長の短縮、配線数の低減、小型化、多ピン
化が可能になる。また、放熱性及び生産性を高めること
ができる。半導体チップ、ボンディングワイヤ等を封止
するモールドの材料にプラスチックを用いれば、量産性
を損なうことなくモールドを行うことができる。
ール及び配線パターンに代えて微細柱状の電気導体を形
成したリードフレームを用いることができ、半導体装置
における配線長の短縮、配線数の低減、小型化、多ピン
化が可能になる。また、放熱性及び生産性を高めること
ができる。半導体チップ、ボンディングワイヤ等を封止
するモールドの材料にプラスチックを用いれば、量産性
を損なうことなくモールドを行うことができる。
【0014】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 (実施例1)図1は本発明による半導体装置の一実施例
の概略構成を示す正面図である。また、図2は図1の半
導体装置の外観を示す斜視図である。更に、図3は本発
明による半導体装置の製造工程を示す説明図である。
する。 (実施例1)図1は本発明による半導体装置の一実施例
の概略構成を示す正面図である。また、図2は図1の半
導体装置の外観を示す斜視図である。更に、図3は本発
明による半導体装置の製造工程を示す説明図である。
【0015】図3について説明すると、まず、(a)図
に示す様な金属エッチング板11が製作される。この金
属エッチング板11は、材料に42アロイ(42%ニッ
ケル−鉄合金)を用い、例えば、厚さ0.25mmに加
工される。そして、図3の場合、金属エッチング板11
には9枚のエッチングフレーム12が面付けされてお
り、更に、各エッチングフレーム12は3個のエッチン
グピース13を含む構成になっている。
に示す様な金属エッチング板11が製作される。この金
属エッチング板11は、材料に42アロイ(42%ニッ
ケル−鉄合金)を用い、例えば、厚さ0.25mmに加
工される。そして、図3の場合、金属エッチング板11
には9枚のエッチングフレーム12が面付けされてお
り、更に、各エッチングフレーム12は3個のエッチン
グピース13を含む構成になっている。
【0016】エッチングフレーム12の1枚を示したの
が(b)図であり、エッチングピース13の各々は、裏
面にハーフエッチングが施されており、バンプ14及び
ダイパッド15を備えている。なお、ハーフエッチング
とは、エッチング板を完全にエッチングして開口にする
のではなく、反対面の薄い表面層を残してエッチング
し、バンプ14を脱落させない処理を言っている。具体
的には、42アロイの板厚が0.25mmで、裏面から
0.2mmのエッチングを行っているので、表面は0.
05mm厚の42アロイ層が残存することになる。次
に、裏面のエッチング側にポリイミドの前駆体であるポ
リアミック酸をNMP(ノナメチルピロリドン)溶媒に
溶解した80%ポリアミック酸の液状レジン16を流し
込み、乾燥(例えば、200℃で30分間)及びキュア
(例えば、250℃で30分間)させ、0.1mm厚の
ポリイミドフィルムを形成させる。この状態を示したの
が(c)図である。
が(b)図であり、エッチングピース13の各々は、裏
面にハーフエッチングが施されており、バンプ14及び
ダイパッド15を備えている。なお、ハーフエッチング
とは、エッチング板を完全にエッチングして開口にする
のではなく、反対面の薄い表面層を残してエッチング
し、バンプ14を脱落させない処理を言っている。具体
的には、42アロイの板厚が0.25mmで、裏面から
0.2mmのエッチングを行っているので、表面は0.
05mm厚の42アロイ層が残存することになる。次
に、裏面のエッチング側にポリイミドの前駆体であるポ
リアミック酸をNMP(ノナメチルピロリドン)溶媒に
溶解した80%ポリアミック酸の液状レジン16を流し
込み、乾燥(例えば、200℃で30分間)及びキュア
(例えば、250℃で30分間)させ、0.1mm厚の
ポリイミドフィルムを形成させる。この状態を示したの
が(c)図である。
【0017】ついで、表面の非エッチング面に2.0〜
5.0μm、平均膜厚3.5μmの銀スポットメッキ1
7を行う。この状態を示したのが(d)図である。な
お、スポットメッキ17は、部分的に円形又は異形の形
状にメッキするもので、通常は貴金属に適用してメッキ
金属の節減のために行われる処理である。例えば、基板
サイズ及び半導体チップ等の寸法を図4に示す様に定義
した場合、本実施例においては実際の値を図5(実施例
2〜実施例5のデータに対応する実施例については後記
する)の様にして設計している。すなわち、 ワイヤボンディングピッチP :0.5mm、 ワイヤボンディングパッド径d:0.3mm、 チップサイズA1 ,A2 :5.0mm、 ダイパッドサイズB1 ,B2 :5.5mm、 パッケージサイズC1 ,C2 :10.0mm、 とし、ワイヤボンディングパッドの配列は千鳥状配列と
し、ボンディングワイヤを連結したときに互いに短絡し
ないようにしている。この結果、ワイヤボンディングパ
ッドは3列配列にでき、パッド数は98ピンにすること
ができた。
5.0μm、平均膜厚3.5μmの銀スポットメッキ1
7を行う。この状態を示したのが(d)図である。な
お、スポットメッキ17は、部分的に円形又は異形の形
状にメッキするもので、通常は貴金属に適用してメッキ
金属の節減のために行われる処理である。例えば、基板
サイズ及び半導体チップ等の寸法を図4に示す様に定義
した場合、本実施例においては実際の値を図5(実施例
2〜実施例5のデータに対応する実施例については後記
する)の様にして設計している。すなわち、 ワイヤボンディングピッチP :0.5mm、 ワイヤボンディングパッド径d:0.3mm、 チップサイズA1 ,A2 :5.0mm、 ダイパッドサイズB1 ,B2 :5.5mm、 パッケージサイズC1 ,C2 :10.0mm、 とし、ワイヤボンディングパッドの配列は千鳥状配列と
し、ボンディングワイヤを連結したときに互いに短絡し
ないようにしている。この結果、ワイヤボンディングパ
ッドは3列配列にでき、パッド数は98ピンにすること
ができた。
【0018】また、図5における導体ピッチを図6の様
に変更、すなわち、 ワイヤボンディングピッチP :1.0mm、 ワイヤボンディングパッド径d:0.5mm、 チップサイズA1 ,A2 :5.0mm、 ダイパッドサイズB1 ,B2 :5.5mm、 パッケージサイズC1 ,C2 :20.0mm、 とし、ワイヤボンディングパッドの配列は千鳥状配列と
し、ボンディングワイヤを連結したときに互いに短絡し
ないようにしている。この結果、ワイヤボンディングパ
ッドは3列配列にでき、パッド数は60ピンにすること
ができた。
に変更、すなわち、 ワイヤボンディングピッチP :1.0mm、 ワイヤボンディングパッド径d:0.5mm、 チップサイズA1 ,A2 :5.0mm、 ダイパッドサイズB1 ,B2 :5.5mm、 パッケージサイズC1 ,C2 :20.0mm、 とし、ワイヤボンディングパッドの配列は千鳥状配列と
し、ボンディングワイヤを連結したときに互いに短絡し
ないようにしている。この結果、ワイヤボンディングパ
ッドは3列配列にでき、パッド数は60ピンにすること
ができた。
【0019】次に、銀スポットメッキ17を施した後、
フラッシュエッチングを表面に施せば、(e)の断面図
の様になる。この場合のエッチング溶液には、塩化第2
鉄溶液を用いている。ボンディングパッドには塩化第2
鉄溶液に溶解しにくい銀メッキを施されているため、こ
の部分だけが残り、他の部分がエッチングされ、ワイヤ
ボンディングパッドが独立することになる。なお、裏面
はエッチング溶液をスプレィしないため、溶解は行われ
ない。
フラッシュエッチングを表面に施せば、(e)の断面図
の様になる。この場合のエッチング溶液には、塩化第2
鉄溶液を用いている。ボンディングパッドには塩化第2
鉄溶液に溶解しにくい銀メッキを施されているため、こ
の部分だけが残り、他の部分がエッチングされ、ワイヤ
ボンディングパッドが独立することになる。なお、裏面
はエッチング溶液をスプレィしないため、溶解は行われ
ない。
【0020】以上の様にして作製したリードフレーム1
8を用い、LSIチップの搭載、ワイヤボンディング、
レジンモールドを行った状態を示したのが(f)図であ
る。まず、エポキシ系の銀ペーストをダイパッド15に
塗布した後、半導体チップ19をマウントし、リフロー
炉に入れて熱処理(例えば、120℃で1時間30分)
を施す。この後、リフロー炉から取り出し、25μmの
直径を持つ金線をボンディングワイヤ20に用い、半導
体チップ19上のパッドとバンプ14をワイヤボンダを
用いて接続する。この後、パッケージ用のエポキシ系レ
ジン(例えば、熱膨張係数20ppmの低応力レジン)
を用いてレジンモールド21を行えば(f)図に示す様
に3個の半導体装置22が得られる。この後、エッチン
グフレームから各モジュールを取り外せば、図1に示す
構造の半導体装置を得ることができる。
8を用い、LSIチップの搭載、ワイヤボンディング、
レジンモールドを行った状態を示したのが(f)図であ
る。まず、エポキシ系の銀ペーストをダイパッド15に
塗布した後、半導体チップ19をマウントし、リフロー
炉に入れて熱処理(例えば、120℃で1時間30分)
を施す。この後、リフロー炉から取り出し、25μmの
直径を持つ金線をボンディングワイヤ20に用い、半導
体チップ19上のパッドとバンプ14をワイヤボンダを
用いて接続する。この後、パッケージ用のエポキシ系レ
ジン(例えば、熱膨張係数20ppmの低応力レジン)
を用いてレジンモールド21を行えば(f)図に示す様
に3個の半導体装置22が得られる。この後、エッチン
グフレームから各モジュールを取り外せば、図1に示す
構造の半導体装置を得ることができる。
【0021】図1に示す様に、液状レジン16による基
板を貫通させて電気導体であるバンプ14(以下、電気
導体という)をLSI(大規模集積回路)の電極数に合
わせて設けられ、この上端面(図1のボンディング面)
にワイヤボンディング用の銀スポットメッキ17を施さ
れ、また、電気導体の下端面はランド14aを形成し、
基板実装時の半田接続用の端子として用いられる。
板を貫通させて電気導体であるバンプ14(以下、電気
導体という)をLSI(大規模集積回路)の電極数に合
わせて設けられ、この上端面(図1のボンディング面)
にワイヤボンディング用の銀スポットメッキ17を施さ
れ、また、電気導体の下端面はランド14aを形成し、
基板実装時の半田接続用の端子として用いられる。
【0022】図7は図1及び図2に示す半導体装置を基
板に実装した様子を示す部分正面図である(なお、図7
においてはレジンモールド21の図示を省略してい
る)。図7の構造と従来構造の図9とを比較して明らか
なように、図7の構成によれば、2ヶ所(配線パターン
3と配線パターン5)で無駄な配線が省略されているこ
とがわかる。従来、表面配線パターンは、ワイヤボンデ
ィングパッドをLSIの極近傍まで引き出すために設け
られていたのであるが、最近のワイヤボンディング技術
の進歩により、15mm程度の長さまでのロングワイヤ
ボンディングが可能になっている。このため、微細加工
の困難な表面配線パターンを省略し、本発明の様に簡略
化を図っても問題はない。
板に実装した様子を示す部分正面図である(なお、図7
においてはレジンモールド21の図示を省略してい
る)。図7の構造と従来構造の図9とを比較して明らか
なように、図7の構成によれば、2ヶ所(配線パターン
3と配線パターン5)で無駄な配線が省略されているこ
とがわかる。従来、表面配線パターンは、ワイヤボンデ
ィングパッドをLSIの極近傍まで引き出すために設け
られていたのであるが、最近のワイヤボンディング技術
の進歩により、15mm程度の長さまでのロングワイヤ
ボンディングが可能になっている。このため、微細加工
の困難な表面配線パターンを省略し、本発明の様に簡略
化を図っても問題はない。
【0023】また、スルーホールは、貫通する開口のた
めに真上に半田ペーストを印刷してリフローし、ボール
を形成しようとする場合、スルーホール内に半田が流動
してボールの形成が不可能である。このため、従来にお
いては裏面配線パターンを設けて引出し端子とし、更に
ボール形成用のランドを別途作成し、その上にボールを
形成している。このように、従来構造のパッケージは非
常に複雑で且つ配線が長くなる。
めに真上に半田ペーストを印刷してリフローし、ボール
を形成しようとする場合、スルーホール内に半田が流動
してボールの形成が不可能である。このため、従来にお
いては裏面配線パターンを設けて引出し端子とし、更に
ボール形成用のランドを別途作成し、その上にボールを
形成している。このように、従来構造のパッケージは非
常に複雑で且つ配線が長くなる。
【0024】(実施例2)本発明の第2の実施例とし
て、サイズが10mm角の半導体チップを用いて試作を
行った。この場合のパッケージサイズは20.0mm角
になるが、450ピン(図6の例では320ピン)のピ
ン数を取ることができた。このパッケージサイズは、同
一ピン数の従来構造のものと比較すると、面積で1/4
に縮小化(図6の例では1/1.6に縮小化)できたこ
とが確認できた。従来構造のパッケージサイズが大きく
なった理由は、リードフレームにガラス繊維補強のガラ
スエポキシを用いているため、ガラス繊維とエポキシレ
ジン間の高温高湿での耐電圧特性に不足が生じ、1.0
mm(図6の例では1.27mm)ピッチが限界になっ
ている。
て、サイズが10mm角の半導体チップを用いて試作を
行った。この場合のパッケージサイズは20.0mm角
になるが、450ピン(図6の例では320ピン)のピ
ン数を取ることができた。このパッケージサイズは、同
一ピン数の従来構造のものと比較すると、面積で1/4
に縮小化(図6の例では1/1.6に縮小化)できたこ
とが確認できた。従来構造のパッケージサイズが大きく
なった理由は、リードフレームにガラス繊維補強のガラ
スエポキシを用いているため、ガラス繊維とエポキシレ
ジン間の高温高湿での耐電圧特性に不足が生じ、1.0
mm(図6の例では1.27mm)ピッチが限界になっ
ている。
【0025】(実施例3)本発明の第3の実施例とし
て、サイズが15mm角の半導体チップを用いて、他の
条件は実施例1,2に同じにし、パッケージサイズのみ
を30mm角にして試作を行った。この結果、882ピ
ン(図6の例では720ピン)のピン数を取ることがで
きた。このパッケージサイズは、同一ピン数の従来構造
のものと比較すると、1/4(図6の例では1/1.6
に縮小化)の面積のサイズに縮小することができた。
て、サイズが15mm角の半導体チップを用いて、他の
条件は実施例1,2に同じにし、パッケージサイズのみ
を30mm角にして試作を行った。この結果、882ピ
ン(図6の例では720ピン)のピン数を取ることがで
きた。このパッケージサイズは、同一ピン数の従来構造
のものと比較すると、1/4(図6の例では1/1.6
に縮小化)の面積のサイズに縮小することができた。
【0026】(実施例4)本発明の第4の実施例とし
て、サイズが10mm角の半導体チップを用い、0.4
mm(図6の例では0.5mm)の導体ピッチ、及び
0.25mmのボンディングパッド径により試作を行っ
た。この構成により、実施例2と同一のパッケージサイ
ズによって882ピン(図6の例では720ピン)を配
列することができた。このサイズは同一ピン数の従来構
造のものと比較し、面積比で1/4に縮小(図6の例で
は1/6.4に縮小)できることを確認した。
て、サイズが10mm角の半導体チップを用い、0.4
mm(図6の例では0.5mm)の導体ピッチ、及び
0.25mmのボンディングパッド径により試作を行っ
た。この構成により、実施例2と同一のパッケージサイ
ズによって882ピン(図6の例では720ピン)を配
列することができた。このサイズは同一ピン数の従来構
造のものと比較し、面積比で1/4に縮小(図6の例で
は1/6.4に縮小)できることを確認した。
【0027】(実施例5)本発明の第5の実施例とし
て、サイズが15.0mm角の半導体チップを用い、
0.4mm(図6の例では0.5mm)の導体ピッチで
30mm角の半導体装置を試作した。この結果、156
8のピン配列(図6の例では1440のピン配列)を得
ることができた。このサイズは同一ピン数の従来構造の
ものと比較し、面積比で1/4(図6の例では1/6.
4)に縮小できることを確認した。
て、サイズが15.0mm角の半導体チップを用い、
0.4mm(図6の例では0.5mm)の導体ピッチで
30mm角の半導体装置を試作した。この結果、156
8のピン配列(図6の例では1440のピン配列)を得
ることができた。このサイズは同一ピン数の従来構造の
ものと比較し、面積比で1/4(図6の例では1/6.
4)に縮小できることを確認した。
【0028】(実施例6)本発明の第6の実施例とし
て、実施例1の構造に対し、銀メッキを電気導体のワイ
ヤボンディング面、及び該ワイヤボンディング面の反対
面のランド14aの両方に施したものを用いた。銀メッ
キの厚みは、実施例1と同様に3.5μm程度にする。
このように、ランド14aに銀メッキを施したことによ
り、実装基板側への半田付け性が向上し、実装接続の信
頼性を向上させることができる。なお、銀メッキに代え
て電気金メッキを施すこともできる。これによりボンデ
ィング性を向上させることができる。なお、メッキは
銀、金に限定されるものではなく、導電性さえ良ければ
他の材料であってもよい。
て、実施例1の構造に対し、銀メッキを電気導体のワイ
ヤボンディング面、及び該ワイヤボンディング面の反対
面のランド14aの両方に施したものを用いた。銀メッ
キの厚みは、実施例1と同様に3.5μm程度にする。
このように、ランド14aに銀メッキを施したことによ
り、実装基板側への半田付け性が向上し、実装接続の信
頼性を向上させることができる。なお、銀メッキに代え
て電気金メッキを施すこともできる。これによりボンデ
ィング性を向上させることができる。なお、メッキは
銀、金に限定されるものではなく、導電性さえ良ければ
他の材料であってもよい。
【0029】(実施例7)本発明の第7の実施例とし
て、実施例1の構造に対し、最も内側の電源ピンを半導
体チップの真下に引き出し、この下側に電気導体が位置
するようにしている。この構造によれば、電源ピンを信
号ピンから離すことができ、電源ノイズの信号ピンへの
影響を回避することができる。この実施例7の構造例を
示したのが図8である。なお、図中の25はファンイン
配線である。
て、実施例1の構造に対し、最も内側の電源ピンを半導
体チップの真下に引き出し、この下側に電気導体が位置
するようにしている。この構造によれば、電源ピンを信
号ピンから離すことができ、電源ノイズの信号ピンへの
影響を回避することができる。この実施例7の構造例を
示したのが図8である。なお、図中の25はファンイン
配線である。
【0030】(実施例8)本発明の第8の実施例とし
て、実施例1の構造に対し、ポリイミドによるレジンに
代えてエポキシ樹脂を用いて半導体装置を試作した。末
硬化液状エポキシレジンに硬化剤を混ぜ、これを実施例
1で説明した様に流し込んでインターポザーを作り、こ
れに対して半導体チップを搭載後、ワイヤボンディン
グ、モールドを順次施して半導体装置を作成した。エポ
キシ樹脂はポリイミド樹脂に比べて硬いため、モールド
前の平坦度を得ることが容易になるという利点がある。
て、実施例1の構造に対し、ポリイミドによるレジンに
代えてエポキシ樹脂を用いて半導体装置を試作した。末
硬化液状エポキシレジンに硬化剤を混ぜ、これを実施例
1で説明した様に流し込んでインターポザーを作り、こ
れに対して半導体チップを搭載後、ワイヤボンディン
グ、モールドを順次施して半導体装置を作成した。エポ
キシ樹脂はポリイミド樹脂に比べて硬いため、モールド
前の平坦度を得ることが容易になるという利点がある。
【0031】(実施例9)本発明の第9の実施例とし
て、実施例1の構造に対し、エッチングフレームをOF
C(Oxygen Free Copper)を用いて半導体装置を試作し
た。銅は、42アロイに比較して電気伝性及び熱伝導性
に優れるという特長がある。特に、熱伝導性はパッケー
ジの放熱性を高める点で有効である。
て、実施例1の構造に対し、エッチングフレームをOF
C(Oxygen Free Copper)を用いて半導体装置を試作し
た。銅は、42アロイに比較して電気伝性及び熱伝導性
に優れるという特長がある。特に、熱伝導性はパッケー
ジの放熱性を高める点で有効である。
【0032】(実施例10)本発明の第10の実施例と
して、実施例1の構造に対し、ランド14aの表面に半
田ボールを形成した半導体装置を試作した。この半田ボ
ールには、脆性破断に強い材料であるPb−10Snを
用い、その径を0.8mmφにしている。そして、この
半田ボールは、共晶半田(Pb−63Sn)ペーストに
よってランド14aの表面に半田接続する。このような
構造によって実装時の接続信頼性を向上させることがで
きる。
して、実施例1の構造に対し、ランド14aの表面に半
田ボールを形成した半導体装置を試作した。この半田ボ
ールには、脆性破断に強い材料であるPb−10Snを
用い、その径を0.8mmφにしている。そして、この
半田ボールは、共晶半田(Pb−63Sn)ペーストに
よってランド14aの表面に半田接続する。このような
構造によって実装時の接続信頼性を向上させることがで
きる。
【0033】(実施例11)本発明の第11の実施例と
して、実施例1の構造に対し、ランド14aの表面に共
晶半田(Pb−63Sn)メッキを施した半導体装置を
試作した。この半田メッキによっても実装時の接続信頼
性を向上させることができる。以上の様に、本発明によ
れば、配線長の短縮が可能になり、また、配線数の低減
も可能になる。この結果、パッケージの小型化及び多ピ
ン化が可能になる。配線長が短縮されることによってイ
ンダクタンスも低減され、これに伴って発生ノイズも低
減される。したがって、高いクロック周波数による高速
演算が可能になる。更には、ピン状の電気導体が埋め込
まれているため、放熱性を向上させることができる。ま
た、その製造に際しては、全て従来技術で可能であるた
め、量産性に優れ、ローコスト化も可能になる。
して、実施例1の構造に対し、ランド14aの表面に共
晶半田(Pb−63Sn)メッキを施した半導体装置を
試作した。この半田メッキによっても実装時の接続信頼
性を向上させることができる。以上の様に、本発明によ
れば、配線長の短縮が可能になり、また、配線数の低減
も可能になる。この結果、パッケージの小型化及び多ピ
ン化が可能になる。配線長が短縮されることによってイ
ンダクタンスも低減され、これに伴って発生ノイズも低
減される。したがって、高いクロック周波数による高速
演算が可能になる。更には、ピン状の電気導体が埋め込
まれているため、放熱性を向上させることができる。ま
た、その製造に際しては、全て従来技術で可能であるた
め、量産性に優れ、ローコスト化も可能になる。
【0034】
【発明の効果】以上より明らかな如く、本発明によれ
ば、金属フレームにエッチング技術を用いて搭載される
半導体チップに応じた配列で形成されるダイパッド及び
微細柱状の電気導体の周囲に各々の端面が所定長だけ露
出する様にエッチング面に充填され、硬化後に基材とし
て用いられるレジンとを含む構成のリードフレームにし
たので、配線長の短縮及び配線数の低減が可能になり、
パッケージの小型化、多ピン化が可能になる。
ば、金属フレームにエッチング技術を用いて搭載される
半導体チップに応じた配列で形成されるダイパッド及び
微細柱状の電気導体の周囲に各々の端面が所定長だけ露
出する様にエッチング面に充填され、硬化後に基材とし
て用いられるレジンとを含む構成のリードフレームにし
たので、配線長の短縮及び配線数の低減が可能になり、
パッケージの小型化、多ピン化が可能になる。
【0035】また、ダイパッド及び微細柱状の入出力用
電気導体がエッチング技術によって金属フレームに形成
され、前記ダイパッド及び微細柱状の各々の両端面が露
出するようにレジンで固定して作られたリードフレーム
と、前記ダイパッド上に搭載される半導体チップと、前
記半導体チップ上の電極と前記リードフレーム上のパッ
ドとを接続するボンディングワイヤと、前記半導体チッ
プ及び前記ボンディングワイヤを封止するモールドとを
含む半導体装置にしたので、その配線長の短縮、配線数
の低減、小型化、多ピン化が可能になる。また、放熱性
及び生産性を高めることができる。
電気導体がエッチング技術によって金属フレームに形成
され、前記ダイパッド及び微細柱状の各々の両端面が露
出するようにレジンで固定して作られたリードフレーム
と、前記ダイパッド上に搭載される半導体チップと、前
記半導体チップ上の電極と前記リードフレーム上のパッ
ドとを接続するボンディングワイヤと、前記半導体チッ
プ及び前記ボンディングワイヤを封止するモールドとを
含む半導体装置にしたので、その配線長の短縮、配線数
の低減、小型化、多ピン化が可能になる。また、放熱性
及び生産性を高めることができる。
【図1】本発明による半導体装置の一実施例の概略構成
を示す正面図である。
を示す正面図である。
【図2】図1の半導体装置の外観を示す斜視図である。
【図3】本発明による半導体装置の製造工程を示す説明
図である。
図である。
【図4】本発明における基板サイズ及び半導体チップ等
の寸法の定義を示す説明図である。
の寸法の定義を示す説明図である。
【図5】図4に対応する実際の数値例を示す説明図であ
る。
る。
【図6】図4に対応する実際の数値例の他の例を示す説
明図である。
明図である。
【図7】実施例1に示す半導体装置を基板に実装した様
子を示す部分正面図である。
子を示す部分正面図である。
【図8】本発明における実施例7の構造例を示す底面図
である。
である。
【図9】ボール・グリッド・アレイによる従来の半導体
装置の概略構成を示す正面図である。
装置の概略構成を示す正面図である。
11 金属エッチング板 12 エッチングフレーム 13 エッチングピース 14 バンプ 14a ランド 15 ダイパッド 16 液状レジン 17 銀スポットメッキ 18 リードフレーム 19 半導体チップ 20 ボンディングワイヤ 21 レジンモールド 22 半導体装置
フロントページの続き (72)発明者 熊倉 豊彦 茨城県日立市助川町3丁目1番1号 日立 電線株式会社電線工場内 (72)発明者 新沢 正治 茨城県土浦市木田余町3550番地 日立電線 株式会社アドバンスリサーチセンタ内
Claims (9)
- 【請求項1】 所定の厚さを有した金属板を所定のパタ
ーンでエッチングして不要部分を除去することにより得
られた半導体チップ搭載用ダイパッド及びワイヤボンデ
ィング用微細柱状部と、 前記所定の厚さより小なる膜厚を有し、上下の面を突出
させるように前記半導体チップ搭載用ダイパッド及び前
記ワイヤボンディング用微細柱状部を前記所定のパター
ンで一体化するレジン部材より構成されることを特徴と
するリードフレーム。 - 【請求項2】 前記金属板は、ニッケル−鉄合金又は銅
を含むことを特徴とする請求項1記載のリードフレー
ム。 - 【請求項3】 前記ワイヤボンディング用微細柱状部
は、ワイヤボンディング面にメッキが施されていること
を特徴とする請求項1記載のリードフレーム。 - 【請求項4】 前記ワイヤボンディング用微細柱状部
は、ワイヤボンディング面の反対面に共有半田メッキ又
は半田ボールが設けられていることを特徴とする請求項
1記載のリードフレーム。 - 【請求項5】 前記レジン部材は、エポキシ樹脂を含む
ことを特徴とする請求項1記載のリードフレーム。 - 【請求項6】 所定の厚さを有した金属板を所定のパタ
ーンでエッチングして不要部分を除去することにより得
られた半導体チップ搭載用ダイパッド及びワイヤボンデ
ィング用微細柱状部、及び前記所定の厚さより小なる膜
厚を有し、上下の面を突出させるように前記半導体チッ
プ搭載用ダイパッド及び前記ワイヤボンディング用微細
柱状部を前記所定のパターンで一体化するレジン部材よ
り構成されるリードフレームと、 前記半導体チップ搭載用ダイパッドに搭載された半導体
チップと、 前記半導体チップの電極と前記リードフレームの前記ワ
イヤボンディング用微細柱状部を接続するボンディング
ワイヤと、 前記半導体チップおよび前記ボンディングワイヤを封止
するモールドレジンとを具備することを特徴とする半導
体装置。 - 【請求項7】 前記モールドレジンは、エポキシ系低応
力レジンであることを特徴とする請求項6記載の半導体
装置。 - 【請求項8】 前記リードフレームの前記微細柱状部
は、ワイヤボンディング面にメッキが施されていること
を特徴とする請求項6記載の半導体装置。 - 【請求項9】 前記リードフレームの前記微細柱状部
は、ワイヤボンディング面の反対面に共有半田メッキ又
は半田ボールが設けられていることを特徴とする請求項
6記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14594295A JP3191617B2 (ja) | 1995-06-13 | 1995-06-13 | リードフレーム及びこれを用いた半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14594295A JP3191617B2 (ja) | 1995-06-13 | 1995-06-13 | リードフレーム及びこれを用いた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08340069A true JPH08340069A (ja) | 1996-12-24 |
JP3191617B2 JP3191617B2 (ja) | 2001-07-23 |
Family
ID=15396617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14594295A Expired - Fee Related JP3191617B2 (ja) | 1995-06-13 | 1995-06-13 | リードフレーム及びこれを用いた半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3191617B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005093616A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2005277001A (ja) * | 2004-03-24 | 2005-10-06 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP2007531310A (ja) * | 2004-04-02 | 2007-11-01 | フェアチャイルド セミコンダクター コーポレイション | 表面実装多重チャネル光結合素子 |
CN102365736A (zh) * | 2009-03-30 | 2012-02-29 | 凸版印刷株式会社 | 半导体元件用基板的制造方法及半导体器件 |
CN108493118A (zh) * | 2018-05-11 | 2018-09-04 | 江苏长电科技股份有限公司 | 一种具有侧面爬锡引脚的引线框工艺方法 |
-
1995
- 1995-06-13 JP JP14594295A patent/JP3191617B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005093616A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2005277001A (ja) * | 2004-03-24 | 2005-10-06 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP2007531310A (ja) * | 2004-04-02 | 2007-11-01 | フェアチャイルド セミコンダクター コーポレイション | 表面実装多重チャネル光結合素子 |
CN102365736A (zh) * | 2009-03-30 | 2012-02-29 | 凸版印刷株式会社 | 半导体元件用基板的制造方法及半导体器件 |
US8466547B2 (en) | 2009-03-30 | 2013-06-18 | Toppan Printing Co., Ltd. | Method for manufacturing substrate for semiconductor element, and semiconductor device |
CN108493118A (zh) * | 2018-05-11 | 2018-09-04 | 江苏长电科技股份有限公司 | 一种具有侧面爬锡引脚的引线框工艺方法 |
CN108493118B (zh) * | 2018-05-11 | 2020-03-06 | 江苏长电科技股份有限公司 | 一种具有侧面爬锡引脚的引线框工艺方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3191617B2 (ja) | 2001-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6809405B2 (en) | Semiconductor device and method of manufacturing the same | |
US6744126B1 (en) | Multichip semiconductor package device | |
US9130064B2 (en) | Method for fabricating leadframe-based semiconductor package with connecting pads top and bottom surfaces of carrier | |
JP3436159B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
WO2007117819A2 (en) | Molded semiconductor package with integrated through hole heat spreader pin(s) | |
JP2837355B2 (ja) | 半導体icチップのパッケージ及びその製造方法並びにリード・フレーム | |
JPH07263611A (ja) | 半導体装置用のリードフレーム | |
KR100292033B1 (ko) | 반도체칩패키지및그제조방법 | |
JPH1056098A (ja) | 半導体装置及びその製造方法 | |
JP3191617B2 (ja) | リードフレーム及びこれを用いた半導体装置 | |
JP3217046B2 (ja) | Bga型icパッケージ | |
KR100192758B1 (ko) | 반도체패키지의 제조방법 및 구조 | |
KR0127737B1 (ko) | 볼 그리드 어레이(Ball Grid Array) 반도체 패키지 | |
JP3992877B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
KR100520443B1 (ko) | 칩스케일패키지및그제조방법 | |
KR100247641B1 (ko) | 적층형 볼 그리드 어레이 패키지 및 그의 제조방법 | |
KR100456482B1 (ko) | 패터닝된 리드 프레임을 이용한 볼 그리드 어레이 패키지 | |
JP2000058699A (ja) | 半導体装置およびその製造方法 | |
JP2002151627A (ja) | 半導体装置、その製造方法および実装方法 | |
KR950010866B1 (ko) | 표면 실장형(surface mounting type) 반도체 패키지(package) | |
JP2000150707A (ja) | 樹脂封止型半導体装置およびその製造方法 | |
CN111834323A (zh) | 一种半导体封装件及其制造方法 | |
KR100195511B1 (ko) | 리드 프레임을 이용한 볼 그리드 어레이 패키지 | |
JP2003249595A (ja) | 転写配線支持部材 | |
KR20020049821A (ko) | 웨이퍼 레벨 칩스케일 패키지 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |