JPH08335580A - 誘電体薄膜の製造方法及びそれを用いた強誘電体記憶素子の製造方法 - Google Patents
誘電体薄膜の製造方法及びそれを用いた強誘電体記憶素子の製造方法Info
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- JPH08335580A JPH08335580A JP14174995A JP14174995A JPH08335580A JP H08335580 A JPH08335580 A JP H08335580A JP 14174995 A JP14174995 A JP 14174995A JP 14174995 A JP14174995 A JP 14174995A JP H08335580 A JPH08335580 A JP H08335580A
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Abstract
(57)【要約】
【目的】 本発明は、ＭＦＩＳ−ＦＥＴ型の強誘電体記
憶素子に用いて好適な誘電体薄膜の製造方法を提供する
ことを目的とする。 【構成】 シリコン基板上に酸化シリコン薄膜を形成す
る工程と、その酸化シリコン薄膜上にＳｒＴｉＯ3薄膜
を基板加熱してた状態でスパッタリング法により形成す
る工程と、そのＳｒＴｉＯ3薄膜形成工程の後に、Ｓｒ
ＴｉＯ3形成時の基板加熱の温度以上かつ８００℃以下
で熱処理する工程とから成る誘電体薄膜の製造方法。
憶素子に用いて好適な誘電体薄膜の製造方法を提供する
ことを目的とする。 【構成】 シリコン基板上に酸化シリコン薄膜を形成す
る工程と、その酸化シリコン薄膜上にＳｒＴｉＯ3薄膜
を基板加熱してた状態でスパッタリング法により形成す
る工程と、そのＳｒＴｉＯ3薄膜形成工程の後に、Ｓｒ
ＴｉＯ3形成時の基板加熱の温度以上かつ８００℃以下
で熱処理する工程とから成る誘電体薄膜の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発メモリの強誘電
体記憶素子に用いられる誘電体薄膜の製造方法、及びそ
れを用いた強誘電体薄膜素子の製造方法に関するもので
ある。
体記憶素子に用いられる誘電体薄膜の製造方法、及びそ
れを用いた強誘電体薄膜素子の製造方法に関するもので
ある。
【０００２】
【従来の技術】従来、シリコン単結晶基板上に形成され
る誘電体薄膜としては、シリコンとの優れた界面保護膜
で絶縁膜となるがゆえに、ＭＯＳ−ＦＥＴのゲート絶縁
膜に用いられるＳｉＯ2熱酸化膜が代表的なものであっ
た。
る誘電体薄膜としては、シリコンとの優れた界面保護膜
で絶縁膜となるがゆえに、ＭＯＳ−ＦＥＴのゲート絶縁
膜に用いられるＳｉＯ2熱酸化膜が代表的なものであっ
た。
【０００３】一方、ＭＯＳ−ＦＥＴのゲート絶縁膜に強
誘電体薄膜を用いた不揮発性の半導体記憶素子である、
ＭＦＳ（Metal Ferroelectric Semiconductor）−ＦＥ
Ｔ（Field Effect Transistor）構造の強誘電体記憶素
子が提案されている。すなわち、ＭＦＳ−ＦＥＴ構造の
強誘電体記憶素子は、図８に示すように、シリコン基板
１０１表面の不純物拡散層１０４、１０５に挟まれたチ
ャネル領域上に、強誘電体膜１０６とゲート電極１０７
とが順次形成された構成となる。このような構造の強誘
電体記憶素子は、強誘電体薄膜１０６の自発分極の向
き、大きさに応じて、その自発分極を補償するようにシ
リコン基板１０１表面のチャネル領域に誘起される電荷
により、チャネル領域の伝導率が変調されることを利用
して、メモリ内容の読み出しを行うものである。この素
子は、読み出し時にメモリ内容を破壊しない非破壊読み
出しが可能なので、優れたメモリとして注目されてい
る。
誘電体薄膜を用いた不揮発性の半導体記憶素子である、
ＭＦＳ（Metal Ferroelectric Semiconductor）−ＦＥ
Ｔ（Field Effect Transistor）構造の強誘電体記憶素
子が提案されている。すなわち、ＭＦＳ−ＦＥＴ構造の
強誘電体記憶素子は、図８に示すように、シリコン基板
１０１表面の不純物拡散層１０４、１０５に挟まれたチ
ャネル領域上に、強誘電体膜１０６とゲート電極１０７
とが順次形成された構成となる。このような構造の強誘
電体記憶素子は、強誘電体薄膜１０６の自発分極の向
き、大きさに応じて、その自発分極を補償するようにシ
リコン基板１０１表面のチャネル領域に誘起される電荷
により、チャネル領域の伝導率が変調されることを利用
して、メモリ内容の読み出しを行うものである。この素
子は、読み出し時にメモリ内容を破壊しない非破壊読み
出しが可能なので、優れたメモリとして注目されてい
る。
【０００４】しかしながら、ＰＺＴ（チタン酸ジルコン
酸鉛）、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12などのペ
ロブスカイト構造を有する酸化物強誘電体薄膜をシリコ
ン基板上に直接形成して、強誘電体記憶素子を実現する
には、下記のような問題のために困難なものとなってい
る。
酸鉛）、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12などのペ
ロブスカイト構造を有する酸化物強誘電体薄膜をシリコ
ン基板上に直接形成して、強誘電体記憶素子を実現する
には、下記のような問題のために困難なものとなってい
る。
【０００５】それは、強誘電体薄膜を形成するプロセス
が５００〜８００℃の高温熱処理プロセスを含むため、
強誘電体の構成元素とシリコンとが相互に拡散し、シリ
コン基板との界面での反応による異なる相の生成、強誘
電性の劣化、界面のダメージ等を引き起こすというもの
である。更に、ＰＺＴにおいては、熱膨張係数の違いに
より、クラックを発生することさえある。
が５００〜８００℃の高温熱処理プロセスを含むため、
強誘電体の構成元素とシリコンとが相互に拡散し、シリ
コン基板との界面での反応による異なる相の生成、強誘
電性の劣化、界面のダメージ等を引き起こすというもの
である。更に、ＰＺＴにおいては、熱膨張係数の違いに
より、クラックを発生することさえある。
【０００６】このような問題を解決するため、シリコン
基板と強誘電体薄膜との間に誘電体バッファ膜を介在さ
せたＭＦＩＳ（Metal Ferroelectric Insulator Semico
nductor）−ＦＥＴ構造が検討されており、この構造に
適用可能な誘電体薄膜やこの構造を実現するためにシリ
コン基板上への誘電体薄膜の製造方法の確立が必要とさ
れている。
基板と強誘電体薄膜との間に誘電体バッファ膜を介在さ
せたＭＦＩＳ（Metal Ferroelectric Insulator Semico
nductor）−ＦＥＴ構造が検討されており、この構造に
適用可能な誘電体薄膜やこの構造を実現するためにシリ
コン基板上への誘電体薄膜の製造方法の確立が必要とさ
れている。
【０００７】現在、このようなＭＦＩＳ−ＦＥＴ構造の
誘電体薄膜や誘電体薄膜の製造方法として様々なものが
検討されているが、シリコン基板上に清浄な界面を保ち
ながら誘電体薄膜を形成するのに、超高真空又は高真空
中での成膜方法がよく用いられている。例えば、ＳｒＴ
ｉＯ3／ＳｒＯ、ＳｒＴｉＯ3／ＳｒＦ2、ＳｒＴｉＯ3／
ＣａＦ2等の２層構造の誘電体バッファ膜を、高真空蒸
着法を用いて形成したものが報告されている（第４２回
応用物理学関係連合講演会30p-D-4:K.Itani,etal.等参
照）。
誘電体薄膜や誘電体薄膜の製造方法として様々なものが
検討されているが、シリコン基板上に清浄な界面を保ち
ながら誘電体薄膜を形成するのに、超高真空又は高真空
中での成膜方法がよく用いられている。例えば、ＳｒＴ
ｉＯ3／ＳｒＯ、ＳｒＴｉＯ3／ＳｒＦ2、ＳｒＴｉＯ3／
ＣａＦ2等の２層構造の誘電体バッファ膜を、高真空蒸
着法を用いて形成したものが報告されている（第４２回
応用物理学関係連合講演会30p-D-4:K.Itani,etal.等参
照）。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ＭＦＩＳ−ＦＥＴ構造において、シリコン基板側にフッ
化物薄膜を用いたＳｒＴｉＯ3／ＳｒＦ2、ＳｒＴｉＯ3
／ＣａＦ2等の誘電体バッファ層では、シリコン基板と
の界面が比較的清浄に形成できるが、その誘電体バッフ
ァ層上に５００〜８００℃の高温で酸化物強誘電体薄膜
を成膜するプロセスにおいて、シリコン基板と誘電体バ
ッファ層との界面等がダメージを受ける等の問題を生じ
る。また、シリコン基板側に酸化物を用いたＳｒＴｉＯ
3／ＳｒＯのような誘電体バッファ層では、誘電体バッ
ファ層上への高温プロセスによる強誘電体薄膜の形成時
に、シリコンと誘電体バッファ層との界面で反応が起こ
るという問題が発生する。
ＭＦＩＳ−ＦＥＴ構造において、シリコン基板側にフッ
化物薄膜を用いたＳｒＴｉＯ3／ＳｒＦ2、ＳｒＴｉＯ3
／ＣａＦ2等の誘電体バッファ層では、シリコン基板と
の界面が比較的清浄に形成できるが、その誘電体バッフ
ァ層上に５００〜８００℃の高温で酸化物強誘電体薄膜
を成膜するプロセスにおいて、シリコン基板と誘電体バ
ッファ層との界面等がダメージを受ける等の問題を生じ
る。また、シリコン基板側に酸化物を用いたＳｒＴｉＯ
3／ＳｒＯのような誘電体バッファ層では、誘電体バッ
ファ層上への高温プロセスによる強誘電体薄膜の形成時
に、シリコンと誘電体バッファ層との界面で反応が起こ
るという問題が発生する。
【０００９】これらの問題点は、従来のＭＦＩＳ−ＦＥ
Ｔ構造では、記憶素子としての特性を悪化させる様々な
要因となっていた。
Ｔ構造では、記憶素子としての特性を悪化させる様々な
要因となっていた。
【００１０】そこで、発明者らは、ＭＦＩＳ−ＦＥＴ構
造の誘電体バッファ層として、ＳｒＴｉＯ3／ＳｉＯ2誘
電体バッファ層を適用することを提案した。すなわち、
上記従来のＳｒＴｉＯ3／ＳｒＯ、ＳｒＴｉＯ3／ＳｒＦ
2、ＳｒＴｉＯ3／ＣａＦ2等の２層構造誘電体バッファ
層では、シリコン基板との界面における問題があったの
で、シリコン基板との界面保護性に最も優れている熱酸
化シリコン（ＳｉＯ2）膜をシリコン基板側に配したＳ
ｒＴｉＯ3／ＳｉＯ2誘電体バッファ層に着眼したのであ
る。
造の誘電体バッファ層として、ＳｒＴｉＯ3／ＳｉＯ2誘
電体バッファ層を適用することを提案した。すなわち、
上記従来のＳｒＴｉＯ3／ＳｒＯ、ＳｒＴｉＯ3／ＳｒＦ
2、ＳｒＴｉＯ3／ＣａＦ2等の２層構造誘電体バッファ
層では、シリコン基板との界面における問題があったの
で、シリコン基板との界面保護性に最も優れている熱酸
化シリコン（ＳｉＯ2）膜をシリコン基板側に配したＳ
ｒＴｉＯ3／ＳｉＯ2誘電体バッファ層に着眼したのであ
る。
【００１１】ＳｒＴｉＯ3／ＳｉＯ2誘電体バッファ層
は、 高温の強誘電体薄膜成膜プロセスに耐え得る界面保護
膜となる絶縁膜 強誘電体薄膜が結晶化可能である下地誘電体薄膜 という特性が期待できる優れた誘電体バッファ層と成り
得ると考えられる。
は、 高温の強誘電体薄膜成膜プロセスに耐え得る界面保護
膜となる絶縁膜 強誘電体薄膜が結晶化可能である下地誘電体薄膜 という特性が期待できる優れた誘電体バッファ層と成り
得ると考えられる。
【００１２】ところが、シリコン基板上にＳｉＯ2熱酸
化膜を形成し、続いて基板加熱した状態でスパッタリン
グ法によりＳｒＴｉＯ3薄膜を成膜することにより得ら
れるＳｒＴｉＯ3／ＳｉＯ2誘電体バッファ層では、Ｓｒ
ＴｉＯ3／ＳｉＯ2薄膜中に正の固定電荷が存在し、フラ
ットバンド電圧Ｖfb（バンド理論においてシリコン基板
とゲート電極とのそれぞれの価電子準位を等しくする
（シリコン基板とゲート電極とのそれぞれの価電子準位
をフラットバンドにする）のに必要なシリコン基板−ゲ
ート電極間への印加電圧）が、負バイアス方向にシフト
（ネガティヴ・シフト：negarive-shift）してしまうこ
とが判明した。
化膜を形成し、続いて基板加熱した状態でスパッタリン
グ法によりＳｒＴｉＯ3薄膜を成膜することにより得ら
れるＳｒＴｉＯ3／ＳｉＯ2誘電体バッファ層では、Ｓｒ
ＴｉＯ3／ＳｉＯ2薄膜中に正の固定電荷が存在し、フラ
ットバンド電圧Ｖfb（バンド理論においてシリコン基板
とゲート電極とのそれぞれの価電子準位を等しくする
（シリコン基板とゲート電極とのそれぞれの価電子準位
をフラットバンドにする）のに必要なシリコン基板−ゲ
ート電極間への印加電圧）が、負バイアス方向にシフト
（ネガティヴ・シフト：negarive-shift）してしまうこ
とが判明した。
【００１３】このＶfbのネガティヴ・シフトは、しきい
値電圧Ｖth（シリコン基板−ゲート電極間の電圧印加に
よりシリコン基板の価電子準位とゲート電極の価電子準
位が逆転するときに生じる反転層が、形成し始めるとき
のシリコン基板−ゲート電極間の電圧）のずれを生じさ
せ、 (ａ)ｎ型のチャネルを用いた場合には、ソース−ドレイ
ン間の漏れ電流の増加 (ｂ)ｐ型のチャネルを用いた場合には、動作電圧のしき
い値の増大 という問題を引き起こすため、ＭＦＩＳ−ＦＥＴ構造の
強誘電体記憶素子の実用化にとって大きな問題となる。
値電圧Ｖth（シリコン基板−ゲート電極間の電圧印加に
よりシリコン基板の価電子準位とゲート電極の価電子準
位が逆転するときに生じる反転層が、形成し始めるとき
のシリコン基板−ゲート電極間の電圧）のずれを生じさ
せ、 (ａ)ｎ型のチャネルを用いた場合には、ソース−ドレイ
ン間の漏れ電流の増加 (ｂ)ｐ型のチャネルを用いた場合には、動作電圧のしき
い値の増大 という問題を引き起こすため、ＭＦＩＳ−ＦＥＴ構造の
強誘電体記憶素子の実用化にとって大きな問題となる。
【００１４】このような問題点は、スパッタ法によりＳ
ｒＴｉＯ3薄膜を形成するため、スパッタガスのプラズ
マによってＳｉＯ2薄膜がダメージを受けることや、Ｓ
ｒＴｉＯ3薄膜中の欠陥等が物理的原因となり、ＳｒＴ
ｉＯ3／ＳｉＯ2薄膜中に正の固定電荷が存在してしまう
ことに起因していると考えられる。
ｒＴｉＯ3薄膜を形成するため、スパッタガスのプラズ
マによってＳｉＯ2薄膜がダメージを受けることや、Ｓ
ｒＴｉＯ3薄膜中の欠陥等が物理的原因となり、ＳｒＴ
ｉＯ3／ＳｉＯ2薄膜中に正の固定電荷が存在してしまう
ことに起因していると考えられる。
【００１５】本発明は、上記のような課題を解決するた
めになされたものであって、ＭＦＩＳ−ＦＥＴ型の強誘
電体記憶素子に用いて好適な誘電体薄膜の製造方法を提
供することを目的とする。
めになされたものであって、ＭＦＩＳ−ＦＥＴ型の強誘
電体記憶素子に用いて好適な誘電体薄膜の製造方法を提
供することを目的とする。
【００１６】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、シリコン基板上に酸化シリコン薄膜を
形成する工程と、その酸化シリコン薄膜上にＳｒＴｉＯ
3薄膜を基板加熱した状態でスパッタリング法により形
成する工程と、そのＳｒＴｉＯ3薄膜形成工程の後に、
ＳｒＴｉＯ3形成時の基板加熱の温度以上かつ８００℃
以下で熱処理する工程とから成る誘電体薄膜の製造方法
としている。
め、本発明では、シリコン基板上に酸化シリコン薄膜を
形成する工程と、その酸化シリコン薄膜上にＳｒＴｉＯ
3薄膜を基板加熱した状態でスパッタリング法により形
成する工程と、そのＳｒＴｉＯ3薄膜形成工程の後に、
ＳｒＴｉＯ3形成時の基板加熱の温度以上かつ８００℃
以下で熱処理する工程とから成る誘電体薄膜の製造方法
としている。
【００１７】さらに、本発明では、上記の誘電体薄膜の
製造方法において、熱処理工程を酸素雰囲気中で行うこ
ととしている。
製造方法において、熱処理工程を酸素雰囲気中で行うこ
ととしている。
【００１８】また、本発明では、上記の誘電体薄膜の製
造方法において、熱処理工程を不活性ガス雰囲気中で行
うこととしている。
造方法において、熱処理工程を不活性ガス雰囲気中で行
うこととしている。
【００１９】また、本発明では、上記の誘電体薄膜の成
膜方法において、熱処理工程を酸素と不活性ガスとの混
合ガス雰囲気中で行うこととしている。
膜方法において、熱処理工程を酸素と不活性ガスとの混
合ガス雰囲気中で行うこととしている。
【００２０】また、本発明では、シリコン基板表面に２
つの不純物拡散層を形成する工程と、そのシリコン基板
表面の２つの不純物拡散層に挟まれたチャネル領域上に
酸化シリコン薄膜を形成する工程と、その酸化シリコン
薄膜上にＳｒＴｉＯ3薄膜を基板加熱した状態でスパッ
タリング法により形成する工程と、そのＳｒＴｉＯ3薄
膜形成工程の後に、前記ＳｒＴｉＯ3形成時の基板加熱
の温度以上かつ８００℃以下で熱処理する工程と、Ｓｒ
ＴｉＯ3薄膜上に強誘電体薄膜を形成する工程とから成
る強誘電体記憶素子の製造方法としている。
つの不純物拡散層を形成する工程と、そのシリコン基板
表面の２つの不純物拡散層に挟まれたチャネル領域上に
酸化シリコン薄膜を形成する工程と、その酸化シリコン
薄膜上にＳｒＴｉＯ3薄膜を基板加熱した状態でスパッ
タリング法により形成する工程と、そのＳｒＴｉＯ3薄
膜形成工程の後に、前記ＳｒＴｉＯ3形成時の基板加熱
の温度以上かつ８００℃以下で熱処理する工程と、Ｓｒ
ＴｉＯ3薄膜上に強誘電体薄膜を形成する工程とから成
る強誘電体記憶素子の製造方法としている。
【００２１】
【作用】本発明によれば、スパッタ法によるＳｒＴｉＯ
3薄膜の形成後、熱処理工程を施すことにより、ＳｉＯ2
薄膜のダメージが解消されると共に、ＳｒＴｉＯ3薄膜
が結晶化膜となり、ＳｒＴｉＯ3薄膜中の構成原子が欠
陥位置から格子位置に存在させるようにして、ＳｒＴｉ
Ｏ3／ＳｉＯ2薄膜中の正の固定電荷を解消することがで
きるものと考えられる。
3薄膜の形成後、熱処理工程を施すことにより、ＳｉＯ2
薄膜のダメージが解消されると共に、ＳｒＴｉＯ3薄膜
が結晶化膜となり、ＳｒＴｉＯ3薄膜中の構成原子が欠
陥位置から格子位置に存在させるようにして、ＳｒＴｉ
Ｏ3／ＳｉＯ2薄膜中の正の固定電荷を解消することがで
きるものと考えられる。
【００２２】また、本発明の熱処理工程の処理温度とし
ては、スパッタ法によるＳｒＴｉＯ3薄膜形成時の基板
加熱温度以上の温度で、かつ、シリコンを用いた素子の
製造プロセスとして可能な温度である８００℃以下の処
理温度で、効果が得られるものである。
ては、スパッタ法によるＳｒＴｉＯ3薄膜形成時の基板
加熱温度以上の温度で、かつ、シリコンを用いた素子の
製造プロセスとして可能な温度である８００℃以下の処
理温度で、効果が得られるものである。
【００２３】また、本発明の熱処理工程は、酸素雰囲気
中、又は不活性ガス雰囲気中、又は不活性ガスと酸素と
の混合ガス雰囲気中で行うことが好ましいものである。
ここで、不活性ガスとは、Ｈｅ、Ｎｅ、Ａｒ等の希ガス
のみを意味するものでなく、これの希ガスに加えてＮ2
等の反応性に乏しいガスを意味するものである。
中、又は不活性ガス雰囲気中、又は不活性ガスと酸素と
の混合ガス雰囲気中で行うことが好ましいものである。
ここで、不活性ガスとは、Ｈｅ、Ｎｅ、Ａｒ等の希ガス
のみを意味するものでなく、これの希ガスに加えてＮ2
等の反応性に乏しいガスを意味するものである。
【００２４】このような本発明の作用により、Ｖfb及び
Ｖthのシフトを抑制することが可能となる。したがっ
て、本発明の誘電体薄膜の製造方法によれば、ＭＦＩＳ
−ＦＥＴ構造強誘電体記憶素子のシリコン基板−強誘電
体薄膜間の誘電体バッファ層の特性を、大きく改善する
ことができる。ゆえに、本発明の強誘電体記憶素子の製
造方法によれば、誘電体バッファ層の特性改善により、
素子特性に優れたＭＦＩＳ−ＦＥＴ構造強誘電体記憶素
子を実現することが可能となる。
Ｖthのシフトを抑制することが可能となる。したがっ
て、本発明の誘電体薄膜の製造方法によれば、ＭＦＩＳ
−ＦＥＴ構造強誘電体記憶素子のシリコン基板−強誘電
体薄膜間の誘電体バッファ層の特性を、大きく改善する
ことができる。ゆえに、本発明の強誘電体記憶素子の製
造方法によれば、誘電体バッファ層の特性改善により、
素子特性に優れたＭＦＩＳ−ＦＥＴ構造強誘電体記憶素
子を実現することが可能となる。
【００２５】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。図１は、本発明の誘電体薄膜の製造方法
により、作製したサンプルの要部断面図であり、シリコ
ン基板１上に、酸化シリコン膜２と、ＳｒＴｉＯ3薄膜
３が順次形成されたものである。
して説明する。図１は、本発明の誘電体薄膜の製造方法
により、作製したサンプルの要部断面図であり、シリコ
ン基板１上に、酸化シリコン膜２と、ＳｒＴｉＯ3薄膜
３が順次形成されたものである。
【００２６】先ず、本実施例でのサンプルの作製につい
て説明する。シリコン基板１として、ｐ型で抵抗率が８
〜１２ΩｃｍのＳｉ（１００）基板１を用い、この表面
をドライ熱酸化することにより膜厚が３０ｎｍのシリコ
ン酸化膜（ＳｉＯ2薄膜）２を形成した。そして、この
ＳｉＯ2薄膜２上に、ＲＦ−マグネトロンスパッタリン
グ法により、膜厚が３０ｎｍのＳｒＴｉＯ3薄膜３を形
成した。このときのＳｒＴｉＯ3薄膜の成膜は、スパ
ッタターゲットにＳｒＴｉＯ3の焼結体ターゲット（純
度：４Ｎ（９９．９９％））を用い、成膜室内を一旦
２×１０-4Ｐａまで真空排気した後、基板加熱温度を
４００℃、ＲＦパワーを５０Ｗ、スパッタガスをＡｒ：
Ｏ2＝８：２の混合ガス（成膜室内のガス圧：２Ｐａ）
として行った。
て説明する。シリコン基板１として、ｐ型で抵抗率が８
〜１２ΩｃｍのＳｉ（１００）基板１を用い、この表面
をドライ熱酸化することにより膜厚が３０ｎｍのシリコ
ン酸化膜（ＳｉＯ2薄膜）２を形成した。そして、この
ＳｉＯ2薄膜２上に、ＲＦ−マグネトロンスパッタリン
グ法により、膜厚が３０ｎｍのＳｒＴｉＯ3薄膜３を形
成した。このときのＳｒＴｉＯ3薄膜の成膜は、スパ
ッタターゲットにＳｒＴｉＯ3の焼結体ターゲット（純
度：４Ｎ（９９．９９％））を用い、成膜室内を一旦
２×１０-4Ｐａまで真空排気した後、基板加熱温度を
４００℃、ＲＦパワーを５０Ｗ、スパッタガスをＡｒ：
Ｏ2＝８：２の混合ガス（成膜室内のガス圧：２Ｐａ）
として行った。
【００２７】このようにして、Ｓｉ基板上にＳｉＯ2薄
膜とＳｒＴｉＯ3薄膜とを順次形成したサンプルを、Ｓ
ｒＴｉＯ3薄膜の成膜に用いたスパッタ装置から取り出
し、赤外線ランプを用いた熱処理装置により、処理時間
を３０分間とし、大気圧の酸素雰囲気中で熱処理を行っ
た。このときの熱処理の処理温度としては、スパッタリ
ング法によるＳｒＴｉＯ3薄膜の形成時の基板加熱温度
以上であり、かつ、シリコンを用いた素子製造プロセス
として可能な温度である、５００℃、６００℃、７００
℃、８００℃とした。これら、４種類の温度による熱処
理を行い、４種類のサンプルを作製した。
膜とＳｒＴｉＯ3薄膜とを順次形成したサンプルを、Ｓ
ｒＴｉＯ3薄膜の成膜に用いたスパッタ装置から取り出
し、赤外線ランプを用いた熱処理装置により、処理時間
を３０分間とし、大気圧の酸素雰囲気中で熱処理を行っ
た。このときの熱処理の処理温度としては、スパッタリ
ング法によるＳｒＴｉＯ3薄膜の形成時の基板加熱温度
以上であり、かつ、シリコンを用いた素子製造プロセス
として可能な温度である、５００℃、６００℃、７００
℃、８００℃とした。これら、４種類の温度による熱処
理を行い、４種類のサンプルを作製した。
【００２８】これら熱処理温度が異なる４種類のサンプ
ルについて、Ｃ−Ｖ特性の測定からＶfbの負バイアス方
向へのシフト（ネガティヴ・シフト）を求めた結果を図
２に示す。このときの測定条件は、上部電極としてＨｇ
（水銀）−プローブ（面積≒０．５ｍｍφ）を用い、上
部電極−Ｓｉ基板裏面間に、振幅１５ｍＶｒｍｓで９２
０ｋＨｚの正弦波にＤＣバイアスを−１０〜＋１０Ｖま
で印加し（バイアスの掃引速度ΔＶ＝５００ｍＶ／ｓｅ
ｃ．）、測定を行ったものである。
ルについて、Ｃ−Ｖ特性の測定からＶfbの負バイアス方
向へのシフト（ネガティヴ・シフト）を求めた結果を図
２に示す。このときの測定条件は、上部電極としてＨｇ
（水銀）−プローブ（面積≒０．５ｍｍφ）を用い、上
部電極−Ｓｉ基板裏面間に、振幅１５ｍＶｒｍｓで９２
０ｋＨｚの正弦波にＤＣバイアスを−１０〜＋１０Ｖま
で印加し（バイアスの掃引速度ΔＶ＝５００ｍＶ／ｓｅ
ｃ．）、測定を行ったものである。
【００２９】図２の縦軸はＶfbのネガティヴ・シフト
（Ｖ）を示している。この図２によれば、本実施例の熱
処理工程を施す前のもの（as-depo）でのＶfbのネガテ
ィヴ・シフトが−５．４Ｖであったが、熱処理温度５０
０℃のサンプルでは−１．４Ｖ、熱処理温度６００℃の
サンプルでは−１．８Ｖ、熱処理温度７００℃のサンプ
ルでは−１．７Ｖ、熱処理温度５００℃のサンプルでは
−１．５Ｖと、いずれのサンプルにおいても、Ｖfbのネ
ガティヴ・シフトが大きく減少して改善できていること
がわかる。
（Ｖ）を示している。この図２によれば、本実施例の熱
処理工程を施す前のもの（as-depo）でのＶfbのネガテ
ィヴ・シフトが−５．４Ｖであったが、熱処理温度５０
０℃のサンプルでは−１．４Ｖ、熱処理温度６００℃の
サンプルでは−１．８Ｖ、熱処理温度７００℃のサンプ
ルでは−１．７Ｖ、熱処理温度５００℃のサンプルでは
−１．５Ｖと、いずれのサンプルにおいても、Ｖfbのネ
ガティヴ・シフトが大きく減少して改善できていること
がわかる。
【００３０】次に、上記実施例で作製した熱処理温度が
異なる４種類のサンプルについて、Ｘ線回折による観察
結果について説明する。本実施例の熱処理工程を施す前
のもの（as-depo）のＸ線回折を観察すると、回折ピー
クを示さないアモルファス薄膜であったが、熱処理工程
を施したサンプルでは、ＳｒＴｉＯ3薄膜の（１１
０）、（２００）の回折ピークを示し、ＳｒＴｉＯ3薄
膜が結晶化していることがわかった。このときの、本実
施例の熱処理温度が異なる４種類のサンプルでの、Ｓｒ
ＴｉＯ3薄膜の（１１０）、（２００）のＸ線回折ピー
ク強度の観察結果を図３に示す。
異なる４種類のサンプルについて、Ｘ線回折による観察
結果について説明する。本実施例の熱処理工程を施す前
のもの（as-depo）のＸ線回折を観察すると、回折ピー
クを示さないアモルファス薄膜であったが、熱処理工程
を施したサンプルでは、ＳｒＴｉＯ3薄膜の（１１
０）、（２００）の回折ピークを示し、ＳｒＴｉＯ3薄
膜が結晶化していることがわかった。このときの、本実
施例の熱処理温度が異なる４種類のサンプルでの、Ｓｒ
ＴｉＯ3薄膜の（１１０）、（２００）のＸ線回折ピー
ク強度の観察結果を図３に示す。
【００３１】図３の縦軸は回折ピーク強度（ＣＰＳ）を
示しており、この図３を見ると、熱処理工程を施す前の
もの（アニールなし）では回折ピークを示していない
が、熱処理工程により結晶化され、（１１０）の回折ピ
ーク強度は７００℃と８００℃の熱処理温度のサンプル
が最も大きくなっており、（２００）の回折ピーク強度
は８００℃の熱処理温度のサンプルが最も大きくなって
いる。このことから、本実施例の熱処理工程によれば、
熱処理温度が５００℃、６００℃、７００℃、及び８０
０℃のいずれのサンプルにおいても、ＳｒＴｉＯ3薄膜
を結晶化でき、殊に熱処理温度８００℃のサンプルが最
も結晶化を促進できていることがわかる。
示しており、この図３を見ると、熱処理工程を施す前の
もの（アニールなし）では回折ピークを示していない
が、熱処理工程により結晶化され、（１１０）の回折ピ
ーク強度は７００℃と８００℃の熱処理温度のサンプル
が最も大きくなっており、（２００）の回折ピーク強度
は８００℃の熱処理温度のサンプルが最も大きくなって
いる。このことから、本実施例の熱処理工程によれば、
熱処理温度が５００℃、６００℃、７００℃、及び８０
０℃のいずれのサンプルにおいても、ＳｒＴｉＯ3薄膜
を結晶化でき、殊に熱処理温度８００℃のサンプルが最
も結晶化を促進できていることがわかる。
【００３２】また、本実施例のサンプルの誘電率を測定
すると、スパッタリング法によるＳｒＴｉＯ3薄膜形成
工程後の熱処理工程を施す前のアモルファスＳｒＴｉＯ
3薄膜が２０〜３０であったのに対して、熱処理工程を
施したサンプルでは、７０〜７５に上昇した。このこと
から、ＭＦＩＳ−ＦＥＴ構造においては、誘電体バッフ
ァ層の誘電率が大きい方が、強誘電体薄膜に電圧が印加
され易くなので、この構造に用いるのに良好な特性を示
していることがわかった。
すると、スパッタリング法によるＳｒＴｉＯ3薄膜形成
工程後の熱処理工程を施す前のアモルファスＳｒＴｉＯ
3薄膜が２０〜３０であったのに対して、熱処理工程を
施したサンプルでは、７０〜７５に上昇した。このこと
から、ＭＦＩＳ−ＦＥＴ構造においては、誘電体バッフ
ァ層の誘電率が大きい方が、強誘電体薄膜に電圧が印加
され易くなので、この構造に用いるのに良好な特性を示
していることがわかった。
【００３３】また、本実施例で作製したサンプルのＳｒ
ＴｉＯ3薄膜表面は、緻密で平坦なものであったので、
実際の素子作製時に、微細加工が可能な良好なものであ
ることが確認できた。
ＴｉＯ3薄膜表面は、緻密で平坦なものであったので、
実際の素子作製時に、微細加工が可能な良好なものであ
ることが確認できた。
【００３４】次いで、第２の実施例として、上記第１の
実施例の熱処理工程の条件のうち、ガス雰囲気のみをＯ
2雰囲気に代えて不活性ガスであるＮ2雰囲気にしたもの
について説明する。
実施例の熱処理工程の条件のうち、ガス雰囲気のみをＯ
2雰囲気に代えて不活性ガスであるＮ2雰囲気にしたもの
について説明する。
【００３５】第２の実施例では、ＳｒＴｉＯ3薄膜形成
後の熱処理工程をＮ2雰囲気中で行い、その他のサンプ
ル作製条件を第１の実施例と同じにしてサンプルを作製
した。そして、ここで作製したサンプルについても、第
１の実施例と同様に、Ｃ−Ｖ特性の測定によるＶfbのネ
ガティヴ・シフトの評価及びＸ線回折の観察を行ったと
ころ、第１と同様の結果が得られた。このうち、ＳｒＴ
ｉＯ3薄膜形成後の熱処理工程の処理温度を８００℃と
したサンプルについて、Ｃ−Ｖ特性の測定によるＶfbの
ネガティヴ・シフトの評価及びＸ線回折の観察の結果
を、それぞれ図４及び図５に示す。なお、図４及び図５
において、比較のために、第１の実施例の熱処理温度が
８００℃のサンプルのデータも示されている。
後の熱処理工程をＮ2雰囲気中で行い、その他のサンプ
ル作製条件を第１の実施例と同じにしてサンプルを作製
した。そして、ここで作製したサンプルについても、第
１の実施例と同様に、Ｃ−Ｖ特性の測定によるＶfbのネ
ガティヴ・シフトの評価及びＸ線回折の観察を行ったと
ころ、第１と同様の結果が得られた。このうち、ＳｒＴ
ｉＯ3薄膜形成後の熱処理工程の処理温度を８００℃と
したサンプルについて、Ｃ−Ｖ特性の測定によるＶfbの
ネガティヴ・シフトの評価及びＸ線回折の観察の結果
を、それぞれ図４及び図５に示す。なお、図４及び図５
において、比較のために、第１の実施例の熱処理温度が
８００℃のサンプルのデータも示されている。
【００３６】図４から、Ｎ2雰囲気中で熱処理工程を施
したサンプルではＶfbのネガティヴ・シフトが−０．６
Ｖとなり、第１の実施例のＯ2雰囲気中で熱処理工程を
施したものと比較すると、更に０．９ＶもＶfbのネガテ
ィヴ・シフトが低減され、Ｖfbのネガティヴ・シフトを
著しく改善できた結果となった。また、図５から、第１
の実施例のものより回折ピーク強度は小さいものの、第
２の実施例においても、ＳｒＴｉＯ3薄膜の結晶化がで
きていることがわかる。
したサンプルではＶfbのネガティヴ・シフトが−０．６
Ｖとなり、第１の実施例のＯ2雰囲気中で熱処理工程を
施したものと比較すると、更に０．９ＶもＶfbのネガテ
ィヴ・シフトが低減され、Ｖfbのネガティヴ・シフトを
著しく改善できた結果となった。また、図５から、第１
の実施例のものより回折ピーク強度は小さいものの、第
２の実施例においても、ＳｒＴｉＯ3薄膜の結晶化がで
きていることがわかる。
【００３７】また、第２の実施例のサンプルの誘電率を
測定すると、第１の実施例と同様に、熱処理工程による
誘電率の上昇が観察された。そして、第２の実施例で作
製したサンプルのＳｒＴｉＯ3薄膜表面も、第１の実施
例のものと同様、緻密で平坦なものであった。
測定すると、第１の実施例と同様に、熱処理工程による
誘電率の上昇が観察された。そして、第２の実施例で作
製したサンプルのＳｒＴｉＯ3薄膜表面も、第１の実施
例のものと同様、緻密で平坦なものであった。
【００３８】次いで、第３の実施例として、上記第１の
実施例の熱処理工程の条件のうち、ガス雰囲気のみを、
Ｏ2雰囲気に代えて不活性ガスのＮ2とＯ2との混合ガス
雰囲気にしたものについて説明する。第３の実施例で
は、ＳｒＴｉＯ3薄膜形成後の熱処理工程をＯ2とＮ2と
の混合ガス雰囲気中で行い、その他のサンプル作製条件
を第１の実施例と同じにしてサンプルを作製した。ただ
し、ここで、混合ガスのＯ2とＮ2との混合比は、Ｏ2：
Ｎ2＝８：２、５：５、２：８の３種類について検討行
った。すると、いずれの混合比の場合でも、第１及び第
２の実施例と同様に、Ｃ−Ｖ特性の測定によるＶfbのネ
ガティヴ・シフトの評価及びＸ線回折の観察を行ったと
ころ、Ｖfbのネガティヴ・シフトの低減とＳｒＴｉＯ3
薄膜の結晶化が、上記第１及び第２の実施例と同様に確
認された。
実施例の熱処理工程の条件のうち、ガス雰囲気のみを、
Ｏ2雰囲気に代えて不活性ガスのＮ2とＯ2との混合ガス
雰囲気にしたものについて説明する。第３の実施例で
は、ＳｒＴｉＯ3薄膜形成後の熱処理工程をＯ2とＮ2と
の混合ガス雰囲気中で行い、その他のサンプル作製条件
を第１の実施例と同じにしてサンプルを作製した。ただ
し、ここで、混合ガスのＯ2とＮ2との混合比は、Ｏ2：
Ｎ2＝８：２、５：５、２：８の３種類について検討行
った。すると、いずれの混合比の場合でも、第１及び第
２の実施例と同様に、Ｃ−Ｖ特性の測定によるＶfbのネ
ガティヴ・シフトの評価及びＸ線回折の観察を行ったと
ころ、Ｖfbのネガティヴ・シフトの低減とＳｒＴｉＯ3
薄膜の結晶化が、上記第１及び第２の実施例と同様に確
認された。
【００３９】また、第３の実施例のサンプルの誘電率を
測定すると、第１及び第２の実施例と同様に、熱処理工
程による誘電率の上昇が観察された。そして、第３の実
施例で作製したサンプルのＳｒＴｉＯ3薄膜表面も、第
１及び第２の実施例のものと同様、緻密で平坦なもので
あった。
測定すると、第１及び第２の実施例と同様に、熱処理工
程による誘電率の上昇が観察された。そして、第３の実
施例で作製したサンプルのＳｒＴｉＯ3薄膜表面も、第
１及び第２の実施例のものと同様、緻密で平坦なもので
あった。
【００４０】なお、上記第２及び第３の本実施例では、
不活性ガスとしてＮ2を用いたが、これ以外に、Ａｒ、
Ｈｅ等も用いることができる。しかし、実際の素子製造
に用いる場合には、生産コストを考慮すると、Ｎ2、Ａ
ｒが好ましい。
不活性ガスとしてＮ2を用いたが、これ以外に、Ａｒ、
Ｈｅ等も用いることができる。しかし、実際の素子製造
に用いる場合には、生産コストを考慮すると、Ｎ2、Ａ
ｒが好ましい。
【００４１】なお、上記第１〜３の実施例において、ス
パッタリング法によるＳｒＴｉＯ3薄膜形成工程後の熱
処理工程を、処理時間３０分で行ったが、１分以上で本
発明の効果を得られることが確認できており、これらの
実施例の処理時間に限定されるものではない。
パッタリング法によるＳｒＴｉＯ3薄膜形成工程後の熱
処理工程を、処理時間３０分で行ったが、１分以上で本
発明の効果を得られることが確認できており、これらの
実施例の処理時間に限定されるものではない。
【００４２】なお、上記第１〜３の実施例において、Ｓ
ｉ基板としてｐ型を用いたが、ｎ型でもよい。また、シ
リコン酸化膜の膜厚を３０ｎｍ、ＳｒＴｉＯ3薄膜の膜
厚を３０ｎｍとしたが、これらに限定されるものではな
いが、シリコン酸化膜の膜厚が５〜５０ｎｍ、ＳｒＴｉ
Ｏ3薄膜の膜厚が１０〜１５０ｎｍであることが望まし
い。
ｉ基板としてｐ型を用いたが、ｎ型でもよい。また、シ
リコン酸化膜の膜厚を３０ｎｍ、ＳｒＴｉＯ3薄膜の膜
厚を３０ｎｍとしたが、これらに限定されるものではな
いが、シリコン酸化膜の膜厚が５〜５０ｎｍ、ＳｒＴｉ
Ｏ3薄膜の膜厚が１０〜１５０ｎｍであることが望まし
い。
【００４３】次いで、上記の実施例と同条件で作製した
ＳｒＴｉＯ3薄膜上に、強誘電体薄膜を形成してＭＦＩ
Ｓ−ＦＥＴ構造の強誘電体記憶素子を作製した第４の実
施例について、図６を用いて説明する。
ＳｒＴｉＯ3薄膜上に、強誘電体薄膜を形成してＭＦＩ
Ｓ−ＦＥＴ構造の強誘電体記憶素子を作製した第４の実
施例について、図６を用いて説明する。
【００４４】図６は、第４の実施例で作製した強誘電体
記憶素子の基本構成を示す要部断面図であり、ｐ型Ｓｉ
（１００）基板１１の表面に、２つの不純物拡散層１
４、１５に挟まれたチャネル領域上に、ＳｉＯ2薄膜１
２が配置され、そのＳｉＯ2薄膜１２上に、ＳｒＴｉＯ3
膜１３が配置され、更に、そのＳｒＴｉＯ3薄膜１３上
に強誘電体薄膜１６及びゲート電極１７が順次配置され
た構造となっている。
記憶素子の基本構成を示す要部断面図であり、ｐ型Ｓｉ
（１００）基板１１の表面に、２つの不純物拡散層１
４、１５に挟まれたチャネル領域上に、ＳｉＯ2薄膜１
２が配置され、そのＳｉＯ2薄膜１２上に、ＳｒＴｉＯ3
膜１３が配置され、更に、そのＳｒＴｉＯ3薄膜１３上
に強誘電体薄膜１６及びゲート電極１７が順次配置され
た構造となっている。
【００４５】本実施例での素子の作製は、あらかじめＳ
ｉ基板１１表面上に、イオン注入法により、ソース領域
及びドレイン領域となるｎ+不純物拡散層１４、１５を
形成した後、上記第１〜３の実施例と同様にして、Ｓｉ
基板１１上に、ドライ熱酸化によりＳｉＯ2薄膜１２
（膜厚３０ｎｍ）を、ＲＦスパッタリング法によりＳｒ
ＴｉＯ3薄膜１３（膜厚３０ｎｍ）を順次形成した。そ
して、上記第１〜３の実施例と同様の熱処理工程を施し
た。
ｉ基板１１表面上に、イオン注入法により、ソース領域
及びドレイン領域となるｎ+不純物拡散層１４、１５を
形成した後、上記第１〜３の実施例と同様にして、Ｓｉ
基板１１上に、ドライ熱酸化によりＳｉＯ2薄膜１２
（膜厚３０ｎｍ）を、ＲＦスパッタリング法によりＳｒ
ＴｉＯ3薄膜１３（膜厚３０ｎｍ）を順次形成した。そ
して、上記第１〜３の実施例と同様の熱処理工程を施し
た。
【００４６】それから、本実施例では、強誘電体薄膜１
６として、Ｂｉ系層状構造強誘電体材料の一つであるＳ
ｒＢｉ2Ｔａ2Ｏ9からなる薄膜を、ゾルーゲル法を用い
て成膜した。このゾルーゲル法による成膜時の熱処理の
条件としては、熱処理温度が７００〜８００℃で、処理
時間が１０分〜６０分間という条件が好ましく、本実施
例では、熱処理温度８００℃で３０分間成膜を行い、膜
厚が２００ｎｍのＳｒＢｉ2Ｔａ2Ｏ9薄膜を形成した。
そして、スパッタリング法により、ゲート電極１７とし
てＰｔ電極を形成した。その後、レジストによりマスク
を行いエッチング技術を用いて、ＳｉＯ2薄膜１２、Ｓ
ｒＴｉＯ3薄膜１３、強誘電体薄膜（ＳｒＢｉ2Ｔａ2Ｏ9
薄膜）１６、及びゲート電極（Ｐｔ電極）１７のチャネ
ル部分以外を取り除き、図５に示したようなＭＦＳＦＥ
Ｔ構造の強誘電体記憶素子の作製を完了した。
６として、Ｂｉ系層状構造強誘電体材料の一つであるＳ
ｒＢｉ2Ｔａ2Ｏ9からなる薄膜を、ゾルーゲル法を用い
て成膜した。このゾルーゲル法による成膜時の熱処理の
条件としては、熱処理温度が７００〜８００℃で、処理
時間が１０分〜６０分間という条件が好ましく、本実施
例では、熱処理温度８００℃で３０分間成膜を行い、膜
厚が２００ｎｍのＳｒＢｉ2Ｔａ2Ｏ9薄膜を形成した。
そして、スパッタリング法により、ゲート電極１７とし
てＰｔ電極を形成した。その後、レジストによりマスク
を行いエッチング技術を用いて、ＳｉＯ2薄膜１２、Ｓ
ｒＴｉＯ3薄膜１３、強誘電体薄膜（ＳｒＢｉ2Ｔａ2Ｏ9
薄膜）１６、及びゲート電極（Ｐｔ電極）１７のチャネ
ル部分以外を取り除き、図５に示したようなＭＦＳＦＥ
Ｔ構造の強誘電体記憶素子の作製を完了した。
【００４７】このようにして作製した本実施例の強誘電
体記憶素子において、スパッタリング法によるＳｒＴｉ
Ｏ3薄膜形成後の熱処理工程を、Ｎ2雰囲気中で、熱処理
温度８００℃、処理時間３０分間行ったものについて、
高周波Ｃ−Ｖ特性を測定を行った。このときの高周波Ｃ
−Ｖ特性の測定条件は、ゲート電極面積が２×１０-3ｃ
ｍ2で、周波数１ＭＨｚ、ゲート電圧の掃引は−１０Ｖ
から＋１０Ｖ及び−１０Ｖから＋１０Ｖとした。
体記憶素子において、スパッタリング法によるＳｒＴｉ
Ｏ3薄膜形成後の熱処理工程を、Ｎ2雰囲気中で、熱処理
温度８００℃、処理時間３０分間行ったものについて、
高周波Ｃ−Ｖ特性を測定を行った。このときの高周波Ｃ
−Ｖ特性の測定条件は、ゲート電極面積が２×１０-3ｃ
ｍ2で、周波数１ＭＨｚ、ゲート電圧の掃引は−１０Ｖ
から＋１０Ｖ及び−１０Ｖから＋１０Ｖとした。
【００４８】図７はその高周波Ｃ−Ｖ特性の測定結果を
示したものであり、横軸はゲート電極とシリコン基板と
の間に印加したゲート電圧（Ｖ）であり、縦軸はゲート
電極−シリコン基板間の静電容量（ｐＦ）である。この
図７によれば、本実施例の強誘電体記憶素子は、メモリ
ウインドウが約３Ｖの良好なヒステリシス曲線を描いて
た。また、Ｖfbのネガティヴ・シフトの抑制による漏れ
電流の低減や動作電圧の低減など、本発明を強誘電体記
憶素子に適用すれば、記憶素子として良好な特性が得ら
れることが確認できた。
示したものであり、横軸はゲート電極とシリコン基板と
の間に印加したゲート電圧（Ｖ）であり、縦軸はゲート
電極−シリコン基板間の静電容量（ｐＦ）である。この
図７によれば、本実施例の強誘電体記憶素子は、メモリ
ウインドウが約３Ｖの良好なヒステリシス曲線を描いて
た。また、Ｖfbのネガティヴ・シフトの抑制による漏れ
電流の低減や動作電圧の低減など、本発明を強誘電体記
憶素子に適用すれば、記憶素子として良好な特性が得ら
れることが確認できた。
【００４９】なお、強誘電体薄膜材料や電極材料は、上
記実施例に限定されるものではなく、例えば、強誘電体
材料として、ＰＺＴ（チタン酸ジルコン酸鉛）やＢｉ系
層状構造強誘電体等の強誘電体材料を用いることができ
る。ここで、Ｂｉ系層状構造強誘電体とは、上記ＳｒＢ
ｉ2Ｔａ2Ｏ9の他、代表的なものにＢｉ4Ｔｉ3０12があ
るが、これ以外には、ＳｒＢｉ2Ｎｂ2Ｏ9、ＢａＢｉ2Ｎ
ｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、Ｐｂ2Ｂｉ2Ｎｂ2Ｏ9、Ｐ
ｂＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ4Ｔｉ4Ｏ15、ＢａＢｉ4Ｔｉ
4Ｏ15、ＰｂＢｉ4Ｔｉ4Ｏ15、Ｎａ0.5Ｂｉ4.5Ｔｉ
4Ｏ15、Ｋ0.5Ｂｉ4.5Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔｉ
5Ｏ18、Ｂａ2Ｂｉ4Ｔｉ5Ｏ18、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18等
がある。これらのＢｉ系層状構造強誘電体材料は、誘電
率がおおよそ２００以下程度であり、ＰＺＴよりも小さ
な誘電率を示す。このような小さい誘電率の強誘電体薄
膜をＭＦＩＳ−ＦＥＴ構造に用いれば、ゲート電極に電
圧を印加する際に、強誘電体薄膜に電圧が加われ易くな
るので、より低電圧駆動が可能となる。また、強誘電体
薄膜の成膜方法についても、ゾル−ゲル法のほかに、ス
パッタリング法、ＭＯＣＶＤ法、などを用いることがで
き、上記実施例に限定されるものではない。
記実施例に限定されるものではなく、例えば、強誘電体
材料として、ＰＺＴ（チタン酸ジルコン酸鉛）やＢｉ系
層状構造強誘電体等の強誘電体材料を用いることができ
る。ここで、Ｂｉ系層状構造強誘電体とは、上記ＳｒＢ
ｉ2Ｔａ2Ｏ9の他、代表的なものにＢｉ4Ｔｉ3０12があ
るが、これ以外には、ＳｒＢｉ2Ｎｂ2Ｏ9、ＢａＢｉ2Ｎ
ｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、Ｐｂ2Ｂｉ2Ｎｂ2Ｏ9、Ｐ
ｂＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ4Ｔｉ4Ｏ15、ＢａＢｉ4Ｔｉ
4Ｏ15、ＰｂＢｉ4Ｔｉ4Ｏ15、Ｎａ0.5Ｂｉ4.5Ｔｉ
4Ｏ15、Ｋ0.5Ｂｉ4.5Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔｉ
5Ｏ18、Ｂａ2Ｂｉ4Ｔｉ5Ｏ18、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18等
がある。これらのＢｉ系層状構造強誘電体材料は、誘電
率がおおよそ２００以下程度であり、ＰＺＴよりも小さ
な誘電率を示す。このような小さい誘電率の強誘電体薄
膜をＭＦＩＳ−ＦＥＴ構造に用いれば、ゲート電極に電
圧を印加する際に、強誘電体薄膜に電圧が加われ易くな
るので、より低電圧駆動が可能となる。また、強誘電体
薄膜の成膜方法についても、ゾル−ゲル法のほかに、ス
パッタリング法、ＭＯＣＶＤ法、などを用いることがで
き、上記実施例に限定されるものではない。
【００５０】なお、第４の実施例についても、上記第１
〜３の実施例と同様に、Ｓｉ基板の種類、シリコン酸化
膜の膜厚、ＳｒＴｉＯ3薄膜の膜厚等は、この実施例に
限定されるものではない。
〜３の実施例と同様に、Ｓｉ基板の種類、シリコン酸化
膜の膜厚、ＳｒＴｉＯ3薄膜の膜厚等は、この実施例に
限定されるものではない。
【００５１】
【発明の効果】以上のように、本発明の誘電体薄膜の製
造方法によれば、ＳｉＯ2薄膜のダメージを解消すると
共に、ＳｒＴｉＯ3薄膜を結晶化させることができるの
で、ＳｒＴｉＯ3／ＳｉＯ2薄膜中に存在した固定電荷を
消失させることができ、フラットバンド電圧Ｖfb及びし
きい値電圧Ｖthのシフトを良く制することが可能とな
る。さらに、ＳｒＴｉＯ3薄膜を結晶化させることがで
き、誘電率を高くすることができるので、強誘電体記憶
素子に適用した場合、誘電体薄膜に電圧を印加され易く
することができる。
造方法によれば、ＳｉＯ2薄膜のダメージを解消すると
共に、ＳｒＴｉＯ3薄膜を結晶化させることができるの
で、ＳｒＴｉＯ3／ＳｉＯ2薄膜中に存在した固定電荷を
消失させることができ、フラットバンド電圧Ｖfb及びし
きい値電圧Ｖthのシフトを良く制することが可能とな
る。さらに、ＳｒＴｉＯ3薄膜を結晶化させることがで
き、誘電率を高くすることができるので、強誘電体記憶
素子に適用した場合、誘電体薄膜に電圧を印加され易く
することができる。
【００５２】また、本発明の強誘電体記憶素子の製造方
法によれば、素子特性に優れ、更に低電圧駆動が可能
で、漏れ電流が低減できるので、低消費電力の強誘電体
記憶素子を実現することができる、。
法によれば、素子特性に優れ、更に低電圧駆動が可能
で、漏れ電流が低減できるので、低消費電力の強誘電体
記憶素子を実現することができる、。
【図１】本発明の一実施例の誘電体薄膜の製造方法によ
り作製したサンプルの要部断面図である。
り作製したサンプルの要部断面図である。
【図２】第１の実施例で作製したサンプルのＣ−Ｖ特性
の測定からＶfbのネガティヴ・シフトを求めた結果を示
す図である。
の測定からＶfbのネガティヴ・シフトを求めた結果を示
す図である。
【図３】第１の実施例で作製したサンプルのＳｒＴｉＯ
3薄膜のＸ線回折ピーク強度の観察結果を示す図であ
る。
3薄膜のＸ線回折ピーク強度の観察結果を示す図であ
る。
【図４】第２の実施例で作製したサンプルのＣ−Ｖ特性
の測定からＶfbのネガティヴ・シフトを求めた結果を示
す図である。
の測定からＶfbのネガティヴ・シフトを求めた結果を示
す図である。
【図５】第２の実施例で作製したサンプルのＳｒＴｉＯ
3薄膜のＸ線回折ピーク強度の観察結果を示す図であ
る。
3薄膜のＸ線回折ピーク強度の観察結果を示す図であ
る。
【図６】第４の実施例で作製したＭＳＩＦ−ＦＥＴ構造
の強誘電体記憶素子の要部断面図である。
の強誘電体記憶素子の要部断面図である。
【図７】第４の実施例で作製したＭＳＩＦ−ＦＥＴ構造
の強誘電体記憶素子の高周波Ｃ−Ｖ特性の測定結果を示
した図である。
の強誘電体記憶素子の高周波Ｃ−Ｖ特性の測定結果を示
した図である。
【図８】従来のＭＳＦ−ＦＥＴ構造の強誘電体記憶素子
の要部断面図である。
の要部断面図である。
１，１１ シリコン基板 ２，１２ ＳｉＯ2薄膜 ３，１３ ＳｒＴｉＯ3薄膜 １４，１５ 不純物拡散層 １６ 強誘電体薄膜 １７ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/62 Ｇ 21/8247 29/78 ３７１ 29/788 29/792
Claims (5)
- 【請求項１】 シリコン基板上に酸化シリコン薄膜を形
成する工程と、 該酸化シリコン薄膜上にＳｒＴｉＯ3薄膜を基板加熱し
た状態でスパッタリング法により形成する工程と、 該ＳｒＴｉＯ3薄膜形成工程の後に、前記ＳｒＴｉＯ3形
成時の基板加熱の温度以上かつ８００℃以下で熱処理す
る工程とから成る誘電体薄膜の製造方法。 - 【請求項２】 前記熱処理工程を酸素雰囲気中で行うこ
とを特徴とする請求項１に記載の誘電体薄膜の製造方
法。 - 【請求項３】 前記熱処理工程を不活性ガス雰囲気中で
行うことを特徴とする請求項１に記載の誘電体薄膜の製
造方法。 - 【請求項４】 前記熱処理工程を酸素と不活性ガスとの
混合ガス雰囲気中で行うことを特徴とする請求項１に記
載の誘電体薄膜の製造方法。 - 【請求項５】 シリコン基板表面に２つの不純物拡散層
を形成する工程と、 該シリコン基板表面の２つの不純物拡散層に挟まれたチ
ャネル領域上に酸化シリコン薄膜を形成する工程と、 該酸化シリコン薄膜上にＳｒＴｉＯ3薄膜を基板加熱し
た状態でスパッタリング法により形成する工程と、 該ＳｒＴｉＯ3薄膜形成工程の後に、前記ＳｒＴｉＯ3形
成時の基板加熱の温度以上かつ８００℃以下で熱処理す
る工程と、 前記ＳｒＴｉＯ3薄膜上に強誘電体薄膜を形成する工程
とから成る強誘電体記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14174995A JPH08335580A (ja) | 1995-06-08 | 1995-06-08 | 誘電体薄膜の製造方法及びそれを用いた強誘電体記憶素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14174995A JPH08335580A (ja) | 1995-06-08 | 1995-06-08 | 誘電体薄膜の製造方法及びそれを用いた強誘電体記憶素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335580A true JPH08335580A (ja) | 1996-12-17 |
Family
ID=15299310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14174995A Pending JPH08335580A (ja) | 1995-06-08 | 1995-06-08 | 誘電体薄膜の製造方法及びそれを用いた強誘電体記憶素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335580A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1096042A1 (en) * | 1999-10-25 | 2001-05-02 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| KR20020064624A (ko) * | 2001-02-02 | 2002-08-09 | 삼성전자 주식회사 | 반도체소자의 유전체막 및 그 제조방법 |
| CN109898138A (zh) * | 2019-02-28 | 2019-06-18 | 西安交通大学 | 一种在锗衬底上外延生长单晶钛酸钡薄膜的方法 |
-
1995
- 1995-06-08 JP JP14174995A patent/JPH08335580A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1096042A1 (en) * | 1999-10-25 | 2001-05-02 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| KR100714378B1 (ko) * | 1999-10-25 | 2007-05-07 | 프리스케일 세미컨덕터, 인크. | 실리콘과의 금속 산화물 경계면을 포함하는 반도체 구조를제조하기 위한 방법 |
| KR20020064624A (ko) * | 2001-02-02 | 2002-08-09 | 삼성전자 주식회사 | 반도체소자의 유전체막 및 그 제조방법 |
| CN109898138A (zh) * | 2019-02-28 | 2019-06-18 | 西安交通大学 | 一种在锗衬底上外延生长单晶钛酸钡薄膜的方法 |
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