JPH0833553B2 - Thin film transistor panel and manufacturing method thereof - Google Patents

Description

【発明の詳細な説明】 〔産業上の分野〕 本発明は、薄膜トランジスタパネル及びその製造方法
に関するものである。Description: [Industrial field] The present invention relates to a thin film transistor panel and a method for manufacturing the same.

〔従来の技術〕[Conventional technology]

例えばアクティブマトリクス液晶表示素子の画素電極
を駆動する薄膜トランジスタとしては、従来、次のよう
な構造のものが知られている。For example, as a thin film transistor for driving a pixel electrode of an active matrix liquid crystal display element, a structure having the following structure is conventionally known.

第21図及び第22図はアクティブマトリクス液晶表示装
置の画素電極形成基板として使用される薄膜トランジス
タパネルの一部分を示したもので、図中１はガラス等か
らなる絶縁性の透明基板であり、この基板１上には多数
の透明画素電極２が行方向（図において左右方向）及び
列方向（図において上下方向）に並べてマトリクス状に
配列形成されている。３は各画素電極２の側方にそれぞ
れ位置させて基板１上に行方向及び列方向に並べて配列
形成された多数の薄膜トランジスタである。この薄膜ト
ランジスタ３は、前記基板１上にゲート電極4Gと、ゲー
ト絶縁膜５と、アモルファスシリコンからなる半導体膜
６とを順次積層し、前記半導体膜６の上に、チャンネル
部Ｃを存して互いに離間するソース電極8Sとドレイン電
極8Dとを、半導体膜６上に設けたコンタクト膜７を介し
て形成したもので、行方向または列方向のいずれか一
方、例えば行方向に並ぶ各薄膜トランジスタ３のゲート
電極4Gは、各画素電極２の行間を通して基板１上に形成
した、各薄膜トランジスタ３の並び方向に沿う制御信号
入力ライン（ゲートライン）4Gaに接続されている。な
お、この制御信号入力ライン4Gaは、各薄膜トランジス
タ３のゲート電極4Gと一体のものとされている。また、
ゲート絶縁膜５は、制御信号入力ライン4Gaの駆動回路
接続端子部（図示しないが基板１の側縁部に導出されて
いる）を除いて基板１上にそのほぼ全面を覆うように形
成されており、各薄膜トランジスタ３の半導体膜６はゲ
ート絶縁膜５上にゲート電極4Gと対向させて形成され、
ソース電極8Sとドレイン電極8Dは半導体膜６上からゲー
ト絶縁膜５上にまたがって形成されている。さらに、制
御信号入力ライン4Gaと直交する方向（列方向）に並ぶ
各薄膜トランジスタ３のソース電極8Sとドレイン電極8D
との一方例えばソース電極8Sは、各画素電極２の列間を
通して基板１上に形成した、各薄膜トランジスタ３の並
び方向に沿うデータ信号入力ライン（ソースライン）8S
aに接続されており、他方のドレイン電極8Dは、ゲート
絶縁膜５上に形成した画素電極２に接続されている。な
お、前記データ信号入力ライン8Saは、各薄膜トランジ
スタ３のソース電極8Sと一体のものとされている。21 and 22 show a part of a thin film transistor panel used as a pixel electrode forming substrate of an active matrix liquid crystal display device, in which 1 is an insulating transparent substrate made of glass or the like. A large number of transparent pixel electrodes 2 are arranged on the substrate 1 in a matrix in a row direction (horizontal direction in the figure) and a column direction (vertical direction in the figure). Reference numeral 3 denotes a large number of thin film transistors which are respectively positioned on the sides of the respective pixel electrodes 2 and arranged on the substrate 1 side by side in the row and column directions. In this thin film transistor 3, a gate electrode 4G, a gate insulating film 5, and a semiconductor film 6 made of amorphous silicon are sequentially laminated on the substrate 1, and a channel portion C is present on the semiconductor film 6 so as to be separated from each other. The source electrode 8S and the drain electrode 8D which are separated from each other are formed via the contact film 7 provided on the semiconductor film 6, and the gate of each thin film transistor 3 arranged in either the row direction or the column direction, for example, the row direction. The electrode 4G is connected to a control signal input line (gate line) 4Ga formed on the substrate 1 between the rows of the pixel electrodes 2 and along the arrangement direction of the thin film transistors 3. The control signal input line 4Ga is integrated with the gate electrode 4G of each thin film transistor 3. Also,
The gate insulating film 5 is formed on the substrate 1 so as to cover almost the entire surface of the control signal input line 4Ga except the drive circuit connecting terminal portion (not shown, but is led to the side edge portion of the substrate 1). The semiconductor film 6 of each thin film transistor 3 is formed on the gate insulating film 5 so as to face the gate electrode 4G,
The source electrode 8S and the drain electrode 8D are formed over the semiconductor film 6 and the gate insulating film 5. Further, the source electrode 8S and the drain electrode 8D of each thin film transistor 3 arranged in the direction (column direction) orthogonal to the control signal input line 4Ga.
On the other hand, the source electrode 8S, for example, is a data signal input line (source line) 8S formed on the substrate 1 between the columns of the pixel electrodes 2 and along the arrangement direction of the thin film transistors 3.
The drain electrode 8D on the other side is connected to the pixel electrode 2 formed on the gate insulating film 5. The data signal input line 8Sa is integrated with the source electrode 8S of each thin film transistor 3.

第23図は上記薄膜トランジスタパネルの製造方法を工
程順に示したもので、この薄膜トランジスタパネルは次
のようにして製造されている。FIG. 23 shows a method of manufacturing the above thin film transistor panel in the order of steps, and this thin film transistor panel is manufactured as follows.

まず、第23図（ａ）に示すように基板１上にその全面
にわたってクロム等からなる導電薄膜４を形成し、この
導電薄膜４をパターニングして、第23図（ｂ）に示すよ
うに各薄膜トランジスタ３のゲート電極4Gと制御信号入
力ライン4Gaを形成する。次に、上記ゲート電極4Gと制
御信号入力ライン4Gaを形成した基板１上にその全面に
わたってシリコン窒化物等からなるゲート絶縁膜５を第
23図（ｃ）に示すように形成し、その上にアモルファス
シリコンを被着させて半導体膜を形成するとともに、さ
らにその上に燐等の不純物を含むアモルファスシリコン
を被着させてコンタクト膜を形成した後に、この半導体
膜とコンタクト膜をパターニングして、第23図（ｄ）に
示すように、ゲート電極4Gに対向する部分のみに半導体
膜６とコンタクト膜７とを残す。この後、基板１上全体
にITO等の透明電極膜を形成してこれをパターニングす
ることにより画素電極２を第23図（ｅ）に示すように形
成し、次に、基板１上全体にクロム等からなる導電薄膜
を形成して、この導電薄膜のチャンネル部対応部分と、
トランジスタ素子領域及びデータ信号入力ライン8Saと
画素電極接続部に対応する部分以外の不要部分とを除去
することにより、第23図（ｆ）に示すようにチャンネル
部Ｃにおいて分離されたソース電極8S及びドレイン電極
8Dとデータ信号入力ライン8Saとを形成するとともに、
前記コンタクト膜７のチャンネル部対応部分を半導体膜
６面まで除去して、薄膜トランジスタ３を完成する。な
お、ゲート絶縁膜５で覆われている制御信号入力ライン
4Gaの端子部は、この後ゲート絶縁膜５の外側縁部を除
去することによって露出される。First, as shown in FIG. 23 (a), a conductive thin film 4 made of chrome or the like is formed on the entire surface of the substrate 1, and the conductive thin film 4 is patterned to form each conductive thin film as shown in FIG. 23 (b). The gate electrode 4G of the thin film transistor 3 and the control signal input line 4Ga are formed. Next, a gate insulating film 5 made of silicon nitride or the like is formed over the entire surface of the substrate 1 on which the gate electrode 4G and the control signal input line 4Ga are formed.
23. As shown in FIG. 23 (c), a semiconductor film is formed by depositing amorphous silicon on it, and amorphous silicon containing impurities such as phosphorus is further deposited on it to form a contact film. After that, the semiconductor film and the contact film are patterned to leave the semiconductor film 6 and the contact film 7 only in the portion facing the gate electrode 4G, as shown in FIG. 23 (d). After that, a transparent electrode film such as ITO is formed on the entire substrate 1 and patterned to form the pixel electrodes 2 as shown in FIG. 23 (e). Next, chromium is formed on the entire substrate 1. Forming a conductive thin film made of, etc., and a portion corresponding to the channel portion of the conductive thin film,
By removing the transistor element region and the data signal input line 8Sa and unnecessary portions other than the portion corresponding to the pixel electrode connecting portion, the source electrode 8S and the source electrode 8S separated in the channel portion C as shown in FIG. Drain electrode
8D and the data signal input line 8Sa are formed,
The thin film transistor 3 is completed by removing the portion of the contact film 7 corresponding to the channel portion up to the surface of the semiconductor film 6. The control signal input line covered with the gate insulating film 5
The 4Ga terminal portion is then exposed by removing the outer edge portion of the gate insulating film 5.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

しかしながら、上記従来の薄膜トランジスタ３は、基
板１上に形成したゲート電極4Gの上に基板全面を覆うゲ
ート絶縁膜５を形成し、このゲート絶縁膜５の上にゲー
ト電極4Gと対向させて半導体膜６を形成したものである
ために、ゲート電極4Gと半導体膜６のパターニングを前
述した製造方法のように別工程で行なわなければならな
いし、また、ソース電極8S及びドレイン電極8Dも、前記
半導体膜６のパターニングを行なった後に、その上に導
電薄膜を形成してこれをパターニングする方法で形成し
なければならず、したがって上記従来の薄膜トランジス
タはその製造が面倒であるし、またこのような薄膜トラ
ンジスタを配列形成した薄膜トランジスタパネルもその
製造が面倒であるという問題をもっていた。However, in the conventional thin film transistor 3, the gate insulating film 5 covering the entire surface of the substrate is formed on the gate electrode 4G formed on the substrate 1, and the semiconductor film is formed on the gate insulating film 5 so as to face the gate electrode 4G. 6 is formed, the gate electrode 4G and the semiconductor film 6 must be patterned in different steps as in the above-described manufacturing method, and the source electrode 8S and the drain electrode 8D are also formed by the semiconductor film. After performing the patterning of 6, the conductive thin film must be formed on the conductive thin film and the conductive thin film must be patterned. Therefore, the conventional thin film transistor is difficult to manufacture, and such a thin film transistor can be manufactured. The arrayed thin film transistor panel also has a problem that its manufacture is troublesome.

そこで、ゲート電極、ゲート絶縁膜、半導体膜を積層
した上、１回のフォトリソグラフィでこれらを同一の外
形形状に形成する能率的な薄膜トランジスタの製造方法
が検討されている。しかし、この方法は、単一の薄膜ト
ランジスタを製造する場合であって、この薄膜トランジ
スタがマトリクス状に配列された薄膜トランジスタパネ
ルにおいては、ゲートラインとソースラインとが直交す
る方向に配列されるため、１回のフォトリソグラフィで
形成しようとすると、ゲートラインとソースラインとが
短絡することになる。また、従来の、薄膜トランジスタ
パネルでは、１画素における薄膜トランジスタの面積の
占める割合が大きくなるため開口率が低下するという問
題があった。Therefore, an efficient method for manufacturing a thin film transistor is being studied in which a gate electrode, a gate insulating film, and a semiconductor film are stacked and then formed into the same outer shape by one photolithography. However, this method is a case of manufacturing a single thin film transistor, and in a thin film transistor panel in which the thin film transistors are arranged in a matrix, the gate line and the source line are arranged in a direction orthogonal to each other, so If the photolithography is used, the gate line and the source line are short-circuited. Further, in the conventional thin film transistor panel, there is a problem that the aperture ratio is reduced because the ratio of the area of the thin film transistor in one pixel is large.

本発明は、能率的に製造することが可能な薄膜トラン
ジスタパネル及びその製造方法を提供すること、さら
に、そのように能率的に製造することが可能であって、
且つ、各薄膜トランジスタの面積を縮小して開口率を向
上することができる薄膜トランジスタパネルを提供する
ことを目的とする。The present invention provides a thin film transistor panel that can be efficiently manufactured, and a method for manufacturing the thin film transistor panel, and further, it is possible to efficiently manufacture the thin film transistor panel,
Another object of the present invention is to provide a thin film transistor panel that can reduce the area of each thin film transistor and improve the aperture ratio.

〔課題を解決するための手段〕[Means for solving the problem]

本発明の薄膜トランジスタパネルは、絶縁性基板上
に、ゲート電極、ゲート絶縁膜、半導体膜を積層し、前
記半導体膜上にチャンネル部を存して互いに離間するソ
ース電極とドレイン電極と形成した薄膜トランジスタを
マトリクス状に配列し、各薄膜トランジスタのゲート電
極およびソース電極を対応するゲートラインおよびソー
スラインに接続した薄膜トランジスタパネルにおいて、
前記ゲート電極と前記ゲート絶縁膜と前記半導体膜とを
トランジスタ素子形成領域からその一部がソースライン
に重合する位置まで延長された延長部を有する同一の外
形とすると共に前記ソース電極と前記ドレイン電極の周
辺形状を前記半導体膜の周辺形状と同一にし、且つ、対
応する薄膜トランジスタのソース電極に接続されるソー
スラインを前記ゲート電極の延長部に重合する位置に延
出して形成したことを特徴とするものである。A thin film transistor panel of the present invention is a thin film transistor in which a gate electrode, a gate insulating film, and a semiconductor film are laminated on an insulating substrate, and a source electrode and a drain electrode are formed on the semiconductor film so as to have a channel portion and are separated from each other. In a thin film transistor panel arranged in a matrix, in which the gate electrode and the source electrode of each thin film transistor are connected to the corresponding gate line and source line,
The gate electrode, the gate insulating film, and the semiconductor film have the same outer shape having an extended portion extending from a transistor element forming region to a position where a part thereof overlaps with a source line, and the source electrode and the drain electrode. The peripheral shape of the semiconductor film is the same as the peripheral shape of the semiconductor film, and the source line connected to the source electrode of the corresponding thin film transistor is formed to extend to a position where it overlaps with the extension of the gate electrode. It is a thing.

また、本発明の薄膜トランジスタパネルの製造方法
は、絶縁性基板上のほぼ全面に下部導電薄膜を形成し、
この下部導電薄膜を形成すべきゲートラインに沿って、
そのゲートラインより幅広な複数本のストライプ状に分
離し、このストライプ状の下部導電薄膜を形成した前記
絶縁基板上の全面にゲート絶縁膜と半導体膜および上部
導電薄膜を積層した上、前記上部導電薄膜、半導体膜、
ゲート絶縁膜およびストライプ状の下部導電薄膜をトラ
ンジスタ素子形成領域、ゲートラインおよびソースライ
ンを有する同一の形状に形成し、この後、各トランジス
タ素子形成領域の上部導電薄膜のチャンネル領域の対応
部分を除去してソース電極とドレイン電極を形成すると
共に、各ソースラインをライン毎に分離することを特徴
とするものである。Further, the method for manufacturing a thin film transistor panel of the present invention, a lower conductive thin film is formed on almost the entire surface of an insulating substrate,
Along the gate line where this lower conductive thin film is to be formed,
The gate insulating film, the semiconductor film, and the upper conductive thin film are laminated on the entire surface of the insulating substrate on which the lower conductive thin film having the stripe shape is formed, and the upper conductive film is formed. Thin film, semiconductor film,
A gate insulating film and a stripe-shaped lower conductive thin film are formed in the same shape having a transistor element forming region, a gate line and a source line, and thereafter, a corresponding portion of the channel region of the upper conductive thin film of each transistor element forming region is removed. Then, a source electrode and a drain electrode are formed, and each source line is separated line by line.

さらに、本発明の薄膜トランジスタパネルは、絶縁性
基板上に、ゲート電極、ゲート絶縁膜、半導体膜を積層
し、前記半導体膜上にチャンネル部を存して互いに離間
するソース電極とドレイン電極と形成した薄膜トランジ
スタをマトリクス状に配列し、各薄膜トランジスタのゲ
ート電極およびソース電極を対応するゲートラインおよ
びソースラインに接続した薄膜トランジスタパネルにお
いて、前記ゲート電極と前記ゲート絶縁膜と前記半導体
膜とをほぼ長方形の同一形状に形成し、前記チャネル領
域を、一部が前記ゲートラインに平行に形成され、残部
が前記ソースラインに平行な方向に形成されたほぼＬ字
状に形成して、ソース電極を、前記長方形の隣り合う２
辺に沿ってその全長にわたって延出されたほぼＬ字状に
形成すると共に、ドレイン電極を残りの隣り合う２辺に
沿って前記チャンネル領域まで延出された長方形に形成
したことを特徴とするものである。Further, in the thin film transistor panel of the present invention, a gate electrode, a gate insulating film, and a semiconductor film are laminated on an insulating substrate, and a source electrode and a drain electrode that are spaced apart from each other with a channel portion formed on the semiconductor film are formed. In a thin film transistor panel in which thin film transistors are arranged in a matrix, and a gate electrode and a source electrode of each thin film transistor are connected to a corresponding gate line and a source line, the gate electrode, the gate insulating film, and the semiconductor film have substantially the same rectangular shape. And the channel region is formed in a substantially L shape, a part of which is parallel to the gate line and the rest of which is parallel to the source line. Two adjacent
It is characterized in that the drain electrode is formed in a substantially L shape extending along the entire length thereof along a side, and the drain electrode is formed in a rectangular shape extending to the channel region along the remaining two adjacent sides. Is.

〔作用〕[Action]

特許請求の範囲第１項記載の薄膜トランジスタパネル
によれば、ゲート電極とゲート絶縁膜とをトランジスタ
素子形成領域からその一部がソースラインに重合する位
置まで延長された延長部を有するものであり、薄膜トラ
ンジスタのソース電極に接続されるソースラインをゲー
ト電極の延長部に重合するように形成したものであるか
ら、各ゲート電極の延長部以外の部分では各ゲート電極
が切断されている。従って、各ソース電極を対応するソ
ースラインに接続してもソースラインとゲート電極が短
絡するようなことはなく、このようにゲー電極、ゲート
絶縁膜、半導体膜を積層して同一の外形形状に形成した
薄膜トランジスタがマトリクス状に配列された薄膜トラ
ンジスタパネルは能率的に製造することができる。ま
た、この場合、各薄膜トランジスタのゲート電極は延長
部を有しているので、薄膜トランジスタのゲート電極を
形成する際、この延長部の長さ分だけ位置ずれが許容可
能となるので、製造が容易となる。According to the thin film transistor panel of claim 1, the gate electrode and the gate insulating film have an extension portion extended from the transistor element forming region to a position where a part thereof overlaps with the source line, Since the source line connected to the source electrode of the thin film transistor is formed so as to overlap with the extension portion of the gate electrode, each gate electrode is cut at a portion other than the extension portion of each gate electrode. Therefore, even if each source electrode is connected to the corresponding source line, the source line and the gate electrode are not short-circuited, and thus the gate electrode, the gate insulating film, and the semiconductor film are laminated to form the same outer shape. A thin film transistor panel in which the formed thin film transistors are arranged in a matrix can be efficiently manufactured. Further, in this case, since the gate electrode of each thin film transistor has an extension portion, when forming the gate electrode of the thin film transistor, it is possible to allow a positional shift by the length of this extension portion, which facilitates manufacturing. Become.

特許請求の範囲第２項記載の薄膜トランジスタの製造
方法によれば、絶縁性基板上にソースラインよりも幅広
なストライプ状の下部導電薄膜を複数本形成し、各下部
導電薄膜上に、ゲート絶縁膜と半導体膜および上部導電
薄膜を積層した上、これらをゲートラインおよびソース
ラインを有する同一の形状に形成するので、各ゲートラ
インはストライプ状の下部導電薄膜毎に分離しているの
で、各ソースラインをソース電極に接続してもソースラ
インとゲート電極が短絡するようなことはなく、ゲート
電極、ゲート絶縁膜、半導体膜を積層して同一の外形形
状に形成する薄膜トランジスタの製造方法を、該薄膜ト
ランジスタがマトリクス状に配列される薄膜トランジス
タパネルに適用することができ、能率的な製造方法とす
ることができる。According to the method of manufacturing a thin film transistor according to claim 2, a plurality of stripe-shaped lower conductive thin films having a width wider than a source line is formed on an insulating substrate, and a gate insulating film is formed on each lower conductive thin film. Since the semiconductor film and the upper conductive thin film are laminated and formed into the same shape having the gate line and the source line, each gate line is separated for each stripe-shaped lower conductive thin film. There is no short circuit between the source line and the gate electrode even if the gate electrode is connected to the source electrode, and a method for manufacturing a thin film transistor, in which a gate electrode, a gate insulating film, and a semiconductor film are laminated to form the same outer shape, Can be applied to a thin film transistor panel arranged in a matrix, and an efficient manufacturing method can be obtained.

特許請求の範囲第３項記載の薄膜トランジスタパネル
によれば、ゲート電極、ゲート絶縁膜、半導体膜とをほ
ぼ長方形の同一形状に形成し、チャネル領域をほぼＬ字
状に形成し、ソース電極を隣り合う２辺に沿ってその全
長にわたって延出されたほぼＬ字状に形成し、且つドレ
イン電極を残りの隣り合う２辺に沿ってチャネル領域ま
で延出された長方形状にしたので、チャネル領域をＬ字
状とした分、チャネル領域がストレートの薄膜トランジ
スタに比しチャネル長が長くなりドレイン電流を増大す
ることが可能となるため、薄膜トランジスタの面積を小
さくすることができる。従って、薄膜トランジスタパネ
ルの製造が能率的であり、且つ開口率の向上を図ること
ができる。According to the thin film transistor panel of claim 3, the gate electrode, the gate insulating film, and the semiconductor film are formed in the same substantially rectangular shape, the channel region is formed in a substantially L-shape, and the source electrode is adjacent. Since the drain electrode is formed in a substantially L shape extending along the entire length along the two sides that meet with each other and the drain electrode has a rectangular shape extending to the channel region along the remaining two adjacent sides, the channel region is formed. Since the channel length is longer than that of a thin film transistor having a straight channel region because of the L shape, the drain current can be increased, so that the area of the thin film transistor can be reduced. Therefore, the manufacturing of the thin film transistor panel is efficient, and the aperture ratio can be improved.

〔実施例〕〔Example〕

以下、本発明の参考例を説明する。 Hereinafter, reference examples of the present invention will be described.

まず、単体の薄膜トランジスタについてその構造を説
明すると、第１図〜第４図において、11はガラスまたは
合成樹脂からなる絶縁性基板、13はこの基板11上に形成
された薄膜トランジスタであり、この薄膜トランジスタ
13は、前記基板11上にゲート電極14Gと、ゲート絶縁膜1
5と、アモルファスシリコンからなる半導体膜16とを順
次積層形成し、前記半導体膜16の上に、チャンネル部Ｃ
を存して互いに離間するソース電極18Sとドレイン電極1
8Dとを、半導体膜16上に設けたコンタクト膜17を介して
形成したもので、ゲート電極14Gの一端からはゲートリ
ード14Gaが導出され、ソース電極18S及びドレイン電極1
8Dからはそれぞれ前記ゲートリード14Gaと直交する方向
にソースリード18Sa及びドレインリード18Daが導出され
ている。そして、前記ゲート電極14Gは、その両側にそ
れぞれ、ソース電極18S及びドレイン電極18Dのリード18
Sa,18Daと完全に重なり合う形状の延長部14Gbを形成し
た形状とされており、このゲート電極14G上のゲート絶
縁膜15とその上の半導体膜16はそれぞれ、そのトランジ
スタ素子領域の外形をゲート電極14Gの外形と同一にす
るとともに、その一端側と両側に、ゲート電極14Gのリ
ード14Gaと余剰延長部14Gbの上に完全に重なり合う形状
の余剰延長部を有する形状とされている。また、半導体
膜16上のコンタクト膜17は、ソース電極18S及びドレイ
ン電極18Dの下のみに、そのリード18Sa,18Daの下にもわ
たって形成されている。なお、ソースリード18Saとドレ
インリード18Daの下に形成されているゲート電極14Gの
延長部14Gbと、その上のゲート絶縁膜15と半導体膜16及
びコンタクト膜17の延長部は、後述する製造方法の関係
で形成されたもので、この延長部はトランジスタの動作
には全く関与しないものである。また、前記ゲートリー
ド14Gaの端部及びソースリード18Saとドレインリード18
Daの端部は、図示しないが回路接続端子部とされてお
り、ゲートリード14Gaの端子部は、その上のゲート絶縁
膜15と半導体膜16及びコンタクト膜17を除去することに
よって露出されている。さらに、ソース電極18S及びド
レイン電極18Dは、前記半導体膜16の周縁より外側に突
出しない形状とされており、この実施例では、ソース電
極18S及びドレイン電極18Dを、その周縁（チャンネル部
Ｃと対応する縁部を除く周縁）が半導体膜16の周縁に一
致する形状としている。First, the structure of a single thin film transistor will be described. In FIGS. 1 to 4, 11 is an insulating substrate made of glass or synthetic resin, and 13 is a thin film transistor formed on the substrate 11.
Reference numeral 13 denotes a gate electrode 14G and a gate insulating film 1 on the substrate 11.
5 and a semiconductor film 16 made of amorphous silicon are sequentially laminated, and a channel portion C is formed on the semiconductor film 16.
Source electrode 18S and drain electrode 1 that are separated from each other
8D is formed via a contact film 17 provided on the semiconductor film 16, a gate lead 14Ga is led out from one end of the gate electrode 14G, and a source electrode 18S and a drain electrode 1 are formed.
A source lead 18Sa and a drain lead 18Da are derived from 8D in a direction orthogonal to the gate lead 14Ga. The gate electrode 14G has leads 18 of the source electrode 18S and the drain electrode 18D on both sides thereof.
The gate insulating film 15 on the gate electrode 14G and the semiconductor film 16 on the gate insulating film 15 and the semiconductor film 16 on the gate electrode 14G have the outer shape of the transistor element region, respectively. The shape is the same as the outer shape of 14G, and has a surplus extension portion on one end side and both sides thereof that completely overlaps the lead 14Ga of the gate electrode 14G and the surplus extension portion 14Gb. Further, the contact film 17 on the semiconductor film 16 is formed only under the source electrode 18S and the drain electrode 18D and also under the leads 18Sa, 18Da thereof. The extended portion 14Gb of the gate electrode 14G formed under the source lead 18Sa and the drain lead 18Da, and the extended portions of the gate insulating film 15, the semiconductor film 16, and the contact film 17 on the extended portion 14Gb are formed by a manufacturing method described later. The extension is not involved in the operation of the transistor at all. In addition, the ends of the gate lead 14Ga, the source lead 18Sa, and the drain lead 18 are formed.
The end portion of Da is a circuit connection terminal portion (not shown), and the terminal portion of the gate lead 14Ga is exposed by removing the gate insulating film 15, the semiconductor film 16 and the contact film 17 thereon. . Further, the source electrode 18S and the drain electrode 18D are shaped so as not to project outside the peripheral edge of the semiconductor film 16, and in this embodiment, the source electrode 18S and the drain electrode 18D are connected to the peripheral edge (corresponding to the channel portion C). The peripheral edge excluding the edge portion) is shaped to match the peripheral edge of the semiconductor film 16.

上記薄膜トランジスタは次のようにして製造する。 The thin film transistor is manufactured as follows.

まず、第５図（ａ）及び第６図に示すように、基板11
上にその全面にわたって、ゲート電極14Gとなるクロム
等からなる下部導電薄膜14、シリコン窒化物からなるゲ
ート絶縁膜15、アモルファスシリコンからなる半導体膜
16、燐等の不純物を含むアモルファスシリコンからなる
コンタクト膜17、ソース電極18S及びドレイン電極18Dと
なるクロム等からなる上部導電薄膜18を順次積層形成す
る。なお、前記下部導電薄膜14と上部導電薄膜18はスパ
ッタリング法により形成し、ゲート絶縁膜15、半導体膜
16及びコンタクト膜17はそれぞれプラズマCVD法により
形成する。また、下部導電薄膜14と上部導電薄膜18はい
ずれも約1500Åの厚さに形成し、ゲート絶縁膜15は約30
00Å、半導体膜16は約1000Å、コンタクト膜17は約500
Åの厚さに形成する。次に、最上層の上部導電薄膜18の
上にその全面にわたってフォトレジストを塗布し、この
レジストを露光及び現像処理して、上部導電薄膜18上
に、トランジスタ素子領域及びゲートリード14Gaとソー
スリード18Saとドレインリード18Dの形状に対応したパ
ターンのレジスト膜19を形成する。First, as shown in FIGS. 5 (a) and 6, the substrate 11
A lower conductive thin film 14 made of chromium or the like for the gate electrode 14G, a gate insulating film 15 made of silicon nitride, and a semiconductor film made of amorphous silicon over the entire surface.
16, a contact film 17 made of amorphous silicon containing impurities such as phosphorus, and an upper conductive thin film 18 made of chromium or the like for the source electrode 18S and the drain electrode 18D are sequentially laminated. The lower conductive thin film 14 and the upper conductive thin film 18 are formed by a sputtering method, and the gate insulating film 15 and the semiconductor film are formed.
The 16 and the contact film 17 are each formed by the plasma CVD method. The lower conductive thin film 14 and the upper conductive thin film 18 are both formed to a thickness of about 1500Å, and the gate insulating film 15 is formed to a thickness of about 30.
00Å, semiconductor film 16 is about 1000Å, contact film 17 is about 500
Form to a thickness of Å. Next, a photoresist is applied over the entire surface of the uppermost conductive thin film 18 on the uppermost layer, and this resist is exposed and developed to form a transistor element region, a gate lead 14Ga and a source lead 18Sa on the upper conductive thin film 18. A resist film 19 having a pattern corresponding to the shape of the drain lead 18D is formed.

この後、上部導電薄膜18とコンタクト膜17と半導体膜
16とゲート絶縁膜15と下部導電薄膜14とを、前記レジス
ト膜19をエッチングマスクとして基板11面に達するまで
一括してエッチングし、これら各膜18,17,16,15,14を、
第５図（ｃ）及び第７図に示すように同一形状（トラン
ジスタ素子領域及びゲートリード14Gaとソースリード18
Saとドレインリード18Dの形状）にパターニングする。
このエッチングは、四塩化炭素ガスによるプラズマ・エ
ッチング法で行なうが、それ以外にも、塩素ガスまたは
四フッ化炭素ガスによるプラズマ・エッチング法、反応
性イオン・エッチング法、ECRプラズマ・エッチング
法、イオン・ミリング法、ハロゲン化水素を用いたウエ
ット・エッチング法等のいずれか、あるいはこれ等の組
合せでも達成できる。この各膜18,17,16,15,14のパター
ニングにおいて上部導電薄膜18上に塗布したフォトレジ
ストを露光処理する際の露光マスクの位置合せは、前記
各膜18,17,16,15,14が基板11上の全面に形成されている
ために、ラフなマスク合せでよい。After this, the upper conductive thin film 18, the contact film 17, and the semiconductor film
16, the gate insulating film 15 and the lower conductive thin film 14 are collectively etched until the surface of the substrate 11 is reached by using the resist film 19 as an etching mask, and the respective films 18, 17, 16, 15, 14 are
As shown in FIGS. 5 (c) and 7, the same shape (transistor element region and gate lead 14Ga and source lead 18)
Sa and drain lead 18D shape).
This etching is performed by the plasma etching method using carbon tetrachloride gas, but other than that, plasma etching method using chlorine gas or carbon tetrafluoride gas, reactive ion etching method, ECR plasma etching method, ion It can be achieved by either a milling method, a wet etching method using hydrogen halide, or a combination thereof. In patterning each of these films 18, 17, 16, 15, 14, the alignment of the exposure mask at the time of exposing the photoresist coated on the upper conductive thin film 18 is performed by the respective films 18, 17, 16, 15, 14 Since it is formed on the entire surface of the substrate 11, rough mask alignment may be used.

次に、上記基板11上にその全面にわたってフォトレジ
ストを塗布してこのレジストを露光及び現像処理するこ
とにより、ソース電極18S及びソースリード18Saとドレ
イン電極18D及びドレインリード18Daの形状に対応した
パターンのレジスト膜を形成し、この後、上部導電薄膜
18のチャンネル部Ｃ及びゲートリード14Gaに対応する部
分と、この部分のコンタクト膜17とを上記エッチング法
のいずれかにより半導体膜16面に達するまで除去して上
部導電薄膜18とコンタクト膜17を第５図（ｃ）及び第２
図に示すようにソース電極18Sとドレイン電極18Dとに分
離し、薄膜トランジスタ13を完成する。なお、ゲート絶
縁膜15及びその上の半導体膜16で覆われているゲートリ
ード14Gaの端子部は、この後その上の半導体膜16及びゲ
ート絶縁膜15を除去することによって露出される。この
ソース・ドレイン電極18S,18Dの分離においては、ソー
ス・ドレイン電極18S,18D間のチャンネル長を設計値に
合せるために、フォトレジストを露出処理する際の露光
マスクの位置合せを厳密に行なう必要があるが、ソース
電極18Sとドレイン電極18Dのトランジスタ素子領域の周
縁に沿う形状は前工程で既にパターニングされているか
ら、このときに使用する露光マスクのパターンは、チャ
ンネル部対応部分のパターン精度だけを要求されるもの
であり、したがってこの露光マスクの設計は容易であ
る。なお、この参考例では、ソース電極18Sとドレイン
電極18Dのトランジスタ素子領域を、その周縁が半導体
膜16の周縁に一致する形状としているが、このソース電
極18Sとドレイン電極18Dのトランジスタ素子領域の周縁
は半導体膜16の周縁より内側にあってもよく、その場合
は、上記ソース・ドレイン電極18S,18Dの分離時に、ソ
ース電極18Sとドレイン電極18Dをこのような形状にパタ
ーニングすればよい。また、上記薄膜トランジスタは、
トランジスタ複数個分の大きさの基板上に複数個形成し
て、この後基板を各トランジスタに分離することによ
り、複数個同時に製造することができる。Next, a photoresist is applied over the entire surface of the substrate 11 and exposed and developed to form a pattern corresponding to the shapes of the source electrode 18S and the source lead 18Sa and the drain electrode 18D and the drain lead 18Da. A resist film is formed, and then the upper conductive thin film is formed.
A portion of 18 corresponding to the channel portion C and the gate lead 14Ga and the contact film 17 at this portion are removed by any of the above etching methods until the surface of the semiconductor film 16 is reached, and the upper conductive thin film 18 and the contact film 17 are removed. Fig. 5 (c) and second
As shown in the figure, the source electrode 18S and the drain electrode 18D are separated to complete the thin film transistor 13. The terminal portion of the gate lead 14Ga covered with the gate insulating film 15 and the semiconductor film 16 thereon is exposed by removing the semiconductor film 16 and the gate insulating film 15 thereon. In separating the source / drain electrodes 18S and 18D, it is necessary to strictly align the exposure mask when exposing the photoresist in order to match the channel length between the source / drain electrodes 18S and 18D to the design value. However, since the shapes of the source electrode 18S and the drain electrode 18D along the periphery of the transistor element region have already been patterned in the previous step, the pattern of the exposure mask used at this time is only the pattern accuracy of the portion corresponding to the channel portion. Therefore, the design of this exposure mask is easy. Note that in this reference example, the transistor element regions of the source electrode 18S and the drain electrode 18D are shaped so that the peripheral edges thereof coincide with the peripheral edge of the semiconductor film 16, but the peripheral edges of the transistor element regions of the source electrode 18S and the drain electrode 18D. May be inside the periphery of the semiconductor film 16, and in that case, the source electrode 18S and the drain electrode 18D may be patterned in such a shape when the source / drain electrodes 18S and 18D are separated. Further, the thin film transistor,
A plurality of transistors can be simultaneously manufactured by forming a plurality of substrates on a substrate having a size of a plurality of transistors and then separating the substrates into respective transistors.

しかして、上記薄膜トランジスタ13においては、ゲー
ト電極14Gと、その上のゲート絶縁膜15と、その上の半
導体膜16とのトランジスタ素子領域の外形を全て同一に
しているために、ゲート絶縁膜15の下のゲート電極14G
のパターニングをゲート絶縁膜15上の半導体膜16のパタ
ーニングと一緒に行なうことができるし、また、半導体
膜16上のソース電極18Sとドレイン電極18Dを半導体膜16
の周縁より外側に突出しない形状としているために、半
導体膜16とゲート絶縁膜５とゲート電極14Gのパターニ
ングを、基板11上にゲート電極14Gとなる下部導電薄膜1
4とゲート絶縁膜15と半導体膜16及びコンタクト膜17と
ソース・ドレイン電極18S,18Dとなる上部導電薄膜18と
を全て積層形成した後に一括して行ない、この後に前記
上部導電薄膜18をチャンネル部Ｃにおいてソース電極18
Sとドレイン電極18Dに分離するだけで薄膜トランジスタ
を完成することができるから、この薄膜トランジスタの
製造は容易である。In the thin film transistor 13, the gate electrode 14G, the gate insulating film 15 on the gate electrode 14G, and the semiconductor film 16 on the gate electrode 14G have the same outer shape in the transistor element region. Lower gate electrode 14G
Can be performed together with the patterning of the semiconductor film 16 on the gate insulating film 15, and the source electrode 18S and the drain electrode 18D on the semiconductor film 16 can be patterned.
Since the semiconductor film 16, the gate insulating film 5, and the gate electrode 14G are patterned so as not to project outside the periphery of the lower conductive thin film 1 that will become the gate electrode 14G on the substrate 11.
4, the gate insulating film 15, the semiconductor film 16, the contact film 17, and the source / drain electrodes 18S and 18D, and the upper conductive thin film 18 to be the source / drain electrodes 18S and 18D are all laminated and then collectively performed. Source electrode 18 at C
Since the thin film transistor can be completed simply by separating the S and drain electrodes 18D, the thin film transistor can be easily manufactured.

また、上記薄膜トランジスタの製造方法は、絶縁性基
板11上にその全面にわたって、ゲート電極14Gとなる下
部導電薄膜14、ゲート絶縁膜15、半導体膜16、コンタク
ト膜17、ソース・ドレイン電極18S,18Dとなる上部導電
薄膜18を順次積層形成し、その最上層の上部導電薄膜18
の上に所定パターンのレジスト層19を形成して上部導電
薄膜18、コンタクト膜17、半導体膜16、ゲート絶縁膜15
及び下部導電薄膜14を同一形状にパターニングした後
に、前記上部導電薄膜18のチャンネル部対応部分とこの
部分のコンタクト膜17とを除去して上部導電薄膜18をソ
ース電極18Gとドレイン電極18Dとに分離するものである
から、前記各膜18,17,16,15,14のパターニングは、上部
導電薄膜18から下部導電薄膜14までのパターニングと、
上部導電薄膜18をソース電極18Sとドレイン電極18Dとに
分離するパターニングとの２回のパターニングによって
行なうことができるし、また厳密なマスク合せを必要と
するのは、上部導電薄膜18をソース電極18Sとドレイン
電極18Dとに分離するパターニング時だけであるから、
この製造方法によれば薄膜トランジスタを容易に製造す
ることができる。Further, the manufacturing method of the thin film transistor, over the entire surface on the insulating substrate 11, the lower conductive thin film 14 to be the gate electrode 14G, the gate insulating film 15, the semiconductor film 16, the contact film 17, the source and drain electrodes 18S, 18D and. The upper conductive thin film 18 is formed by sequentially stacking
A resist layer 19 having a predetermined pattern is formed on the upper conductive thin film 18, the contact film 17, the semiconductor film 16, and the gate insulating film 15.
And after patterning the lower conductive thin film 14 in the same shape, the channel portion of the upper conductive thin film 18 and the contact film 17 in this portion are removed to separate the upper conductive thin film 18 into a source electrode 18G and a drain electrode 18D. Therefore, the patterning of each of the films 18, 17, 16, 15, 14 is the patterning from the upper conductive thin film 18 to the lower conductive thin film 14,
The upper conductive thin film 18 can be formed by patterning twice, that is, the patterning for separating the source electrode 18S and the drain electrode 18D, and strict mask alignment is required for the upper conductive thin film 18 to be the source electrode 18S. And only when patterning to separate the drain electrode 18D,
According to this manufacturing method, a thin film transistor can be easily manufactured.

次に、アクティブマトリクス液晶表示装置の画素電極
形成基板として使用される本発明の薄膜トランジスタパ
ネルについてその実施例を説明する。Next, examples of the thin film transistor panel of the present invention used as a pixel electrode forming substrate of an active matrix liquid crystal display device will be described.

第８図〜第12図において、図中21はガラス等からなる
絶縁性の透明基板であり、この基板１上には多数の透明
画素電極22が行方向（図において左右方向）及び列方向
（図において上下方向）に並べてマトリクス状に配列形
成されている。In FIGS. 8 to 12, reference numeral 21 in the drawings denotes an insulating transparent substrate made of glass or the like, and a large number of transparent pixel electrodes 22 are arranged on the substrate 1 in the row direction (left-right direction in the drawings) and the column direction (horizontal direction). They are arranged side by side in the vertical direction in the figure) in a matrix.

23は各画素電極22の側方にそれぞれ位置させて基板21上
に行方向及び列方向に並べて配列形成された多数の薄膜
トランジスタである。この薄膜トランジスタ23は、前記
基板21上にゲート電極24Gと、ゲート絶縁膜25と、アモ
ルファスシリコンからなる半導体膜26とを順次積層し、
この半導体膜26の上に、チャンネル部Ｃを存して互いに
離間するソース電極28Sとドレイン電極28Dとを、半導体
膜26上に設けたコンタクト膜27を介して形成したもの
で、行方向または列方向のいずれか一方、例えば行方向
に並ぶ各薄膜トランジスタ23のゲート電極24Gは、各画
素電極22の行間を通して基板21上に形成した、各薄膜ト
ランジスタ23の並び方向に沿う制御信号入力ライン（ゲ
ートライン）24Gaに接続されている。また、前記制御信
号入力ライン24Gaと直交する方向（列方向）に並ぶ各薄
膜トランジスタ23のソース電極28Sとドレイン電極28Dと
の一方例えばソース電極28Sは、各画素電極22の列間を
通して基板21上に形成した、各薄膜トランジスタ23の並
び方向に沿うデータ信号入力ライン（ソースライン）28
Saに接続されており、他方のドレイン電極28Dは前記画
素電極22に接続されている。前記制御信号入力ライン24
Gaは各薄膜トランジスタ23のゲート電極24Gと一体のも
のとされ、データ信号入力ライン28Saは各薄膜トランジ
スタ23のソース電極28Sと一体のものとされている。そ
して、前記各薄膜トランジスタ23のゲート電極24Gは、
第13図に示すように、ソース電極28Sのデータ信号入力
ライン28Saと完全に重なり合う形状の余剰延長部24Gbを
有する形状とされており、このゲート電極24G上のゲー
ト絶縁膜25とその上の半導体膜26はそれぞれ第14図に示
すように、そのトランジスタ素子領域の外形をゲート電
極24Gの外形と同一にするとともに、ゲート電極24Gの制
御信号入力ライン24Gaと延長部24Gbの上に完全に重なり
合う形状の延長部を形成した形状とされている。ただ
し、ゲート電極24Gの前記延長部24Gbは、制御信号入力
ライン24Gaと直交する方向に並ぶ各薄膜トランジスタ23
のゲート電極24G,24G同志を短絡させないように切離さ
れており、その上のゲート絶縁膜25と半導体膜26の延長
部は、切離されずにデータ信号入力ライン28Saの全長に
わたって形成されている。また、半導体膜26上のコンタ
クト膜27は、ソース電極28S及びドレイン電極28Dの下の
みに、ソース電極28Sのデータ信号入力ライン28Saの下
にもわたって形成されている。なお、データ信号入力ラ
イン28Saの下に形成されているゲート電極24Gの延長部2
4Gbと、その上のゲート絶縁膜25と半導体膜26及びコン
タクト膜27の延長部は、後述する製造方法の関係で形成
されたもので、この延長部はトランジスタの動作には全
く関与しないものである。また、前記制御信号入力ライ
ン24Gaとデータ信号入力ライン28Saの端部は、それぞ
れ、図示しないが基板21の側縁部に導出されて駆動回路
接続端子部とされており、制御信号入力ライン24Gaの端
子部は、その上のゲート絶縁膜25と半導体膜26及びコン
タクト膜27を除去することによって露出されている。さ
らに、ソース電極28Sとドレイン電極28Dは、前記半導体
膜26の周縁より外側に突出しない形状とされており、こ
の実施例では、ソース電極28S及びドレイン電極28Dを第
15図に示すような形状に形成して、その周縁（チャンネ
ル部Ｃと対応する縁部を除く周縁）を半導体膜26の周縁
に一致させている。また、前記画素電極22は、基板21上
に各薄膜トランジスタ23の上面とほぼ面一の厚さに形成
したポリイミド等の高分子材料からなる上面がほぼフラ
ットな透明下地膜29上に形成されており、この画素電極
22はその一側部を前記ドレイン電極28Dの上に重ねて形
成することによってこのドレイン電極28Dと接続されて
いる。Reference numeral 23 denotes a large number of thin film transistors which are respectively positioned on the sides of the respective pixel electrodes 22 and arranged on the substrate 21 side by side in the row and column directions. This thin film transistor 23, a gate electrode 24G, a gate insulating film 25, and a semiconductor film 26 made of amorphous silicon are sequentially laminated on the substrate 21,
A source electrode 28S and a drain electrode 28D, which are spaced apart from each other with the channel portion C present, are formed on the semiconductor film 26 via a contact film 27 provided on the semiconductor film 26. One of the directions, for example, the gate electrode 24G of each thin film transistor 23 arranged in the row direction, the control signal input line (gate line) formed on the substrate 21 through the row of each pixel electrode 22 and along the arrangement direction of each thin film transistor 23. It is connected to 24Ga. Further, one of the source electrode 28S and the drain electrode 28D of each thin film transistor 23 arranged in a direction (column direction) orthogonal to the control signal input line 24Ga, for example, the source electrode 28S, is provided on the substrate 21 through the column of each pixel electrode 22. A data signal input line (source line) 28 formed along the arrangement direction of the thin film transistors 23.
The drain electrode 28D is connected to Sa and the other drain electrode 28D is connected to the pixel electrode 22. The control signal input line 24
Ga is integrated with the gate electrode 24G of each thin film transistor 23, and the data signal input line 28Sa is integrated with the source electrode 28S of each thin film transistor 23. Then, the gate electrode 24G of each thin film transistor 23,
As shown in FIG. 13, the source electrode 28S is formed to have a surplus extension portion 24Gb that completely overlaps the data signal input line 28Sa, and the gate insulating film 25 on the gate electrode 24G and the semiconductor on the gate insulating film 25 are formed. As shown in FIG. 14, each of the films 26 has a transistor element region having the same outer shape as that of the gate electrode 24G and completely overlaps the control signal input line 24Ga of the gate electrode 24G and the extension 24Gb. Is formed to have an extended portion. However, the extension 24Gb of the gate electrode 24G is formed by the thin film transistors 23 arranged in a direction orthogonal to the control signal input line 24Ga.
The gate electrodes 24G, 24G are separated from each other so as not to short-circuit each other, and the extended portion of the gate insulating film 25 and the semiconductor film 26 thereon is formed without being separated over the entire length of the data signal input line 28Sa. . Further, the contact film 27 on the semiconductor film 26 is formed only under the source electrode 28S and the drain electrode 28D and over the data signal input line 28Sa of the source electrode 28S. The extension 2 of the gate electrode 24G formed below the data signal input line 28Sa
The 4 Gb and the extended portion of the gate insulating film 25, the semiconductor film 26, and the contact film 27 thereon are formed by the manufacturing method described later, and this extended portion does not participate in the operation of the transistor at all. is there. Further, the end portions of the control signal input line 24Ga and the data signal input line 28Sa are led out to the side edge portions of the substrate 21 to serve as drive circuit connection terminal portions, which are not shown, respectively, and serve as drive circuit connection terminal portions. The terminal portion is exposed by removing the gate insulating film 25, the semiconductor film 26, and the contact film 27 on the terminal portion. Further, the source electrode 28S and the drain electrode 28D are shaped so as not to project outside the peripheral edge of the semiconductor film 26. In this embodiment, the source electrode 28S and the drain electrode 28D are
It is formed into a shape as shown in FIG. 15, and its peripheral edge (peripheral edge excluding the edge portion corresponding to the channel portion C) is matched with the peripheral edge of the semiconductor film 26. The pixel electrode 22 is formed on a transparent base film 29 having a substantially flat upper surface made of a polymer material such as polyimide formed on the substrate 21 to have a thickness substantially flush with the upper surface of each thin film transistor 23. , This pixel electrode
22 is connected to the drain electrode 28D by forming one side thereof on the drain electrode 28D.

上記薄膜トランジスタパネルは次のようにして製造す
る。The thin film transistor panel is manufactured as follows.

まず、第16図（ａ）に示すように、基板21上にその全
面にわたって、ゲート電極24G及び制御信号入力ライン2
4Gaとなるクロム等からなる下部導電薄膜24をスパッタ
リング法により約1500Åの厚さに形成し、この下部導電
薄膜24の各薄膜トランジスタ23,23の制御信号入力ライ
ン24Ga,24Ga間に相当する部分をフォトリソグラフィ法
により除去して、前記下部導電薄膜24を第16図（ｂ）及
び第17図に示すように、各制御信号入力ライン24Ga,24G
aに沿いかつゲート電極24G及び制御信号入力ライン24Ga
より十分広幅な複数本のストライプ状導電薄膜24a,24a
に分離する。この後、第16図（ｃ）及び第18図に示すよ
うに、上記ストライプ状導電薄膜24aを形成した基板11
上にその全面にわたって、シリコン窒化物等からなるゲ
ート絶縁膜25、アモルファスシリコンからなる半導体膜
26、燐等の不純物を含むアモルファスシリコンからなる
コンタクト膜27、ソース電極28Sとドレイン電極28D及び
データ信号入力ライン28Saとなるクロム等からなる上部
導電薄膜28を順次積層形成する。なお、ゲート絶縁膜2
5、半導体膜26及びコンタクト膜27はそれぞれプラズマC
VD法により、それぞれ約3000Å、約1000Å、約500Åの
厚さに形成し、上部導電薄膜28はスパッタリング法によ
り約1500Åの厚さに形成する。次に、最上層の上部導電
薄膜28の上にその全面にわたってフォトレジストを塗布
し、このレジストを露光及び現像処理して、上部導電薄
膜28上に、各薄膜トランジスタ23,23のトランジスタ素
子領域と制御信号入力ライン24Ga及びデータ信号入力ラ
イン28Saの形状に対応したパターンのレジスト膜30を形
成する。First, as shown in FIG. 16 (a), the gate electrode 24G and the control signal input line 2 are formed on the entire surface of the substrate 21.
A lower conductive thin film 24 made of chromium or the like, which is 4 Ga, is formed to a thickness of about 1500 Å by a sputtering method, and a portion of the lower conductive thin film 24 between the control signal input lines 24Ga and 24Ga of the thin film transistors 23 and 23 is photographed. As shown in FIGS. 16 (b) and 17, the lower conductive thin film 24 is removed by the lithographic method and each control signal input line 24Ga, 24G is removed.
Along the gate electrode 24G and control signal input line 24Ga
A plurality of stripe-shaped conductive thin films 24a, 24a that are sufficiently wide
To separate. Thereafter, as shown in FIGS. 16 (c) and 18, the substrate 11 on which the stripe-shaped conductive thin film 24a is formed
A gate insulating film 25 made of silicon nitride or the like and a semiconductor film made of amorphous silicon over the entire surface.
26, a contact film 27 made of amorphous silicon containing impurities such as phosphorus, a source electrode 28S, a drain electrode 28D, and an upper conductive thin film 28 made of chromium or the like to be the data signal input line 28Sa are sequentially laminated. The gate insulating film 2
5, the semiconductor film 26 and the contact film 27 are plasma C
The VD method is formed to a thickness of about 3000Å, about 1000Å, and about 500Å, respectively, and the upper conductive thin film 28 is formed to a thickness of about 1500Å by a sputtering method. Next, a photoresist is applied over the entire surface of the uppermost conductive thin film 28, and the resist is exposed and developed to control the transistor element regions of the thin film transistors 23, 23 on the upper conductive thin film 28. A resist film 30 having a pattern corresponding to the shapes of the signal input line 24Ga and the data signal input line 28Sa is formed.

この後、上部導電薄膜28とコンタクト膜27と半導体膜
26とゲート絶縁膜25とストライプ状導電薄膜24aとを、
前記レジスト膜30をエッチングマスクとして基板21面に
達するまで一括してエッチングし、これら各膜28,27,2
6,25,24aを、第16図（ｄ）及び第19図に示すように同一
形状（トランジスタ素子領域及び制御信号入力ライン24
Gaとデータ信号入力ライン28Saの形状）にパターニング
して、各薄膜トランジスタ23,23のトランジスタ素子領
域と制御信号入力ライン24Ga及びデータ信号入力ライン
28Saを形成する。このエッチングは、前述した薄膜トラ
ンジスタの製造方法で採用したエッチング法によって行
なう。この各膜28,27,26,25,24aのパターニングにおい
て上部導電薄膜28上に塗布したフォトレジストを露光処
理する際の露光マスクの位置合せは、前記上部導電薄膜
からゲート絶縁膜までの各膜28,27,26,25が基板11上の
全面に形成されており、かつストライプ状導電薄膜24a
がゲート電極24G及び制御信号入力ライン24Gaより十分
広幅であるために、ラフなマスク合せでよい。すなわ
ち、例えば第18図において、ストライプ状導電薄膜24a
の幅方向におけるトランジスタ素子領域の幅ｖを35μ
ｍ、制御信号入力ライン24Gaの幅ｄを10μｍ、ストライ
プ状導電薄膜24aの幅ｗを80μｍとすれば、フォトレジ
ストの露光処理におけるマスク合せ精度は、ストライプ
状導電薄膜24aの幅方向において左右（第18図では上下
方向）22.5μｍずつのずれを許容され、またストライプ
状導電薄膜24aの長さ方向においては基本的には無限
（ストライプ状導電薄膜24aの長さが無限である場合）
にずれを許容されるから、マスク合せは、この範囲内に
マスクのトランジスタ素子領域及び制御信号入力ライン
に対応する部分を対向させるラフな位置合せで十分であ
る。After this, the upper conductive thin film 28, the contact film 27 and the semiconductor film
26, the gate insulating film 25 and the stripe-shaped conductive thin film 24a,
Using the resist film 30 as an etching mask, etching is collectively performed until the surface of the substrate 21 is reached.
6, 25 and 24a have the same shape (transistor element region and control signal input line 24 as shown in FIGS. 16 (d) and 19).
Ga and the shape of the data signal input line 28Sa), and the transistor element area of each thin film transistor 23, 23 and the control signal input line 24Ga and the data signal input line
Form 28Sa. This etching is performed by the etching method adopted in the above-described thin film transistor manufacturing method. In the patterning of each of the films 28, 27, 26, 25, 24a, the alignment of the exposure mask when the photoresist applied on the upper conductive thin film 28 is subjected to the exposure process is performed by each film from the upper conductive thin film to the gate insulating film. 28, 27, 26, 25 are formed on the entire surface of the substrate 11, and the stripe-shaped conductive thin film 24a
Since it is sufficiently wider than the gate electrode 24G and the control signal input line 24Ga, rough mask alignment is sufficient. That is, for example, in FIG. 18, the stripe-shaped conductive thin film 24a
The width v of the transistor element region in the width direction of
m, the width d of the control signal input line 24Ga is 10 μm, and the width w of the stripe-shaped conductive thin film 24a is 80 μm, the mask alignment accuracy in the exposure process of the photoresist is left and right in the width direction of the stripe-shaped conductive thin film 24a. A deviation of 22.5 μm is allowed in the vertical direction in FIG. 18 and is basically infinite in the length direction of the striped conductive thin film 24a (when the length of the striped conductive thin film 24a is infinite).
Since the misalignment is allowed, the rough alignment of the mask is sufficient so that the portions corresponding to the transistor element region of the mask and the control signal input line are opposed to each other within this range.

次に、上記基板21上にその全面にわたってフォトレジ
ストを塗布してこのレジストを露光及び現像処理するこ
とにより、各薄膜トランジスタ素子領域のソース電極28
S及びデータ信号入力ライン28Saとドレイン電極28Dの形
状に対応したパターンのレジスト膜を形成し、この後、
上部導電薄膜28の各トランジスタ素子領域のチャンネル
部Ｃ及び制御信号入力ライン24Gaに対応する部分と、こ
の部分のコンタクト膜27とを半導体膜26面に達するまで
エッチング除去して、各トランジスタ素子領域の上部導
電薄膜28を第16図（ｅ）及び第20図に示すようにソース
電極28Sとドレイン電極28Dとに分離するとともに各デー
タ信号入力ライン28Sa,28Saを各ラインごとに分離し
て、各薄膜トランジスタ23,23を完成する。このソース
・ドレイン電極28S,28Dの分離においては、ソース・ド
レイン電極28S,28D間のチャンネル長を設計値に合せる
ために、フォトレジストを露光処理する際の露光マスク
の位置合せを厳密に行なう必要があるが、ソース電極28
Sとドレイン電極28Dのトランジスタ素子領域の周縁に沿
う形状は前工程で既にパターニングされているから、こ
のときに使用する露光マスクのパターンは、チャンネル
部対応部分のパターン精度だけを要求されるものであ
り、したがってこの露光マスクの設計は容易である。な
お、この実施例では、ソース電極28Sとドレイン電極28D
を、その周縁が半導体膜26の周縁に一致する形状として
いるが、このソース電極28Sとドレイン電極28Dの周縁は
半導体膜26の周縁より内側にあってもよく、その場合
は、上記ソース・ドレイン電極28S,28Dの分離時に、ソ
ース電極28Sとドレイン電極28Dをこのような形状にパタ
ーニングすればよい。また、この実施例では、各データ
信号入力ライン28Sa,28Saを各ラインごとに分離するの
に、制御信号入力ライン24Ga上に残された上部導電薄膜
28をトランジスタ素子領域の周縁位置まで除去している
が、この制御信号入力ライン24Ga上の上部導電薄膜28の
除去は、トランジスタ素子領域の周縁からある程度外側
の位置までとしてもよく、このようにすれば上記露光マ
スクの設計をさらに容易にすることができる。Next, a photoresist is applied over the entire surface of the substrate 21, and the resist is exposed and developed to form a source electrode 28 in each thin film transistor element region.
A resist film having a pattern corresponding to the shapes of the S and data signal input lines 28Sa and the drain electrode 28D is formed, and thereafter,
The portion of the upper conductive thin film 28 corresponding to the channel portion C and the control signal input line 24Ga in each transistor element region and the contact film 27 in this portion are removed by etching until reaching the surface of the semiconductor film 26, and the transistor element region of each transistor element region is removed. As shown in FIGS. 16 (e) and 20, the upper conductive thin film 28 is separated into a source electrode 28S and a drain electrode 28D, and each data signal input line 28Sa, 28Sa is separated for each line, and each thin film transistor is formed. Complete 23,23. In separating the source / drain electrodes 28S and 28D, it is necessary to strictly align the exposure mask when the photoresist is exposed in order to match the channel length between the source / drain electrodes 28S and 28D to the design value. There is a source electrode 28
Since the shape of S and the drain electrode 28D along the peripheral edge of the transistor element region has already been patterned in the previous step, the pattern of the exposure mask used at this time is required only for the pattern accuracy of the portion corresponding to the channel portion. Therefore, the design of this exposure mask is easy. In this embodiment, the source electrode 28S and the drain electrode 28D are
Is formed so that its peripheral edge coincides with the peripheral edge of the semiconductor film 26, but the peripheral edges of the source electrode 28S and the drain electrode 28D may be inside the peripheral edge of the semiconductor film 26. In that case, the source / drain The source electrode 28S and the drain electrode 28D may be patterned in such a shape when the electrodes 28S and 28D are separated. Further, in this embodiment, in order to separate each data signal input line 28Sa, 28Sa for each line, the upper conductive thin film left on the control signal input line 24Ga
Although 28 is removed to the peripheral position of the transistor element region, the upper conductive thin film 28 on the control signal input line 24Ga may be removed to a position somewhat outside the peripheral edge of the transistor element region. If so, the design of the exposure mask can be further facilitated.

このようにして各薄膜トランジスタ23,23を形成した
後は、まず第16図（ｆ）に示すように基板21上にその全
面にわたってポリイミド等の高分子材料を厚く塗布して
透明下地膜29を形成し、その膜面全体を酸素プラズマ中
において各薄膜トランジスタ23のドレイン電極28Dの上
面を露出させるまでエッチングして、この下地膜29の上
面を第16図（ｇ）に示すように、各薄膜トランジスタ23
の上面とほぼ面一でかつほぼフラットな面とする。な
お、各薄膜トランジスタ23のソース電極28S及びデータ
信号入力ライン28Saの上面はドレイン電極28Dの上面と
面一であるため、下地膜29をドレイン電極28Dの上面を
露出させるまでエッチングすると、ソース電極28S及び
データ信号入力ライン28Saも露出する。なお、データ信
号入力ライン28Saのうち、ゲート電極24Gの余剰延長部2
4Gbに重なっていない部分はゲート電極24Gの厚さ分だけ
低くなっているため、この低い部分は第９図及び第12図
に示すように前記下地膜29で覆われ、また各薄膜トラン
ジスタ23のソース電極28Sとドレイン電極28Dとの間のチ
ャンネル部Ｃも下地膜29で覆われている。このように基
板21上に膜面がほぼフラットな透明下地膜29を形成した
後は、第16図（ｈ）に示すように、基板21上にその全面
にわたってITO等をスパッタリング法により被着させて
厚さ約1000Åの透明電極膜22aを形成し、この後、この
透明電極膜22aをフォトリソグラフィ法によりパターニ
ングして、一側部がドレイン電極28Dの上に重なった各
画素電極22,22（第８図及び第９図参照）を形成して薄
膜トランジステパネルを完成する。After the thin film transistors 23, 23 are formed in this manner, first, as shown in FIG. 16 (f), a thick polymer material such as polyimide is applied over the entire surface of the substrate 21 to form a transparent base film 29. Then, the entire film surface is etched in oxygen plasma until the upper surface of the drain electrode 28D of each thin film transistor 23 is exposed, and the upper surface of this underlayer film 29 is formed as shown in FIG. 16 (g).
The surface should be almost flush with the upper surface of the. Since the upper surfaces of the source electrode 28S and the data signal input line 28Sa of each thin film transistor 23 are flush with the upper surface of the drain electrode 28D, when the base film 29 is etched until the upper surface of the drain electrode 28D is exposed, the source electrode 28S and The data signal input line 28Sa is also exposed. In the data signal input line 28Sa, the surplus extension portion 2 of the gate electrode 24G is
Since the portion not overlapping 4 Gb is lowered by the thickness of the gate electrode 24G, this lower portion is covered with the base film 29 as shown in FIGS. The channel portion C between the electrode 28S and the drain electrode 28D is also covered with the base film 29. After the transparent base film 29 having a substantially flat film surface is formed on the substrate 21 as described above, ITO or the like is deposited on the entire surface of the substrate 21 by the sputtering method as shown in FIG. 16 (h). To form a transparent electrode film 22a having a thickness of about 1000 Å, and thereafter, the transparent electrode film 22a is patterned by photolithography to form each pixel electrode 22, 22 (one side of which overlaps the drain electrode 28D ( (See FIGS. 8 and 9) to complete the thin film transistor panel.

なお、ゲート絶縁膜25及びその上の半導体膜26で覆わ
れている各制御信号入力ライン24Ga,24Gaの端子部は、
この後その上の半導体膜26及びゲート絶縁膜25を除去す
ることによって露出する。In addition, the terminal portion of each control signal input line 24Ga, 24Ga covered with the gate insulating film 25 and the semiconductor film 26 thereon is
After that, the semiconductor film 26 and the gate insulating film 25 thereon are removed to expose them.

この場合、第９図に図示される如く、各薄膜トランジ
スタ23は、チャネル部（チャネル領域）Ｃを、一部がゲ
ートライン24Gaに平行に形成され、残部がデータ信号入
力ライン28Saに平行な方向に形成されたほぼＬ字状に形
成し、ソース電極28Sを、長方形状のトランジスタ素子
形成領域の隣り合う２辺に沿ってその全長にわたって延
出されたほぼＬ字状に形成し、ドレイン電極28Dを、残
りの隣り合う２辺に沿って前記チャンネル部Ｃまで延出
された長方形に形成したので、チャネル部をＬ字状とし
た分、チャネル部がストレートの薄膜トランジスタに比
しチャネル長が長くなりドレイン電流を増大することが
可能となるため、薄膜トランジスタの面積を小さくする
ことができる。従って、薄膜トランジスパネルの製造が
能率的であり、且つ開口率の向上を図ることができる。In this case, as shown in FIG. 9, in each thin film transistor 23, a channel portion (channel region) C is partially formed in parallel with the gate line 24Ga and the remaining portion is in a direction parallel with the data signal input line 28Sa. The source electrode 28S is formed in a substantially L-shape, and the source electrode 28S is formed in a substantially L-shape extending along the entire length of two adjacent sides of the rectangular transistor element formation region, and the drain electrode 28D is formed. Since the channel portion is formed into a rectangular shape extending to the channel portion C along the remaining two adjacent sides, the channel portion is L-shaped, so that the channel length is longer than that of a straight thin film transistor, and the drain is increased. Since the current can be increased, the area of the thin film transistor can be reduced. Therefore, the manufacturing of the thin film transistor panel is efficient, and the aperture ratio can be improved.

しかして、上記薄膜トランジスタパネルの製造方法
は、絶縁性基板21上にその全面にわたって各薄膜トラン
ジスタ23,23のゲート電極24G及び制御信号入力ライン24
Gaとなる下部導電薄膜24を形成し、この下部導電薄膜24
を制御信号入力ライン24Gaに沿う複数本のストライプ状
導電薄膜24a,24aに分離することによって、最終的に形
成される各薄膜トランジスタ23,23のうち制御信号入力
ライン24Gaと交差する方向に並ぶ各トランジスタ23,23
のゲート電極24G,24Gを短絡しない状態に切離してお
き、この後、この基板21上にその全面にわたってゲート
絶縁膜25、半導体膜26、コンタクト膜27、ソース電極28
S及びドレイン電極28Dとデータ信号入力ライン28Saとな
る上部導電薄膜28を順次積層形成し、前記上部導電薄膜
28の上に各薄膜トランジスタ23,23の素子領域と前記制
御信号入力ライン24Ga及びデータ信号入力ライン28Saに
対応するパターンのレジスト膜30を形成して前記上部導
電薄膜28、コンタクト膜27、半導体膜26、ゲート絶縁膜
25及びストライプ状導電薄膜24aを同一形状にパターニ
ングすることにより、各トランジスタ素子領域と制御信
号入力ライン24Ga及びデータ信号入力ライン28Saを形成
するとともに、この後上部導電薄膜28の各トランジスタ
素子領域のチャンネル部Ｃ及び制御信号入力ライン24Ga
に対応する部分とこの部分のコンタクト膜17とを除去し
て、各トランジスタ素子領域の上部導電薄膜28をソース
電極28Sとドレイン電極28Dとに分離するとともに各デー
タ信号入力ライン28Saをラインごとに分離するものであ
るから、各トランジスタ23,23及び制御信号入力ライン2
4Gaとデータ信号入力ライン28Saの形成に際しての前記
ストライプ状導電薄膜24a及びその上の各膜25,26,27,28
のパターニングを、上部導電薄膜28からストライプ状導
電薄膜24aまでのパターニングと、上部導電薄膜28をソ
ース電極28Sとドレイン電極28Dとに分離するとともにこ
の上部導電薄膜28の制御信号入力ライン24aに対応する
部分を除去するパターニングとの２回のパターニングに
よって行なうことができる。そして、この製造方法にお
いては、前記下部導電薄膜24を分離して形成するストラ
イプ状導電薄膜24aを、ゲート電極24G及び制御信号入力
ライン24Gaより広幅にしているために、このストライプ
状導電薄膜24aの形成は容易であるし、またこのストラ
イプ状導電薄膜24aを上記のように広幅に形成している
ために、ストライプ状導電薄膜24a及びその上の各膜25,
26,27,28のパターニングはラフなマスク合せで行なうこ
とができるから、厳密なマスク合せを必要とするのは上
部導電薄膜28をソース電極28Sとドレイン電極28Dとに分
離するパターニング時だけであり、したがってこの製造
方法によれば、薄膜トランジスタパネルを容易に製造す
ることができる。Thus, in the method of manufacturing the thin film transistor panel, the gate electrode 24G of each thin film transistor 23, 23 and the control signal input line 24 are formed on the insulating substrate 21 over the entire surface thereof.
The lower conductive thin film 24 to be Ga is formed, and the lower conductive thin film 24 is formed.
By separating into a plurality of stripe-shaped conductive thin films 24a, 24a along the control signal input line 24Ga, among the finally formed thin film transistors 23, 23, each transistor arranged in the direction intersecting the control signal input line 24Ga 23,23
The gate electrodes 24G, 24G are separated so as not to short-circuit, and thereafter, the gate insulating film 25, the semiconductor film 26, the contact film 27, and the source electrode 28 are formed over the entire surface of the substrate 21.
The S and drain electrodes 28D and the upper conductive thin film 28 serving as the data signal input line 28Sa are sequentially formed by stacking, and the upper conductive thin film is formed.
A resist film 30 having a pattern corresponding to the element regions of the thin film transistors 23, 23 and the control signal input line 24Ga and the data signal input line 28Sa is formed on the 28 to form the upper conductive thin film 28, the contact film 27, and the semiconductor film 26. , Gate insulation film
By patterning 25 and the striped conductive thin film 24a in the same shape, each transistor element region and the control signal input line 24Ga and the data signal input line 28Sa are formed, and thereafter, the channel of each transistor element region of the upper conductive thin film 28 is formed. Part C and control signal input line 24Ga
Is removed and the contact film 17 in this portion is removed to separate the upper conductive thin film 28 in each transistor element region into a source electrode 28S and a drain electrode 28D, and each data signal input line 28Sa is separated line by line. Therefore, each transistor 23, 23 and the control signal input line 2
4Ga and the stripe-shaped conductive thin film 24a and the respective films 25, 26, 27, 28 on it when forming the data signal input line 28Sa
Patterning from the upper conductive thin film 28 to the striped conductive thin film 24a, separating the upper conductive thin film 28 into a source electrode 28S and a drain electrode 28D and corresponding to a control signal input line 24a of the upper conductive thin film 28. This can be performed by patterning twice, that is, patterning for removing a portion. In this manufacturing method, since the stripe-shaped conductive thin film 24a formed by separating the lower conductive thin film 24 is made wider than the gate electrode 24G and the control signal input line 24Ga, the stripe-shaped conductive thin film 24a is formed. It is easy to form, and since the stripe-shaped conductive thin film 24a is formed wide as described above, the stripe-shaped conductive thin film 24a and each film 25 thereon,
Since the patterning of 26, 27, 28 can be performed by rough mask alignment, strict mask alignment is required only when patterning to separate the upper conductive thin film 28 into the source electrode 28S and the drain electrode 28D. Therefore, according to this manufacturing method, a thin film transistor panel can be easily manufactured.

なお、上記実施例では、下部導電薄膜24を各ストライ
プ状導電薄膜24aに分離するのにフォトリソグラフィ法
を採用しているが、このストライプ状導電薄膜24aのパ
ターン精度は低くてもよいから、下部導電薄膜24のスト
ライプ状導電薄膜24aへの分離は、光または電子ビーム
あるいはイオンビームによって下部導電薄膜24を研削除
去する方法で行なってもよく、この研削除去方法を採用
すれば、フォトリソグラフィ法によってストライプ状導
電薄膜24aを形成する場合に必要とされるフォトレジス
トの露光マスクは不要となるから、フォトレジストの露
光マスクとしては、上部導電薄膜28からストライプ状導
電薄膜24aまでのパターニングのためのマスクと、上部
導電薄膜28のパターニングのためのマスクと、透明電極
膜22aのパターニングのためのマスクだけを用意すれば
よく、したがってマスク数を少なくして、マスク製作に
要する費用を軽減することができる。In the above embodiment, the photolithography method is used to separate the lower conductive thin film 24 into the striped conductive thin films 24a, but the pattern precision of the striped conductive thin film 24a may be low. Separation of the conductive thin film 24 into the striped conductive thin film 24a may be performed by a method of grinding and removing the lower conductive thin film 24 by an optical beam, an electron beam, or an ion beam.If this grinding and removing method is adopted, a photolithography method is used. Since the photoresist exposure mask required when forming the striped conductive thin film 24a is not necessary, the photoresist exposure mask is a mask for patterning from the upper conductive thin film 28 to the striped conductive thin film 24a. And a mask for patterning the upper conductive thin film 28 and a mask for patterning the transparent electrode film 22a. Therefore, it is possible to reduce the number of masks and reduce the cost required for mask production.

また、上記実施例では、ドレイン電極28Dをトランジ
スタ素子領域内にのみ形成してこのドレイン電極28Dの
上に画素電極22を重ねているが、このドレイン電極28D
は、その一部に画素電極22を接続するためのリード部を
トランジスタ素子領域の外側に突出させて形成したもの
としてもよく、その場合も、このドレイン電極のリード
部を除くトランジスタ素子領域を、半導体膜の周縁より
外側に突出しない形状とすれば、上記実施例と同様にし
て薄膜トランジスタパネルを製造することができる。Further, in the above embodiment, the drain electrode 28D is formed only in the transistor element region and the pixel electrode 22 is overlapped on the drain electrode 28D.
May be formed by protruding a lead portion for connecting the pixel electrode 22 to a part thereof outside the transistor element region, and in that case, the transistor element region excluding the lead portion of the drain electrode is A thin film transistor panel can be manufactured in the same manner as in the above-described embodiment by adopting a shape that does not project outside the peripheral edge of the semiconductor film.

〔発明の効果〕〔The invention's effect〕

特許請求の範囲第１項記載の薄膜トランジスタパネル
によれば、ゲート電極とゲート絶縁膜とをトランジスタ
素子形成領域からその一部がソースラインに重合する位
置まで延長された延長部を有するものであり、薄膜トラ
ンジスタのソース電極に接続されるソースラインをゲー
ト電極の延長部に重合するように形成したものであるか
ら、各ゲート電極の延長部以外の部分では各ゲート電極
が切断されている。従って、各ソース電極を対応するソ
ースラインに接続してもソースラインとゲート電極が短
絡するようなことはなく、このようにゲー電極、ゲート
絶縁膜、半導体膜を積層して同一の外形形状に形成した
薄膜トランジスタがマトリクス状に配列された薄膜トラ
ンジスタパネルは能率的に製造することができる。ま
た、この場合、各薄膜トランジスタのゲート電極は延長
部を有しているので、薄膜トランジスタのゲート電極を
形成する際、この延長部の長さ分だけ位置ずれが許容可
能となるので、製造が容易となる。According to the thin film transistor panel of claim 1, the gate electrode and the gate insulating film have an extension portion extended from the transistor element forming region to a position where a part thereof overlaps with the source line, Since the source line connected to the source electrode of the thin film transistor is formed so as to overlap with the extension portion of the gate electrode, each gate electrode is cut at a portion other than the extension portion of each gate electrode. Therefore, even if each source electrode is connected to the corresponding source line, the source line and the gate electrode are not short-circuited, and thus the gate electrode, the gate insulating film, and the semiconductor film are laminated to form the same outer shape. A thin film transistor panel in which the formed thin film transistors are arranged in a matrix can be efficiently manufactured. Further, in this case, since the gate electrode of each thin film transistor has an extension portion, when forming the gate electrode of the thin film transistor, it is possible to allow a positional shift by the length of this extension portion, which facilitates manufacturing. Become.

特許請求の範囲第２項記載の薄膜トランジスタの製造
方法によれば、絶縁性基板上にソースラインよりも幅広
なストライプ状の下部導電薄膜を複数本形成し、各下部
導電薄膜上に、ゲート絶縁膜と半導体膜および上部導電
薄膜を積層した上、これらをゲートラインおよびソース
ラインを有する同一の形状に形成するので、各ゲートラ
インはストライプ状の下部導電薄膜毎に分離しているの
で、各ソースラインをソース電極に接続してもソースラ
インとゲート電極が短絡するようなことはなく、ゲート
電極、ゲート絶縁膜、半導体膜を積層して同一の外形形
状に形成する薄膜トランジスタの製造方法を、該薄膜ト
ランジスタがマトリクス状に配列される薄膜トランジス
タパネルに適用することができ、能率的な製造方法とす
ることができる。According to the method of manufacturing a thin film transistor according to claim 2, a plurality of stripe-shaped lower conductive thin films having a width wider than a source line is formed on an insulating substrate, and a gate insulating film is formed on each lower conductive thin film. Since the semiconductor film and the upper conductive thin film are laminated and formed into the same shape having the gate line and the source line, each gate line is separated for each stripe-shaped lower conductive thin film. There is no short circuit between the source line and the gate electrode even if the gate electrode is connected to the source electrode, and a method for manufacturing a thin film transistor, in which a gate electrode, a gate insulating film, and a semiconductor film are laminated to form the same outer shape, Can be applied to a thin film transistor panel arranged in a matrix, and an efficient manufacturing method can be obtained.

特許請求の範囲第３項記載の薄膜トランジスタパネル
によれば、ゲート電極、ゲート絶縁膜、半導体膜とをほ
ぼ長方形の同一形状に形成し、チャネル領域をほぼＬ字
状に形成し、ソース電極を隣り合う２辺に沿ってその全
長にわたって延出されたほぼＬ字状に形成し、且つドレ
イン電極を残りの隣り合う２辺に沿ってチャネル領域ま
で延出された長方形状にしたので、チャネル領域をＬ字
状とした分、チャネル領域がストレートの薄膜トランジ
スタに比しチャネル長が長くなりドレイン電流を増大す
ることが可能となるため、薄膜トランジスタの面積が小
さくすることができる。従って、薄膜トランジスパネル
の製造が能率的であり、且つ開口率の向上を図ることが
できる。According to the thin film transistor panel of claim 3, the gate electrode, the gate insulating film, and the semiconductor film are formed in the same substantially rectangular shape, the channel region is formed in a substantially L-shape, and the source electrode is adjacent. Since the drain electrode is formed in a substantially L shape extending along the entire length along the two sides that meet with each other and the drain electrode has a rectangular shape extending to the channel region along the remaining two adjacent sides, the channel region is formed. The L-shaped portion makes the channel length longer than that of a thin film transistor having a straight channel region, which makes it possible to increase the drain current. Therefore, the area of the thin film transistor can be reduced. Therefore, the manufacturing of the thin film transistor panel is efficient, and the aperture ratio can be improved.

【図面の簡単な説明】[Brief description of drawings]

第１図〜第７図は本発明の参考例を示す単体の薄膜トラ
ンジスタに関するものであり、第１図は第２図のＩ−Ｉ
線に沿う断面図、第２図は薄膜トランジスタの平面図、
第３図は第２図のIII-III線に沿う断面図、第４図は第
２図のIV-IV線に沿う断面図、第５図は薄膜トランジス
タの製造方法を工程順に示す第２図Ｉ−Ｉ線に沿う断面
図、第６図は第５図（ａ）の状態の平面図、第７図は第
５図（ｂ）の状態の平面図である。第８図〜第20図は本
発明の薄膜トランジスタパネルの実施例を示し、第８図
は第９図のVIII-VIII線に沿う断面図、第９図は薄膜ト
ランジスタパネルの平面図、第10図は第９図のＸ−Ｘ線
に沿う断面図、第11図は第９図のXI-XI線に沿う断面
図、第12図は第９図のXII-XII線に沿う断面図、第13図
はゲート電極の平面図、第14図はゲート絶縁膜と半導体
膜の平面図、第15図はソース電極とドレイン電極の平面
図、第16図は薄膜トランジスタパネルの製造方法を工程
順に示す第９図VIII-VIII線に沿う断面図、第17図は第1
6図（ｂ）の状態の平面図、第18図は第16図（ｃ）の状
態の平面図、第19図は第16図（ｄ）の状態の平面図、第
20図は第16図（ｅ）の状態の平面図である。第21図及び
第22図は従来の薄膜トランジスタパネルの縦断正面図及
び平面図、第23図は従来の薄膜トランジスタパネルの製
造方法を工程順に示す縦断面正面図である。 11……基板、13……薄膜トランジスタ、14……下部導電
薄膜、14G……ゲート電極、14Ga……ゲートリード、14G
b……余剰延長部、15……ゲート絶縁膜、16……半導体
膜、17……コンタクト膜、18……上部導電薄膜、18S…
…ソース電極、18Sa……ソースリード、18D……ドレイ
ン電極、18Da……ドレインリード、Ｃ……チャンネル
部、19……レジスト膜、21……基板、22……画素電極、
23……薄膜トランジスタ、24……下部導電薄膜、24a…
…ストライプ状導電薄膜、24G……ゲート電極、24Ga…
…制御信号入力ライン、24Gb……余剰延長部、25……ゲ
ート絶縁膜、26……半導体膜、27……コンタクト膜、28
……上部導電薄膜、28S……ソース電極、28Sa……デー
タ信号入力ライン、18D……ドレイン電極、29……透明
下地膜、30……レジスト膜。1 to 7 relate to a single thin film transistor showing a reference example of the present invention, and FIG. 1 shows I-I of FIG.
FIG. 2 is a plan view of a thin film transistor, FIG.
3 is a sectional view taken along the line III-III of FIG. 2, FIG. 4 is a sectional view taken along the line IV-IV of FIG. 2, and FIG. 5 shows a method of manufacturing a thin film transistor in the order of steps. FIG. 6 is a plan view in the state of FIG. 5 (a), and FIG. 7 is a plan view in the state of FIG. 5 (b). 8 to 20 show an embodiment of the thin film transistor panel of the present invention, FIG. 8 is a sectional view taken along the line VIII-VIII of FIG. 9, FIG. 9 is a plan view of the thin film transistor panel, and FIG. 9 is a sectional view taken along line XX of FIG. 9, FIG. 11 is a sectional view taken along line XI-XI of FIG. 9, FIG. 12 is a sectional view taken along line XII-XII of FIG. 9, FIG. Is a plan view of a gate electrode, FIG. 14 is a plan view of a gate insulating film and a semiconductor film, FIG. 15 is a plan view of a source electrode and a drain electrode, and FIG. 16 is a process diagram of a method for manufacturing a thin film transistor panel. Sectional view taken along line VIII-VIII, Fig. 17 shows the first
6 is a plan view in the state of FIG. 6 (b), FIG. 18 is a plan view in the state of FIG. 16 (c), FIG. 19 is a plan view in the state of FIG. 16 (d),
FIG. 20 is a plan view of the state shown in FIG. 16 (e). 21 and 22 are vertical sectional front views and plan views of a conventional thin film transistor panel, and FIG. 23 is a vertical sectional front view showing a method of manufacturing the conventional thin film transistor panel in the order of steps. 11 ... Substrate, 13 ... Thin film transistor, 14 ... Lower conductive thin film, 14G ... Gate electrode, 14Ga ... Gate lead, 14G
b ... surplus extension, 15 ... gate insulating film, 16 ... semiconductor film, 17 ... contact film, 18 ... upper conductive thin film, 18S ...
Source electrode, 18Sa Source lead, 18D Drain electrode, 18Da Drain lead, C channel section, 19 resist film, 21 substrate, 22 pixel electrode,
23 ... Thin film transistor, 24 ... Lower conductive thin film, 24a ...
… Striped conductive thin film, 24G… Gate electrode, 24Ga…
… Control signal input line, 24Gb …… Excessive extension, 25 …… Gate insulating film, 26 …… Semiconductor film, 27 …… Contact film, 28
...... Upper conductive thin film, 28S …… Source electrode, 28Sa …… Data signal input line, 18D …… Drain electrode, 29 …… Transparent base film, 30 …… Resist film.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】絶縁性基板上に、ゲート電極、ゲート絶縁
膜、半導体膜を積層し、前記半導体膜上にチャンネル部
を存して互いに離間するソース電極とドレイン電極と形
成した薄膜トランジスタをマトリクス状に配列し、各薄
膜トランジスタのゲート電極およびソース電極を対応す
るゲートラインおよびソースラインに接続した薄膜トラ
ンジスタパネルにおいて、 前記ゲート電極と前記ゲート絶縁膜と前記半導体膜とを
トランジスタ素子形成領域からその一部がソースライン
に重合する位置まで延長された延長部を有する同一の外
形とすると共に前記ソース電極と前記ドレイン電極の周
辺形状を前記半導体膜の周辺形状と同一にし、且つ、対
応する薄膜トランジスタのソース電極に接続されるソー
スラインを前記ゲート電極の延長部を重合する位置に延
出して形成したことを特徴とする薄膜トランジスタパネ
ル。1. A matrix-shaped thin film transistor in which a gate electrode, a gate insulating film, and a semiconductor film are laminated on an insulating substrate, and a source electrode and a drain electrode are formed on the semiconductor film so as to have a channel portion and are separated from each other. In the thin film transistor panel in which the gate electrode and the source electrode of each thin film transistor are connected to the corresponding gate line and source line, a part of the gate electrode, the gate insulating film, and the semiconductor film is formed from a transistor element formation region. The source electrode and the drain electrode have the same outer shape having an extended portion extended to a position overlapping with the source line, and the peripheral shape of the source electrode and the drain electrode is the same as the peripheral shape of the semiconductor film, and the source electrode of a corresponding thin film transistor is formed. A source line connected to the extension of the gate electrode A thin film transistor panel, which is formed by extending to a position. 【請求項２】絶縁性基板上のほぼ全面に下部導電薄膜を
形成し、この下部導電薄膜を形成すべきゲートラインに
沿って、そのゲートラインより幅広な複数本のストライ
プ状に分離し、このストライプ状の下部導電薄膜を形成
した前記絶縁基板上の全面にゲート絶縁膜と半導体膜お
よび上部導電薄膜を積層した上、前記上部導電薄膜、半
導体膜、ゲート絶縁膜およびストライプ状の下部導電薄
膜をトランジスタ素子形成領域、ゲートラインおよびソ
ースラインを有する同一の形状に形成し、この後、各ト
ランジスタ素子形成領域の上部導電薄膜のチャンネル領
域の対応部分を除去してソース電極とドレイン電極を形
成すると共に、各ソースラインをライン毎に分離するこ
とを特徴とする薄膜トランジスタパネルの製造方法。2. A lower conductive thin film is formed on substantially the entire surface of an insulating substrate, and the lower conductive thin film is separated along the gate line to be formed into a plurality of stripes wider than the gate line. A gate insulating film, a semiconductor film, and an upper conductive thin film are laminated on the entire surface of the insulating substrate on which the striped lower conductive thin film is formed, and then the upper conductive thin film, the semiconductor film, the gate insulating film, and the striped lower conductive thin film are formed. A transistor element forming region, a gate line, and a source line are formed in the same shape, and then a corresponding portion of the channel region of the upper conductive thin film of each transistor element forming region is removed to form a source electrode and a drain electrode. A method for manufacturing a thin film transistor panel, wherein each source line is separated line by line. 【請求項３】絶縁性基板上に、ゲート電極、ゲート絶縁
膜、半導体膜を積層し、前記半導体膜上にチャンネル部
を存して互いに離間するソース電極とドレイン電極と形
成した薄膜トランジスタをマトリクス状に配列し、各薄
膜トランジスタのゲート電極およびソース電極を対応す
るゲートラインおよびソースラインに接続した薄膜トラ
ンジスタパネルにおいて、 前記ゲート電極と前記ゲート絶縁膜と前記半導体膜とを
ほぼ長方形の同一形状に形成し、前記チャネル領域を、
一部が前記ゲートラインに平行に形成され、残部が前記
ソースラインに平行な方向に形成されたほぼＬ字状に形
成して、ソース電極を、前記長方形の隣り合う２辺に沿
ってその全長にわたって延出されたほぼＬ字状に形成す
ると共に、ドレイン電極を残りの隣り合う２辺に沿って
前記チャンネル領域まで延出された長方形に形成したこ
とを特徴とする薄膜トランジスタパネル。3. A matrix-shaped thin film transistor in which a gate electrode, a gate insulating film, and a semiconductor film are laminated on an insulating substrate, and a source electrode and a drain electrode which are spaced apart from each other with a channel portion are formed on the semiconductor film. In the thin film transistor panel in which the gate electrode and the source electrode of each thin film transistor are connected to the corresponding gate line and source line, the gate electrode, the gate insulating film, and the semiconductor film are formed into a substantially rectangular same shape, The channel region,
A part of the source electrode is formed in parallel with the gate line and the rest is formed in a substantially L-shape in a direction parallel to the source line, and the source electrode has its entire length along two adjacent sides of the rectangle. A thin film transistor panel, wherein the thin film transistor panel is formed in a substantially L shape extending over the entire length, and the drain electrode is formed in a rectangular shape extending to the channel region along the remaining two adjacent sides.