JPH0833330A - Switching control circuit for fet - Google Patents

Abstract

PURPOSE:To keep an optimal operational timing of an FET switch by oscillating a switching control signal at a specific frequency or below and controlling a variable delay time generating means to generate a delay time for minimizing the peak value of surge current every specific period of the oscillation frequency. CONSTITUTION:The delay time is controlled variably by delay time control means for circuit 3-5, 28 which receives a switching control signal being fed to an FET switch 7 for switching an input current F from a DC power supply 1. The delay time is imparted repetitively, by circuits 43-48, 50, 51, 53, with a subtle incremental/decremental variation every one half period of the oscillation frequency at a frequency of one tenth of that of the switching control signal or below. The delay time is controlled by circuits 26, 33, 37, 40-43, 52 such that the peak value of surge current is minimized by voltage circuits 20-25 in proportion to the peak value of input surge current F thus eliminating the need of high speed high response component.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は例えば、スイッチングレ
ギュレータのＤＣ・ＤＣコンバータや、可変周波数を得
るインバータ等に使用されるＦＥＴ（電界効果トランジ
スタ）のスイッチング制御回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a FET (field effect transistor) switching control circuit used in, for example, a DC / DC converter of a switching regulator or an inverter for obtaining a variable frequency.

【０００２】[0002]

【従来の技術】スイッチングレギュレータのＤＣ・ＤＣ
コンバータは、一次側の直流電源を一旦高周波（例えば
１００ｋＨｚ、２００ｋＨｚ等）の交流信号に変換し、
この変換された交流信号を同期整流して二次側の直流電
源が得るものであるが、この直流電源から交流信号を生
成したり、同期整流を行うためのスイッチング素子とし
て、近年ＦＥＴが使用されるようになってきた。このＦ
ＥＴを用いて高効率の電源等を実現するためには、例え
ば特開平４−１２７８６９号公報の「整流回路」にも述
べられているように、ＦＥＴによる整流側と転流側のス
イッチをオン・オフさせる動作タイミングが重要であ
る。2. Description of the Related Art DC / DC switching regulators
The converter once converts the direct-current power supply on the primary side into a high-frequency (for example, 100 kHz, 200 kHz, etc.) AC signal,
This converted AC signal is synchronously rectified to obtain a DC power source on the secondary side. In recent years, an FET has been used as a switching element for generating an AC signal from this DC power source or performing synchronous rectification. It started to come. This F
In order to realize a highly efficient power source and the like using ET, for example, as described in "Rectifier circuit" in Japanese Patent Laid-Open No. 4-127869, the rectification side switch and the commutation side switch by FET are turned on.・ The operation timing to turn off is important.

【０００３】しかしＦＥＴのスイッチング動作には、あ
る応答時間を要するものであるから、ＦＥＴを駆動させ
るためゲートに供給するゲートドライブ電圧がＬｏｗレ
ベルになってから、そのドレイン電圧が零になるまで
に、ある遅延時間を要する。従って実際にＦＥＴのスイ
ッチング動作を行なわせたい時刻よりも、ゲートドライ
ブ電圧をやや早めにＬｏｗレベルにする必要がある。こ
のため整流回路では、整流側、転流側におけるＦＥＴス
イッチの駆動信号がいずれもＬｏｗとなる期間が必要と
なり、例えば前記特許公報の第９図、あるいは下記の図
７に示す従来のＤＣ・ＤＣコンバータの如く、遅延回路
を用いて、ＦＥＴスイッチの動作タイミングの調整を実
現している。However, since the switching operation of the FET requires a certain response time, it takes from the time when the gate drive voltage supplied to the gate for driving the FET becomes Low level until the drain voltage becomes zero. , Some delay time is required. Therefore, it is necessary to set the gate drive voltage to the Low level a little earlier than the time when the switching operation of the FET is actually desired. Therefore, in the rectifier circuit, a period in which the drive signals of the FET switches on the rectification side and the commutation side are both low is required. For example, the conventional DC / DC shown in FIG. Like a converter, a delay circuit is used to realize the adjustment of the operation timing of the FET switch.

【０００４】図７は従来のＤＣ・ＤＣコンバータの回路
例を示す図である。図７において、１は一次側の直流電
源、２は主スイッチ制御回路、３はダイオード、４は抵
抗、５はコンデンサ、６は主スイッチ７のドライバ、７
はＦＥＴによる主スイッチ、８は主トランス、９はＦＥ
Ｔによる整流側スイッチ、１０はＦＥＴによ転流側スイ
ッチ、１１はチョーク、１２は平滑コンデンサ、１３は
負荷抵抗、１４はコンデンサ、１５はパルストランス、
１６はダイオード、１７は抵抗、１８はコンデンサ、１
９は転流側スイッチ１０のドライバである。図８は図７
の動作を説明するための波形図である。FIG. 7 is a diagram showing a circuit example of a conventional DC / DC converter. In FIG. 7, 1 is a DC power source on the primary side, 2 is a main switch control circuit, 3 is a diode, 4 is a resistor, 5 is a capacitor, 6 is a driver of the main switch 7, and 7 is
Is the main switch by FET, 8 is the main transformer, 9 is FE
Rectification side switch by T, 10 commutation side switch by FET, 11 choke, 12 smoothing capacitor, 13 load resistor, 14 capacitor, 15 pulse transformer,
16 is a diode, 17 is a resistor, 18 is a capacitor, 1
Reference numeral 9 is a driver of the commutation side switch 10. FIG. 8 is FIG.
6 is a waveform diagram for explaining the operation of FIG.

【０００５】図８を参照し、図７の動作を説明する。主
スイッチ制御回路２から出力される方形波（図８の
（Ａ）参照）の立上り部分は、抵抗４とコンデンサ５と
よりなる積分回路を通過することにより、その出力側で
立上りが鈍化し、ドライバ６の入力スレッシュホールド
電圧に達するのに一定の時間を要し、これが遅延時間Ｔ
₁ となる（図８の（Ｂ）参照）。しかし前記方形波の立
下り部分は、コンデンサ５の電荷がダイオード３を介し
て急速に放電されるため、余り遅れ時間は発生しない
（図８の（Ｂ）参照）。前記ドライバ６からの駆動信号
によって主スイッチ７がオン状態となると、主トランス
８の二次側には電圧が発生し、これによって整流側スイ
ッチ９もただちにオン状態となる。The operation of FIG. 7 will be described with reference to FIG. The rising portion of the square wave (see (A) of FIG. 8) output from the main switch control circuit 2 passes through the integrating circuit composed of the resistor 4 and the capacitor 5, so that the rising edge is slowed down on the output side, It takes a certain time to reach the input threshold voltage of the driver 6, which is the delay time T
It becomes ₁ (see FIG. 8B). However, since the electric charge of the capacitor 5 is rapidly discharged through the diode 3 at the falling portion of the square wave, the delay time is not so long (see FIG. 8B). When the main switch 7 is turned on by the drive signal from the driver 6, a voltage is generated on the secondary side of the main transformer 8, whereby the rectification side switch 9 is immediately turned on.

【０００６】一方転流側スイッチ１０の駆動は、主スイ
ッチ制御回路２の出力信号の極性をパルストランス１５
で一旦反転した後、ダイオード１６、抵抗１７及びコン
デンサ１８よりなる遅延回路を介してドライバ１９へ供
給し、このドライバ１９により波形整形を行ない、信号
の立上り部分のみを遅らせる。これが遅延時間Ｔ₂ とな
る（図８の（Ｃ）参照）。このように構成すると、主ス
イッチドライバ６の出力と転流側同期整流スイッチドラ
イバ１９の出力には、両者ともオフとなる期間が発生す
るが、ＦＥＴスイッチ動作の遅れのため両スイッチの切
り換りは円滑に進みＦＥＴを用いた整流及び転流作用が
行なわれる。On the other hand, when driving the commutation side switch 10, the polarity of the output signal of the main switch control circuit 2 is changed to the pulse transformer 15.
After being inverted once, the signal is supplied to a driver 19 via a delay circuit composed of a diode 16, a resistor 17 and a capacitor 18, and the driver 19 performs waveform shaping to delay only the rising portion of the signal. This becomes the delay time T ₂ (see FIG. 8C). With this configuration, the output of the main switch driver 6 and the output of the commutation side synchronous rectification switch driver 19 have a period in which both are off, but switching of both switches occurs due to delay in FET switch operation. Smoothly proceeds to perform rectification and commutation using the FET.

【０００７】図８においては、主スイッチ制御回路２の
出力がＬｏｗからＨｉｇｈに反転した時刻から、それま
でＬｏｗであったドライバ６の出力がＨｉｇｈになるま
での時間をＴ₁ とし、ドライバ６の出力がＨｉｇｈから
Ｌｏｗに反転した時刻から、それまでＬｏｗであったド
ライバ１９の出力がＨｉｇｈになるまでの時間をＴ₂と
している。この２つの時間Ｔ₁ とＴ₂ が変動（増加又は
減少）したときの影響を考えると、時間Ｔ₂ は一定の値
以上有れば効率に影響せず精度を必要としないので、固
定して障しつかえない。しかし時間Ｔ₁ は長すぎても短
かすぎても効率が悪化するので、最適値に設定する必要
が有る。In FIG. 8, the time from the time when the output of the main switch control circuit 2 is inverted from Low to High until the output of the driver 6 which has been Low until then becomes High is T ₁ , and the driver 6 The time from the time when the output is inverted from High to Low until the output of the driver 19 which has been Low until then becomes High is T ₂ . Considering the influence when these two times T ₁ and T ₂ fluctuate (increase or decrease), if the time T ₂ has a certain value or more, it does not affect the efficiency and does not require accuracy, so it should be fixed. There is no obstacle. However, if the time T ₁ is too long or too short, the efficiency deteriorates, so it is necessary to set it to an optimum value.

【０００８】また図７の同期整流の場合、この遅延時間
Ｔ₁ を最適値に設定しても、整流側スイッチ１０が導通
している定常状態から遮断状態へ変化した過渡期間に
は、トランス８→整流側ＦＥＴスイッチ１０のドレイン
→スイッチ１０のソース→整流側ＦＥＴスイッチ９のソ
ース→スイッチ９のドレイン→トランス８のルートでサ
ージ電流が流れその値はショットキバリアーダイオード
の場合よりずっと大きい（図８の（Ｄ）、（Ｅ）参
照）。そして、この電流はトランス８の一次側において
も直流電源１→トランス８→ＦＥＴ主スイッチ７→グラ
ンドと流れる電流に対応し、電力損失となって効率を悪
化させる（図８の（Ｆ）参照）。In the case of the synchronous rectification shown in FIG. 7, even if the delay time T ₁ is set to the optimum value, the transformer 8 is turned on during the transitional period when the rectifying side switch 10 is turned on from the steady state. → Drain of rectification side FET switch 10 → Source of switch 10 → Source of rectification side FET switch 9 → Source of switch 9 → Surge current flows through the route of transformer 8 and its value is much larger than that of Schottky barrier diode (Fig. 8). (D) and (E)). Then, this current corresponds to the current flowing in the primary side of the transformer 8 in the order of the DC power supply 1 → transformer 8 → FET main switch 7 → ground, resulting in power loss and deteriorating the efficiency (see (F) of FIG. 8). .

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、上記構
成のＤＣ・ＤＣコンバータでは、前述した遅延時間Ｔ₁
を一定とした場合、部品特性のバラツキや電源の入出力
条件が変化した時に効率が悪化すると言う問題が有り、
信頼性に欠ける。また量産を前提にした場合、遅延時間
Ｔ₁ を個別の最適値に調整するのが難かしい。However, in the DC / DC converter having the above structure, the delay time T ₁
If is constant, there is a problem that the efficiency deteriorates when the characteristics of the parts vary or the input / output conditions of the power supply change.
Lack of reliability. Further, on the premise of mass production, it is difficult to adjust the delay time T ₁ to an individual optimum value.

【００１０】また遅延時間Ｔ₁ を最適値に制御する場合
でも、従来の方法では整流、転流側ＦＥＴの動作状況
を、その端子電圧のいずれか（Ｇはゲート、Ｄはドレイ
ン、Ｓはソースを示し、ＦＥＴのＧＤ間、ＧＳ間、又は
ＤＳ間のいずれか）より検出し、オン、オフのタイミン
グが最適になるように制御しているため、 （１）最大効率、即ち一次側直流電源からの入力電流が
最小となるように直接制御しているわけでなく、理論的
に最小損失となるゲートドライブタイミングに制御ポイ
ントを合わせているため、現実の最大効率との間の誤差
が生じる。 （２）ＦＥＴの端子から得られる検出電圧は最大出力と
最小出力では大幅に変化し、殊に軽負荷領域に於て検出
電圧が低下して制御不能になるなど全出力にわたって安
定に動作させる事が困難である。 （３）上記ＦＥＴの端子電圧を検出するサンプリングス
ピードは、ＦＥＴのスイッチング周波数に等しいか、或
いはこれに接近させる必要が有り、信号処理回路のスピ
ードが２００ｋＨｚ前後となるため、信号処理電力が増
大する。 などの問題が有った。Even when the delay time T ₁ is controlled to an optimum value, according to the conventional method, the operating condition of the rectification and commutation side FET is determined by the terminal voltage (G is gate, D is drain, S is source). (1) Maximum efficiency, that is, the primary side DC power supply, because it is controlled by optimizing the on / off timing by detecting from among GD of FETs, between GS, or between DS). Since the control point is adjusted to the gate drive timing that theoretically causes the minimum loss, the input current from the input terminal is not directly controlled so as to be the minimum, so that an error from the actual maximum efficiency occurs. (2) The detection voltage obtained from the FET terminal varies greatly between the maximum output and the minimum output, and the detection voltage decreases, especially in the light load region, which makes control impossible, and operates stably over all outputs. Is difficult. (3) The sampling speed for detecting the terminal voltage of the FET must be equal to or close to the switching frequency of the FET, and the speed of the signal processing circuit will be around 200 kHz, thus increasing the signal processing power. . There was such a problem.

【００１１】[0011]

【課題を解決するための手段】本発明に係るＦＥＴのス
イッチング制御回路は、直流電源からの入力電流を開閉
するＦＥＴスイッチのスイッチング制御信号を入力し、
該入力信号を遅延させて前記ＦＥＴスイッチの駆動回路
へ供給する遅延回路を含み、前記遅延回路の遅延時間は
遅延時間制御手段からの制御信号により可変制御される
可変遅延時間発生手段と、前記スイッチング制御信号の
周波数の１／１０以下の周波数を発振し、該発振周波数
の１／２周期毎に前記可変遅延時間発生手段の遅延時間
に微少な増加と減少の変化を繰返し与える遅延時間変化
手段と、前記直流電源からの入力電流中のスイッチング
電流の立上り部分に生じるサージ電流のピーク値を検出
し、前記ピーク値に比例した直流電圧を生成するピーク
値比例電圧生成手段と、前記遅延時間に繰返し与えられ
た微少な増加と減少の変化に基づき、前記ピーク値に比
例した直流電圧に生じた変化分を取り出し、これを前記
発振周波数と同一周波数により同期検波し、該検波出力
を平滑して得た直流信号を遅延時間制御信号として前記
可変遅延時間発生手段に負帰還し、前記サージ電流のピ
ーク値を最小とするように前記遅延時間を制御する遅延
時間制御手段とを備えたものである。A FET switching control circuit according to the present invention inputs a switching control signal of a FET switch for opening and closing an input current from a DC power source,
A delay circuit for delaying the input signal and supplying it to the drive circuit of the FET switch, the delay time of the delay circuit being variably controlled by a control signal from the delay time control means; and the switching circuit. Delay time changing means for oscillating a frequency equal to or less than 1/10 of the frequency of the control signal, and repeatedly giving a slight increase or decrease change to the delay time of the variable delay time generating means every half cycle of the oscillation frequency. A peak value proportional voltage generating means for detecting a peak value of a surge current generated at a rising portion of a switching current in an input current from the DC power source, and generating a DC voltage proportional to the peak value, and repeating the delay time. Based on the given slight increase and decrease change, the change amount generated in the DC voltage proportional to the peak value is taken out, and this is the same as the oscillation frequency. Synchronous detection by the wave number, the DC signal obtained by smoothing the detected output is negatively fed back to the variable delay time generating means as a delay time control signal, and the delay time is set so as to minimize the peak value of the surge current. And a delay time control means for controlling.

【００１２】[0012]

【作用】本発明においては、直流電源からの入力電流を
ＦＥＴスイッチによりスイッチングする際に、スイッチ
ング電流の立上り部分に生じるサージ電流のピーク値を
最小にすることが直流電源からの入力電流を最小として
最大効率を得るのと等価であり、且つ前記サージ電流の
ピーク値は、ＦＥＴスイッチの動作タイミングを最適タ
イミングに調整することにより極小値が得られることを
利用し、スイッチング制御信号発生回路とＦＥＴ駆動回
路との間に設けた遅延回路の遅延時間を自動制御するこ
とにより前記ＦＥＴスイッチの動作タイミングを最適タ
イミングに保持するようにしている。このため本発明の
可変遅延時間発生手段は、直流電源からの入力電流を開
閉するＦＥＴスイッチのスイッチング制御信号を入力
し、該入力信号を遅延させて前記ＦＥＴスイッチの駆動
回路へ供給する遅延回路を含み、前記遅延回路の遅延時
間は遅延時間制御手段からの制御信号により可変制御さ
れる。遅延時間変化手段は、前記スイッチング制御信号
の周波数の１／１０以下の周波数を発振し、該発振周波
数の１／２周期毎に前記可変遅延時間発生手段の遅延時
間に微少な増加と減少の変化を繰返し与える。ピーク値
比例電圧生成手段は、前記直流電源からの入力電流中の
スイッチング電流の立上り部分に生じるサージ電流のピ
ーク値を検出し、前記ピーク値に比例した直流電圧を生
成する。遅延時間制御手段は、前記遅延時間に繰返し与
えられた微少な増加と減少の変化に基づき、前記ピーク
値に比例した直流電圧に生じた変化分を取り出し、これ
を前記発振周波数と同一周波数により同期検波し、該検
波出力を平滑して得た直流信号を遅延時間制御信号とし
て前記可変遅延時間発生手段に負帰還し、前記サージ電
流のピーク値を最小とするように前記遅延時間を制御す
る。In the present invention, when the input current from the DC power supply is switched by the FET switch, the peak value of the surge current generated at the rising portion of the switching current is minimized to minimize the input current from the DC power supply. It is equivalent to obtaining the maximum efficiency, and the peak value of the surge current is obtained by adjusting the operation timing of the FET switch to the optimum timing. By automatically controlling the delay time of the delay circuit provided between the FET switch and the circuit, the operation timing of the FET switch is held at the optimum timing. Therefore, the variable delay time generating means of the present invention includes a delay circuit that inputs the switching control signal of the FET switch that opens and closes the input current from the DC power supply, delays the input signal, and supplies it to the drive circuit of the FET switch. The delay time of the delay circuit is variably controlled by a control signal from the delay time control means. The delay time changing means oscillates a frequency equal to or less than 1/10 of the frequency of the switching control signal, and makes a slight increase or decrease in the delay time of the variable delay time generating means at every half cycle of the oscillation frequency. Is repeatedly given. The peak value proportional voltage generating means detects the peak value of the surge current generated at the rising portion of the switching current in the input current from the DC power supply, and generates the DC voltage proportional to the peak value. The delay time control means extracts a change generated in the DC voltage proportional to the peak value based on a slight increase and decrease change repeatedly applied to the delay time, and synchronizes this with the same frequency as the oscillation frequency. A DC signal obtained by detecting and smoothing the detected output is negatively fed back to the variable delay time generating means as a delay time control signal, and the delay time is controlled so as to minimize the peak value of the surge current.

【００１３】[0013]

【実施例】図１は本発明に係るＦＥＴのスイッチング制
御回路の一実施例を示す回路図である。図１において、
１〜１９は図７に示したものと同一のものである。２０
はカレントトランス、２１，２３，５０はダイオード、
２８，３７，４２，４３はトランジスタ、２６，３３は
オペアンプ（演算増幅器）、２４，２７，３６，４１，
４７，４８はコンデンサ、４９は図１の制御回路用の直
流電源、５１は＃１発振器、５２は＃２発振器、２２，
２５、２９〜３２、３４，３５、３８〜４０、４４〜４
６、５３は抵抗である。FIG. 1 is a circuit diagram showing an embodiment of a switching control circuit for a FET according to the present invention. In FIG.
1 to 19 are the same as those shown in FIG. 20
Is a current transformer, 21, 23 and 50 are diodes,
28, 37, 42, 43 are transistors, 26, 33 are operational amplifiers (operational amplifiers), 24, 27, 36, 41,
47 and 48 are capacitors, 49 is a DC power supply for the control circuit of FIG. 1, 51 is a # 1 oscillator, 52 is a # 2 oscillator, 22,
25, 29-32, 34, 35, 38-40, 44-4
Reference numerals 6 and 53 are resistors.

【００１４】なお、図１の＃１は発振器５１と＃２発振
器５２は、その発振周波数（主スイッチ制御回路２の出
力するスイッチング周波数の１／１０以下の周波数、例
えば数ｋＨｚ）とその波形（方形波）が全く同一で、そ
の位相のみが異なる（＃１発振器５１の出力位相が＃２
発振器５２のものより９０°遅れている）電圧信号をそ
れぞれ出力する。従って＃１発振器５１の代わりに、＃
２発振器５２の出力信号を入力し９０°位相の遅れた信
号を出力する回路を用いても同様に動作する。またオペ
アンプ２６は電圧は増幅せず電流のみを増幅する電流増
幅器として使用され、オペアンプ３３は電圧ゲインを有
する交流増幅器として使用され、トランジスタ４２と４
３は、両者のエミッタが結合され共通の接地抵抗４４を
有する差動増幅器として使用されている。なお、直流電
源の１と４９を区別して説明するため、ここでは１を主
電源、４９は制御用電源と称することにする。In FIG. 1, the oscillator 51 and the oscillator # 2 of FIG. 1 have oscillation frequencies (frequency less than 1/10 of the switching frequency output from the main switch control circuit 2, for example, several kHz) and their waveforms. The square waves are exactly the same, but only their phases are different (the output phase of the # 1 oscillator 51 is # 2).
Each of them outputs a voltage signal which is delayed by 90 ° from that of the oscillator 52. Therefore, instead of # 1 oscillator 51,
The same operation is performed by using a circuit that receives the output signal of the two oscillators 52 and outputs a signal with a 90 ° phase delay. Further, the operational amplifier 26 is used as a current amplifier that amplifies only current without amplifying voltage, and the operational amplifier 33 is used as an AC amplifier having a voltage gain, and the transistors 42 and 4 are used.
3 is used as a differential amplifier in which both emitters are coupled and have a common ground resistance 44. In order to distinguish the DC power supplies 1 and 49 from each other, 1 will be referred to as a main power supply and 49 as a control power supply.

【００１５】まず図１の回路の各部品の接続について説
明する。主電源１の負側はグランドに接続され、その正
側はカレントトランス２０の一次側の一端に接続されて
いる。なお、トランス類の極性は、図の一次側と二次側
巻線にそれぞれ示された巻き始め位置を表す黒丸印の位
置関係により判別される。カレントトランス２０の一次
側の他端は主トランス８の一次側の一端と接続され、主
トランス８の一次側の他端はＦＥＴによる主スイッチ７
のドレインと接続されている。主スイッチ７のソースは
グランドに接続されている。主トランス８の二次側の一
端はＦＥＴによる整流側スイッチ９のゲート、ＦＥＴに
よる転流側スイッチ１０のドレイン、平滑コンデンサ１
２、負荷抵抗１３の一端とそれぞれ接続されている。主
トランス８の二次側の他端には整流側スイッチ９のドレ
インが接続され、そのソースは転流側スイッチ１０のソ
ース及びチョーク１１の一端と接続されている。First, the connection of each part of the circuit of FIG. 1 will be described. The negative side of the main power supply 1 is connected to the ground, and its positive side is connected to one end of the primary side of the current transformer 20. The polarities of the transformers are determined by the positional relationship of black circles indicating winding start positions respectively shown on the primary side winding and the secondary side winding in the figure. The other end of the primary side of the current transformer 20 is connected to one end of the primary side of the main transformer 8, and the other end of the primary side of the main transformer 8 is the main switch 7 formed of an FET.
Connected to the drain of. The source of the main switch 7 is connected to ground. One end of the secondary side of the main transformer 8 has a gate of a rectifying side switch 9 formed by FET, a drain of a commutation side switch 10 formed by FET, and a smoothing capacitor 1.
2. Connected to one end of the load resistor 13, respectively. The drain of the rectification side switch 9 is connected to the other end of the secondary side of the main transformer 8, and the source thereof is connected to the source of the commutation side switch 10 and one end of the choke 11.

【００１６】チョーク１１の他端は平滑コンデンサ１２
及び負荷１３の他端にそれぞれ接続されている。主スイ
ッチ制御回路２の出力にはコンデンサ１４の一端、ダイ
オード３のカソード、抵抗４の一端、抵抗２９の一端、
トランジスタ２８のエミッタがそれぞれ接続されてい
る。コンデンサ１４の他端にはパルストランス１５の一
次側の一端が接続され、その他端はグランドに接続され
ている。パルストランス１５の二次側の一端にはダイオ
ード１６のカソードと抵抗１７の一端がそれぞれ接続さ
れ、ダイオード１６のアノードと抵抗１７の他端はそれ
ぞれドライバ１９の入力に接続されている。またドライ
バ１９の出力は転流側スイッチ１０のゲートに接続され
ている。パルストランス１５の二次側の他端は転流側ス
イッチ１０のソース及びコンデンサ１８の一端とそれぞ
れ接続されている。コンデンサ１８の他端はドライバ１
９の入力と接続されている。ダイオード３のアノード、
抵抗４の他端、トランジスタ２８のコレクタ、コンデン
サ５の一端、ドライバ６の入力はそれぞれ共通に接続さ
れている。The other end of the choke 11 is a smoothing capacitor 12
, And the other end of the load 13, respectively. The output of the main switch control circuit 2 has one end of the capacitor 14, the cathode of the diode 3, one end of the resistor 4, one end of the resistor 29,
The emitters of the transistors 28 are connected to each other. One end of the primary side of the pulse transformer 15 is connected to the other end of the capacitor 14, and the other end is connected to the ground. The cathode of the diode 16 and one end of the resistor 17 are connected to one end of the pulse transformer 15 on the secondary side, and the anode of the diode 16 and the other end of the resistor 17 are connected to the input of the driver 19, respectively. The output of the driver 19 is connected to the gate of the commutation side switch 10. The other end on the secondary side of the pulse transformer 15 is connected to the source of the commutation side switch 10 and one end of the capacitor 18, respectively. The other end of the capacitor 18 is the driver 1
It is connected to 9 inputs. The anode of diode 3,
The other end of the resistor 4, the collector of the transistor 28, one end of the capacitor 5, and the input of the driver 6 are commonly connected.

【００１７】ドライバ６の出力はＦＥＴによる主スイッ
チ７のゲートに接続され、コンデンサ５の他端はグラン
ドに接続されている。カレントトランス２０の二次側の
一端はグランドに接続され、その他端はダイオード２１
のアノードに接続されている。ダイオード２１のカソー
ドは抵抗２２を通ってグランドに接続されている。また
ダイオード２１のカソードとダイオード２３のアノード
が接続され、ダイオード２３のカソードはオペアンプ２
６の正入力、コンデンサ２４の一端、抵抗２５の一端と
それぞれ接続されている。コンデンサ２４及び抵抗２５
の他の一端はそれぞれグランドに接続されている。オペ
アンプ２６の負入力は自己の出力と接続され、このオペ
アンプ２６の出力はコンデンサ２７の一端とも接続され
ている。コンデンサ２７の他端はオペアンプ３３の正入
力及び抵抗３１，３２のそれぞれの一端と接続されてい
る。抵抗３１の他端は制御用電源４９の正極に接続され
ているのと共に、抵抗３０の一端、抵抗４５の一端、ト
ランジスタ４２のコレクタとも接続されている。また抵
抗３２の他端はグランドに接続されている。The output of the driver 6 is connected to the gate of the main switch 7 which is an FET, and the other end of the capacitor 5 is connected to the ground. One end on the secondary side of the current transformer 20 is connected to the ground, and the other end is a diode 21.
Connected to the anode of. The cathode of the diode 21 is connected to the ground through the resistor 22. The cathode of the diode 21 and the anode of the diode 23 are connected, and the cathode of the diode 23 is the operational amplifier 2
6, a positive input, a capacitor 24, and a resistor 25. Capacitor 24 and resistor 25
The other end of each is connected to ground. The negative input of the operational amplifier 26 is connected to its own output, and the output of this operational amplifier 26 is also connected to one end of the capacitor 27. The other end of the capacitor 27 is connected to the positive input of the operational amplifier 33 and one end of each of the resistors 31 and 32. The other end of the resistor 31 is connected to the positive electrode of the control power source 49, and is also connected to one end of the resistor 30, one end of the resistor 45, and the collector of the transistor 42. The other end of the resistor 32 is connected to the ground.

【００１８】トランジスタ２８のベース、エミッタ間に
は抵抗２９が、トランジスタ２８のベースと制御用電源
４９の正極間には抵抗３０がそれぞれ接続されている。
オペアンプ３３の負入力と出力間には抵抗３４が、負入
力とグランド間には抵抗３５とコンデンサ３６の直列接
続回路が接続されている。オペアンプ３３の出力はトラ
ンジスタ３７のエミッタに接続され、そのエミッタとベ
ース間には抵抗３８が接続されている。トランジスタ３
７のベースには抵抗３９の一端が接続され、その他端に
は＃２発振器５２の出力が接続されている。トランジス
タ３７のコレクタには抵抗４０の一端が接続され、抵抗
４０の他端はトランジスタ４２のベースに接続されてい
る。トランジスタ４２のベースとグランド間にはコンデ
ンサ４１が、エミッタとグランド間には抵抗４４が接続
されている。A resistor 29 is connected between the base and the emitter of the transistor 28, and a resistor 30 is connected between the base of the transistor 28 and the positive electrode of the control power supply 49.
A resistor 34 is connected between the negative input and the output of the operational amplifier 33, and a series connection circuit of a resistor 35 and a capacitor 36 is connected between the negative input and the ground. The output of the operational amplifier 33 is connected to the emitter of the transistor 37, and the resistor 38 is connected between the emitter and the base. Transistor 3
One end of the resistor 39 is connected to the base of No. 7, and the output of the # 2 oscillator 52 is connected to the other end. One end of the resistor 40 is connected to the collector of the transistor 37, and the other end of the resistor 40 is connected to the base of the transistor 42. A capacitor 41 is connected between the base of the transistor 42 and the ground, and a resistor 44 is connected between the emitter and the ground.

【００１９】トランジスタ４２，４３のエミッタはそれ
ぞれ共通に接続され、トランジスタ４３のコレクタとダ
イオード５０のカソードが接続され、ダイオード５０の
アノードとトランジスタ２８のベースが接続されてい
る。制御用電源４９の負極はグランドと接続され、その
正極はトランジスタ４２のコレクタと接続されている。
制御用電源４９の正極とトランジスタ４３のベース間に
は抵抗４５が、トランジスタ４３のベースとグランド間
にはコンデンサ４７と抵抗４６が並列に接続されてい
る。＃１発振器５１の出力には抵抗５３の一端が接続さ
れ、抵抗５３の他端はコンデンサ４８を通過してトラン
ジスタ４３のベースに接続されている。The emitters of the transistors 42 and 43 are connected in common, the collector of the transistor 43 and the cathode of the diode 50 are connected, and the anode of the diode 50 and the base of the transistor 28 are connected. The negative electrode of the control power supply 49 is connected to the ground, and the positive electrode thereof is connected to the collector of the transistor 42.
A resistor 45 is connected in parallel between the positive electrode of the control power supply 49 and the base of the transistor 43, and a capacitor 47 and a resistor 46 are connected in parallel between the base of the transistor 43 and the ground. One end of the resistor 53 is connected to the output of the # 1 oscillator 51, and the other end of the resistor 53 passes through the capacitor 48 and is connected to the base of the transistor 43.

【００２０】図２は図１の回路の遅延時間Ｔ₁ と入力電
流サージピーク値との関係を示す図であり、図３〜図６
はそれぞれ図１の回路の動作を説明する波形図である。
図２〜図６を参照し、図１の動作を説明する。図１の回
路において、素子番号１〜１９は図７の従来回路と同一
のものであり、２０以降が従来回路に新規に付加された
部分であるので、この部分の作用、効果に重点をおいて
説明する。[0020] Figure 2 is a diagram showing the relationship between the delay time T ₁ and the input current surge peak value of the circuit of FIG. 1, 3-6
3A and 3B are waveform diagrams for explaining the operation of the circuit of FIG.
The operation of FIG. 1 will be described with reference to FIGS. In the circuit of FIG. 1, the element numbers 1 to 19 are the same as those of the conventional circuit of FIG. 7, and since 20 is a portion newly added to the conventional circuit, the operation and effect of this portion will be emphasized. And explain.

【００２１】まず主電源１と制御用電源４９が共に投入
され定常動作をしている状態を考えて見ると、図７の動
作で説明したように、主電源１からの入力電流波形は、
図８の（Ｆ）に示す波形のようにスイッチング電流の立
上り部分に鋭いサージ電流を含んでいる。そして主電源
１からの入力電流を最小として、最大効率を得るために
は、このサージ電流のピーク値を最小にする必要が有
り、電力効率を最大に制御する事はこのサージ電流のピ
ーク値を最小にする事と等価であることが実験によって
も確かめられている。First, considering the state in which both the main power source 1 and the control power source 49 are turned on to perform a steady operation, the waveform of the input current from the main power source 1 is as described in the operation of FIG.
A sharp surge current is included in the rising portion of the switching current as shown in the waveform of FIG. Then, in order to minimize the input current from the main power supply 1 and obtain the maximum efficiency, it is necessary to minimize the peak value of this surge current, and to control the power efficiency to the maximum, the peak value of this surge current It has been confirmed experimentally that it is equivalent to minimizing.

【００２２】図１の回路では、前述の遅延時間Ｔ₁ を外
部からの制御信号による可変遅延時間として発生させる
ため、その発生回路は、ダイオード３、抵抗４、トラン
ジスタ２８及びコンデンサ５により構成される。そして
遅延時間Ｔ₁ は、抵抗４とトランジスタ２８の内部抵抗
（エミッタとコレクタ間の抵抗）の並列接続値とコンデ
ンサ５の値とにより決まる。従ってトランジスタ２８の
ベース電流値を外部より制御し、その内部抵抗を変化さ
せることにより遅延時間Ｔ₁ を所望の値に制御する事が
出来る。In the circuit of FIG. 1, since the above-mentioned delay time T ₁ is generated as a variable delay time by a control signal from the outside, the generating circuit is composed of the diode 3, the resistor 4, the transistor 28 and the capacitor 5. . The delay time T ₁ is determined by the parallel connection value of the resistor 4 and the internal resistance of the transistor 28 (the resistance between the emitter and the collector) and the value of the capacitor 5. Therefore, the delay time T ₁ can be controlled to a desired value by externally controlling the base current value of the transistor 28 and changing its internal resistance.

【００２３】なお、この可変遅延時間発生回路におい
て、抵抗４は、電源投入時にはトランジスタ２８の動作
が遅れ、内部抵抗が極めて大きいので、その間Ｔ₁ が極
端に長くなるのを防止する為に挿入されている。ここで
遅延時間Ｔ₁ の値を短時間から長時間へ順次変化させ、
主電源１のスイッチング電流立上り部分のサージ電流ピ
ーク値との関係を調べると、図２のような極小点を持つ
曲線となる事が分かる。図２においては、主電源１から
の入力電流中のサージ電流のピーク値は、遅延時間Ｔ₁
がＴ_b のときに最小値となり、Ｔ_b よりも小さい値のＴ
_a と、Ｔ_b よりも大きい値のＴ_c では、それぞれ急激に
増加することが分かる。In the variable delay time generating circuit, the resistor 4 is inserted in order to prevent T _{1 from} becoming extremely long during that time because the operation of the transistor 28 is delayed when the power is turned on and the internal resistance is extremely large. ing. Here, the value of the delay time T ₁ is sequentially changed from short time to long time,
Examining the relationship with the surge current peak value at the rising portion of the switching current of the main power supply 1, it is found that the curve has a minimum point as shown in FIG. In FIG. 2, the peak value of the surge current in the input current from the main power supply 1 is the delay time T ₁
Is a minimum value when T is T _b , and T is a value smaller than T _b.
In _a and, T _b greater the value of T _c than, it is seen that the rapid increase, respectively.

【００２４】いま遅延時間Ｔ₁ がＴ_a ，Ｔ_b ，Ｔ_c の３
つの時間にそれぞれ設定された場合に、各遅延時間
Ｔ_a ，Ｔ_b ，Ｔ_c の各値に対し微小時間ΔＴの増加又は
減少の変動を重畳して与えたと仮定すると、図２の曲線
より極小点Ｔ_b においてはピーク電流はほとんど変化し
ない。しかし、遅延時間が小さすぎるＴ_a は、遅延時間
の微小な増加又は減少に対してサージ電流のピーク値を
大幅に減少又は増加するから、微小な時間変化に対して
サージ電流のピーク値は反比例して大幅に変化すること
が分かる。また遅延時間が大き過ぎるＴ_c における微小
な時間変化に対して、サージ電流のピーク値は正比例し
て大幅に変化することが分かる。Now, the delay time T ₁ is 3 of T _a , T _b , and T _c .
Assuming that the fluctuations of the increase or decrease of the minute time ΔT are superposed on the respective values of the delay times T _a , T _b , and T _c when they are respectively set to two times, the minimum value is smaller than that of the curve of FIG. At the point _Tb , the peak current hardly changes. However, if the delay time is too small T _a , the peak value of the surge current greatly decreases or increases with a slight increase or decrease in the delay time. Therefore, the peak value of the surge current is inversely proportional to a minute time change. And it turns out that it changes drastically. Further, it can be seen that the peak value of the surge current greatly changes in direct proportion to a minute time change in T _c where the delay time is too large.

【００２５】従って前記可変遅延時間発生回路において
発生された遅延時間Ｔ₁ に微小時間ΔＴの増減変化を重
畳して与え、このときの入力電流中のサージ電流ピーク
値の変化分を信号として検出し、この検出した変化分を
前記ΔＴの変化と同期して検波し、さらにこの検波出力
を平滑して直流信号を得ることにより、遅延時間Ｔ₁の
最適値Ｔ_b からのずれの方向及び大きさが分かり、さら
に前記検波出力を平滑した直流信号を制御信号として用
い、前記可変遅延時間発生回路における遅延時間Ｔ₁ を
最適値Ｔ_b に制御することも可能となる。Accordingly, the increase / decrease change of the minute time ΔT is superimposed on the delay time T ₁ generated in the variable delay time generating circuit, and the change of the surge current peak value in the input current at this time is detected as a signal. The detected change is detected in synchronism with the change in ΔT, and the detected output is smoothed to obtain a DC signal, whereby the direction and magnitude of the deviation of the delay time T _{1 from} the optimum value T _b. It is also possible to control the delay time T ₁ in the variable delay time generating circuit to the optimum value T _b by using a DC signal obtained by smoothing the detected output as a control signal.

【００２６】次に入力電流中のサージ電流ピーク値に比
例した直流電圧を生成する回路について説明する。図１
の実施例では、主電流１からの入力電流をカレントトラ
ンス２０の一次側巻線に流し、その二次側巻線に並列に
ダイオード２１と抵抗２２との直列回路を設け、この抵
抗２２の両端から一次側の電流に比例した電圧を得るよ
うにしている。そして前記抵抗２２の値を選択する事に
より、ここに発生するサージ電流のピーク値に対応する
電圧を２Ｖ〜３Ｖの範囲内に設定する事が出来る。従っ
て図１のカレントトランス２０、ダイオード２１及び抵
抗２２によってサージ電流のピーク値検出回路が構成さ
れる。Next, a circuit for generating a DC voltage proportional to the surge current peak value in the input current will be described. FIG.
In this embodiment, an input current from the main current 1 is passed through the primary winding of the current transformer 20, a series circuit of a diode 21 and a resistor 22 is provided in parallel with the secondary winding, and both ends of this resistor 22 are connected. Therefore, a voltage proportional to the current on the primary side is obtained. Then, by selecting the value of the resistor 22, the voltage corresponding to the peak value of the surge current generated here can be set within the range of 2V to 3V. Therefore, the current transformer 20, the diode 21 and the resistor 22 shown in FIG. 1 constitute a surge current peak value detection circuit.

【００２７】抵抗２２の両端（一端は接地されている）
から得られるサージ電流のピーク値は、必ず入力電流の
定常値よりも大きいから、ダイオード２３を通じてコン
デンサ２４を充電し、若干の負荷電流を抵抗２５に流す
事によって、コンデンサ２４の両端から、入力電流中の
サージ電流のピーク値に比例した直流電圧を取り出す事
が出来る。従って図１のダイオード２３、コンデンサ２
４及び抵抗２５によりピーク値保持回路が構成される。
そして前記ピーク値検出回路とピーク値保持回路の両方
によってピーク値比例電圧生成回路が構成される。Both ends of the resistor 22 (one end is grounded)
Since the peak value of the surge current obtained from is always larger than the steady value of the input current, the capacitor 24 is charged through the diode 23 and a small load current is caused to flow through the resistor 25. The DC voltage proportional to the peak value of the surge current inside can be taken out. Therefore, the diode 23 and the capacitor 2 in FIG.
A peak value holding circuit is configured by 4 and the resistor 25.
A peak value proportional voltage generation circuit is configured by both the peak value detection circuit and the peak value holding circuit.

【００２８】図３の実線は図１の回路の抵抗２２の両端
電圧（ピーク値検出回路の検出電圧）の波形を示し、ま
た図の破線はコンデンサ２４の両端電圧（ピーク値保持
回路の保持電圧）の波形を示している。なお、図３の時
間軸の中央から左側は遅延時間Ｔ₁ に＋ΔＴの変化を与
えた期間を、右側は−ΔＴの変化を与えた期間を示して
おり、この微小時間ΔＴだけ増加させた期間と減少させ
た期間によって抵抗２２とコンデンサ２４の両端電圧が
変化していることが分かる。The solid line in FIG. 3 shows the waveform of the voltage across the resistor 22 (the detection voltage of the peak value detection circuit) in the circuit of FIG. 1, and the broken line in the figure shows the voltage across the capacitor 24 (the holding voltage of the peak value holding circuit). ) Shows the waveform. The left side from the center of the time axis in FIG. 3 shows the period in which the delay time T ₁ is changed by + ΔT, and the right side is the period in which the change is −ΔT. The period increased by this minute time period ΔT is shown. It can be seen that the voltage across the resistor 22 and the capacitor 24 changes depending on the reduced period.

【００２９】次に差動増幅回路として接続されたトラン
ジスタ４２，４３の動作について説明する。またこの差
動増幅回路に関連する各部の波形を図４に示す。最初に
２つの発振器５１と５２の役割について説明する。＃１
発振器５１は、主スイッチ制御回路２が出力するスイッ
チング周波数の１／１０以下の周波数（例えば数ｋＨ
ｚ）の方形波を発振出力し（図４の（Ｇ）を参照）、そ
の１／２周期毎に前記遅延時間Ｔ₁ に＋ΔＴの変化を与
える信号と−ΔＴの変化をえる信号を発生させるために
使用される。Next, the operation of the transistors 42 and 43 connected as a differential amplifier circuit will be described. The waveform of each part related to this differential amplifier circuit is shown in FIG. First, the roles of the two oscillators 51 and 52 will be described. # 1
The oscillator 51 has a frequency (for example, several kH) that is 1/10 or less of the switching frequency output by the main switch control circuit 2.
The square wave of z) is oscillated and output (see (G) of FIG. 4), and a signal that gives a change of + ΔT and a signal that gives a change of −ΔT to the delay time T ₁ are generated every ½ cycle thereof. Used for.

【００３０】また＃２発振器５２は、＃１発振器５１の
出力信号と同一周波数、同一波形ではあるが、位相のみ
が９０°進んだ方形波を発振出力し（図４の（Ｈ）参
照）、前記遅延時間Ｔ₁ に±ΔＴの変動を付与すること
により発生する入力電流中のサージ電流ピーク値の変化
分をΔＴの変動と同期して検出する同期検波用の信号と
して使用される。なお２つの発振器５１と５２との間に
位相差９０°を設けた理由は、位相差の有る場合と無い
場合とを比較検討した結果、前者が後者より優れている
ためであり、この詳細な説明は後述する。The # 2 oscillator 52 oscillates and outputs a square wave having the same frequency and waveform as the output signal of the # 1 oscillator 51, but with a phase advance of 90 ° (see (H) of FIG. 4). It is used as a signal for synchronous detection for detecting a change amount of the surge current peak value in the input current generated by giving a variation of ± ΔT to the delay time T ₁ in synchronization with the variation of ΔT. The reason why the phase difference of 90 ° is provided between the two oscillators 51 and 52 is that the former is superior to the latter as a result of a comparative examination of the case with and without the phase difference. The description will be given later.

【００３１】図１の回路の安定動作状態において、トラ
ンジスタ４３のベースは、制御用電源４９から抵抗４５
と４６により分圧された直流バイアスと、＃１発振器５
１からの微小な方形波電圧が抵抗５３及びコンデンサ４
８を介して与えられている（図４の（Ｉ）参照）。いま
前記方形波電圧の１／２周期である電圧信号のＨｉｇｈ
期間中は、ベース電流の増加によりトランジスタ４３の
コレクタ電流は増加する。そしてこのコレクタ電流の一
部は、ダイオード５０を通ってトランジスタ２８のベー
ス電流の増加分として流れるため、トランジスタ２８の
内部抵抗が減少し前述した遅延時間Ｔ₁ をΔＴだけ減少
させる。逆に＃１発振器５１の出力信号の残りの１／２
周期である電圧信号のＬｏｗ期間中は、トランジスタ２
８のベース電流の減少による内部抵抗の増加に基づき遅
延時間Ｔ₁ がΔＴだけ増加する。In the stable operation state of the circuit of FIG. 1, the base of the transistor 43 is connected to the resistor 45 from the control power source 49.
And the DC bias divided by 46 and the # 1 oscillator 5
The minute square wave voltage from 1 is the resistance 53 and the capacitor 4
8 (see (I) of FIG. 4). Now, the High of the voltage signal which is 1/2 cycle of the square wave voltage
During the period, the collector current of the transistor 43 increases due to the increase of the base current. Then, a part of the collector current flows through the diode 50 as an increase in the base current of the transistor 28, so that the internal resistance of the transistor 28 is reduced and the delay time T ₁ is reduced by ΔT. On the contrary, the remaining 1/2 of the output signal of the # 1 oscillator 51
During the Low period of the voltage signal which is the cycle, the transistor 2
The delay time T ₁ increases by ΔT due to the increase of the internal resistance due to the decrease of the base current of 8.

【００３２】いま、遅延時間Ｔ₁ が最適値Ｔ_b より大き
く図２に示したＴ_c の位置に有ると仮定すると、前記ピ
ーク値保持回路のコンデンサ２４の両端に得られる電圧
は、＃１発振器５１の出力がＨｉｇｈの期間には増大
し、逆にＬｏｗの期間では減少するので、＃１発振器５
１の出力信号にほぼ比例した電圧が得られる。この電圧
はコンデンサ２４と抵抗２５の時定数され平滑され、オ
ペアンプ２６で電流増幅され、オペアンプ３３のローパ
ス効果により積分され、且つ主スイッチ７のスイッチン
グ周波数のリップルを含む波形となり、これらの波形が
図４の（Ｌ）、（Ｍ）に示される。反対に遅延時間Ｔ₁
が最適値Ｔ_b よりも小さく図２に示したＴ_a の位置にあ
る場合、コンデンサ２４の両端に得られる電圧は、＃１
発振器５１の出力信号と反比例し、図４の（Ｌ′）、
（Ｍ′）に示した波形となる。Assuming now that the delay time T ₁ is larger than the optimum value T _b and is at the position of T _c shown in FIG. 2, the voltage obtained across the capacitor 24 of the peak value holding circuit is the # 1 oscillator. Since the output of 51 increases during the High period and decreases during the Low period, the # 1 oscillator 5
A voltage approximately proportional to the output signal of 1 is obtained. This voltage is time-constant and smoothed by the capacitor 24 and the resistor 25, is current-amplified by the operational amplifier 26, is integrated by the low-pass effect of the operational amplifier 33, and becomes a waveform including ripples of the switching frequency of the main switch 7. These waveforms are shown in FIG. 4 (L), (M). On the contrary, the delay time T ₁
Is smaller than the optimum value T _b and is at the position of T _a shown in FIG. 2, the voltage obtained across the capacitor 24 is # 1.
In inverse proportion to the output signal of the oscillator 51, (L ′) of FIG.
The waveform is as shown in (M ').

【００３３】次にトランジスタ３７の部分に於ける同期
検波動作について説明する。トランジスタ３７のベース
には＃２発振器５２から出力される方形波電圧が抵抗３
９を介して印加され、＃１発振器５１と同期した検波動
作が行われる。いま仮りに＃２発振器５２の出力信号の
位相を＃１発振器５１の出力信号と一致させてトランジ
スタ３７へ供給した場合（図５の（Ｇ）、（Ｈ）参
照）、トランジスタ２８の内部抵抗が増大し遅延時間Ｔ
₁ が増加する期間中に、トランジスタ３７は導通し、そ
のコレクタ側に出力電圧を送出する。このトランジスタ
３７の出力側に抵抗４０とコンデンサ４１によるフィル
タ回路が無いと仮定し、遅延時間Ｔ₁ が小さい場合と大
きい場合に対応したトランジタ３７のコレクタに得られ
る電圧をそれぞれ図５の（Ｎ）、（Ｎ′）に示した。Next, the synchronous detection operation in the transistor 37 will be described. The square wave voltage output from the # 2 oscillator 52 is applied to the base of the transistor 37 by the resistor 3
A detection operation is performed in synchronization with the # 1 oscillator 51. If the phase of the output signal of the # 2 oscillator 52 is matched with the output signal of the # 1 oscillator 51 and supplied to the transistor 37 (see (G) and (H) of FIG. 5), the internal resistance of the transistor 28 is changed. Increased delay time T
During the period when ₁ increases, transistor 37 conducts and delivers the output voltage to its collector side. Assuming that there is no filter circuit consisting of the resistor 40 and the capacitor 41 on the output side of the transistor 37, the voltages obtained at the collector of the transistor 37 corresponding to the case where the delay time T ₁ is small and the case where the delay time T ₁ is large are respectively shown in FIG. , (N ').

【００３４】図５の（Ｎ）、（Ｎ′）に示したように２
つの発振器５１と５２の出力信号を同位相として同期検
波した場合、アンプ３３の出力波形は三角波に近い波形
になる為、同期検波により得られる直流信号の変化が小
さく、サージ電流のピーク値変化に対する直線性が悪化
し、制御から外れる故障が発生することがあった。この
ため図１の実施例では、＃２発振器５２の出力信号の位
相を＃１発振器５１の出力信号よりも９０°進ませて同
期検波を行い、検波精度と直線性を高めるようにした。
図６は上記の位相差を設けた場合における、＃１発振器
５１及び＃２発振器５２の出力波形（図６の（Ｈ）、
（Ｇ）参照）と、トランジスタ３７のコレクタ電圧波形
（図６の（Ｎ）、（Ｎ′）参照）とをそれぞれ示してい
る。As shown in (N) and (N ') of FIG.
When the output signals of the two oscillators 51 and 52 are synchronously detected with the same phase, the output waveform of the amplifier 33 becomes a waveform close to a triangular wave. Therefore, the change of the DC signal obtained by the synchronous detection is small, and the peak value change of the surge current is small. There was a case where the linearity deteriorated and a failure out of control occurred. For this reason, in the embodiment shown in FIG. 1, the phase of the output signal of the # 2 oscillator 52 is advanced by 90 ° relative to the output signal of the # 1 oscillator 51 for synchronous detection to improve detection accuracy and linearity.
FIG. 6 shows output waveforms of the # 1 oscillator 51 and the # 2 oscillator 52 ((H) of FIG. 6, when the above phase difference is provided.
6G) and a collector voltage waveform of the transistor 37 (see (N) and (N ') in FIG. 6).

【００３５】上記の説明のようにトランジスタ３７によ
って同期検波して得られた電圧を、抵抗４０及びコンデ
ンサ４１よりなるフィルターで平滑すれば、この平滑後
の直流信号は、遅延時間Ｔ₁ が最適値より大きくなると
減少し、逆にＴ₁ が最適値より小さくなると増大する直
流信号として得られる（図４の（Ｊ）参照）。この直流
電圧はトランジスタ４２のベースに与えられ、そのコレ
クタ電流を制御するが、トランジスタ４２と４３は差動
増幅器として接続されているので、両者のコレクタ電流
の増減は反対方向に作用する。If the voltage obtained by the synchronous detection by the transistor 37 is smoothed by the filter composed of the resistor 40 and the capacitor 41 as described above, the smoothed DC signal has the optimum delay time T _1. It is obtained as a direct current signal that decreases when it becomes larger and conversely increases when T ₁ becomes smaller than the optimum value (see (J) in FIG. 4). This DC voltage is applied to the base of the transistor 42 and controls the collector current thereof, but since the transistors 42 and 43 are connected as a differential amplifier, the increase and decrease of the collector currents of both transistors act in opposite directions.

【００３６】いま遅延時間Ｔ₁ が最適値より大きい場
合、前記のようにトランジスタ４２のベースに供給され
る直流電圧は低下し、そのコレクタ電流は減少するが、
差動増幅器の反対側のトランジスタ４３のコレクタ電流
は増大し、トランジスタ２８の内部抵抗が減少して遅延
時間Ｔ₁ も減少する。逆に遅延時間Ｔ₁ が最適値より小
さくなると、前記のようにトランジスタ４２のベースに
供給される直流電圧は上昇し、そのコレクタ電流は増加
するが、反対に、トランジスタ４３のコレクタ電流は減
少し、トランジスタ２８の内部抵抗の増大をもたらし遅
延時間Ｔ₁ は増大する。このようにして遅延時間Ｔ₁ は
入力電流に含まれるサージ電流のピークの値を最小にす
るように自動制御され、電力効率を常に最大に維持する
事が可能となる。When the delay time T ₁ is larger than the optimum value, the DC voltage supplied to the base of the transistor 42 decreases and the collector current thereof decreases, as described above.
The collector current of the transistor 43 on the opposite side of the differential amplifier increases, the internal resistance of the transistor 28 decreases, and the delay time T ₁ also decreases. On the contrary, when the delay time T ₁ becomes smaller than the optimum value, the DC voltage supplied to the base of the transistor 42 rises and the collector current thereof increases, as described above, while the collector current of the transistor 43 decreases. , The internal resistance of the transistor 28 is increased, and the delay time T ₁ is increased. In this way, the delay time T ₁ is automatically controlled so as to minimize the peak value of the surge current included in the input current, and it becomes possible to always maintain the maximum power efficiency.

【００３７】なお上記実施例においては、本発明をＤＣ
・ＤＣコンバータにおける直流電源を交流信号に変換す
る回路に適用した場合の例を示したが、本発明はこれに
限定されるものではなく、例えばインバータ装置におけ
る直流電源を交流信号に変換する回路等にも適用が可能
である。In the above embodiment, the present invention is a DC
An example of applying the DC power supply in the DC converter to an AC signal is shown, but the present invention is not limited to this. For example, a circuit converting the DC power supply in the inverter device into an AC signal or the like. Can also be applied to.

【００３８】[0038]

【発明の効果】以上のように本発明によれば、ＦＥＴス
イッチの動作タイミングを最適タイミングに調整するこ
とにより、ＦＥＴスイッチング時に生じるサージ電流の
ピーク値を最小とすることができることを利用し、可変
遅延時間発生手段は、直流電源からの入力電流を開閉す
るＦＥＴスイッチのスイッチング制御信号を入力し、該
入力信号を遅延させて前記ＦＥＴスイッチの駆動回路へ
供給する遅延回路を含み、前記遅延回路の遅延時間は遅
延時間制御手段からの制御信号により可変制御され、遅
延時間変化手段は前記スイッチング制御信号の周波数の
１／１０以下の周波数を発振し、該発振周波数の１／２
周期毎に前記可変遅延時間発生手段の遅延時間に微少な
増加と減少の変化を繰返し与え、ピーク値比例電圧生成
手段は前記直流電源からの入力電流中のスイッチング電
流の立上り部分に生じるサージ電流のピーク値を検出
し、前記ピーク値に比例した直流電圧を生成し、遅延時
間制御手段は前記遅延時間に繰返し与えられた微少な増
加と減少の変化に基づき、前記ピーク値に比例した直流
電圧に生じた変化分を取り出し、これを前記発振周波数
と同一周波数により同期検波し、該検波出力を平滑して
得た直流信号を遅延時間制御信号として前記可変遅延時
間発生手段に負帰還し、前記サージ電流のピーク値を最
小とするように前記遅延時間を制御するようにしたの
で、直流電源からの入力電流が最小となり最大効率をも
たらすＦＥＴスイッチが得られた。また前記遅延時間変
化手段は低い周波数で動作可能のため、高速応答の部品
が不要となり、省電力、低コストのスイッチング制御回
路が実現可能となった。As described above, according to the present invention, the peak value of the surge current generated during FET switching can be minimized by adjusting the operation timing of the FET switch to the optimum timing. The delay time generation means includes a delay circuit for inputting a switching control signal of an FET switch that opens and closes an input current from a DC power supply, delays the input signal, and supplies the delayed input signal to a drive circuit of the FET switch. The delay time is variably controlled by a control signal from the delay time control means, and the delay time changing means oscillates a frequency of 1/10 or less of the frequency of the switching control signal, and 1/2 of the oscillation frequency.
The delay time of the variable delay time generating means is repeatedly given a slight increase and decrease change for each cycle, and the peak value proportional voltage generating means generates the surge current generated at the rising portion of the switching current in the input current from the DC power supply. A peak value is detected, a DC voltage proportional to the peak value is generated, and the delay time control means changes the DC voltage proportional to the peak value based on a slight increase and decrease change repeatedly applied to the delay time. The generated change is extracted, this is synchronously detected at the same frequency as the oscillation frequency, the DC signal obtained by smoothing the detected output is negatively fed back to the variable delay time generating means as a delay time control signal, and the surge is generated. Since the delay time is controlled so that the peak value of the current is minimized, the input current from the DC power supply is minimized and the FET switch that brings the maximum efficiency is obtained. Obtained. Further, since the delay time changing means can operate at a low frequency, a high speed response component is not required, and a power saving and low cost switching control circuit can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係るＦＥＴスイッチング制御回路の一
実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of an FET switching control circuit according to the present invention.

【図２】図１の遅延回路の時間Ｔ₁ と入力サージ電流ピ
ーク値との関係図である。2 is a relationship diagram of a time T ₁ and the input surge current peak value of the delay circuit of FIG.

【図３】図１の回路の抵抗２２とコンデンサ２４の両端
電圧を示す図である。FIG. 3 is a diagram showing voltages across a resistor 22 and a capacitor 24 in the circuit of FIG.

【図４】図１の動作を説明するための波形図である。FIG. 4 is a waveform diagram for explaining the operation of FIG.

【図５】図１の２つの発振器の出力位相が同相の場合の
波形図である。5 is a waveform diagram when the output phases of the two oscillators in FIG. 1 are in phase.

【図６】図１の２つの発振器の出力位相が９０°異なる
場合の波形図である。FIG. 6 is a waveform diagram when the output phases of the two oscillators in FIG. 1 differ by 90 °.

【図７】従来のＤＣ・ＤＣコンバータの回路例を示す図
である。FIG. 7 is a diagram showing a circuit example of a conventional DC / DC converter.

【図８】図７の動作を説明するための波形図である。8 is a waveform chart for explaining the operation of FIG.

【符号の説明】[Explanation of symbols]

１ 直流電源（主電源） ２ 主スイッチ制御回路 ３，１６，２１，２３，５０ ダイオード ４，１３，１７，２２，２５、２９〜３２、３４，３
５、３８〜４０、４４〜４６、５３ 抵抗 ５，１２，１４，１８，２４，２７，３６，４１，４
７，４８ コンデンサ ６，１９ ドライバ ７ 主スイッチ ８ 主トランス ９ 整流側スイッチ １０ 転流側スイッチ １１ チョーク １５ パルストランス ２０ カレントトランス ２６，３３ オペアンプ ２８，３７，４２，４３ トランジスタ ４９ 制御用直流電源 ５１ ＃１発振器 ５２ ＃２発振器1 DC power supply (main power supply) 2 Main switch control circuit 3,16,21,23,50 Diode 4,13,17,22,25,29-32,34,3
5, 38-40, 44-46, 53 Resistance 5, 12, 14, 18, 24, 27, 36, 41, 4
7,48 Capacitor 6,19 Driver 7 Main switch 8 Main transformer 9 Rectification side switch 10 Commutation side switch 11 Choke 15 Pulse transformer 20 Current transformer 26,33 Operational amplifier 28,37,42,43 Transistor 49 Control DC power supply 51 # 1 oscillator 52 # 2 oscillator

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 直流電源からの入力電流を開閉するＦＥ
Ｔスイッチのスイッチング制御信号を入力し、該入力信
号を遅延させて前記ＦＥＴスイッチの駆動回路へ供給す
る遅延回路を含み、前記遅延回路の遅延時間は遅延時間
制御手段からの制御信号により可変制御される可変遅延
時間発生手段と、 前記スイッチング制御信号の周波数の１／１０以下の周
波数を発振し、該発振周波数の１／２周期毎に前記可変
遅延時間発生手段の遅延時間に微少な増加と減少の変化
を繰返し与える遅延時間変化手段と、 前記直流電源からの入力電流中のスイッチング電流の立
上り部分に生じるサージ電流のピーク値を検出し、前記
ピーク値に比例した直流電圧を生成するピーク値比例電
圧生成手段と、 前記遅延時間に繰返し与えられた微少な増加と減少の変
化に基づき、前記ピーク値に比例した直流電圧に生じた
変化分を取り出し、これを前記発振周波数と同一周波数
により同期検波し、該検波出力を平滑して得た直流信号
を遅延時間制御信号として前記可変遅延時間発生手段に
負帰還し、前記サージ電流のピーク値を最小とするよう
に前記遅延時間を制御する遅延時間制御手段とを備えた
ことを特徴とするＦＥＴのスイッチング制御回路。1. An FE for opening and closing an input current from a DC power supply.
A delay circuit for inputting a switching control signal of the T switch and delaying the input signal and supplying the delayed signal to the drive circuit of the FET switch is variably controlled by a control signal from the delay time control means. Variable delay time generating means for oscillating a frequency of 1/10 or less of the frequency of the switching control signal, and a slight increase or decrease in the delay time of the variable delay time generating means for each half cycle of the oscillation frequency. And a delay time changing means that repeatedly gives a change, and detects a peak value of a surge current generated at a rising portion of a switching current in an input current from the DC power supply, and generates a DC voltage proportional to the peak value. Based on the voltage generation means and the minute increase and decrease changes repeatedly applied to the delay time, a DC voltage proportional to the peak value is generated. Of the surge current, the DC signal obtained by smoothing the detected output is negatively fed back to the variable delay time generating means as a delay time control signal, and the surge current of the surge current A switching control circuit for an FET, comprising: delay time control means for controlling the delay time so as to minimize a peak value. 【請求項２】 ＤＣ・ＤＣコンバータにおける一次側直
流電源を交流信号に変換するために用いられた請求項１
記載のＦＥＴのスイッチング制御回路。2. A DC / DC converter used for converting a primary side DC power supply into an AC signal.
A switching control circuit of the described FET. 【請求項３】 インバータ装置における直流電源を交流
信号に変換するために用いられた請求項１記載のＦＥＴ
のスイッチング制御回路。3. The FET according to claim 1, which is used for converting a DC power supply in an inverter device into an AC signal.
Switching control circuit.