JPH08330913A - Pn code generation circuit and communication terminal equipment - Google Patents
Pn code generation circuit and communication terminal equipmentInfo
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- JPH08330913A JPH08330913A JP7158618A JP15861895A JPH08330913A JP H08330913 A JPH08330913 A JP H08330913A JP 7158618 A JP7158618 A JP 7158618A JP 15861895 A JP15861895 A JP 15861895A JP H08330913 A JPH08330913 A JP H08330913A
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Abstract
Description
【0001】[0001]
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 (1)第1の実施例 (1−1)全体構成 (1−2)具体例 (2)第2の実施例 (3)第3の実施例 (4)第4の実施例 (5)他の実施例 発明の効果[Table of Contents] The present invention will be described in the following order. Field of Industrial Application Conventional Technology Problems to be Solved by the Invention Means for Solving the Problems Action Example (1) First Example (1-1) Overall Configuration (1-2) Specific Example (2) Second Example (3) Third Example (4) Fourth Example (5) Other Example Effects of the Invention
【0002】[0002]
【産業上の利用分野】本発明はPN符号発生回路及び通
信端末装置に関する。例えばスペクトル拡散(SS)通
信で用いられる通信端末装置及びそのPN符号発生回路
に適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PN code generating circuit and a communication terminal device. For example, it is suitable for application to a communication terminal device used in spread spectrum (SS) communication and its PN code generation circuit.
【0003】[0003]
【従来の技術】スペクトル拡散(SS)通信には伝送帯
域の拡散のため疑似雑音(PN)が用いられる。さて非
同期スペクトル拡散(SS)通信システムでは異なるユ
ーザやシステム毎に相互相関の小さい疑似雑音(PN)
符号を割り当てることによつて同一周波数での干渉を排
除し、通信の独立性を確保している。従つて非同期SS
通信システムの構築には相互相関の小さいPN系列を多
数生成することが必要となる。Pseudo noise (PN) is used in spread spectrum (SS) communication for spreading the transmission band. Now, in an asynchronous spread spectrum (SS) communication system, pseudo noise (PN) with small cross-correlation for different users and systems.
By assigning a code, interference at the same frequency is eliminated and communication independence is secured. Therefore, asynchronous SS
To construct a communication system, it is necessary to generate a large number of PN sequences with small cross-correlation.
【0004】相互相関の小さいPN符号系列としては従
来よりGOLD系列が知られている。図8にこのGOL
D符号を発生するPN発生回路の一例を示す。GOLD
符号発生回路1はシフトレジスタ2A及び排他的論理和
回路3Aによつて構成される第1のm系列発生回路とシ
フトレジスタ2B及び排他的論理和回路3Bによつて構
成される第2のm系列発生回路とを有し、これら2つの
系列発生回路から出力される第1のm系列出力と第2の
m系列出力との排他的論理和を排他的論理和回路4で求
めることによりGOLD符号系列を生成するようになさ
れている。As a PN code sequence having a small cross-correlation, a GOLD sequence has been conventionally known. This GOL is shown in FIG.
An example of a PN generation circuit for generating a D code is shown. GOLD
The code generation circuit 1 includes a first m-sequence generation circuit configured by a shift register 2A and an exclusive OR circuit 3A and a second m-sequence configured by a shift register 2B and an exclusive OR circuit 3B. A GOLD code sequence by obtaining an exclusive OR of the first m-sequence output and the second m-sequence output output from these two sequence generation circuits by the exclusive OR circuit 4. Is designed to generate.
【0005】さてGOLD符号発生回路1の出力はシフ
トレジスタの初期状態を変化させることにより異なる符
号系列になる。この性質を利用するためGOLD符号発
生回路1では第1のm系列発生回路におけるシフトレジ
スタ2Aの初期状態を固定し、第2のm系列発生回路に
おけるシフトレジスタ2Bの初期状態を変化させるよう
になされている。発生させる符号の種類は1つの発生器
のシフトレジスタの段数をnとすると、2^n+1 通りに
なり、符号長は2^n-1 となる。因に図8はn=6の場
合であり、このとき符号長は63として与えられ、65
通りの異なるPN系列を1つのPN符号発生回路から発
生させることができる。The output of the GOLD code generation circuit 1 becomes a different code sequence by changing the initial state of the shift register. In order to utilize this property, the GOLD code generation circuit 1 fixes the initial state of the shift register 2A in the first m-sequence generation circuit and changes the initial state of the shift register 2B in the second m-sequence generation circuit. ing. The types of codes to be generated are 2 ^ n + 1 when the number of stages of the shift register of one generator is n, and the code length is 2 ^ n-1. Incidentally, FIG. 8 shows the case where n = 6, and the code length is given as 63 at this time, and 65
Different PN sequences can be generated from one PN code generation circuit.
【0006】[0006]
【発明が解決しようとする課題】ところがこの構成のP
N符号発生回路の場合、次の問題があつた。送信側の通
信端末装置から送信されたスペクトル拡散(SS)信号
を受信側の通信端末装置において復調するには、逆拡散
時に受信されたスペクトル拡散(SS)信号に乗算され
ているPN符号と受信側の通信端末装置内で発生される
PN符号を同期させなければならない。すなわち受信側
の通信端末装置では復調動作を開始するためPN符号を
速やかに同期させなければならない。However, the P of this configuration is
The N code generation circuit has the following problems. To demodulate the spread spectrum (SS) signal transmitted from the communication terminal device on the transmission side in the communication terminal device on the reception side, the spread spectrum (SS) signal received during despreading is multiplied by the PN code and the received signal. The PN code generated in the local communication terminal must be synchronized. That is, in the communication terminal device on the receiving side, the PN code must be quickly synchronized in order to start the demodulation operation.
【0007】ところがPN符号の繰り返し周期が長いほ
ど、同期獲得にかかる時間が長くなるので、PNの周期
はある程度短くなければならない。例えばn=20の場
合、符号長Mは1048575にもなるので、チツプレ
ートが1〔MHz〕のとき、PN符号の繰り返し周期は
1.048575〔秒〕となる。通常、符号同期を獲得
するのに要する時間としては、最悪の場合、符号周期以
上の時間が必要になるが1秒は長すぎるので問題であ
る。However, the longer the repetition period of the PN code, the longer the time required for synchronization acquisition. Therefore, the PN period must be shortened to some extent. For example, when n = 20, the code length M is 1048575, so that when the chip plate is 1 [MHz], the repetition period of the PN code is 1.048575 [seconds]. Usually, as the time required to acquire code synchronization, in the worst case, a time longer than the code period is required, but 1 second is too long, which is a problem.
【0008】このように従来用いられているGOLD符
号の場合、符号の種類を多くしようとすると、符号周期
が長くなつて同期の獲得に時間がかかるという欠点があ
つた。またGOLD符号系列の系列長Mは2^n-1 とい
う不連続の値しかとれないので、符号長Mを前述の値以
外に設定したくても自由に設定できないという問題があ
つた。As described above, the GOLD code conventionally used has a drawback in that if the number of code types is increased, the code period becomes long and it takes time to acquire synchronization. Further, since the sequence length M of the GOLD code sequence can take only a discontinuous value of 2 ^ n-1, there is a problem that the code length M cannot be freely set even if it is desired to be set to a value other than the above value.
【0009】本発明は以上の点を考慮してなされたもの
で、発生可能な符号の種類が多くかつその符号周期の短
いPN符号発生回路及び通信端末装置を提案しようとす
るものである。またこれに加えて符号周期を任意に設定
できるPN符号発生回路及び通信端末装置を提案しよう
とするものである。The present invention has been made in consideration of the above points, and an object thereof is to propose a PN code generating circuit and a communication terminal device that can generate a large number of types of codes and have a short code period. In addition to this, the present invention intends to propose a PN code generation circuit and a communication terminal device in which the code period can be arbitrarily set.
【0010】[0010]
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、合成手段から出力される疑似雑音
符号の符号数を計数手段によつて計数し、符号数が所定
値になるたび、第1及び第2の疑似雑音発生器に初期設
定するようにする。In order to solve such a problem, according to the present invention, the number of codes of the pseudo noise code output from the synthesizing means is counted by the counting means, and every time the number of codes reaches a predetermined value, The first and second pseudo noise generators are initialized.
【0011】[0011]
【作用】発生し得る疑似雑音符号の最大符号数によらず
予め定めた任意の所定値ごとに第1及び第2の疑似雑音
発生器は初期設定される。これにより任意の符号長の疑
似雑音符号が繰り返し発生されることになる。また初期
値の設定状態を変えることによつて発生する符号系列を
変更できることにより符号周期に関係なく多くの符号を
発生することができる。The first and second pseudo noise generators are initialized for each arbitrary predetermined value regardless of the maximum number of pseudo noise codes that can be generated. As a result, a pseudo noise code having an arbitrary code length is repeatedly generated. Further, since the code sequence generated by changing the setting state of the initial value can be changed, many codes can be generated regardless of the code period.
【0012】[0012]
【実施例】以下図面について、本発明の一実施例を詳述
するDETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings.
【0013】(1)第1の実施例 (1−1)全体構成 この実施例で説明するPN符号発生回路は符号系列を発
生するPN発生器を定期的に初期設定することを特徴と
している。図1にPN符号発生回路のブロツク構成を示
す。PN符号発生回路11はGOLD符号発生回路(P
N発生器12A、12B及び排他的論理和回路13)を
基本構成とし、これに計数手段としてのM進カウンタ1
4及び初期状態ロード手段15A、15Bを付加した構
成となつている。各部はそれぞれ次のような構成でな
る。(1) First Embodiment (1-1) Overall Configuration The PN code generation circuit described in this embodiment is characterized by periodically initializing a PN generator that generates a code sequence. FIG. 1 shows the block configuration of the PN code generation circuit. The PN code generation circuit 11 is a GOLD code generation circuit (P
The N generators 12A and 12B and the exclusive OR circuit 13) are used as a basic configuration, and an M-ary counter 1 as counting means is added to this.
4 and initial state loading means 15A and 15B are added. Each part has the following configuration.
【0014】まずPN発生器12A及び12Bはクロツ
クCKの立ち上がりで動作するシフトレジスタによつて
構成されており、クロツクCKが立ち上がるたびにPN
符号を1つ出力するようになされている。これらPN発
生器12A及び12Bにはロード入力端子LDと、nビ
ツトの初期値を入力するための入力端子IAとが設けら
れており、ロード入力端子LDに入力される値に応じて
動作状態が切り替わるようになされている。First, the PN generators 12A and 12B are constituted by a shift register which operates at the rising edge of the clock CK. Each time the clock CK rises, a PN generator is provided.
It outputs one code. Each of the PN generators 12A and 12B is provided with a load input terminal LD and an input terminal IA for inputting an initial value of n bits, and the operating state is changed according to the value input to the load input terminal LD. It is designed to switch.
【0015】例えばロード入力端子LDに入力されるロ
ード信号の値が「L」のとき、PN発生器12A、12
Bは通常動作状態にあり、クロツクCKの立ち上がりご
とにPN符号を発生するようになされている。一方、ロ
ード入力端子LDに入力されるロード信号の値が「H」
のとき、PN発生器12A、12Bは初期値書き込み状
態になり、クロツクCKの立ち上がるごとにシフトレジ
スタに初期値IA、IBをロードするようになされてい
る。For example, when the value of the load signal input to the load input terminal LD is "L", the PN generators 12A, 12
B is in a normal operation state and generates a PN code at every rising edge of the clock CK. On the other hand, the value of the load signal input to the load input terminal LD is "H".
At this time, the PN generators 12A and 12B are in the initial value write state, and the initial values IA and IB are loaded into the shift register every time the clock CK rises.
【0016】これら2つのPN発生器12A及び12B
のPN符号出力は排他的論理和回路13に入力され、出
力端よりPN符号発生回路11の出力として出力され
る。M進カウンタ14はPN発生器12A及び12Bの
初期設定用である。M進カウンタ14はクロツクCKの
カウント値が所定値Mになるごとにロード信号の値を
「L」から「H」に立ち上げ、PN発生器12A及び1
2Bの動作状態を書き込み状態に設定するようになされ
ている。このM進カウンタ14による強制的なリセツト
動作によりPN符号の符号長Mを自由に設定することが
可能となる。These two PN generators 12A and 12B
The PN code output of is input to the exclusive OR circuit 13, and is output from the output end as the output of the PN code generation circuit 11. The M-ary counter 14 is for initial setting of the PN generators 12A and 12B. The M-ary counter 14 raises the value of the load signal from "L" to "H" every time the count value of the clock CK reaches a predetermined value M, and the PN generators 12A and 1
The operation state of 2B is set to the write state. The forced reset operation by the M-ary counter 14 enables the code length M of the PN code to be freely set.
【0017】初期状態ロード手段15A及び15Bは初
期設定時にPN発生器12A及び12Bがロードする初
期値を与える回路である。この実施例の場合、初期状態
ロード手段15Aは初期値IAとして固定値を与え、初
期状態ロード手段15Aは初期値IBとして任意に設定
された所定の値を与えるようになされている。このとき
PN発生回路11で発生されるPN符号の種類は初期状
態ロード手段15A及び15Bが与える初期値IBのビ
ツト数nに応じて定まり、2^n 通りとなる。以上の構
成によれば、PN符号の符号長Mと符号の種類を独立に
設定できるPN符号発生回路が実現される。The initial state loading means 15A and 15B are circuits for giving initial values to be loaded by the PN generators 12A and 12B at the time of initial setting. In the case of this embodiment, the initial state loading means 15A gives a fixed value as the initial value IA, and the initial state loading means 15A gives a predetermined arbitrarily set value as the initial value IB. At this time, the type of PN code generated by the PN generating circuit 11 is determined according to the number n of bits of the initial value IB given by the initial state loading means 15A and 15B, and there are 2 ^ n ways. According to the above configuration, a PN code generation circuit that can independently set the code length M and the code type of the PN code is realized.
【0018】(1−2)具体例 図2にPN符号発生回路11の具体例を示す。この例の
場合、n=20とし、またM=2304とする。シフト
レジスタを構成する遅延ブロツクUA1〜UA20及び
UB1〜UB20の段数は初期値1A及びIBのビツト
数nに対応する。従つてこの例の場合、遅延ブロツクU
A1〜UA20及びUB1〜UB20の段数はそれぞれ
20個である。(1-2) Specific Example FIG. 2 shows a specific example of the PN code generation circuit 11. In this example, n = 20 and M = 2304. The number of stages of the delay blocks UA1 to UA20 and UB1 to UB20 forming the shift register corresponds to the bit number n of the initial values 1A and IB. Therefore, in this example, the delay block U
The number of stages of each of A1 to UA20 and UB1 to UB20 is 20.
【0019】これら遅延ブロツクUA1〜UA20及び
UB1〜UB20にはクロツク入力端子の他、入力端子
D、出力端子Q、ロード端子LD及び初期設定用入力端
子Aが設けられている。これら遅延ブロツクUA1〜U
A20及びUB1〜UB20の動作は図中の表に示す通
りである。すなわちロード端子LD=「L」のとき、遅
延ブロツクは単なるシフトレジスタとして働き、入力端
子Dの値が出力端子Qに伝えられる。一方、ロード端子
LD=「H」のとき、入力端子Aの値が出力端子Qに伝
えられ、初期値がロードされる。These delay blocks UA1 to UA20 and UB1 to UB20 are provided with an input terminal D, an output terminal Q, a load terminal LD and an initial setting input terminal A in addition to the clock input terminal. These delay blocks UA1-U
The operation of A20 and UB1 to UB20 is as shown in the table in the figure. That is, when the load terminal LD = "L", the delay block acts as a simple shift register, and the value of the input terminal D is transmitted to the output terminal Q. On the other hand, when the load terminal LD = “H”, the value of the input terminal A is transmitted to the output terminal Q and the initial value is loaded.
【0020】因にPN発生器12Aを構成する遅延ブロ
ツクUA1〜UA20の初期設定用入力端子Aは接地さ
れており、ロード端子LD=「H」の場合には、全ての
初期設定用入力端子Aに「L」が入力される。一方、P
N発生器12Bを構成する遅延ブロツクUB1〜UB2
0の初期設定用入力端子Aには初期状態ロード手段15
Bが接続されており、ロード端子LD=「H」の場合に
は、この初期状態ロード手段15Bから初期値IBが入
力される。Incidentally, the input terminals A for initial setting of the delay blocks UA1 to UA20 constituting the PN generator 12A are grounded, and when the load terminal LD = "H", all the input terminals A for initial setting are set. "L" is input to. On the other hand, P
Delay blocks UB1 to UB2 constituting the N generator 12B
The initial setting load means 15 is connected to the initial setting input terminal A of 0.
When B is connected and the load terminal LD is "H", the initial value IB is input from the initial state loading means 15B.
【0021】さてM進カウンタ14はこの例の場合、2
304進カウンタとして動作する。ここでM進カウンタ
14のカウント値をZとする。カウント値Zが”0”か
ら”2302”のとき、M進カウンタ14は出力Yとし
て「L]を出力し、カウント値Zが”2303”のとき
出力Yとして「H」を出力する。因にM進カウンタ14
のカウント値Zは”2303”が最大であり、次のクロ
ツクの立ち上がりでカウント値Zがリセツトされ、カウ
ント値Zは”0”となる。In the case of this example, the M-ary counter 14 is 2
It operates as a 304-ary counter. Here, the count value of the M-ary counter 14 is Z. When the count value Z is "0" to "2302", the M-ary counter 14 outputs "L" as the output Y, and when the count value Z is "2303", it outputs "H" as the output Y. Incidentally, the M-adic counter 14
The maximum count value Z is "2303", and the count value Z is reset at the next rising of the clock so that the count value Z becomes "0".
【0022】以上の構成にように、初期値IBとして2
0ビツトのビツト列が設定されていることによりPN発
生回路11において発生されるPN符号の数Nは2^20
=1048576通りとなる。これら1048576通
りのPN符号の系列は全て異なる。一般にPN符号の周
期Mがシフトレジスタの段数nより大きければ、2^n
通り全てのPN符号が異なる。As described above, the initial value IB is 2
The number N of PN codes generated in the PN generating circuit 11 is 2 ^ 20 because the bit string of 0 bits is set.
= 1048576. These 1048576 PN code sequences are all different. Generally, if the period M of the PN code is larger than the number of stages n of the shift register, 2 ^ n
As you can see, all PN codes are different.
【0023】因にPN符号の数については、20ビツト
のビツト列でPN符号を発生すると、PN符号の数Nは
2^n +1=1048577通りであり、実施例の回路
と従来回路との間に発生されるPN符号の種類に違いは
ない。一方、符号長Mについては、従来回路の場合には
20ビツトのビツト列でPN符号を発生すると2^n −
1=1048575と非常に長くかつ固定値であつたた
め、実施例の回路の優位性が分かる。As for the number of PN codes, if a PN code is generated in a bit string of 20 bits, the number N of PN codes is 2 ^ n + 1 = 1048577, which is between the circuit of the embodiment and the conventional circuit. There is no difference in the type of PN code generated in. On the other hand, for the code length M, in the case of the conventional circuit, if a PN code is generated in a 20-bit bit string, 2 ^ n-
Since 1 = 1048575, which is a very long value and a fixed value, the superiority of the circuit of the embodiment can be seen.
【0024】このように本実施例のPN符号発生回路1
1を用いれば、発生可能な異なるPN符号の数は多くあ
りながら、符号長については任意の値(例えば比較的短
い値)にも自由に設定できる。これによりPN符号との
初期同期が容易であり、かつ相互相関特性の良好なPN
系列を多数発生できるPN符号発生回路を実現すること
ができる。また希望の系列長MをもつPN符号系列を発
生できるのでスペクトル通信システムに適用する場合に
も諸パラメータ(拡散利得及びフレーム長等)の設計を
容易にすることができるPN符号発生回路を実現するこ
とができる。さらに非同期スペクトル拡散通信方式の場
合にチヤンネル数又はユーザ数を多くとれるPN符号発
生回路を実現することができる。Thus, the PN code generating circuit 1 of this embodiment
If 1 is used, the number of different PN codes that can be generated is large, but the code length can be freely set to any value (for example, a relatively short value). As a result, initial synchronization with the PN code is easy, and the PN has good cross-correlation characteristics.
It is possible to realize a PN code generation circuit that can generate a large number of sequences. Further, since a PN code sequence having a desired sequence length M can be generated, a PN code generation circuit that can easily design various parameters (spreading gain, frame length, etc.) even when applied to a spectrum communication system is realized. be able to. Further, in the case of the asynchronous spread spectrum communication system, it is possible to realize a PN code generation circuit which can take a large number of channels or users.
【0025】(2)第2の実施例 図1との対応部分に同一符号を付して示す図3に、PN
符号発生回路の2つ目の実施例を示す。このPN符号発
生回路21はM進カウンタ14によつて1周期の符号長
Mをカウントする代わりに、比較回路22を用いて第1
のPN発生器12Aの状態をモニタして符号長Mのタイ
ミングを設定することを特徴としている。(2) Second Embodiment In FIG. 3 in which parts corresponding to those in FIG.
A second embodiment of the code generation circuit will be shown. The PN code generation circuit 21 uses a comparison circuit 22 instead of the M-ary counter 14 to count the code length M of one cycle.
Is characterized by setting the timing of the code length M by monitoring the state of the PN generator 12A.
【0026】具体的には比較回路22はPN発生器12
A内にあるシフトレジスタの状態をモニタし、シフトレ
ジスタの状態が初期状態からM個目の状態(パターン)
と一致するか否かを検出することにより、初期値をロー
ドするタイミングを設定している。Specifically, the comparison circuit 22 is the PN generator 12
The state of the shift register in A is monitored, and the state of the shift register is the Mth state (pattern) from the initial state.
The timing for loading the initial value is set by detecting whether or not
【0027】すなわちPN発生器12A内にあるnビツ
トのシフトレジスタの状態をQAとし、初期状態IAか
らM個目の状態QAをZとする場合、比較回路22は状
態QAと状態Zとを比較し、2つの状態が一致したと
き、比較出力Yとして「H」を出力し、それ以外は
「L」を出力する。PN発生器12A及びBはそれぞれ
ロード端子LDに入力される値が「H」のときにクロツ
クが立ち上がると初期状態IA及びIBを各初期状態ロ
ード手段15A及び15Bが読み込み、シフトレジスタ
をリセツトする。That is, when the state of the n-bit shift register in the PN generator 12A is QA and the Mth state QA from the initial state IA is Z, the comparison circuit 22 compares the state QA with the state Z. Then, when the two states match, “H” is output as the comparison output Y, and “L” is output otherwise. The PN generators 12A and 12B read the initial states IA and IB by the initial state load means 15A and 15B when the clock is raised when the value input to the load terminal LD is "H", and reset the shift register.
【0028】以上の構成によれば、PN符号発生回路1
1と同様の効果を得ることができるPN符号発生回路を
実現できる。さらにこのPN符号発生回路22の場合、
比較回路22がn入力の論理積回路によつて構成できる
ことにより、M進カウンタ14を用いる場合に比して回
路規模を小さくすることができる。According to the above configuration, the PN code generation circuit 1
It is possible to realize a PN code generation circuit that can obtain the same effect as that of 1. Further, in the case of this PN code generation circuit 22,
Since the comparison circuit 22 can be configured by an n-input AND circuit, the circuit scale can be reduced as compared with the case where the M-ary counter 14 is used.
【0029】(3)第3の実施例 図2との対応部分に同一符号を付して示す図4にPN符
号発生回路の第3実施例を示す。このPN符号発生回路
31は第1の実施例の構成に加えて、第2のPN発生器
12Bで発生されるPN符号の位相をシフトするための
マスク手段32を新たに設けたことを除いて同様の構成
を有している。(3) Third Embodiment FIG. 4 in which parts corresponding to those in FIG. 2 are assigned the same reference numerals shows a third embodiment of the PN code generating circuit. This PN code generation circuit 31 is different from the configuration of the first embodiment except that a mask means 32 for shifting the phase of the PN code generated by the second PN generator 12B is newly provided. It has a similar configuration.
【0030】さてここでは新たな構成であるマスク手段
32の構成を中心に説明する。マスク手段32は第2の
PN発生器12Bのシフトレジスタがn段であるとき、
n個の2入力AND回路UD1〜UDnとn入力排他的
論理和回路UDn+1とによつて構成されている。この
場合、n=6なので、UD1〜UD6で表される6個の
2入力AND回路とUD7の6入力排他的論理和回路と
からなる。Now, the structure of the mask means 32, which is a new structure, will be mainly described. When the shift register of the second PN generator 12B has n stages, the mask means 32
It is constituted by n 2-input AND circuits UD1 to UDn and an n-input exclusive OR circuit UDn + 1. In this case, since n = 6, it is composed of six 2-input AND circuits represented by UD1 to UD6 and a 6-input exclusive OR circuit of UD7.
【0031】ここで2入力AND回路UD1〜UD6の
一方の入力にはシフトレジスタを構成する各遅延ブロツ
クUB1〜UB6の各出力が入力されており、また他方
の入力には6ビツトのマスク入力(MASK)が与えら
れるようになされている。この例ではマスク入力(MA
SK)として6ビツトを与える。このとき6入力排他的
論理和回路UD7の出力は第2のPN発生器12BのP
N系列を位相シフトしたものとなる。The outputs of the delay blocks UB1 to UB6 forming the shift register are input to one input of the 2-input AND circuits UD1 to UD6, and the 6-bit mask input ( MASK) is given. In this example, mask input (MA
Give 6 bits as SK). At this time, the output of the 6-input exclusive OR circuit UD7 is P of the second PN generator 12B.
It is the N-sequence shifted in phase.
【0032】因に位相シフト量は与えるマスク入力(M
ASK)の値とシフトレジスタの状態(パターン)によ
つて異なり、6ビツトのマスク入力(MASK)の場
合、2^6 −1=63通り全てのシフトパターンを与え
ることができる。ところでマスク入力(MASK)とし
てオール”0”を与えた場合、マスク手段32の出力は
一定値(すなわち全て1か又は全て0)となる。The phase shift amount is given by the mask input (M
Depending on the value of (ASK) and the state (pattern) of the shift register, in the case of 6-bit mask input (MASK), 2 ^ 6 -1 = 63 all shift patterns can be given. By the way, when all "0" is given as the mask input (MASK), the output of the mask means 32 becomes a constant value (that is, all 1s or all 0s).
【0033】またこの実施例の場合、PN発生器12A
とPN発生器12Bはそれぞれ第1及び第2の実施例の
場合と同様であるが、シフトレジスタに与えられる初期
値IA及びIBは両方とも固定値である。これはPN符
号発生回路31で発生されるPN系列を変更したい場
合、マスク入力(MASK)のビツトパターンを変更す
ることにより発生されるPN系列を変更できることによ
る。このようにしてもPN符号発生回路11のPN符号
と同様、2^n 通りの異なるPN系列を出力でき、しか
も符号長Mを独立かつ任意の値に設定できるPN符号発
生回路を実現することができる。Further, in the case of this embodiment, the PN generator 12A
The PN generator 12B and the PN generator 12B are the same as those in the first and second embodiments, respectively, but the initial values IA and IB given to the shift register are both fixed values. This is because if the PN sequence generated by the PN code generation circuit 31 is desired to be changed, the PN sequence generated can be changed by changing the bit pattern of the mask input (MASK). Even in this case, as with the PN code of the PN code generating circuit 11, it is possible to realize a PN code generating circuit which can output 2 ^ n different PN sequences and can set the code length M to an independent and arbitrary value. it can.
【0034】(4)第4の実施例 図4との対応部分に同一符号を付して示す図5に第4の
実施例を示す。このPN符号発生回路41はM進カウン
タ14の代えて第2の実施例の場合と同様、比較回路4
2を用いてシフトレジスタの状態をリセツトするように
したことを除いて第3の実施例と同様の構成を有してい
る。因に比較回路42の具体例を図6に示す。ただし図
6は6入力のAND回路で構成した例である。第1のP
N発生器12Aのシフトレジスタから状態を入力する場
合の例であり、符号長Mを10とするときのものであ
る。(4) Fourth Embodiment A fourth embodiment is shown in FIG. 5, in which parts corresponding to those in FIG. 4 are designated by the same reference numerals. The PN code generating circuit 41 is replaced with the M-ary counter 14 as in the case of the second embodiment, and the comparing circuit 4 is used.
It has the same configuration as that of the third embodiment except that the state of the shift register is reset by using 2. A concrete example of the comparison circuit 42 is shown in FIG. However, FIG. 6 shows an example in which the AND circuit has 6 inputs. 1st P
This is an example of the case where the state is input from the shift register of the N generator 12A, and is when the code length M is 10.
【0035】ここで初期値IAを{0,0,0,0,
0,1}とすると、10クロツク目のシフトレジスタの
状態は{0,1,0,1,1,1}となる。この状態の
場合に出力Yが「H」となるようにこの比較回路42は
構成されている。このような構成により第3の実施例に
比して回路規模の小さいPN符号発生回路が実現でき
る。Here, the initial value IA is {0,0,0,0,
0,1}, the state of the shift register at the 10th clock becomes {0,1,0,1,1,1}. The comparison circuit 42 is configured so that the output Y becomes "H" in this state. With such a configuration, it is possible to realize a PN code generation circuit having a circuit scale smaller than that of the third embodiment.
【0036】(5)他の実施例 なお上述の実施例においては、内部状態監視手段として
の比較回路22(42)によつて第1のPN発生器12
Aの状態を検出する場合について述べたが、本発明はこ
れに限らず、第2のPN発生器12B(12C)の状態
を検出するようにしても良い。(5) Other Embodiments In the above embodiment, the first PN generator 12 is provided by the comparison circuit 22 (42) as the internal state monitoring means.
Although the case of detecting the state A has been described, the present invention is not limited to this, and the state of the second PN generator 12B (12C) may be detected.
【0037】また上述の実施例においては、マスク手段
32によつて第2のPN発生器12Bにおいて発生され
るPN符号の位相をシフトする場合について述べたが、
本発明はこれに限らず、第1のPN発生器12Aにおい
て発生されるPN符号の位相をシフトする場合にも適用
し得る。In the above embodiment, the case where the mask means 32 shifts the phase of the PN code generated in the second PN generator 12B has been described.
The present invention is not limited to this, and can be applied to the case of shifting the phase of the PN code generated in the first PN generator 12A.
【0038】さらに上述の実施例においては、第1及び
第2のPN発生器12A及び12Bとしてm系列符号を
発生させるものについて述べたが、本発明はこれに限ら
ず、他の形式のPN符号を発生させても良い。Further, in the above-mentioned embodiment, the one in which the m-sequence code is generated as the first and second PN generators 12A and 12B has been described, but the present invention is not limited to this, and other types of PN code are also used. May be generated.
【0039】さらに上述の実施例においては、第1及び
第2のPN発生器12A及び12Bを構成するシフトレ
ジスタの段数として同じものを用いる場合について述べ
たが、本発明はこれに限らず、各シフトレジスタの段数
は異なつていても良い。すなわち2^n 通りの符号が全
て異なり、必要な相互相関特性が得られれば、任意の2
つの符号系列を用いることができる。Furthermore, in the above-mentioned embodiment, the case where the same number of stages of shift registers constituting the first and second PN generators 12A and 12B is used, but the present invention is not limited to this. The number of stages of the shift register may be different. That is, if all of the 2 ^ n different codes are obtained and the necessary cross-correlation characteristics are obtained, then any 2
One code sequence can be used.
【0040】さらに上述の実施例においては、PN符号
発生回路の単独構成について述べたが、このPN符号発
生回路はスペクトル拡散によつて情報を伝送する方式の
通信端末装置に広く適用することができる。例えば図7
に示すようなスペクトル拡散通信システム51の通信端
末装置52及び53に用いることができる。Further, in the above-mentioned embodiments, the PN code generating circuit has been described as a single structure, but the PN code generating circuit can be widely applied to the communication terminal apparatus of the system for transmitting information by spread spectrum. . For example, in FIG.
It can be used for the communication terminal devices 52 and 53 of the spread spectrum communication system 51 as shown in FIG.
【0041】ここで通信端末装置52は、拡散器52
A、PN発生回路52B、ミキサ52C、局部発振器5
2D、増幅器52E及びアンテナ52Fでなり、PN発
生回路52Aによつて発生されたPN符号とデータを拡
散器52Aにおいて乗算することによりスペクトル拡散
している。Here, the communication terminal device 52 includes a spreader 52.
A, PN generation circuit 52B, mixer 52C, local oscillator 5
2D, an amplifier 52E, and an antenna 52F, and spreads the spectrum by multiplying the PN code generated by the PN generation circuit 52A and the data in the spreader 52A.
【0042】また通信端末装置53は、アンテナ53
A、増幅器53B、ミキサ53C、局部発振器53D、
同期回路53E、PN発生回路53F及び逆拡散器53
Gでなり、PN発生回路53Fにおいて発生され、かつ
受信波のPN符号に同期したPN符号を中間周波帯域の
受信波に乗算することにより逆スペクトル拡散してい
る。The communication terminal device 53 has an antenna 53.
A, amplifier 53B, mixer 53C, local oscillator 53D,
Synchronization circuit 53E, PN generation circuit 53F and despreader 53
The inverse spectrum is spread by multiplying the received wave in the intermediate frequency band by the PN code generated by the PN generation circuit 53F and synchronized with the PN code of the received wave.
【0043】このように各PN発生回路52B及び53
Fに上述の実施例で説明したPN発生回路を用いること
により、諸パラメータ(拡散利得やフレーム長等)の設
計が容易かつチヤンネル数又はユーザ数を多くとること
ができる通信端末装置を実現できる。In this way, each PN generation circuit 52B and 53
By using the PN generating circuit described in the above embodiment for F, it is possible to realize a communication terminal device in which various parameters (spreading gain, frame length, etc.) can be easily designed and the number of channels or users can be increased.
【0044】[0044]
【発明の効果】上述のように本発明によれば、発生し得
る疑似雑音符号の最大符号数によらず予め定めた任意の
所定値ごとに第1及び第2の疑似雑音発生器は初期設定
する構成としたことにより、任意の符号長の疑似雑音符
号を繰り返し発生することができるPN符号発生回路を
実現することができる。またこのようなPN符号発生回
路を用いたことによりパラメータ設計の容易な通信端末
装置を実現できる。As described above, according to the present invention, the first and second pseudo noise generators are initialized for each predetermined arbitrary value regardless of the maximum number of pseudo noise codes that can be generated. With this configuration, it is possible to realize a PN code generation circuit that can repeatedly generate a pseudo noise code having an arbitrary code length. Further, by using such a PN code generating circuit, it is possible to realize a communication terminal device with easy parameter design.
【図1】本発明によるPN符号発生回路の一実施例を示
すブロツク図である。FIG. 1 is a block diagram showing an embodiment of a PN code generating circuit according to the present invention.
【図2】PN発生回路の具体的な回路例を示すブロツク
図である。FIG. 2 is a block diagram showing a specific circuit example of a PN generation circuit.
【図3】本発明によるPN符号発生回路の一実施例を示
すブロツク図である。FIG. 3 is a block diagram showing an embodiment of a PN code generating circuit according to the present invention.
【図4】本発明によるPN符号発生回路の一実施例を示
すブロツク図である。FIG. 4 is a block diagram showing an embodiment of a PN code generating circuit according to the present invention.
【図5】本発明によるPN符号発生回路の一実施例を示
すブロツク図である。FIG. 5 is a block diagram showing an embodiment of a PN code generating circuit according to the present invention.
【図6】比較回路の構成例を示す略線図である。FIG. 6 is a schematic diagram illustrating a configuration example of a comparison circuit.
【図7】本発明によるPN符号発生回路を用いた通信端
末装置の一実施例を示すブロツク図である。FIG. 7 is a block diagram showing an embodiment of a communication terminal device using the PN code generating circuit according to the present invention.
【図8】従来用いられているPN符号発生回路の構成を
示すブロツク図である。FIG. 8 is a block diagram showing a configuration of a conventionally used PN code generation circuit.
1……GOLD符号発生回路、2A、2B……シフトレ
ジスタ、3A、3B、4、13……排他的論理和回路、
11、21、31、41、52B、53F……PN符号
発生回路、12A、12B……PN発生器、14……M
進カウンタ、15A、15B……初期状態ロード手段、
22、42……比較回路、32……マスク手段。1 ... GOLD code generation circuit, 2A, 2B ... shift register, 3A, 3B, 4, 13 ... exclusive OR circuit,
11, 21, 31, 41, 52B, 53F ... PN code generation circuit, 12A, 12B ... PN generator, 14 ... M
Advance counter, 15A, 15B ... Initial state loading means,
22, 42 ... Comparison circuit, 32 ... Masking means.
Claims (6)
し、疑似雑音符号として出力する合成手段と、 上記疑似雑音符号の符号数を計数し、当該符号数が所定
値になつたとき、上記第1及び第2の擬似雑音発生器を
初期状態に設定する計数手段と、 上記初期状態の設定時、上記第1及び第2の疑似雑音発
生器に初期値をロードする初期状態ロード手段とを具え
ることを特徴とするPN符号発生回路。1. A first pseudo noise generator, a second pseudo noise generator, and a synthesizing means for synthesizing output codes of the first and second pseudo noise generators and outputting as a pseudo noise code. Counting means for counting the number of codes of the pseudo noise code and setting the first and second pseudo noise generators to an initial state when the code number reaches a predetermined value, and for setting the initial state A PN code generating circuit, comprising: initial state loading means for loading initial values into the first and second pseudo noise generators.
し、疑似雑音符号として出力する合成手段と、 上記第1又は第2の疑似雑音発生器の内部状態を監視
し、上記内部状態が所定の状態になつたとき、上記第1
及び第2の擬似雑音発生器を初期状態に設定する内部状
態監視手段と、 上記初期状態の設定時、上記第1及び第2の疑似雑音発
生器に初期値をロードする初期状態ロード手段とを具え
ることを特徴とするPN符号発生回路。2. A first pseudo noise generator, a second pseudo noise generator, and a synthesizing means for synthesizing output codes of the first and second pseudo noise generators and outputting as a pseudo noise code. Monitoring the internal state of the first or second pseudo noise generator, and when the internal state reaches a predetermined state, the first state
And an internal state monitoring means for setting the second pseudo noise generator to an initial state, and an initial state loading means for loading an initial value to the first and second pseudo noise generators when the initial state is set. A PN code generating circuit characterized by comprising.
相をシフトして出力するマスク手段と、 上記第1の疑似雑音発生器の出力符号と、上記マスク手
段の出力符号とを合成し、疑似雑音符号として出力する
合成手段と、 上記疑似雑音符号の符号数を計数し、当該符号数が所定
値になつたとき、上記第1及び第2の擬似雑音発生器を
初期状態に設定する計数手段と、 上記初期状態の設定時、上記第1及び第2の疑似雑音発
生器に初期値をロードする初期状態ロード手段とを具え
ることを特徴とするPN符号発生回路。3. A first pseudo noise generator, a second pseudo noise generator, a mask means for shifting the phase of an output code output from the second pseudo noise generator and outputting the same. The output code of the first pseudo noise generator and the output code of the mask means are combined and output as a pseudo noise code, and the code number of the pseudo noise code is counted, and the code number is a predetermined value. When, the counting means for setting the first and second pseudo noise generators to the initial state, and the initial value is loaded to the first and second pseudo noise generators when the initial state is set. A PN code generating circuit comprising: initial state loading means.
相をシフトして出力するマスク手段と、 上記第1の疑似雑音発生器の出力符号と、上記マスク手
段の出力符号とを合成し、疑似雑音符号として出力する
合成手段と、 上記第1又は第2の疑似雑音発生器の内部状態を監視
し、上記内部状態が所定の状態になつたとき、上記第1
及び第2の擬似雑音発生器を初期状態に設定する内部状
態監視手段と、 上記初期状態の設定時、上記第1及び第2の疑似雑音発
生器に初期値をロードする初期状態ロード手段とを具え
ることを特徴とするPN符号発生回路。4. A first pseudo noise generator, a second pseudo noise generator, mask means for shifting and outputting the phase of an output code output from the second pseudo noise generator, and The output code of the first pseudo noise generator and the output code of the mask means are combined and output as a pseudo noise code, and the internal state of the first or second pseudo noise generator is monitored. When the internal state reaches a predetermined state, the first
And an internal state monitoring means for setting the second pseudo noise generator to an initial state, and an initial state loading means for loading an initial value to the first and second pseudo noise generators when the initial state is set. A PN code generating circuit characterized by comprising.
発生器と、上記第1及び第2の疑似雑音発生器の出力符
号を合成し、疑似雑音符号として出力する合成手段と、
上記疑似雑音符号の符号数を計数し、当該符号数が所定
値になつたとき、上記第1及び第2の擬似雑音発生器を
初期状態に設定する計数手段と、上記初期状態の設定
時、上記第1及び第2の疑似雑音発生器に初期値をロー
ドする初期状態ロード手段とを有するPN符号発生回路
と、 送信データに上記疑似雑音符号を乗算して上記送信デー
タをスペクトル拡散する送信部と、 受信データに上記疑似雑音符号を乗算して上記受信デー
タを逆スペクトル拡散する受信部とを具えることを特徴
とする通信端末装置。5. A first pseudo noise generator, a second pseudo noise generator, and a synthesizing means for synthesizing output codes of the first and second pseudo noise generators and outputting as a pseudo noise code. ,
Counting the number of codes of the pseudo-noise code, and when the number of codes reaches a predetermined value, counting means for setting the first and second pseudo-noise generators to an initial state, and setting the initial state, A PN code generating circuit having an initial state loading means for loading an initial value to the first and second pseudo noise generators, and a transmission section for spectrum spreading the transmission data by multiplying the transmission data by the pseudo noise code. And a receiving unit that multiplies the received data by the pseudo noise code and inverse-spectrum spreads the received data.
発生器と、上記第1及び第2の疑似雑音発生器の出力符
号を合成し、疑似雑音符号として出力する合成手段と、
上記第1又は第2の疑似雑音発生器の内部状態を監視
し、上記内部状態が所定の状態になつたとき、上記第1
及び第2の擬似雑音発生器を初期状態に設定する内部状
態監視手段と、上記初期状態の設定時、上記第1及び第
2の疑似雑音発生器に初期値をロードする初期状態ロー
ド手段とを有するPN符号発生回路と、 送信データに上記疑似雑音符号を乗算して上記送信デー
タをスペクトル拡散する送信部と、 受信データに上記疑似雑音符号を乗算して上記受信デー
タを逆スペクトル拡散する受信部とを具えることを特徴
とする通信端末装置。6. A first pseudo noise generator, a second pseudo noise generator, and a synthesizing means for synthesizing output codes of the first and second pseudo noise generators and outputting as a pseudo noise code. ,
The internal state of the first or second pseudo noise generator is monitored, and when the internal state reaches a predetermined state, the first state
And an internal state monitoring means for setting the second pseudo noise generator to an initial state, and an initial state loading means for loading an initial value to the first and second pseudo noise generators when the initial state is set. A PN code generating circuit having the same, a transmission section for multiplying transmission data by the pseudo noise code to spread spectrum the transmission data, and a reception section for multiplying reception data by the pseudo noise code and inverse spectrum spreading on the reception data. And a communication terminal device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7158618A JPH08330913A (en) | 1995-05-31 | 1995-05-31 | Pn code generation circuit and communication terminal equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7158618A JPH08330913A (en) | 1995-05-31 | 1995-05-31 | Pn code generation circuit and communication terminal equipment |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08330913A true JPH08330913A (en) | 1996-12-13 |
Family
ID=15675653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7158618A Pending JPH08330913A (en) | 1995-05-31 | 1995-05-31 | Pn code generation circuit and communication terminal equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08330913A (en) |
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- 1995-05-31 JP JP7158618A patent/JPH08330913A/en active Pending
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