JPH08330676A - Optical semiconductor device and its production - Google Patents
Optical semiconductor device and its productionInfo
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- JPH08330676A JPH08330676A JP3238596A JP3238596A JPH08330676A JP H08330676 A JPH08330676 A JP H08330676A JP 3238596 A JP3238596 A JP 3238596A JP 3238596 A JP3238596 A JP 3238596A JP H08330676 A JPH08330676 A JP H08330676A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、活性層を選択成長
により作製した埋め込みヘテロ構造光半導体装置とその
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a buried heterostructure optical semiconductor device having an active layer formed by selective growth and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】半導体レーザの低閾値化，高出力化を図
るためには、活性領域層以外を流れるリーク電流（無効
電流）の低減及び導波路の伝搬損失の低減が必須であ
る。埋め込みヘテロ（ＢＨ；Ｂｕｒｉｅｄ Ｈｅｔｅｒ
ｏｓｔｒｕｃｔｕｒｅ）構造レーザは、従来電流ブロッ
ク層として、ｐ−ｎ接合や高抵抗半導体層（Ｆｅ及びＴ
ｉドープ等）が用いられており、ｐ基板を用いたＢＨレ
ーザの例としては、電子情報通信学会、１９９４年春季
大会講演論文集、Ｃ−２１３（４−２１０頁）で魚見ら
が報告した例［第１の従来例］、および河野らが同様な
構造を特開平６−１２５１３１号公報［第２の従来例］
において提案している。また第１、第２の従来例と、ほ
ぼ同様な構造であるが、電流ブロック効果を増大させた
構造が、寺門により特願平５−１２７２２１［第３の従
来例］において提案されている。2. Description of the Related Art In order to reduce the threshold value and increase the output of a semiconductor laser, it is essential to reduce the leak current (reactive current) flowing in regions other than the active region layer and the propagation loss of the waveguide. Buried Heter (BH)
The structure laser has a pn junction or a high resistance semiconductor layer (Fe and T) as a conventional current blocking layer.
As an example of a BH laser using a p-type substrate, i.e., etc., was reported by Uomi et al. at the Institute of Electronics, Information and Communication Engineers, 1994 Spring Conference Proceedings, C-213 (page 4-210). An example [first conventional example] and a similar structure by Kono et al. Are disclosed in JP-A-6-125131 [second conventional example].
Is proposed in. Further, a structure having substantially the same structure as the first and second conventional examples, but with an increased current blocking effect, is proposed by Teramon in Japanese Patent Application No. 5-127221 [third conventional example].
【０００３】図３１を用いて、第１、第２の従来例につ
いて説明する。図３１（ａ）〜（ｄ）は作製工程順断面
図である。まず図３１（ａ）の様に、ｐ−ＩｎＰ基板１
上にｐ−ＩｎＰクラッド層２、活性層３、ｎ−ＩｎＰク
ラッド層４を有機金属気相成長法（ＭＯＶＰＥ；Ｍｅｔ
ａｌ−Ｏｒｇａｎｉｃ Ｖａｐｅｒ Ｐｈａｓｅ Ｅｐ
ｉｔａｘｙ）によりエピタキシャル成長する。その後図
３１（ｂ）に示す様に、ＳｉＯ2 マスク１４を形成した
後、エッチングによりメサストライプ構造とする。次
に、図３１（ｃ）の様にメサストライプの側面をｐ−Ｉ
ｎＰ層５、ｎ−ＩｎＰ層６、ｐ−ＩｎＰ層７、ｎ−Ｉｎ
Ｐ層８で埋め込み成長し、電流ブロック構造とする。そ
して最後に、ＳｉＯ2 マスクを除去し、ｎ−ＩｎＰ層
９、ｎ−ＩｎＧａＡｓＰ層１０で平坦に埋め込んだ後、
図３１（ｄ）の様に電極形成プロセスを行いレーザ構造
としている。First and second conventional examples will be described with reference to FIG. 31A to 31D are cross-sectional views in order of the manufacturing steps. First, as shown in FIG. 31A, p-InP substrate 1
A p-InP clad layer 2, an active layer 3, and an n-InP clad layer 4 are formed on top of this by metalorganic vapor phase epitaxy (MOVPE; Met).
al-Organic Vapor Phase Ep
Epitaxial growth is performed by ittaxy). Thereafter, as shown in FIG. 31B, a SiO 2 mask 14 is formed and then etched to form a mesa stripe structure. Next, as shown in FIG. 31C, the side surface of the mesa stripe is p-I.
nP layer 5, n-InP layer 6, p-InP layer 7, n-In
Buried and grown in the P layer 8 to form a current block structure. And finally, after removing the SiO 2 mask and burying it flat with the n-InP layer 9 and the n-InGaAsP layer 10,
An electrode forming process is performed as shown in FIG. 31D to form a laser structure.
【０００４】ここで、ｐ−ＩｎＰ層５及びｎ−ＩｎＰ電
流ブロック層６の膜厚制御が重要となっている。つま
り、ｎ−ＩｎＰ電流ブロック層６がｎ−ＩｎＰクラッド
層４とつながらないようにするために、ｐ−ＩｎＰ層５
の成長時に、（１００）面に対して、７６±５°となる
（１３３）面が出るように成長膜厚を制御しなければな
らない。さらにこのｐ−ＩｎＰ層５上に成長するｎ−Ｉ
ｎＰ電流ブロック層６はメサ最上部に達する前（ＳｉＯ
2 膜１４に接する前）に成長を終了する必要がある。Here, it is important to control the film thickness of the p-InP layer 5 and the n-InP current blocking layer 6. That is, in order to prevent the n-InP current blocking layer 6 from connecting with the n-InP cladding layer 4, the p-InP layer 5 is formed.
During growth, the grown film thickness must be controlled so that the (133) plane at 76 ± 5 ° with respect to the (100) plane appears. Further, n-I grown on the p-InP layer 5
Before the nP current blocking layer 6 reaches the top of the mesa (SiO
2 It is necessary to finish the growth before contacting the film 14.
【０００５】これらの膜厚制御は、図３１（ｂ）に示し
たメサエッチング工程における、メサ幅あるいは、メサ
深さに大きく依存するが、ＳｉＯ2 マスク１４とｎ−Ｉ
ｎＰクラッド層４との界面をサイドエッチングさせるこ
とにより、メサ幅およびメサ深さを制御しているため、
ＳｉＯ2 マスク１４とｎ−ＩｎＰクラッド層４との密着
性やＳｉＯ2 マスク１４の膜質、あるいは、エッチャン
トの濃度や温度によって、エッチング形状が大きく変化
してしまうため、最適な構造を制御性、再現性良くかつ
歩留まり高く作製することが困難であるという問題点が
あった。Although the film thickness control depends largely on the mesa width or the mesa depth in the mesa etching step shown in FIG. 31B, the SiO 2 mask 14 and n-I are used.
Since the interface with the nP clad layer 4 is side-etched to control the mesa width and the mesa depth,
Since the etching shape changes greatly depending on the adhesion between the SiO 2 mask 14 and the n-InP cladding layer 4, the film quality of the SiO 2 mask 14, or the concentration and temperature of the etchant, the optimum structure can be controlled and reproduced. There is a problem that it is difficult to fabricate with good performance and high yield.
【０００６】次に、図３２を用いて第３の従来例につい
て説明する。第３の従来例は基本的には第１、第２の従
来例に類似な構造及び製造方法であるが、図３２（ｃ）
にある様に、電流ブロック構造が異なる。異なる点は、
ＩｎＧａＡｓＰ層７ｂの存在である。電流ブロック構造
を構成するｐｎｐｎサイリスタ構造のゲートに注入され
る正孔のライフタイムをこのＩｎＧａＡｓＰ層７ｂで発
光再結合させることで下げることが可能となり、サイリ
スタのターンオン動作を抑制できる。従って、高温にお
いても漏れ電流が抑制されるため、発振しきい値電流の
温度特性に優れる。しかしながら、この第３の従来例は
第１、第２の従来例と同様、活性層のメサストライプ構
造をエッチング工程によって形成するため、これらの従
来例と同じく最適な構造を制御性、再現性良くかつ歩留
まり高く作製することが困難であるという問題点があ
る。Next, a third conventional example will be described with reference to FIG. The third conventional example basically has a structure and manufacturing method similar to those of the first and second conventional examples, but FIG.
, The current block structure is different. The difference is
This is the existence of the InGaAsP layer 7b. The lifetime of holes injected into the gate of the pnpn thyristor structure forming the current block structure can be reduced by the light emitting recombination in the InGaAsP layer 7b, and the turn-on operation of the thyristor can be suppressed. Therefore, the leakage current is suppressed even at high temperatures, and the temperature characteristics of the oscillation threshold current are excellent. However, in the third conventional example, as in the first and second conventional examples, the mesa stripe structure of the active layer is formed by the etching process, and therefore, the optimum structure can be obtained with the same controllability and reproducibility as those of the conventional examples. In addition, there is a problem that it is difficult to manufacture with high yield.
【０００７】次に、半導体層のエッチングを用いること
なく、光導波路を作製できるため、制御性、再現性に優
れるＭＯＶＰＥ選択成長法により作製した半導体レーザ
の従来例を示す。図３３は、電子情報通信学会、１９９
３年秋季大会講演論文集、Ｃ−９８（４−１７８頁）で
加藤らが報告した半導体光集積装置［第４の従来例］の
工程順断面図である。まず、図３３（ａ）の様にｎ−Ｉ
ｎＰ基板２１上［０１１］方向に一対のＳｉＯ2 ストラ
イプマスク２０を間隔１．５〜２．０μｍに形成する。
次に、図３３（ｂ）の様に、ＳｉＯ2 マスク２０に挟ま
れた領域へ、ｎ−ＩｎＰクラッド層２２、活性層２３、
およびｐ−ＩｎＰクラッド層２４をＭＯＶＰＥ選択成長
により形成する。このときこれらの多層膜で形成される
光導波路の側面は、（１１１）Ｂ面の結晶面が自然に形
成されるため、非常に均一性高くメサストライプ構造が
作製される。Next, a conventional example of a semiconductor laser manufactured by the MOVPE selective growth method which is excellent in controllability and reproducibility because an optical waveguide can be manufactured without using etching of a semiconductor layer will be shown. FIG. 33 shows the Institute of Electronics, Information and Communication Engineers, 199.
It is a process order sectional view of a semiconductor optical integrated device [fourth prior art example] reported by Kato et al. In C-98 (page 4-178) of the 3rd Autumn Meeting lecture collection. First, as shown in FIG.
A pair of SiO 2 stripe masks 20 are formed on the nP substrate 21 in the [011] direction at intervals of 1.5 to 2.0 μm.
Next, as shown in FIG. 33B, the n-InP clad layer 22, the active layer 23, and the region sandwiched by the SiO 2 masks 20 are formed.
And the p-InP cladding layer 24 is formed by MOVPE selective growth. At this time, the crystal plane of the (111) B plane is naturally formed on the side surface of the optical waveguide formed of these multilayer films, so that the mesa stripe structure is formed with extremely high uniformity.
【０００８】次に、図３３（ｃ）の様に、メサストライ
プ脇のＳｉＯ2 マスク２０の幅広げを行った後、ｐ−Ｉ
ｎＰ層２５、ｐ−ＩｎＧａＡｓキャップ層２６をＭＯＶ
ＰＥ選択成長により、エピタキシャル成長する。最後に
電極形成プロセスを経て、図３３（ｄ）の様なレーザ構
造としている。Next, as shown in FIG. 33 (c), after the SiO 2 mask 20 on the side of the mesa stripe is widened, p-I
MOV is applied to the nP layer 25 and the p-InGaAs cap layer 26.
Epitaxial growth is performed by PE selective growth. Finally, an electrode forming process is performed to obtain a laser structure as shown in FIG.
【０００９】このように、半導体層のエッチングを行う
ことなく、光導波路の形成を行うことができることか
ら、制御性、再現性に優れ、歩留まり高く半導体レーザ
を作製することができる。しかしながらこの構造では、
電流ブロック構造を導入できないため、レーザ発振しき
い値の低減および高光出力動作が困難であるという問題
点があった。As described above, since the optical waveguide can be formed without etching the semiconductor layer, a semiconductor laser can be manufactured with excellent controllability and reproducibility and high yield. However, with this structure,
Since the current block structure cannot be introduced, there is a problem that it is difficult to reduce the laser oscillation threshold and operate at high light output.
【００１０】次に、第５の従来例について説明する。第
５の従来例は第４の従来例と同様、ＭＯＶＰＥ選択成長
により作製する半導体レーザに、電流ブロック構造の付
加を試みた例である。図３４は、１９９３年秋季応用物
理学会、２７ｐ−ＺＴ−９および、２７ｐ−ＺＴ−１０
で近藤らが報告した半導体レーザの工程断面図である。Next, a fifth conventional example will be described. Like the fourth conventional example, the fifth conventional example is an example in which addition of a current block structure is attempted to a semiconductor laser manufactured by MOVPE selective growth. FIG. 34 shows the 1993 Autumn Applied Physics Society, 27p-ZT-9 and 27p-ZT-10.
3 is a process sectional view of a semiconductor laser reported by Kondo et al.
【００１１】まず図３４（ａ）の様に、（１００）ｎ−
ＩｎＰ基板５１の上へ、マスク幅２〜８μｍの一対のＳ
ｉＮｘストライプマスク３０ｂを間隔２μｍで［０１
１］方向へパターニングする。次に、ｎ−ＩｎＰバッフ
ァ層５２、ＩｎＧａＡｓ／ＩｎＡｌＡｓ ＭＱＷ活性層
５３、ｐ−ＩｎＰクラッド層５４をＭＯＶＰＥ選択成長
により形成する。次に、ＳｉＮｘストライプマスク３０
ｂを除去した後、図３４（ｃ）〜（ｅ）に示すように、
ｐ−ＩｎＰ層５５、ｎ−ＩｎＰ層５６、ｐ−ＩｎＰ層５
７３ｐ−ＩｎＧａＡｓＰ層５８を全面に成長する。ここ
で、ｎ−ＩｎＰ層５６の成長において、ドーパントに１
×１０19ｃｍ-3以上のＳｅを用いている。この結果、ｎ
−ＩｎＰ層５６は活性層上部の（１００）面には成長せ
ず、電流ブロック構造が実現できるというものである。
これは、Ｓｅを高ドーピングすると、ＩｎＰの（１０
０）面が安定化し、表面マイグレーション長が長くなる
ためである。最後に、図３４（ｆ）に示すように電極形
成プロセスをへてレーザ構造としている。First, as shown in FIG. 34 (a), (100) n-
A pair of S having a mask width of 2 to 8 μm is formed on the InP substrate 51.
The iNx stripe mask 30b is separated by [01
1] direction. Next, the n-InP buffer layer 52, the InGaAs / InAlAs MQW active layer 53, and the p-InP cladding layer 54 are formed by MOVPE selective growth. Next, the SiNx stripe mask 30
After removing b, as shown in FIGS. 34 (c) to (e),
p-InP layer 55, n-InP layer 56, p-InP layer 5
The 73p-InGaAsP layer 58 is grown on the entire surface. Here, in the growth of the n-InP layer 56, the dopant is 1
Se of at least 10 19 cm -3 is used. As a result, n
The -InP layer 56 does not grow on the (100) plane above the active layer, and a current block structure can be realized.
This means that when Se is highly doped, InP (10
This is because the (0) plane is stabilized and the surface migration length becomes long. Finally, as shown in FIG. 34 (f), the electrode forming process is performed to form a laser structure.
【００１２】このように、制御性、再現性に優れるＭＯ
ＶＰＥ選択成長レーザに電流狭窄機構を簡便な手法で取
り付けることができるが、ｐ−ＩｎＰクラッド層５７
と、ｐ−ＩｎＰ電流ブロック層５５との接触領域が比較
的大きくなり、これがリーク電流（無効電流）経路とな
るため、しきい値電流の上昇や、スロープ効率の低下と
いった問題を引き起こす。また第５の従来例の手法で
は、ｐ−ＩｎＰ基板上のレーザに対する電流ブロック構
造は実現できないといった問題がある。As described above, the MO which is excellent in controllability and reproducibility.
The current confinement mechanism can be attached to the VPE selective growth laser by a simple method, but the p-InP cladding layer 57 is used.
Then, the contact region with the p-InP current blocking layer 55 becomes relatively large, and this becomes a leak current (reactive current) path, which causes problems such as an increase in threshold current and a decrease in slope efficiency. Further, the method of the fifth conventional example has a problem that a current block structure for a laser on a p-InP substrate cannot be realized.
【００１３】[0013]
【発明が解決しようとする課題】魚見および河野らによ
って報告、提案された第１、第２の従来例（図３１）お
よび寺門らによって提案された第３の従来例（図３２）
では、電流ブロック構造の作製において、厳密なエッチ
ング工程および埋め込み成長時の正確な膜厚制御が必要
であることから、良好な構造を、再現性よく高歩留まり
で作製することが困難であるという問題がある。The first and second conventional examples (FIG. 31) reported and proposed by Uomi and Kono et al. And the third conventional example (FIG. 32) proposed by Teramon et al.
In the production of the current block structure, it is difficult to produce a good structure with high reproducibility and high yield because it requires a strict etching process and an accurate film thickness control at the time of embedded growth. There is.
【００１４】一方、加藤らによって報告されている第４
の従来例（図３３）では、光導波路の形成において、半
導体のエッチング工程を必要としないため、制御性、再
現性よく、高歩留まりで半導体レーザを作製することが
できる。しかしながら、電流ブロック構造を導入するこ
とが困難であることから、しきい値電流の上昇や高注入
電流時の光出力飽和といった問題がある。On the other hand, the fourth reported by Kato et al.
In the conventional example (FIG. 33), the step of etching the semiconductor is not required for forming the optical waveguide, so that the semiconductor laser can be manufactured with high controllability and reproducibility and high yield. However, since it is difficult to introduce a current block structure, there are problems such as increase in threshold current and saturation of optical output at high injection current.
【００１５】また、近藤らによって報告されている第５
の従来例（図３４）では、電流ブロック構造の導入が可
能であるが、リーク電流経路が広いため、しきい値電流
の上昇やスロープ効率の低下といった問題が残る。また
ｐ型基板上のレーザに対する電流ブロック構造は実現で
きないといった問題がある。In addition, the fifth reported by Kondo et al.
In the conventional example (FIG. 34), it is possible to introduce a current block structure, but since the leak current path is wide, there remain problems such as an increase in threshold current and a decrease in slope efficiency. There is also a problem that a current block structure for a laser on a p-type substrate cannot be realized.
【００１６】本発明はこのような状況に鑑みてなされた
ものであり、その目的とするところは、第１にリーク電
流（無効電流）の少ない光半導体装置の構造及びその製
造方法を提供することであり、第２にこの様な構造を、
制御性、再現性よく高歩留まりで実現しうるようにする
ことである。The present invention has been made in view of such circumstances, and an object thereof is to first provide a structure of an optical semiconductor device having a small leak current (reactive current) and a manufacturing method thereof. And secondly, such a structure
It is to realize controllability and reproducibility with high yield.
【００１７】[0017]
【課題を解決するための手段】本発明によれば、第一導
電型半導体基板上に、活性層を含む多層構造を光導波路
として直接選択成長により形成し、活性層を含む多層構
造側面を第一導電型半導体層及び第二導電型半導体層を
含む半導体多層膜で埋め込み、且つ第二導電型半導体層
の一部領域が第一導電型に反転している光半導体装置が
得られる。According to the present invention, a multilayer structure including an active layer is formed by direct selective growth as an optical waveguide on a semiconductor substrate of the first conductivity type, and a side surface of the multilayer structure including the active layer is formed into a first layer. It is possible to obtain an optical semiconductor device in which a semiconductor multilayer film including a one-conductivity-type semiconductor layer and a second-conductivity-type semiconductor layer is embedded and a partial region of the second-conductivity-type semiconductor layer is inverted to the first-conductivity type.
【００１８】また、本発明によれば、第一導電型半導体
基板上へ一対のストライプマスクを形成する工程と、こ
れらストライプマスクに挟まれた領域へ活性層を含む多
層構造を選択的にエピタキシャル成長する工程と、スト
ライプマスクを除去し、エピタキシャル成長層上に成長
阻止マスクを形成する工程と、成長阻止マスク以外の領
域へ第一導電型電流ブロック層および第二導電型電流ブ
ロック層を順次エピタキシャル成長する工程と、第二導
電型電流ブロック層の一部を第一導電型に反転させる工
程と、第一導電型半導体層をエピタキシャル成長する工
程と、成長阻止マスクを除去した後、第二導電型半導体
層をエピタキシャル成長する工程を含む光半導体装置の
製造方法が得られる。Further, according to the present invention, the step of forming a pair of stripe masks on the first conductivity type semiconductor substrate and the selective epitaxial growth of the multilayer structure including the active layer in the region sandwiched by these stripe masks. A step of removing the stripe mask and forming a growth blocking mask on the epitaxial growth layer, and a step of sequentially epitaxially growing the first conductivity type current blocking layer and the second conductivity type current blocking layer in a region other than the growth blocking mask. , A step of reversing a part of the second-conductivity-type current blocking layer to the first-conductivity type, a step of epitaxially growing the first-conductivity-type semiconductor layer, and a step of removing the growth blocking mask and then epitaxially growing the second-conductivity-type semiconductor layer. A method of manufacturing an optical semiconductor device including the steps of:
【００１９】また、本発明によれば、第一導電型半導体
基板上に形成された第二導電型半導体層上に活性層を含
む多層構造を光導波路として直接選択成長により形成
し、活性層を含む多層構造側面を、第一導電型半導体層
及び第二導電型半導体層を含む半導体多層膜で埋め込
み、且つ活性層直下の第二導電型半導体層が第一導電型
に反転している光半導体装置が得られる。Further, according to the present invention, a multilayer structure including an active layer is formed on a second conductive type semiconductor layer formed on a first conductive type semiconductor substrate by direct selective growth as an optical waveguide, and the active layer is formed. An optical semiconductor in which the side surface of the containing multi-layer structure is filled with a semiconductor multi-layer film including a first conductivity type semiconductor layer and a second conductivity type semiconductor layer, and the second conductivity type semiconductor layer immediately below the active layer is inverted to the first conductivity type. The device is obtained.
【００２０】また、本発明によれば、第一導電型半導体
基板上に第二導電型半導体層をエピタキシャル成長する
工程と、第二導電型半導体層上に一対のストライプマス
クを形成する工程と、これらストライプマスクに挟まれ
た領域の第二導電型半導体層を第一導電型に反転させる
工程と、ストライプマスクを成長阻止マスクとして活性
層を含む半導体多層構造を選択的にエピタキシャル成長
する工程と、ストライプマスクを除去し、活性層を含む
半導体多層構造上に成長阻止マスクを形成する工程と、
成長阻止マスク以外の領域へ第一導電型電流ブロック層
をエピタキシャル成長する工程と、成長阻止マスクを除
去した後、全面に第二導電型半導体層をエピタキシャル
成長する工程とを含む光半導体装置の製造方法が得られ
る。前記いずれの場合も第一導電型がｐ型であり、第２
導電型がｎ型であることが望ましい。Further, according to the present invention, a step of epitaxially growing a second conductivity type semiconductor layer on the first conductivity type semiconductor substrate, a step of forming a pair of stripe masks on the second conductivity type semiconductor layer, and these steps. A step of inverting the second conductivity type semiconductor layer in the region sandwiched by the stripe masks to a first conductivity type; a step of selectively epitaxially growing a semiconductor multilayer structure including an active layer using the stripe mask as a growth inhibition mask; And forming a growth stop mask on the semiconductor multilayer structure including the active layer,
A method of manufacturing an optical semiconductor device, comprising: a step of epitaxially growing a first conductivity type current block layer in a region other than a growth blocking mask; and a step of removing a growth blocking mask and then epitaxially growing a second conductivity type semiconductor layer over the entire surface. can get. In any of the above cases, the first conductivity type is p-type, and the second conductivity type is
It is desirable that the conductivity type is n-type.
【００２１】また、本発明によれば、ｐ型半導体基板上
に、（１１１）Ｂ面と（１００）面とで囲まれた活性層
を含む多層構造光導波路を有し、多層構造光導波路が、
ｐ型半導体カバー層およびｎ型半導体電流ブロック層お
よびｐ型半導体電流ブロック層を含む半導体多層膜、お
よびｎ型クラッド層で埋め込まれ、かつｎ型半導体層と
ｎ型クラッド層とが分離している光半導体装置が得られ
る。ｐ型半導体電流ブロック層としては、ＩｎＧａＡｓ
Ｐを用いることができる。ｐ型半導体電流ブロック層の
ドーピング濃度は、ｎ型半導体電流ブロック層のドーピ
ング濃度よりも高くされている。多層構造光導波路の軸
を［０１１］方向から、［０１−１］方向へ回転しても
よく、回転角度としては３度以上が望ましい。上記ｐ型
半導体カバー層およびｎ型半導体電流ブロック層および
ｐ型半導体電流ブロック層を含む半導体多層膜構造が先
導波路に接する領域を、導波路軸方向にジグザグ状にし
てもよい。ｎ型半導体電流ブロック層が［１１１］Ｂ面
へ張り出しがないことが必要であるが、これにはｎ型半
導体ブロック層に１×１０19ｃｍ-3以上のセレンや硫黄
をドーピングすることが有効である。Further, according to the present invention, a multilayer optical waveguide having an active layer surrounded by a (111) B plane and a (100) plane is provided on a p-type semiconductor substrate, and the multilayer optical waveguide is provided. ,
The semiconductor multilayer film including the p-type semiconductor cover layer, the n-type semiconductor current blocking layer, and the p-type semiconductor current blocking layer, and the n-type cladding layer are embedded, and the n-type semiconductor layer and the n-type cladding layer are separated from each other. An optical semiconductor device can be obtained. InGaAs is used as the p-type semiconductor current blocking layer.
P can be used. The doping concentration of the p-type semiconductor current block layer is higher than the doping concentration of the n-type semiconductor current block layer. The axis of the multilayer optical waveguide may be rotated from the [011] direction to the [01-1] direction, and the rotation angle is preferably 3 degrees or more. A region where the semiconductor multilayer film structure including the p-type semiconductor cover layer, the n-type semiconductor current block layer, and the p-type semiconductor current block layer contacts the front waveguide may be zigzag in the waveguide axis direction. It is necessary that the n-type semiconductor current block layer does not project to the [111] B plane. For this purpose, it is effective to dope the n-type semiconductor block layer with 1 × 10 19 cm −3 or more of selenium or sulfur. Is.
【００２２】また、本発明によれば、ｐ型半導体基板上
へ、一対のストライプマスクを形成する工程と、ストラ
イプマスクに挟まれた領域へ、活性層を含む多層構造を
選択的にエピタクシャル成長する工程と、ストライプマ
スクを除去する工程と、エプタクシャル成長層上に成長
阻止マスクを形成する工程と、成長阻止マスク以外の領
域へｐ型半導体カバー層、ｎ型半導体電流ブロック層お
よび、ｐ型半導体電流ブロック層を順次エピタキシャル
成長する工程とを含む光半導体装置の製造方法が得られ
る。ｐ型半導体カバー層、ｎ型半導体電流ブロック層お
よびｐ型半導体電流ブロック層の成長方法としては、有
機金属気相成長法が適している。ｐ型半導体カバー層、
ｎ型半導体電流ブロック層およびｐ型半導体電流ブロッ
ク層の成長圧力をそれぞれＰ１，Ｐ２，Ｐ３とすると
き、Ｐ１≧Ｐ２，Ｐ３≧Ｐ２の条件を満たすことが望ま
しい。また、ｐ型半導体カバー層、ｎ型半導体電流ブロ
ック層およびｐ型半導体電流ブロック層の成長温度をそ
れぞれＴ１，Ｔ２，Ｔ３とし、成長速度をそれぞれＲ
１，Ｒ２，Ｒ３とするとき、温度はＴ１≦Ｔ２，Ｔ３≦
Ｔ２、速度はＲ１≧Ｒ２，Ｒ３≧Ｒ２の条件を満たすよ
うにするのが適当である。Further, according to the present invention, a step of forming a pair of stripe masks on a p-type semiconductor substrate, and a layered structure including an active layer is selectively epitaxially grown in a region sandwiched by the stripe masks. Step, removing the stripe mask, forming a growth blocking mask on the epitaxial growth layer, and p-type semiconductor cover layer, n-type semiconductor current blocking layer, and p-type semiconductor to regions other than the growth blocking mask A method of manufacturing an optical semiconductor device including a step of sequentially epitaxially growing a current blocking layer is obtained. As a method for growing the p-type semiconductor cover layer, the n-type semiconductor current block layer and the p-type semiconductor current block layer, the metal organic chemical vapor deposition method is suitable. p-type semiconductor cover layer,
When the growth pressures of the n-type semiconductor current block layer and the p-type semiconductor current block layer are P1, P2, and P3, respectively, it is desirable that the conditions of P1 ≧ P2 and P3 ≧ P2 are satisfied. The growth temperatures of the p-type semiconductor cover layer, the n-type semiconductor current block layer, and the p-type semiconductor current block layer are T1, T2, and T3, respectively, and the growth rates are R.
1, R2, R3, the temperature is T1 ≦ T2, T3 ≦
It is appropriate that T2 and the speed satisfy the conditions of R1 ≧ R2 and R3 ≧ R2.
【００２３】[0023]
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図２は本発明の第１の実施の形態を説明す
るための工程断面図であり、図１は第１の実施の形態に
より作製された半導体レーザの斜視図である。まず、図
２（ａ）に示すように、ｐ−ＩｎＰ基板３１上に、ＣＶ
Ｄ法によりＳｉＯ2 を堆積し、これをｐ−ＩｎＰ基板の
＜０１１＞方向へストライプが向くようにパターニング
して、ＳｉＯ2 マスク３０を形成する。ここで、マスク
間隙幅は、１．５μｍであり、マスク幅は、１０μｍに
形成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. 2A and 2B are process cross-sectional views for explaining the first embodiment of the present invention, and FIG. 1 is a perspective view of a semiconductor laser manufactured according to the first embodiment. First, as shown in FIG. 2A, CV is formed on the p-InP substrate 31.
SiO 2 is deposited by the D method and patterned so that the stripes are oriented in the <011> direction of the p-InP substrate to form the SiO 2 mask 30. Here, the mask gap width is 1.5 μm and the mask width is 10 μm.
【００２４】次に、図２（ｂ）の様に、ｐ−ＩｎＰクラ
ッド層（キャリア密度７×１０17ｃｍ-3）３２を０．２
μｍ厚、アンドープＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多
重量子井戸（ＭＱＷ）活性層（波長１．３μｍ、厚さ
０．２μｍ）３３、およびｎ−ＩｎＰクラッド層の一部
３４を０．２μｍ厚にＭＯＶＰＥ選択成長によりエピタ
キシャル成長させる。ここで活性層３３はアンドープＩ
ｎＧａＡｓ／ＩｎＧａＡｓＰ ＭＱＷ活性層あるいは、
アンドープＩｎＧａＡｓＰバルク活性層でもよく、Ｉｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ ＭＱＷ構造に限定されな
い。ＭＯＶＰＥ選択成長で形成された、ダブルヘテロ
（ＤＨ）構造３２、３３、３４の側面は、ＭＯＶＰＥ成
長法の成長速度の面方位依存性から、（１１１）Ｂ面が
自動的に形成され、非常に平滑な鏡面構造となる。この
結果、光導波路の散乱損失を極めて低く抑えることがで
きる。Next, as shown in FIG. 2B, the p-InP cladding layer 32 (carrier density 7 × 10 17 cm −3 ) 32 is added to 0.2.
.mu.m thick, undoped InGaAsP / InGaAsP multiple quantum well (MQW) active layer (wavelength 1.3 .mu.m, thickness 0.2 .mu.m) 33, and n-InP clad layer part 34 were grown epitaxially by MOVPE selective growth to a thickness of 0.2 .mu.m. Let Here, the active layer 33 is undoped I
nGaAs / InGaAsP MQW active layer or
An undoped InGaAsP bulk active layer may be used.
The structure is not limited to the GaAsP / InGaAsP MQW structure. On the side surfaces of the double hetero (DH) structures 32, 33, and 34 formed by MOVPE selective growth, the (111) B plane is automatically formed due to the plane orientation dependence of the growth rate of the MOVPE growth method, and It has a smooth mirror surface structure. As a result, the scattering loss of the optical waveguide can be suppressed extremely low.
【００２５】その後、図２（ｃ）の様に、ｎ−ＩｎＰク
ラッド層３４の上にＳｉＯ2 マスク３５をパターニング
し、ＤＨ構造の両脇をｐ−ＩｎＰ層３６（キャリア濃度
７×１０17ｃｍ-3、厚さ０．５μｍ）、ｎ−ＩｎＰ層３
７（キャリア濃度１×１０18ｃｍ-3、厚さ０．７μｍ）
で埋め込む。この状態で一旦成長を停止し、ＰＨ3 を１
００ｓｃｃｍ、ＤＥＺｎを１００ｓｃｃｍ流しながら６
０秒間待機すると、図２（ｄ）の様に、ｎ−ＩｎＰ層３
７の表面にｐ型反転層３８（厚さ０．１〜０．２μｍ）
が形成される。続いて図２（ｅ）に示すように、ｐ−Ｉ
ｎＰ層３９（キャリア濃度７×１０17ｃｍ-3、厚さ０．
５μｍ）、ｎ−ＩｎＰ層４０（キャリア濃度１×１０18
ｃｍ-3、厚さ０．２μｍ）を成長する。ｎ−ＩｎＰ層４
０は成長界面にｐｎ接合が形成されるのを防ぐために挿
入したものであり、本発明において必ずしも必要とする
ものではない。Thereafter, as shown in FIG. 2C, a SiO 2 mask 35 is patterned on the n-InP clad layer 34, and the p-InP layer 36 (carrier concentration 7 × 10 17 cm) is formed on both sides of the DH structure. -3 , thickness 0.5 μm), n-InP layer 3
7 (carrier concentration 1 × 10 18 cm −3 , thickness 0.7 μm)
Embed with In this state, growth is temporarily stopped and PH 3 is set to 1
00sccm, while flowing DEZn 100sccm 6
After waiting for 0 second, as shown in FIG. 2D, the n-InP layer 3 is formed.
P-type inversion layer 38 (thickness 0.1 to 0.2 μm) on the surface of 7.
Is formed. Then, as shown in FIG.
nP layer 39 (carrier concentration 7 × 10 17 cm −3 , thickness 0.
5 μm), n-InP layer 40 (carrier concentration 1 × 10 18
cm −3 , thickness 0.2 μm). n-InP layer 4
0 is inserted to prevent the formation of a pn junction at the growth interface, and is not necessarily required in the present invention.
【００２６】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図２（ｆ）の様に電極形成工程を経
て、図１の様なレーザ構造とした。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP cap layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, an electrode forming process was performed as shown in FIG. 2F to obtain a laser structure as shown in FIG.
【００２７】本実施の形態により作製した半導体レーザ
を１５０μｍ長に切り出し、前端面に８０％、後端面に
９５％の高反射膜コーティングを施し測定したところ、
レーザ発振波長１．３０μｍ、閾値電流１．０ｍＡ、ス
ロープ効率０．５０Ｗ／Ａの素子が高歩留まりで実現で
きた。The semiconductor laser manufactured according to the present embodiment was cut into a length of 150 μm, and 80% of the front end face and 95% of the rear end face were coated with a highly reflective coating, and the measurement was performed.
A device having a laser oscillation wavelength of 1.30 μm, a threshold current of 1.0 mA and a slope efficiency of 0.50 W / A could be realized with a high yield.
【００２８】図１は、ＭＯＶＰＥ選択成長により直接光
導波路を作製し、さらに電流ブロック構造を導入した半
導体レーザの構造斜視図である。この構造では、光導波
路を構成する多層膜３２、３３、３４を、ＭＯＶＰＥ選
択成長により形成するため、半導体層のエッチング工程
を必要としない。従って、従来の半導体レーザの製造工
程において、半導体層のエッチング時にエッチャントの
温度や濃度あるいは攪拌の仕方などの違いにより発生し
ていた工程ばらつきを、非常に低く抑えることが可能と
なる。さらに、ＭＯＶＰＥ選択成長により直接形成した
光導波路構造では、導波路側面が特定の結晶面となるた
め、鏡面に近い非常に平滑な面となる。そのため、従来
のエッチング工程により形成していた光導波路構造と比
較して、導波光の散乱損失を低く抑えることができる。
以上のようにＭＯＶＰＥ選択成長を用いると、非常に低
損失な光導波路を均一性、再現性良く、かつ高歩留まり
で作製できる。FIG. 1 is a structural perspective view of a semiconductor laser in which an optical waveguide is directly produced by MOVPE selective growth and a current block structure is introduced. In this structure, since the multilayer films 32, 33, and 34 that form the optical waveguide are formed by MOVPE selective growth, the semiconductor layer etching step is not necessary. Therefore, in the conventional manufacturing process of the semiconductor laser, it is possible to suppress the process variation that is caused by the difference in the temperature and concentration of the etchant or the stirring method during the etching of the semiconductor layer to a very low level. Furthermore, in the optical waveguide structure directly formed by MOVPE selective growth, the side surface of the waveguide is a specific crystal plane, and thus is a very smooth surface close to a mirror surface. Therefore, compared with the optical waveguide structure formed by the conventional etching process, the scattering loss of guided light can be suppressed low.
By using the MOVPE selective growth as described above, an extremely low loss optical waveguide can be manufactured with good uniformity, reproducibility, and high yield.
【００２９】次に、本実施の形態における電流ブロック
構造の作製原理について述べる。ＭＯＶＰＥ選択成長に
より作製した光導波路の両脇にｐｎｐｎ電流ブロック構
造を導入する工程で、ｎ−ＩｎＰ電流ブロック層３７と
ｎ−ＩｎＰクラッド層４１が接すると、電流ブロック構
造として機能しない。そこで、本実施の形態において
は、ｎ−ＩｎＰ電流ブロック層３７の一部をＺｎの開管
拡散にて、ｐ型反転させることで、ｎ−ＩｎＰブロック
層３７とｎ−ＩｎＰクラッド層４１が接することを防止
する。この手法では、電流ブロック層のＭＯＶＰＥ成長
とＺｎ拡散とを同一の工程で実施できるため成長回数の
増加などの問題は生じない。Next, the principle of manufacturing the current block structure according to the present embodiment will be described. If the n-InP current blocking layer 37 and the n-InP cladding layer 41 are in contact with each other in the step of introducing the pnpn current blocking structure on both sides of the optical waveguide manufactured by MOVPE selective growth, the current blocking structure does not function. Therefore, in the present embodiment, a part of the n-InP current blocking layer 37 is p-type inverted by open tube diffusion of Zn so that the n-InP blocking layer 37 and the n-InP cladding layer 41 are in contact with each other. Prevent that. In this method, MOVPE growth of the current blocking layer and Zn diffusion can be carried out in the same step, so that problems such as an increase in the number of times of growth do not occur.
【００３０】図３、図４を用いてＺｎ拡散について説明
する。ＭＯＶＰＥ炉内にて、ホスフィン（ＰＨ3 ）ガス
雰囲気中で、Ｚｎドーパントであるジエチルジンク（Ｄ
ＥＺｎ）又はジメチルジンク（ＤＭＺｎ）を流すと、結
晶に対しＺｎの拡散が生じる。図３に示す様に、Ｚｎの
拡散濃度はＤＥＺｎの流量で制御できる。一方、拡散深
さは、図４に示している様に、拡散時間で制御できる。
図３、図４は、キャリア濃度ｎ＝２×１０18ｃｍ-3のＩ
ｎＰ基板に対し、拡散温度６００℃、ＰＨ3 流量１００
ｓｃｃｍで行った実験結果である。なおホール濃度の測
定にはＣ−Ｖ法を用いた。この拡散温度、ＰＨ3 流量は
ＭＯＶＰＥ結晶成長の成長温度、ＰＨ3流量と同じであ
ることから、結晶成長の途中でＺｎ拡散を行い、拡散工
程の終了後、連続して結晶成長を行うことが可能であ
る。Zn diffusion will be described with reference to FIGS. 3 and 4. In the MOVPE furnace, in a phosphine (PH 3 ) gas atmosphere, diethyl zinc (D
When Zn (Zn) or dimethyl zinc (DMZn) is flowed, Zn diffuses into the crystal. As shown in FIG. 3, the Zn diffusion concentration can be controlled by the flow rate of DEZn. On the other hand, the diffusion depth can be controlled by the diffusion time as shown in FIG.
3 and 4 show that the carrier concentration n = 2 × 10 18 cm −3 I
Diffusion temperature 600 ℃, PH 3 flow rate 100 against nP substrate
It is the result of the experiment performed in sccm. The CV method was used to measure the hole concentration. Since the diffusion temperature and the flow rate of PH 3 are the same as the growth temperature and the flow rate of PH 3 of the MOVPE crystal growth, it is possible to perform Zn diffusion during the crystal growth and continuously perform the crystal growth after the completion of the diffusion step. It is possible.
【００３１】次に図６、図５を用いて、本発明の第２の
実施の形態について説明する。図６は第２の実施の形態
を説明するための工程断面図であり、図５は第２の実施
の形態により作製された半導体レーザの斜視図である。
まず、図６（ａ）に示すように、ｐ−ＩｎＰ基板３１上
にｎ−ＩｎＰ層３７（キャリア濃度１×１０18ｃｍ-3、
厚さ０．５μｍ）を全面に成長させる。次に、図６
（ｂ）に示すように、ｎ−ＩｎＰ層３７上に、ＣＶＤ法
によりＳｉＯ2 を堆積し、これを＜０１１＞方向へスト
ライプが向くようにパターニングし、ＳｉＯ2 マスク３
０を形成する。ここで、マスク間隙幅は、１．５μｍで
あり、マスク幅は、１０μｍに形成されている。Next, a second embodiment of the present invention will be described with reference to FIGS. FIG. 6 is a process sectional view for explaining the second embodiment, and FIG. 5 is a perspective view of a semiconductor laser manufactured according to the second embodiment.
First, as shown in FIG. 6A, on the p-InP substrate 31, the n-InP layer 37 (carrier concentration 1 × 10 18 cm −3 ,
A thickness of 0.5 μm) is grown on the entire surface. Next, FIG.
(B), on the n-InP layer 37, SiO 2 is deposited by CVD, and patterned which <011> so as to face the stripe direction, SiO 2 mask 3
Form 0. Here, the mask gap width is 1.5 μm and the mask width is 10 μm.
【００３２】次に、ＭＯＶＰＥ炉内にて、ＰＨ3 を１０
０ｓｃｃｍ、ＤＥＺｎを１００ｓｃｃｍ流しながら、６
００℃で１５分間待機する。すると、図６（ｃ）の様
に、ＳｉＯ2 マスクのない領域３８がｐ型反転する。Next, in the MOVPE furnace, PH 3 is added to 10
While flowing 0 sccm and 100 Zn of DEZn, 6
Wait 15 minutes at 00 ° C. Then, as shown in FIG. 6C, the region 38 without the SiO 2 mask is p-type inverted.
【００３３】次に、第１の実施の形態と同様、図６
（ｄ）の様に、ｐ−ＩｎＰクラッド層（キャリア密度７
×１０17ｃｍ-3）３２を０．２μｍ厚、アンドープＩｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸（ＭＱＷ）活
性層（波長１．３μｍ、厚さ０．２μｍ）３３、および
ｎ−ＩｎＰクラッド層の一部３４を０．２μｍ厚にＭＯ
ＶＰＥ選択成長によりエピタキシャル成長させる。ここ
で活性層３３はアンドープＩｎＧａＡｓ／ＩｎＧａＡｓ
Ｐ ＭＱＷ活性層あるいは、アンドープＩｎＧａＡｓＰ
バルク活性層でもよく、ＩｎＧａＡｓＰ／ＩｎＧａＡｓ
Ｐ ＭＱＷ構造に限定されない。Next, as in the first embodiment, FIG.
As shown in (d), the p-InP clad layer (carrier density 7
× 10 17 cm −3 ) 32 with a thickness of 0.2 μm, undoped In
A GaAsP / InGaAsP multiple quantum well (MQW) active layer 33 (wavelength: 1.3 μm, thickness: 0.2 μm) 33 and a part of the n-InP cladding layer 34 were 0.2 μm thick.
Epitaxial growth is performed by selective VPE growth. Here, the active layer 33 is undoped InGaAs / InGaAs
P MQW active layer or undoped InGaAsP
Bulk active layer may be used, InGaAsP / InGaAs
The structure is not limited to the P MQW structure.
【００３４】ＭＯＶＰＥ選択成長で形成された、ダブル
ヘテロ（ＤＨ）構造３２、３３、３４の側面は、ＭＯＶ
ＰＥ成長法の成長速度の面方位依存性から、（１１１）
Ｂ面が自動的に形成され、非常に平滑な鏡面構造とな
る。この結果、光導波路の散乱損失を極めて低く抑える
ことができる。The side surfaces of the double hetero (DH) structures 32, 33 and 34 formed by MOVPE selective growth have MOVPE.
From the plane orientation dependence of the growth rate of the PE growth method, (111)
The B surface is automatically formed, resulting in a very smooth mirror surface structure. As a result, the scattering loss of the optical waveguide can be suppressed extremely low.
【００３５】次に図６（ｅ）の様に、ｎ−ＩｎＰクラッ
ド層３４の上にＳｉＯ2 マスク３５を形成し、これを成
長阻止マスクとして、ｐ−ＩｎＰ層３９（キャリア密度
７×１０17ｃｍ-3、厚さ０．７μｍ）、ｎ−ＩｎＰ層４
０（キャリア濃度１×１０18ｃｍ-3、厚さ０．２μｍ）
を成長する。ｎ−ＩｎＰ層４０は成長界面にｐｎ接合が
形成されるのを防ぐために挿入したものであり、本発明
において必ずしも必要とするものではない。Next, as shown in FIG. 6E, a SiO 2 mask 35 is formed on the n-InP clad layer 34, and the p-InP layer 39 (carrier density 7 × 10 17 is used as a growth inhibition mask). cm −3 , thickness 0.7 μm), n-InP layer 4
0 (carrier concentration 1 × 10 18 cm −3 , thickness 0.2 μm)
To grow. The n-InP layer 40 is inserted to prevent the formation of a pn junction at the growth interface, and is not always necessary in the present invention.
【００３６】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図６（ｆ）の様に電極形成工程を経
て、図５の様なレーザ構造とした。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP cap layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, an electrode forming process was performed as shown in FIG. 6F to obtain a laser structure as shown in FIG.
【００３７】本実施の形態により作製した半導体レーザ
を１５０μｍ長に切り出し、前端面に８０％、後端面に
９５％の高反射膜コーティングを施し測定したところ、
レーザ発振波長１．３０μｍ、閾値電流１．０ｍＡ、ス
ロープ効率０．５０Ｗ／Ａの素子が高歩留まりで実現で
きた。The semiconductor laser manufactured according to the present embodiment was cut into a length of 150 μm, and 80% of the front end face and 95% of the rear end face were coated with a high reflection film coating, and the measurement was performed.
A device having a laser oscillation wavelength of 1.30 μm, a threshold current of 1.0 mA and a slope efficiency of 0.50 W / A could be realized with a high yield.
【００３８】図７を参照して本発明の第３の実施の形態
について説明する。図７は第３の実施の形態を説明する
ための工程断面図である。まず、図７（ａ）に示すよう
に、ｐ−ＩｎＰ基板３１上に、ＣＶＤ法によりＳｉＯ2
を堆積し、これをｎ−ＩｎＰ基板の＜０１１＞方向へス
トライプが向くようにパターニングし、ＳｉＯ2 マスク
３０を形成する。ここで、マスク間隙幅は、１．５μｍ
であり、マスク幅は１０μｍに形成されている。A third embodiment of the present invention will be described with reference to FIG. 7A to 7C are process cross-sectional views for explaining the third embodiment. First, as shown in FIG. 7A, SiO 2 is formed on the p-InP substrate 31 by the CVD method.
Is deposited and patterned so that the stripes are oriented in the <011> direction of the n-InP substrate, and the SiO 2 mask 30 is formed. Here, the mask gap width is 1.5 μm
And the mask width is 10 μm.
【００３９】次に、図７（ｂ）の様に、Ｐ−ＩｎＰクラ
ッド層（キャリア密度７×１０17ｃｍ-3）３２を０．２
μｍ厚、アンドープＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多
重量子井戸（ＭＱＷ）活性層（波長１．３μｍ、厚さ
０．２μｍ）３３、およびｎ−ＩｎＰクラッド層の一部
３４を０．２μｍ厚にＭＯＶＰＥ選択成長によりエピタ
キシャル成長させる。ここで活性層３３はアンドープＩ
ｎＧａＡｓ／ＩｎＧａＡｓＰ ＭＱＷ活性層あるいは、
アンドープＩｎＧａＡｓＰバルク活性層でもよく、Ｉｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ ＭＱＷ構造に限定されな
い。Next, as shown in FIG. 7B, 0.2% of P-InP clad layer (carrier density 7 × 10 17 cm −3 ) 32 is formed.
.mu.m thick, undoped InGaAsP / InGaAsP multiple quantum well (MQW) active layer (wavelength 1.3 .mu.m, thickness 0.2 .mu.m) 33, and n-InP clad layer part 34 were grown epitaxially by MOVPE selective growth to a thickness of 0.2 .mu.m. Let Here, the active layer 33 is undoped I
nGaAs / InGaAsP MQW active layer or
An undoped InGaAsP bulk active layer may be used.
The structure is not limited to the GaAsP / InGaAsP MQW structure.
【００４０】ＭＯＶＰＥ選択成長で形成された、ダブル
ヘテロ（ＤＨ）構造３２、３３、３４の側面は、ＭＯＶ
ＰＥ成長法の成長速度の面方位依存性から、（１１１）
Ｂ面が自動的に形成され、非常に平滑な鏡面構造とな
る。この結果、光導波路の散乱損失を極めて低く抑える
ことができる。The sides of the double hetero (DH) structures 32, 33 and 34 formed by MOVPE selective growth have MOVPE.
From the plane orientation dependence of the growth rate of the PE growth method, (111)
The B surface is automatically formed, resulting in a very smooth mirror surface structure. As a result, the scattering loss of the optical waveguide can be suppressed extremely low.
【００４１】その後、図７（ｃ）の様に、ｎ−ＩｎＰク
ラッド層３４の上にＳｉＯ2 マスク３５をパターニング
し、ＤＨ構造の両脇をｐ−ＩｎＰ層３６（キャリア濃度
７×１０17ｃｍ-3、厚さ０．５μｍ）、ｎ−ＩｎＰ層３
７（キャリア濃度１×１０18ｃｍ-3、厚さ０．７μｍ）
で埋め込む。この状態で一旦成長を停止し、ＰＨ3 を１
００ｓｃｃｍ、ＤＥＺｎを１００ｓｃｃｍ流しながら６
０秒間待機すると、図７（ｄ）の様に、ｎ−ＩｎＰ層３
７の表面にｐ型反転層３８（厚さ０．１〜０．２μｍ）
が形成される。続いて図７（ｅ）に示すように、ｐ−Ｉ
ｎＰ層３９（キャリア濃度７×１０17ｃｍ-3、厚さ０．
５μｍ）、アンドープＩｎＧａＡｓＰ層３９ｂ（バンド
ギャップ波長１．２μｍ、厚さ０．１μｍ）、ｎ−Ｉｎ
Ｐ層４０（キャリア濃度１×１０18ｃｍ-3、厚さ０．２
μｍ）を成長する。ｎ−ＩｎＰ層４０は成長界面にｐｎ
接合が形成されるのを防ぐために挿入したものであり、
本発明において必ずしも必要とするものではない。Thereafter, as shown in FIG. 7C, a SiO 2 mask 35 is patterned on the n-InP cladding layer 34, and the p-InP layer 36 (carrier concentration 7 × 10 17 cm) is formed on both sides of the DH structure. -3 , thickness 0.5 μm), n-InP layer 3
7 (carrier concentration 1 × 10 18 cm −3 , thickness 0.7 μm)
Embed with In this state, growth is temporarily stopped and PH 3 is set to 1
00sccm, while flowing DEZn 100sccm 6
After waiting for 0 seconds, as shown in FIG. 7D, the n-InP layer 3 is formed.
P-type inversion layer 38 (thickness 0.1 to 0.2 μm) on the surface of 7.
Is formed. Then, as shown in FIG.
nP layer 39 (carrier concentration 7 × 10 17 cm −3 , thickness 0.
5 μm), undoped InGaAsP layer 39b (bandgap wavelength 1.2 μm, thickness 0.1 μm), n-In
P layer 40 (carrier concentration 1 × 10 18 cm −3 , thickness 0.2
μm) to grow. The n-InP layer 40 has a pn at the growth interface.
Inserted to prevent the formation of a bond,
It is not always necessary in the present invention.
【００４２】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図７（ｆ）の様に電極形成工程を経
てレーザ構造とした。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP cap layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, as shown in FIG. 7F, a laser structure was formed through an electrode forming process.
【００４３】本実施の形態により作製した半導体レーザ
を１５０μｍ長に切り出し、前端面に８０％、後端面に
９５％の高反射膜コーティングを施し測定したところ、
レーザ発振波長１．３０μｍ、２０℃での閾値電流０．
８ｍＡ、スロープ効率０．５０Ｗ／Ａ、８５℃での閾値
電流４．５ｍＡ、スロープ効率０．４Ｗ／Ａの素子が高
歩留まりで実現できた。The semiconductor laser manufactured according to the present embodiment was cut into a length of 150 μm, and 80% of the front end face and 95% of the rear end face were coated with a highly reflective coating, and the measurement was performed.
Laser oscillation wavelength 1.30 μm, threshold current 0.
An element with 8 mA, slope efficiency of 0.50 W / A, threshold current at 85 ° C. of 4.5 mA, and slope efficiency of 0.4 W / A could be realized with high yield.
【００４４】図８を用いて、本発明の第４の実施の形態
について説明する。図８は第４の実施の形態を説明する
ための工程断面図である。まず、図８（ａ）に示すよう
に、ｐ−ＩｎＰ基板３１上にｎ−ＩｎＰ層３７（キャリ
ア濃度１×１０18ｃｍ-3、厚さ０．５μｍ）を全面に成
長させる。次に、図８（ｂ）に示すように、ｎ−ＩｎＰ
層３７上に、ＣＶＤ法によりＳｉＯ2 を堆積し、これを
＜０１１＞方向へストライプが向くようにパターニング
し、ＳｉＯ2 マスク３０を形成する。ここで、マスク間
隙幅は１．５μｍであり、マスク幅は、１０μｍに形成
されている。次に、ＭＯＶＰＥ炉内にて、ＰＨ3 を１０
０ｓｃｃｍ、ＤＥＺｎを１００ｓｃｃｍ流しながら、６
００℃で１５分間待機する。すると、図８（ｃ）の様
に、ＳｉＯ2 マスクのない領域３８がｐ型反転する。A fourth embodiment of the present invention will be described with reference to FIG. 8A to 8C are process cross-sectional views for explaining the fourth embodiment. First, as shown in FIG. 8A, an n-InP layer 37 (carrier concentration 1 × 10 18 cm −3 , thickness 0.5 μm) is grown on the entire surface of a p-InP substrate 31. Next, as shown in FIG. 8B, n-InP
SiO 2 is deposited on the layer 37 by the CVD method and is patterned so that the stripes are oriented in the <011> direction to form the SiO 2 mask 30. Here, the mask gap width is 1.5 μm, and the mask width is 10 μm. Then, in the MOVPE furnace, PH 3 10
While flowing 0 sccm and 100 Zn of DEZn, 6
Wait 15 minutes at 00 ° C. Then, as shown in FIG. 8C, the region 38 without the SiO 2 mask is p-type inverted.
【００４５】次に、第１の実施の形態と同様、図８
（ｄ）の様に、ｐ−ＩｎＰクラッド層（キャリア密度７
×１０17ｃｍ-3）３２を０．２μｍ厚、アンドープＩｎ
ＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸（ＭＱＷ）活
性層（波長１．３μｍ、厚さ０．２μｍ）３３、および
ｎ−ＩｎＰクラッド層の一部３４を０．２μｍ厚にＭＯ
ＶＰＥ選択成長によりエピタキシャル成長させる。ここ
で活性層３３はアンドープＩｎＧａＡｓ／ＩｎＧａＡｓ
Ｐ ＭＱＷ活性層あるいは、アンドープＩｎＧａＡｓＰ
バルク活性層でもよく、ＩｎＧａＡｓＰ／ＩｎＧａＡｓ
Ｐ ＭＱＷ構造に限定されない。Next, as in the first embodiment, FIG.
As shown in (d), the p-InP clad layer (carrier density 7
× 10 17 cm −3 ) 32 with a thickness of 0.2 μm, undoped In
A GaAsP / InGaAsP multiple quantum well (MQW) active layer 33 (wavelength: 1.3 μm, thickness: 0.2 μm) 33 and a part of the n-InP cladding layer 34 were 0.2 μm thick.
Epitaxial growth is performed by selective VPE growth. Here, the active layer 33 is undoped InGaAs / InGaAs
P MQW active layer or undoped InGaAsP
Bulk active layer may be used, InGaAsP / InGaAs
The structure is not limited to the P MQW structure.
【００４６】ＭＯＶＰＥ選択成長で形成された、ダブル
ヘテロ（ＤＨ）構造３２、３３、３４の側面は、ＭＯＶ
ＰＥ成長法の成長速度の面方位依存性から、（１１１）
Ｂ面が自動的に形成され、非常に平滑な鏡面構造とな
る。この結果、光導波路の散乱損失を極めて低く抑える
ことができる。The side surfaces of the double hetero (DH) structures 32, 33 and 34 formed by MOVPE selective growth have MOVPE.
From the plane orientation dependence of the growth rate of the PE growth method, (111)
The B surface is automatically formed, resulting in a very smooth mirror surface structure. As a result, the scattering loss of the optical waveguide can be suppressed extremely low.
【００４７】次に図８（ｅ）の様に、ｎ−ＩｎＰクラッ
ド層３４の上にＳｉＯ2 マスク３５を形成し、これを成
長阻止マスクとして、ｐ−ＩｎＰ層３９（キャリア密度
７×１０17ｃｍ-3、厚さ０．７μｍ）、アンドープＩｎ
ＧａＡｓＰ層３９ｂ、ｎ−ＩｎＰ層４０（キャリア濃度
１×１０18ｃｍ-3、厚さ０．２μｍ）を成長する。ｎ−
ＩｎＰ層４０は成長界面にｐｎ接合が形成されるのを防
ぐために挿入したものであり、本発明において必ずしも
必要とするものではない。Next, as shown in FIG. 8E, a SiO 2 mask 35 is formed on the n-InP cladding layer 34, and the p-InP layer 39 (carrier density 7 × 10 17 is used as a growth inhibition mask). cm -3 , thickness 0.7 μm), undoped In
A GaAsP layer 39b and an n-InP layer 40 (carrier concentration 1 × 10 18 cm −3 , thickness 0.2 μm) are grown. n-
The InP layer 40 is inserted to prevent the formation of a pn junction at the growth interface, and is not always necessary in the present invention.
【００４８】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図８（ｆ）の様に電極形成工程を経
てレーザ構造とした。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP cap layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, as shown in FIG. 8F, a laser structure was formed through an electrode forming process.
【００４９】本実施の形態により作製した半導体レーザ
を１５０μｍ長に切り出し、前端面に８０％、後端面に
９５％の高反射膜コーティングを施し測定したところ、
レーザ発振波長１．３０μｍ、２０℃での閾値電流０．
８ｍＡ、スロープ効率０．５０Ｗ／Ａ、８５℃での閾値
電流４．５ｍＡ、スロープ効率０．４０Ｗ／Ａ、の素子
が高歩留まりで実現できた。The semiconductor laser manufactured according to the present embodiment was cut into a length of 150 μm, and 80% of the front end face and 95% of the rear end face were coated with a highly reflective coating, and the measurement was performed.
Laser oscillation wavelength 1.30 μm, threshold current 0.
A device having 8 mA, a slope efficiency of 0.50 W / A, a threshold current at 85 ° C. of 4.5 mA, and a slope efficiency of 0.40 W / A was realized with a high yield.
【００５０】次に図９、図１０を参照して本発明の第５
の実施の形態について説明する。図１０は第５の実施の
形態を説明するための工程断面図であり、図９は第５の
実施の形態により作製された半導体レーザの斜視図であ
る。図１０（ａ），（ｂ）は第１の実施の形態で示した
図２（ａ）、（ｂ）と同じ構造である。その後、図１０
（ｃ）の様に、ｎ−ＩｎＰクラッド層３４の上にＳｉＯ
2 マスク３５をパターニングし、ＤＨ構造の両脇をｐ−
ＩｎＰ層３６（キャリア濃度７×１０17ｃｍ-3、厚さ
０．５μｍ）、ｎ−ＩｎＰ層３７（キャリア濃度１×１
０18ｃｍ-3、厚さ０．５μｍ）で埋め込む。続いて図１
０（ｄ）に示すように、ｐ−ＩｎＧａＡｓＰ層３９ｃ
（波長組成１．００μｍ、キャリア濃度７×１０17ｃｍ
-3、厚さ１．０μｍ）、ｎ−ＩｎＰ層４０（キャリア濃
度１×１０18ｃｍ-3、厚さ０．２μｍ）を成長する。ｎ
−ＩｎＰ層４０は成長界面にｐｎ接合が形成されるのを
防ぐために挿入したものであり、本発明において必ずし
も必要とするものではない。Next, referring to FIGS. 9 and 10, the fifth embodiment of the present invention will be described.
The embodiment will be described. FIG. 10 is a process sectional view for explaining the fifth embodiment, and FIG. 9 is a perspective view of a semiconductor laser manufactured according to the fifth embodiment. FIGS. 10A and 10B have the same structure as FIGS. 2A and 2B shown in the first embodiment. After that, FIG.
As shown in (c), SiO is formed on the n-InP clad layer 34.
2 mask 35 is patterned, the both sides of the DH structure p-
InP layer 36 (carrier concentration 7 × 10 17 cm −3 , thickness 0.5 μm), n-InP layer 37 (carrier concentration 1 × 1)
0 18 cm −3 , thickness 0.5 μm). Then Figure 1
0 (d), the p-InGaAsP layer 39c
(Wavelength composition 1.00 μm, carrier concentration 7 × 10 17 cm
-3 , thickness 1.0 μm) and n-InP layer 40 (carrier concentration 1 × 10 18 cm −3 , thickness 0.2 μm) are grown. n
The -InP layer 40 is inserted to prevent the formation of a pn junction at the growth interface, and is not always necessary in the present invention.
【００５１】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図１０（ｅ）の様に電極形成工程を
経て、図９の様なレーザ構造とした。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP cap layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, an electrode forming process was performed as shown in FIG. 10E to obtain a laser structure as shown in FIG.
【００５２】本実施の形態により作成した半導体レーザ
を１５０μｍ長に切り出し、前端面に８０％、後端面に
９５％の高反射膜コーティングを施し測定したところ、
レーザ発振波長１．３０μｍ、閾値電流１．０ｍＡ、ス
ロープ効率０．５０Ｗ／Ａの素子が高歩留まりで実現で
きた。The semiconductor laser produced according to the present embodiment was cut into a length of 150 μm, and a high reflection film coating of 80% was applied to the front end face and 95% to the rear end face.
A device having a laser oscillation wavelength of 1.30 μm, a threshold current of 1.0 mA and a slope efficiency of 0.50 W / A could be realized with a high yield.
【００５３】次に、本実施の形態における電流ブロック
構造の作成原理について述べる。ＭＯＶＰＥ選択成長に
より作製した光導波路の両脇にｐｎｐｎ電流ブロック構
造を導入する工程で、ｎ−ＩｎＰ電流ブロック層３７と
ｎ−ＩｎＰクラッド層４１が接すると、電流ブロック構
造として機能しない。そこで、本実施の形態において
は、ｐ−ＩｎＰ電流ブロック層の代わりに、ｐ−ＩｎＧ
ａＡｓＰ電流ブロック層３９ｃを用いることにより、
（１１１）Ｂ面への成長が生じるため、ｎ−ＩｎＰ電流
ブロック層３７とｎ−ＩｎＰクラッド層４１が接するこ
とを防止することができる。図１１を用いて、これを説
明する。図１１の断面図に示すように、ＭＯＶＰＥ選択
成長により形成したリッジ光導波路の両脇の埋め込み成
長において、（１００）面への成長膜厚ｄ１と（１１
１）Ｂ面への成長膜厚ｄ２との関係を調べた実験結果が
図１１に示されている。成長条件は、成長圧力１５０Ｔ
ｏｒｒ、成長温度６２５℃、成長速度１．５μｍ／ｈで
行った。この実験データから、ＩｎＧａＡｓＰで埋め込
み成長をする場合より、（１１１）Ｂ面への膜厚が３倍
程度厚くなることが分かる。従って、図１等で示してい
る、ｐ−ＩｎＰ電流ブロック層３９のかわりに、ｐ−Ｉ
ｎＧａＡｓＰ層を用いれば、ｎ−ＩｎＰ電流ブロック層
３７を覆うことができ、ｎ−ＩｎＰクラッド層４１とｎ
−ＩｎＰ電流ブロック層３７とが接することを防止でき
る。Next, the principle of forming the current block structure in this embodiment will be described. If the n-InP current blocking layer 37 and the n-InP cladding layer 41 are in contact with each other in the step of introducing the pnpn current blocking structure on both sides of the optical waveguide manufactured by MOVPE selective growth, the current blocking structure does not function. Therefore, in the present embodiment, p-InG is used instead of the p-InP current blocking layer.
By using the aAsP current blocking layer 39c,
Since the growth on the (111) B plane occurs, it is possible to prevent the n-InP current blocking layer 37 and the n-InP cladding layer 41 from coming into contact with each other. This will be described with reference to FIG. As shown in the cross-sectional view of FIG. 11, in the embedded growth on both sides of the ridge optical waveguide formed by MOVPE selective growth, the grown film thicknesses d1 and (11
1) Experimental results for examining the relationship with the growth film thickness d2 on the B surface are shown in FIG. The growth condition is a growth pressure of 150T.
Orr, growth temperature 625 ° C., growth rate 1.5 μm / h. From this experimental data, it can be seen that the film thickness on the (111) B plane is about three times thicker than in the case of burying growth with InGaAsP. Therefore, in place of the p-InP current blocking layer 39 shown in FIG.
If the nGaAsP layer is used, the n-InP current blocking layer 37 can be covered, and the n-InP clad layer 41 and the n-InP clad layer 41 can be formed.
The contact with the —InP current blocking layer 37 can be prevented.
【００５４】図１２を参照して本発明の第６の実施の形
態について説明する。図１２は第６の実施の形態を説明
するための工程断面図である。図１２（ａ），（ｂ），
（ｃ）は図１０（ａ），（ｂ），（ｃ）と同じ工程であ
る。続いて図１２（ｄ）に示すように、ｐ−ＩｎＧａＡ
ｓＰ層３９ｃ（波長組成１．００μｍ、キャリア濃度７
×１０17ｃｍ-3、厚さ１．０μｍ）、アンドープＩｎＧ
ａＡｓＰ層３９ｂ（バンドギャップ波長１．２μｍ、厚
さ０．１μｍ）、ｎ−ＩｎＰ層４０（キャリア濃度１×
１０18ｃｍ-3、厚さ０．２μｍ）を成長する。ｎ−Ｉｎ
Ｐ層４０は成長界面にｐｎ接合が形成されるのを防ぐた
めに挿入したものであり、本発明において必ずしも必要
とするものではない。A sixth embodiment of the present invention will be described with reference to FIG. 12A to 12C are process cross-sectional views for explaining the sixth embodiment. 12 (a), (b),
(C) is the same process as FIG. 10 (a), (b), (c). Subsequently, as shown in FIG. 12D, p-InGaA
sP layer 39c (wavelength composition 1.00 μm, carrier concentration 7
× 10 17 cm -3 , thickness 1.0 μm), undoped InG
aAsP layer 39b (bandgap wavelength 1.2 μm, thickness 0.1 μm), n-InP layer 40 (carrier concentration 1 ×)
10 18 cm −3 , thickness 0.2 μm) is grown. n-In
The P layer 40 is inserted to prevent the formation of a pn junction at the growth interface, and is not necessarily required in the present invention.
【００５５】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図１２（ｅ）の様に電極形成工程を
経てレーザ構造とした。本実施の形態により作製した半
導体レーザを１５０μｍ長に切り出し、前端面に８０
％、後端面に９５％の高反射膜コーティングを施し測定
したところ、レーザ発振波長１．３０μｍ、２０℃での
閾値電流０．８ｍＡ、スロープ効率０．５２Ｗ／Ａ、８
５℃での閾値電流４．５ｍＡ、スロープ効率０．４１Ｗ
／Ａ、の素子が高歩留まりで実現できた。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP cap layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, as shown in FIG. 12E, a laser structure was formed through an electrode forming process. The semiconductor laser manufactured according to the present embodiment is cut out to a length of 150 μm, and the front end face is
%, The rear end surface was coated with a highly reflective coating of 95%, and the measurement was carried out. The laser oscillation wavelength was 1.30 μm, the threshold current at 20 ° C. was 0.8 mA, and the slope efficiency was 0.52 W / A, 8
Threshold current 4.5mA at 5 ℃, slope efficiency 0.41W
The device of / A was realized with a high yield.
【００５６】図１３を用いて、本発明の第７の実施の形
態について説明する。図１３は第７の実施の形態を説明
するための工程断面図であり、図１３（ａ），（ｂ），
（ｃ）は、図１０（ａ），（ｂ），（ｃ）と同じ工程で
ある。続いて、図１３（ｄ）に示すように、ｐ−ＩｎＰ
層３９ｄ（キャリア濃度２×１０18ｃｍ-3、厚さ０．２
５μｍ）、ｐ−ＩｎＰ層３９（キャリア濃度７×１０17
ｃｍ-3、厚さ０．７５μｍ）、ｎ−ＩｎＰ層４０（キャ
リア濃度１×１０18ｃｍ-3、厚さ０．２μ）を成長す
る。ｎ−ＩｎＰ層４０は成長界面にｐｎ接合が形成され
るのを防ぐために挿入したものであり、本発明において
必ずしも必要とするものではない。この工程において、
ｐ−ＩｎＰ層３９ｄの成長中に、ｎ−ＩｎＰ層３７の表
面へＺｎの固層拡散により、ｐ型反転層３８が形成され
る。The seventh embodiment of the present invention will be described with reference to FIG. FIG. 13 is a process sectional view for explaining the seventh embodiment, and FIGS.
(C) is the same process as FIG. 10 (a), (b), (c). Then, as shown in FIG. 13D, p-InP
Layer 39d (carrier concentration 2 × 10 18 cm −3 , thickness 0.2
5 μm), p-InP layer 39 (carrier concentration 7 × 10 17
cm −3 , thickness 0.75 μm), and n-InP layer 40 (carrier concentration 1 × 10 18 cm −3 , thickness 0.2 μ) is grown. The n-InP layer 40 is inserted to prevent the formation of a pn junction at the growth interface, and is not always necessary in the present invention. In this process,
During the growth of the p-InP layer 39d, the p-type inversion layer 38 is formed by the solid layer diffusion of Zn to the surface of the n-InP layer 37.
【００５７】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャリア層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図１３（ｅ）の様に電極形成工程を
経てレーザ構造とした。本実施の形態により作製した半
導体レーザを１５０μｍ長に切り出し、前端面に８０
％、後端面に９５％の高反射膜コーティングを施し測定
したところ、レーザ発振波長１．３０μｍ、閾値電流
１．０ｍＡ、スロープ効率０．５０Ｗ／Ａの素子が後歩
留まりが実現できた。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3, thickness 1.5 μm), n-InGaAsP carrier layer 42
(Carrier concentration 5 × 10 18 cm −3, thickness 0.3 μm) Finally, as shown in FIG. 13E, a laser structure was formed through an electrode forming process. The semiconductor laser manufactured according to the present embodiment is cut out to a length of 150 μm, and the front end face is
%, A high reflection film coating of 95% was applied to the rear end surface, and measurement was performed. As a result, a device with a laser oscillation wavelength of 1.30 μm, a threshold current of 1.0 mA, and a slope efficiency of 0.50 W / A was able to achieve a rear yield.
【００５８】本実施の形態においては、ｐ−ＩｎＰ電流
ブロック層３９ｄの一部もしくは全部のドーピング濃度
が、ｎ−ＩｎＰ電流ブロック層３７のドーピング濃度よ
り高くすることで、ｐ−ＩｎＰ電流ブロック層３９ｄの
成長中に、ドーパントであるＺｎがｎ−ＩｎＰ層中へ固
層拡散し、その結果ｎ−ＩｎＰ層の表面がｐ型反転する
ため、ｎ−ＩｎＰ電流ブロック層３７とｎ−ＩｎＰクラ
ッド層４１が接することを防止することができる。図１
４を用いてこれを説明する。図１４は、ｎ−ＩｎＰ層上
へ、ｐ−ＩｎＰ層をＭＯＶＰＥ成長したときの、ｎ−Ｉ
ｎＰ層表面のｐ型反転深さを、ｐ−ＩｎＰ層の成長時間
に対して調べた実験結果である。この実験では、ｎ−Ｉ
ｎＰ層のキャリア濃度は、ｎ＝１．０×１０18ｃｍ-3一
定とし、ｐ−ＩｎＰ層のキャリア濃度をｐ＝１．１〜
３．０×１０18ｃｍ-3と変化させた。また、成長圧力は
１５０Ｔｏｒｒ、成長温度は６２５℃、成長速度は１．
５μｍ／ｈとし、ｐドーパントの原料にはジエチルジン
ク（ＤＥＺｎ）を用いた。この結果、ｐ＝１．１×１０
18ｃｍ-3では、６０分間の成長でも、ｐ型反転層深さは
０．０５μｍ以下であるが、ｐ＝１．５、２．０×１０
18ｃｍ-3と増加させるにつれて、３０分間の成長で、ｐ
型反転層深さが０．１μｍ、０．２２μｍと十分に深く
なることが明らかになった。従ってｐ−ＩｎＰ電流ブロ
ック層３９ｄの一部もしくは全部のドーピング濃度を、
ｎ−ＩｎＰ電流ブロック層３７のドーピング濃度より高
くすることで、ｎ−ＩｎＰ電流ブロック層３７がｐ−Ｉ
ｎＰで囲まれた構造が実現され、ｎ−ＩｎＰクラッド層
４１とｎ−ＩｎＰ電流ブロック層３７とが接することを
防止できる。In the present embodiment, the doping concentration of part or all of the p-InP current blocking layer 39d is made higher than the doping concentration of the n-InP current blocking layer 37, so that the p-InP current blocking layer 39d is formed. During the growth of Zn, the dopant Zn diffuses into the n-InP layer as a solid layer, and as a result, the surface of the n-InP layer undergoes p-type inversion. Can be prevented. FIG.
This will be explained with reference to FIG. FIG. 14 shows n-I when the p-InP layer is MOVPE grown on the n-InP layer.
It is an experimental result which investigated the p-type inversion depth of the nP layer surface with respect to the growth time of a p-InP layer. In this experiment, n-I
The carrier concentration of the nP layer is n = 1.0 × 10 18 cm −3, and the carrier concentration of the p-InP layer is p = 1.1 to
It was changed to 3.0 × 10 18 cm −3 . The growth pressure is 150 Torr, the growth temperature is 625 ° C., and the growth rate is 1.
Dimethyl zinc (DEZn) was used as the raw material for the p-dopant. As a result, p = 1.1 × 10
At 18 cm −3 , the p-type inversion layer depth is 0.05 μm or less even after growth for 60 minutes, but p = 1.5, 2.0 × 10
As it was increased to 18 cm -3 , the growth for 30 minutes, p
It was revealed that the type inversion layer depth was 0.1 μm and 0.22 μm, which were sufficiently deep. Therefore, the doping concentration of part or all of the p-InP current blocking layer 39d is
By making the doping concentration higher than that of the n-InP current blocking layer 37, the n-InP current blocking layer 37 becomes p-I.
A structure surrounded by nP is realized, and it is possible to prevent the n-InP clad layer 41 and the n-InP current blocking layer 37 from coming into contact with each other.
【００５９】図１５、図１６を用いて、本発明の第８の
実施の形態について説明する。図１５は第８の実施の形
態を説明するための選択成長マスクパターンであり、図
１６は工程断面図である。ｐ−ＩｎＰ基板３１上にλ／
４シフト回折格子を形成した後（図面には記載されてい
ない）、図１５に示すような一対のＳｉＯ2 ストライプ
マスク３０をパターニングする。マスク幅は１０μｍ、
間隔は１．５μｍとした。このときストライプの方向
は、［０１１］方向から［０１−１］方向へ５度回転し
て形成する。このストライプマスク３０に挟まれた１．
５μｍ幅の領域へ図１０（ｂ）と同様なＤＨ構造３２、
３３、３４をＭＯＶＰＥ選択成長によりエピタキシャル
成長させる。［０１１］方向から［０１−１］方向への
回転角は３度以上であればよい。The eighth embodiment of the present invention will be described with reference to FIGS. FIG. 15 is a selective growth mask pattern for explaining the eighth embodiment, and FIG. 16 is a process sectional view. λ / on the p-InP substrate 31
After forming the 4-shift diffraction grating (not shown in the drawing), a pair of SiO 2 stripe masks 30 as shown in FIG. 15 are patterned. The mask width is 10 μm,
The interval was 1.5 μm. At this time, the stripe direction is formed by rotating 5 degrees from the [011] direction to the [01-1] direction. 1 sandwiched between the stripe masks 30.
A DH structure 32 similar to that shown in FIG.
33 and 34 are epitaxially grown by MOVPE selective growth. The rotation angle from the [011] direction to the [01-1] direction may be 3 degrees or more.
【００６０】その後、図１６（ｃ）の様に、ｎ−ＩｎＰ
クラッド層３４の上に、ＳｉＯ2 マスク３５をパターニ
ングし、ＤＨ構造の両脇をｐ−ＩｎＰ層３６（キャリア
濃度７×１０17ｃｍ-3、厚さ０．２μｍ）、ｎ−ＩｎＰ
層３７（キャリア濃度１×１０18ｃｍ-3、厚さ０．５μ
ｍ）、ｐ−ＩｎＰ層３９（キャリア濃度７×１０17ｃｍ
-3、厚さ０．８μｍ）で埋め込む。After that, as shown in FIG. 16C, n-InP
A SiO 2 mask 35 is patterned on the clad layer 34, and a p-InP layer 36 (carrier concentration 7 × 10 17 cm −3 , thickness 0.2 μm) and n-InP are formed on both sides of the DH structure.
Layer 37 (carrier concentration 1 × 10 18 cm −3 , thickness 0.5 μ
m), p-InP layer 39 (carrier concentration 7 × 10 17 cm
-3 , thickness 0.8 μm).
【００６１】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャリア層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図１６（ｄ）の様に電極形成工程を
経てレーザ構造とした。本実施の形態により作製した半
導体レーザを４００μｍ長に切り出し、両端面に０．１
％の無反射膜コーティングうを施し測定したところ、レ
ーザ発振波長１．３１μｍ、閾値電流５．０ｍＡ、スロ
ープ効率０．３０Ｗ／Ａ、サイドモード抑圧比（ＳＭＳ
Ｒ）４５ｄＢ以上の素子が高歩留まりで実現できた。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP carrier layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, as shown in FIG. 16D, a laser structure was formed through an electrode forming step. The semiconductor laser manufactured according to the present embodiment is cut out to a length of 400 μm, and 0.1 mm is cut on both end faces
% Non-reflective film coating was performed and the measurement was carried out. Laser oscillation wavelength 1.31 μm, threshold current 5.0 mA, slope efficiency 0.30 W / A, side mode suppression ratio (SMS
R) An element of 45 dB or more could be realized with a high yield.
【００６２】本実施の形態においては、多層構造光導波
路３２、３３、３４の導波路軸を［０１１］方向から
［０１−１］方向へ回転することにより、ｎ−ＩｎＰ電
流ブロック層３７、ｐ−ＩｎＰ電流ブロック３９が（０
１−１）面へも成長する。このため、ｎ−ＩｎＰ電流ブ
ロック層３７がｐ−ＩｎＰ電流ブロック層３９に覆われ
る形となるため、、ｎ−ＩｎＰ電流ブロック層３７とｎ
−ＩｎＰクラッド層４１が接することを防止することが
できる。図１７を用いてこれを説明する。ストライプ方
向（光導波路方向）が［０１１］の場合、マスク端につ
ながる成長側面は（１１１）Ｂ面となり（図１７
（ａ））、［０１１］から［０１−１］方向へ回転させ
て行くと、成長側面は（０１−１）面と（１１１）Ｂ面
が現れ（図１７（ｂ））、回転角度４５度では成長側面
が（０１０）面となり（図１７（ｃ））、９０度回転し
た［０１−１］ストライプでは成長側面に（１１１）Ｂ
面と（１１１）Ａ面が現れる（図１７（ｄ））。図１７
（ａ）の［０１１］ストライプを用いたときに現れる
（１１１）Ｂ側壁面は、非常に平滑で安定な面であるた
め、側壁方向へは成長しにくい。In this embodiment, by rotating the waveguide axes of the multilayer optical waveguides 32, 33, and 34 from the [011] direction to the [01-1] direction, the n-InP current blocking layers 37, p are formed. -InP current block 39 becomes (0
It also grows on the 1-1) plane. For this reason, the n-InP current blocking layer 37 is covered with the p-InP current blocking layer 39.
It is possible to prevent the -InP clad layer 41 from coming into contact with each other. This will be described with reference to FIG. When the stripe direction (optical waveguide direction) is [011], the growth side surface connected to the mask edge is the (111) B surface (see FIG. 17).
(A)), when rotated from [011] to the [01-1] direction, (01-1) plane and (111) B plane appear on the growth side surface (FIG. 17B), and the rotation angle is 45. The growth side surface becomes a (010) plane (FIG. 17C), and the [01-1] stripe rotated by 90 degrees has a growth side surface of (111) B.
Plane and (111) A plane appear (FIG. 17D). FIG. 17
Since the (111) B side wall surface that appears when the [011] stripe of (a) is used is a very smooth and stable surface, it is difficult to grow in the side wall direction.
【００６３】その他の（図１７（ｂ）〜（ｄ））ストラ
イプを用いたときに現れる側壁面は、（１１１）Ｂ面ほ
ど安定ではないため、比較的成長しやすい。したがっ
て、ストライプを［０１１］方向から［０１−１］方向
へ回転させた構造を用いることで、ｎ−ＩｎＰ電極ブロ
ック層３７がｐ−ＩｎＰ電流ブロック層３９に覆われる
形を実現できるため、ｎ−ＩｎＰ電流ブロック層３７と
ｎ−ＩｎＰクラッド層４１が接することを防止すること
ができる。また、レーザ共振器を形成するためには、へ
き界面を共振器ミラーとして利用できる［０１１］スト
ライプに近い方が望ましい。したがって、図１７（ｂ）
に示すような、［０１１］方向から［０１−１］方向へ
微少角回転させたストライプが使いやすい。The side wall surfaces that appear when the other stripes (FIGS. 17 (b) to 17 (d)) are used are not as stable as the (111) B surface, and are relatively easy to grow. Therefore, by using a structure in which the stripe is rotated from the [011] direction to the [01-1] direction, the n-InP electrode block layer 37 can be covered with the p-InP current block layer 39. It is possible to prevent the -InP current blocking layer 37 and the n-InP cladding layer 41 from coming into contact with each other. Further, in order to form a laser resonator, it is desirable that the cleavage interface be close to a [011] stripe that can be used as a resonator mirror. Therefore, FIG.
A stripe rotated by a small angle from the [011] direction to the [01-1] direction as shown in FIG.
【００６４】図１８、図１９を用いて、本発明の第９の
実施の形態について説明する。図１８は第９の実施の形
態を説明するための断面工程図であり、図１９は、埋め
込み成長に用いるＳｉＯ2 マスクパターンである。The ninth embodiment of the present invention will be described with reference to FIGS. FIG. 18 is a sectional process drawing for explaining the ninth embodiment, and FIG. 19 is a SiO 2 mask pattern used for buried growth.
【００６５】図１８（ａ），（ｂ）は、図１０（ａ），
（ｂ）と同じ工程である。その後、図１９の様に、ｎ−
ＩｎＰクラッド層３４の上に、ＳｉＯ2 マスク３５をジ
グザグ状にパターニングし、ＤＨ構造の両脇をｐ−Ｉｎ
Ｐ層３６（キャリア濃度７×１０17ｃｍ-3、厚さ０．２
μｍ）、ｎ−ＩｎＰ層３７（キャリア濃度１×１０18ｃ
ｍ-3，厚さ０．５μｍ）、ｐ−ＩｎＰ層３９（キャリア
濃度７×１０17ｃｍ-3、厚さ０．８μｍ）で埋め込むと
図１８（ｃ）の構造となる。18 (a) and 18 (b) are shown in FIG.
It is the same process as (b). Then, as shown in FIG.
A SiO 2 mask 35 is patterned in a zigzag pattern on the InP clad layer 34, and p-In is formed on both sides of the DH structure.
P layer 36 (carrier concentration 7 × 10 17 cm −3 , thickness 0.2
μm), n-InP layer 37 (carrier concentration 1 × 10 18 c
m −3 , thickness 0.5 μm), and the p-InP layer 39 (carrier concentration 7 × 10 17 cm −3 , thickness 0.8 μm) is embedded, the structure shown in FIG.
【００６６】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャリア層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図１８（ｄ）の様に電極形成工程を
経てレーザ構造とした。本実施の形態により作製した半
導体レーザを１５０μｍ長に切り出し、前端面に８０
％、後端面に９５％の高反射膜コーティングを施し測定
したところ、レーザ発振波長１．３０μｍ、閾値電流
１．０ｍＡ、スロープ効率０．５０Ｗ／Ａの素子が高歩
留まりで実現できた。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP carrier layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, as shown in FIG. 18D, an electrode forming process was performed to form a laser structure. The semiconductor laser manufactured according to the present embodiment is cut out to a length of 150 μm, and the front end face is
%, The rear end surface was coated with a highly reflective coating of 95%, and measurement was performed. As a result, an element having a laser oscillation wavelength of 1.30 μm, a threshold current of 1.0 mA, and a slope efficiency of 0.50 W / A was realized with a high yield.
【００６７】本実施の形態においては、ｐ−ＩｎＰカバ
ー層３６、ｎ−ＩｎＰ電流ブロック層３７および、ｐ−
ＩｎＰ電流ブロック層３９を含む多層構造が光導波路に
接する領域が、導波路軸方向にジグザグ状になるような
成長阻止マスクを用いることにより、導波路軸を［０１
１］方向から傾けたのと等価な効果が得られ、ｎ−Ｉｎ
Ｐ電流ブロック層３７、ｐ−ＩｎＰ電流ブロック層３９
が［０１−１］方向へも成長する。このため、ｎ−Ｉｎ
Ｐ電流ブロック層３７がｐ−ＩｎＰ電流ブロック層３９
に覆われる形ができるため、ｎ−ＩｎＰ電流ブロック層
３７とｎ−ＩｎＰクラッド層４１が接することを防止す
ることができる。図２０を用いてこれを説明する。［０
１１］方向へジグザグ状のストライプマスクを形成し
（図２０（ａ））、選択成長を行うと、図１７（ｂ）と
同様な効果が得られ、図２０（ｂ）の様な成長形状が実
現できる。したがって、この様なマスクを用いればｎ−
ＩｎＰ電流ブロック層３７がｐ−ＩｎＰ電流ブロック層
３９に覆われる形ができるため、ｎ−ＩｎＰ電流ブロッ
ク層３７とｎ−ＩｎＰクラッド層４１が接することを防
止することができる。In the present embodiment, the p-InP cover layer 36, the n-InP current blocking layer 37 and the p-InP current blocking layer 37 are formed.
By using a growth prevention mask such that the region where the multilayer structure including the InP current blocking layer 39 contacts the optical waveguide has a zigzag shape in the waveguide axis direction, the waveguide axis is [01
1] direction, an effect equivalent to tilting is obtained, and n-In
P current blocking layer 37, p-InP current blocking layer 39
Also grow in the [01-1] direction. Therefore, n-In
The P current blocking layer 37 is the p-InP current blocking layer 39.
As a result, the n-InP current blocking layer 37 and the n-InP clad layer 41 can be prevented from coming into contact with each other. This will be described with reference to FIG. [0
When a zigzag stripe mask is formed in the [11] direction (FIG. 20 (a)) and selective growth is performed, the same effect as in FIG. 17 (b) is obtained, and the growth shape as shown in FIG. 20 (b) is obtained. realizable. Therefore, if such a mask is used, n-
Since the InP current blocking layer 37 can be covered with the p-InP current blocking layer 39, it is possible to prevent the n-InP current blocking layer 37 and the n-InP cladding layer 41 from contacting each other.
【００６８】図２１を用いて、本発明の第１０の実施の
形態について説明する。図２１は第１０の実施の形態を
説明するための工程断面図である。図２１（ａ），
（ｂ）は図１０（ａ），（ｂ）と同じ工程である。その
後、図２１（ｃ）の様に、ｎ−ＩｎＰクラッド層３４の
上に、ＳｉＯ2 マスク３５をパターニングし、ＤＨ構造
の両脇をＭＯＶＰＥにより、ｐ−ＩｎＰ層３６（キャリ
ア濃度７×１０17ｃｍ-3、厚さ０．２μｍ）、ｎ−Ｉｎ
Ｐ層３７（キャリア濃度１×１０18ｃｍ-3、厚さ０．５
μｍ）、ｐ−ＩｎＰ層３９（キャリア濃度７×１０17ｃ
ｍ-3、厚さ０．８μｍ）で埋め込む。このときの成長圧
力を１５０Ｔｏｒｒ、成長速度は１．５μｍ／ｈとし
た。The tenth embodiment of the present invention will be described with reference to FIG. FIG. 21 is a process sectional view for explaining the tenth embodiment. 21 (a),
(B) is the same process as FIG. 10 (a), (b). After that, as shown in FIG. 21C, the SiO 2 mask 35 is patterned on the n-InP cladding layer 34, and both sides of the DH structure are MOVPEed to form the p-InP layer 36 (carrier concentration 7 × 10 17). cm −3 , thickness 0.2 μm), n-In
P layer 37 (carrier concentration 1 × 10 18 cm −3 , thickness 0.5
μm), p-InP layer 39 (carrier concentration 7 × 10 17 c
m −3 , thickness 0.8 μm). The growth pressure at this time was 150 Torr, and the growth rate was 1.5 μm / h.
【００６９】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図２１（ｄ）の様に電極形成工程を
経てレーザ構造とした。本実施の形態により製作した半
導体レーザを１５０μｍ長に切り出し、前端面に８０
％、後端面に９５％の高反射膜コーティングを施し測定
したところ、レーザ発振波長１．３０μｍ、閾値電流
１．０ｍＡ、スロープ効率０．５０Ｗ／Ａの素子が高歩
留まりで実現できた。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP cap layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, as shown in FIG. 21D, a laser structure was formed through an electrode forming process. The semiconductor laser manufactured according to this embodiment is cut into a length of 150 μm, and the front end face is
%, The rear end surface was coated with a highly reflective coating of 95%, and measurement was performed. As a result, an element having a laser oscillation wavelength of 1.30 μm, a threshold current of 1.0 mA, and a slope efficiency of 0.50 W / A was realized with a high yield.
【００７０】本実施の形態においては、ｐ−ＩｎＰカバ
ー層３６、ｎ−ＩｎＰ電流ブロック層３７、ｐ−ＩｎＰ
電流ブロック層３９の成長条件を、高成長圧力、高成長
速度とすることで、ｎ−ＩｎＰ電流ブロック層３７とｎ
−ＩｎＰクラッド層４１が接することを防止できる。図
２２、図２３を用いてこれを説明する。ＭＯＶＰＥ選択
成長により形成したリッジ光導波路の両脇の埋め込み成
長において、（１００）面への成長膜厚ｄ１と（１１
１）Ｂ面への成長膜厚ｄ２との関係を成長圧力をパラメ
ータとして調べた実験結果が図２２に示されている。こ
の実験では、成長速度を０．７５μｍ／ｈ一定とし、成
長圧力を５０Ｔｏｒｒから１５０Ｔｏｒｒまで変化させ
た。また、同様な実験を成長圧力を７５Ｔｏｒｒ一定の
もとで、成長速度依存性について調べた実験結果が図２
３である。これらのデータから、成長圧力については１
００Ｔｏｒｒ以上、成長速度については、１．５μｍ／
ｈ以上とすることで、（１１１）Ｂ面への成長膜厚を十
分に厚くすることが可能であり、したがって、ｎ−Ｉｎ
Ｐ電流ブロック層３７が、ｐ−ＩｎＰ層３６、３９に覆
われた構造が実現され、ｎ−ＩｎＰ電流ブロック層３７
とｎ−ＩｎＰクラッド層４１が接することを防止でき
る。In this embodiment, the p-InP cover layer 36, the n-InP current blocking layer 37 and the p-InP are formed.
By setting the growth conditions of the current blocking layer 39 to a high growth pressure and a high growth rate, the n-InP current blocking layers 37 and
The contact with the -InP clad layer 41 can be prevented. This will be described with reference to FIGS. 22 and 23. In the buried growth on both sides of the ridge optical waveguide formed by MOVPE selective growth, the grown film thicknesses d1 and (11
FIG. 22 shows the result of an experiment in which the relationship between 1) the growth film thickness d2 on the B surface was examined using the growth pressure as a parameter. In this experiment, the growth rate was kept constant at 0.75 μm / h, and the growth pressure was changed from 50 Torr to 150 Torr. In addition, the results of an experiment in which the growth rate dependence was investigated under the same growth pressure of 75 Torr as shown in FIG.
It is 3. From these data, the growth pressure is 1
00 Torr or more, and the growth rate is 1.5 μm /
By setting h or more, the growth film thickness on the (111) B plane can be made sufficiently thick, and therefore n-In
A structure in which the P current blocking layer 37 is covered with the p-InP layers 36 and 39 is realized, and the n-InP current blocking layer 37 is formed.
Can be prevented from contacting with the n-InP clad layer 41.
【００７１】図２４、図２５を用いて、本発明の第１１
の実施の形態について説明する。図２４は第１１の実施
の形態を説明するための工程断面図であり、図２５は本
発明の第１１の実施の形態により作製された半導体レー
ザの構造斜視図である。図２４（ａ）、（ｂ）は図１０
（ａ）、（ｂ）と同じ工程である。その後、図２４
（ｃ）の様に、ｎ−ＩｎＰクラッド層３４の上に、Ｓｉ
Ｏ2 マスク３５をパターニングし、ＤＨ構造の両脇へＭ
ＯＶＰＥにより、ｐ−ＩｎＰ層３６（キャリア濃度７×
１０17ｃｍ-3、厚さ０．２μｍ）、ｎ−ＩｎＰ層３７
（キャリア濃度１×１０18ｃｍ-3、厚さ０．５μｍ）
を、成長圧力５０Ｔｏｒｒ、成長温度６７０℃、成長速
度０．５μｍ／ｈで成長し、引き続き、ｐ−ＩｎＰ層３
９（キャリア濃度７×１０17ｃｍ-3、厚さ０．８μ
ｍ）、ｎ−ＩｎＰ層４０（キャリア濃度１×１０18ｃｍ
-3、厚さ０．１μｍ）を成長圧力１５０Ｔｏｒｒ、成長
温度６２５℃、成長速度１．５μｍ／ｈで成長した。ｎ
−ＩｎＰ層４０は成長界面にｐｎ接合が形成されるのを
防ぐために挿入したものであり、本発明において必ずし
も必要とするものではない。The eleventh aspect of the present invention will be described with reference to FIGS. 24 and 25.
The embodiment will be described. FIG. 24 is a process sectional view for explaining the eleventh embodiment, and FIG. 25 is a structural perspective view of a semiconductor laser manufactured according to the eleventh embodiment of the present invention. 24 (a) and 24 (b) are shown in FIG.
This is the same process as (a) and (b). After that, FIG.
As shown in (c), Si is formed on the n-InP clad layer 34.
Pattern the O 2 mask 35 and apply M to both sides of the DH structure.
By OVPE, p-InP layer 36 (carrier concentration 7 ×
10 17 cm −3 , thickness 0.2 μm), n-InP layer 37
(Carrier concentration 1 × 10 18 cm -3 , thickness 0.5 μm)
At a growth pressure of 50 Torr, a growth temperature of 670 ° C. and a growth rate of 0.5 μm / h, and subsequently, the p-InP layer 3 is grown.
9 (carrier concentration 7 × 10 17 cm −3 , thickness 0.8 μ
m), n-InP layer 40 (carrier concentration 1 × 10 18 cm
-3 , thickness 0.1 μm) was grown at a growth pressure of 150 Torr, a growth temperature of 625 ° C. and a growth rate of 1.5 μm / h. n
The -InP layer 40 is inserted to prevent the formation of a pn junction at the growth interface, and is not always necessary in the present invention.
【００７２】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャリア層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図２４（ｄ）の様に電極形成工程を
経て図２５に示す様なレーザ構造とした。本実施の形態
により作製した半導体レーザを１５０μｍ長に切り出
し、前端面に８０％、後端面に９５％の高反射膜コーテ
ィングを施し測定したところ、レーザ発振波長１．３０
μｍ、閾値電流０．９ｍＡ、スロープ効率０．５２Ｗ／
Ａの素子が高歩留まりで実現できた。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP carrier layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, an electrode forming process is performed as shown in FIG. 24D to form a laser structure as shown in FIG. The semiconductor laser manufactured according to the present embodiment was cut into a length of 150 μm, and a high reflection film coating of 80% on the front end face and 95% on the rear end face was applied for measurement, and the laser oscillation wavelength was 1.30.
μm, threshold current 0.9 mA, slope efficiency 0.52 W /
The element A was realized with a high yield.
【００７３】図２６を用いて、本発明の第１２の実施の
形態について説明する。図２６は第１２の実施の形態を
説明するための工程断面図である。図２６（ａ），
（ｂ）は図１０（ａ），（ｂ）と同じ工程である。その
後、図２６（ｃ）の様に、ｎ−ＩｎＰグラッド層３４の
上に、ＳｉＯ2 マスク３５をパターニングし、ＤＨ構造
の両脇へＭＯＶＰＥにより、ｐ−ＩｎＰ層３６（キャリ
ア濃度７×１０17ｃｍ-3、厚さ０．２μｍ）、ｎ−Ｉｎ
Ｐ層３７（キャリア濃度１×１０18ｃｍ-3、厚さ０．５
μｍ）を、成長圧力５０Ｔｏｒｒ、成長速度は０．５μ
ｍ／ｈで成長し、引き続き、ｐ−ＩｎＰ層３９（キャリ
ア濃度７×１０17ｃｍ-3、厚さ０．８μｍ）、アンドー
プＩｎＧａＡｓＰ層３９ｂ（バンドギャップ波長１．２
μｍ、厚さ０．１μｍ）、ｎ−ＩｎＰ層４０（キャリア
濃度１×１０18ｃｍ-3、厚さ０．１μｍ）を成長圧力１
５０Ｔｏｒｒ、成長速度１．５μｍ／ｈで成長した（ア
ンドープＩｎＧａＡｓＰ層３９ｂの成長速度は０．５μ
ｍ／ｈとした）。ｎ−ＩｎＰ層４０は成長界面にｐｎ接
合が形成されるのを防ぐために挿入したものであり、本
発明において必ずしも必要とするものではない。The twelfth embodiment of the present invention will be described with reference to FIG. FIG. 26 is a process sectional view for explaining the twelfth embodiment. FIG. 26 (a),
(B) is the same process as FIG. 10 (a), (b). Then, as shown in FIG. 26C, the SiO 2 mask 35 is patterned on the n-InP glad layer 34, and the p-InP layer 36 (carrier concentration 7 × 10 17 is formed on both sides of the DH structure by MOVPE). cm −3 , thickness 0.2 μm), n-In
P layer 37 (carrier concentration 1 × 10 18 cm −3 , thickness 0.5
μm), growth pressure 50 Torr, growth rate 0.5 μm
Then, the p-InP layer 39 (carrier concentration 7 × 10 17 cm −3 , thickness 0.8 μm), the undoped InGaAsP layer 39 b (bandgap wavelength 1.2) are grown.
μm, thickness 0.1 μm), n-InP layer 40 (carrier concentration 1 × 10 18 cm −3 , thickness 0.1 μm) is grown at a growth pressure of 1
It was grown at 50 Torr and a growth rate of 1.5 μm / h (the growth rate of the undoped InGaAsP layer 39b was 0.5 μm).
m / h). The n-InP layer 40 is inserted to prevent the formation of a pn junction at the growth interface, and is not always necessary in the present invention.
【００７４】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図２６（ｄ）の様に電極形成工程を
経てレーザ構造とした。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP cap layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, as shown in FIG. 26D, a laser structure was formed through an electrode forming process.
【００７５】本実施の形態により製作した半導体レーザ
を１５０μｍ長に切り出し、前端面に８０％、後端面に
９５％の高反射膜コーティングを施し測定したところ、
レーザ発振波長１．３０μｍ、閾値電流０．８ｍＡ、ス
ロープ効率０．５５Ｗ／Ａの素子が高歩留まりで実現で
きた。また、８５℃においても、しきい値電流２．５ｍ
Ａ、スロープ効率０．４０Ｗ／Ａの素子が高歩留まりで
実現できた。また、素子長を９００μｍに切り出し、前
端面に６％、後端面に９５％の高反射膜コーティングを
施し、１μｓｅｃ−１％のパルスで測定したところ、し
きい値電流１０ｍＡ、スロープ効率０．５６Ｗ／Ａであ
り、５００ｍＡの電流注入時の光出力は２５０ｍＷ、ま
た最大光出力は４００ｍＷ以上であった。The semiconductor laser manufactured according to the present embodiment was cut into a length of 150 μm, and a high reflection coating of 80% on the front end face and 95% on the rear end face was applied and measurement was performed.
A device having a laser oscillation wavelength of 1.30 μm, a threshold current of 0.8 mA and a slope efficiency of 0.55 W / A could be realized with a high yield. Even at 85 ° C, the threshold current is 2.5m
A device with A and slope efficiency of 0.40 W / A could be realized with high yield. The element length was cut to 900 μm, the front end face was coated with 6% and the rear end face was coated with a highly reflective film, and the measurement was performed with a pulse of 1 μsec-1%. The threshold current was 10 mA and the slope efficiency was 0.56 W. / A, the optical output at the time of current injection of 500 mA was 250 mW, and the maximum optical output was 400 mW or more.
【００７６】図２７を用いて、本発明の第１３の実施の
形態について説明する。図２４は第１３の実施の形態を
説明するための工程断面図である。図２７（ａ），
（ｂ）は図１０（ａ），（ｂ）と同じ工程である。その
後、図２７（ｃ）の様に、ｎ−ＩｎＰグラッド層３４の
上に、ＳｉＯ2 マスク３５をパターニングし、ＤＨ構造
の両脇へＭＯＶＰＥにより、図２７（ｃ）の様に、ｐ−
ＩｎＰ層３６（キャリア濃度７×１０17ｃｍ-3、厚さ
０．２μｍ）を、成長圧力２００Ｔｏｒｒ、成長温度６
００℃、成長速度２．０μｍ／ｈで成長したのち、ｎ−
ＩｎＰ電流ブロック層３７（キャリア濃度１×１０18ｃ
ｍ-3、厚さ０．５μｍ）を成長圧力５０Ｔｏｒｒ、成長
温度６７０℃、成長速度０．５μｍ／ｈで成長した。ｐ
−ＩｎＰカバー層３６の成長条件は、原料種のマイグレ
ーションが抑制されるため、マスク端でエッジグロース
が発生する。次のｎ−ＩｎＰブロック層３７の成長条件
は、逆に原料種のマイグレーションが促進されるため、
ｐ−ＩｎＰカバー層３６の底部へ成長する。A thirteenth embodiment of the present invention will be described with reference to FIG. FIG. 24 is a process sectional view for explaining the thirteenth embodiment. FIG. 27 (a),
(B) is the same process as FIG. 10 (a), (b). After that, as shown in FIG. 27C, a SiO 2 mask 35 is patterned on the n-InP glad layer 34, and MOVPE is applied to both sides of the DH structure by MOVPE, as shown in FIG.
An InP layer 36 (carrier concentration 7 × 10 17 cm −3 , thickness 0.2 μm) is grown at a growth pressure of 200 Torr and a growth temperature of 6
After growing at 00 ° C. and a growth rate of 2.0 μm / h, n−
InP current blocking layer 37 (carrier concentration 1 × 10 18 c
m −3 , thickness 0.5 μm) at a growth pressure of 50 Torr, a growth temperature of 670 ° C. and a growth rate of 0.5 μm / h. p
As for the growth conditions of the —InP cover layer 36, since the migration of the raw material species is suppressed, edge growth occurs at the mask edge. On the contrary, the next condition for growing the n-InP block layer 37 is that the migration of the raw material species is promoted.
It grows to the bottom of the p-InP cover layer 36.
【００７７】引き続き図２７（ｄ）に示すように、ｐ−
ＩｎＰ層３９（キャリア濃度７×１０17ｃｍ-3、厚さ
０．８μｍ）、ｎ−ＩｎＰ層４０（キャリア濃度１×１
０18ｃｍ-3、厚さ０．１μｍ）を成長圧力１５０Ｔｏｒ
ｒ、成長温度６２５℃、成長速度１．５μｍ／ｈで成長
した。またｎ−ＩｎＰ層４０は成長界面にｐｎ接合が形
成されるのを防ぐために挿入したものであり、本発明に
おいて必ずしも必要とするものではない。Subsequently, as shown in FIG. 27D, p-
InP layer 39 (carrier concentration 7 × 10 17 cm −3 , thickness 0.8 μm), n-InP layer 40 (carrier concentration 1 × 1)
0 18 cm −3 , thickness 0.1 μm) growth pressure 150 Tor
r, the growth temperature was 625 ° C., and the growth rate was 1.5 μm / h. Further, the n-InP layer 40 is inserted to prevent the formation of a pn junction at the growth interface, and is not necessarily required in the present invention.
【００７８】次に、ＳｉＯ2 マスク３５を除去した後、
ｎ−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚
さ１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２
（キャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で
埋め込んだ。最後に図２７（ｅ）の様に電極形成工程を
経て、レーザ構造とした。本実施の形態により作製した
半導体レーザを１５０μｍ長に切り出し、前端面に８０
％、後端面に９５％の高反射膜コーティングを施し測定
したところ、レーザ発振波長１．３０μｍ、閾値電流
０．９ｍＡ、スロープ効率０．５２Ｗ／Ａの素子が高歩
留まりで実現できた。Next, after removing the SiO 2 mask 35,
n-InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm), n-InGaAsP cap layer 42
(Carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) Finally, as shown in FIG. 27E, an electrode forming process was performed to form a laser structure. The semiconductor laser manufactured according to the present embodiment is cut out to a length of 150 μm, and the front end face is
%, The rear end face was coated with a high reflection film coating of 95%, and measurement was performed. As a result, an element having a laser oscillation wavelength of 1.30 μm, a threshold current of 0.9 mA, and a slope efficiency of 0.52 W / A was realized with a high yield.
【００７９】本実施の形態においては、ｎ−ＩｎＰ電流
ブロック層３７の（１１１）Ｂ面への張り出しをなくす
ことで、ｎ−ＩｎＰ電流ブロック層３７とｎ−ＩｎＰク
ラッド層４１が接することを防止している。図２８を用
いてこれを説明する。リッジ光導波路上のＳｉＯ2 マス
ク３５を成長阻止マスクとして、ｐ−ＩｎＰカバー層３
６は若干（１１１）Ｂ面の張り出し部を形成し、次のｎ
−ＩｎＰ電流ブロック層３７は（１１１）Ｂ面の張り出
しをなくし（図２８（ａ））、さらにｐ−ＩｎＰ電流ブ
ロック層３９は（１１１）Ｂ面の張り出しを形成すれば
（図２８（ｂ））、ｎ−ＩｎＰ電流ブロック層３７がｐ
−ＩｎＰ層３６、３９に覆われ、ｎ−ＩｎＰクラッド層
４１との接触が生じない。In the present embodiment, the protrusion of the n-InP current blocking layer 37 to the (111) B plane is eliminated to prevent the n-InP current blocking layer 37 and the n-InP cladding layer 41 from coming into contact with each other. are doing. This will be described with reference to FIG. Using the SiO 2 mask 35 on the ridge optical waveguide as a growth blocking mask, the p-InP cover layer 3 is formed.
6 slightly forms an overhanging portion of the (111) B surface, and
If the -InP current blocking layer 37 eliminates the overhang of the (111) B plane (Fig. 28 (a)), and the p-InP current blocking layer 39 forms the overhang of the (111) B plane (Fig. 28 (b)). ), The n-InP current blocking layer 37 is p
Since the -InP layers 36 and 39 are covered, contact with the n-InP clad layer 41 does not occur.
【００８０】次にこの様な構造を実現する方法について
説明する。図２８（ａ）の様な構造を実現するために
は、ｎ−ＩｎＰ電流ブロック層３７の成長において、
（１００）面上の原料種のマイグレーションを促進さ
せ、ＳｉＯ2 マスク３５近傍の（１００）面へ成長しな
いようにすればよい。（１００）面上の原料種のマイグ
レーションを促進させる手法として、以下の方法が考え
られる。Next, a method for realizing such a structure will be described. In order to realize the structure as shown in FIG. 28A, in the growth of the n-InP current blocking layer 37,
The migration of the raw material species on the (100) plane may be promoted so that it does not grow to the (100) plane near the SiO 2 mask 35. The following method can be considered as a method for promoting migration of the raw material species on the (100) plane.
【００８１】すなわち、ｎ−ＩｎＰ電流ブロック層３７
の成長条件を、低成長圧力、あるいは高成長温度、ある
いは低成長速度、もしくはこれらの組み合わせとするこ
とで、成長速度の速い（３１１）面側へのマイグレーシ
ョンを促進させ、図２８（ａ）の構造を実現することが
可能である。具体的には、成長圧力は１００Ｔｏｒｒ以
下、望ましくは７５Ｔｏｒｒ以下、成長温度は６２５℃
以上、望ましくは６５０℃以上とし、成長速度は０．７
５μｍ／ｈ以下、望ましくは０．５０μｍ／ｈ以下とす
ればよいことを実験的に確認している。この実施の形態
では、この結果を利用している。That is, the n-InP current blocking layer 37.
28a is promoted to migrate to the (311) plane side where the growth rate is fast, by setting the growth condition to a low growth pressure, a high growth temperature, a low growth rate, or a combination thereof. It is possible to realize the structure. Specifically, the growth pressure is 100 Torr or less, preferably 75 Torr or less, and the growth temperature is 625 ° C.
As described above, it is preferably 650 ° C. or higher, and the growth rate is 0.7.
It has been experimentally confirmed that it is 5 μm / h or less, preferably 0.50 μm / h or less. In this embodiment, this result is used.
【００８２】図２９を用いて、本発明の第１４の実施の
形態について説明する。図２９は第１４の実施の形態を
説明するための工程断面図である。図２９（ａ），
（ｂ）は図１０（ａ），（ｂ）と同じ工程である。その
後、図２９（ｃ）の様に、ｎ−ＩｎＰグラッド層３４の
上に、ＳｉＯ2 マスク３５をパターニングし、ＤＨ構造
の両脇へＭＯＶＰＥにより、ｐ−ＩｎＰ層３６（キャリ
ア濃度７×１０17ｃｍ-3、厚さ０．２μｍ）、ｎ−Ｉｎ
Ｐ層３７（キャリア濃度１×１０18ｃｍ-3、厚さ０．５
μｍ）、ｐ−ＩｎＰ層３９（キャリア濃度７×１０17ｃ
ｍ-3、厚さ０．８μｍ）、ｎ−ＩｎＰ層４０（キャリア
濃度１×１０18ｃｍ-3、厚さ０．１μｍ）を成長圧力７
５Ｔｏｒｒ、成長速度１．５μｍ／ｈで成長した。ここ
で、ｎ−ＩｎＰ層３７のドーパントにはＳｅを用いた。
またｎ−ＩｎＰ層４０は成長界面にｐｎ接合が形成され
るのを防ぐために挿入したものであり、本発明において
必ずしも必要とするものではない。The fourteenth embodiment of the present invention will be described with reference to FIG. FIG. 29 is a process sectional view for explaining the fourteenth embodiment. 29 (a),
(B) is the same process as FIG. 10 (a), (b). Thereafter, as shown in FIG. 29C, the SiO 2 mask 35 is patterned on the n-InP glad layer 34, and MOVPE is applied to both sides of the DH structure by the p-InP layer 36 (carrier concentration 7 × 10 17). cm −3 , thickness 0.2 μm), n-In
P layer 37 (carrier concentration 1 × 10 18 cm −3 , thickness 0.5
μm), p-InP layer 39 (carrier concentration 7 × 10 17 c
m −3 , thickness 0.8 μm), n-InP layer 40 (carrier concentration 1 × 10 18 cm −3 , thickness 0.1 μm) is grown at a growth pressure of 7
It was grown at 5 Torr and a growth rate of 1.5 μm / h. Here, Se was used as the dopant of the n-InP layer 37.
Further, the n-InP layer 40 is inserted to prevent the formation of a pn junction at the growth interface, and is not necessarily required in the present invention.
【００８３】次にＳｉＯ2 マスク３５を除去した後、ｎ
−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚さ
１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２（キ
ャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で埋め
込んだ。最後に図２９（ｄ）の様に電極形成工程を経て
レーザ構造とした。本実施の形態により作製した半導体
レーザを１５０μｍ長に切り出し、前端面に８０％、後
端面に９５％の高反射膜コーティングを施し測定したと
ころ、レーザ発振波長１．３０μｍ、閾値電流０．９ｍ
Ａ、スロープ効率０．５２Ｗ／Ａの素子が高歩留まりで
実現できた。Next, after removing the SiO 2 mask 35, n
An -InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm) and an n-InGaAsP cap layer 42 (carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) were embedded. Finally, as shown in FIG. 29D, a laser structure was formed through an electrode forming process. The semiconductor laser manufactured according to the present embodiment was cut out to a length of 150 μm, and a high reflection film coating of 80% on the front end face and 95% on the rear end face was applied for measurement.
A device with A and slope efficiency of 0.52 W / A was realized with high yield.
【００８４】上記の第１３の実施の形態のところで述べ
たように、図２８（ａ）の様な構造を実現するために
は、（１００）面上の原料種のマイグレーションを促進
させればよい。（１００）面上の原料種のマイグレーシ
ョンを促進させる他の手法として、次のような方法が考
えられる。すなわち、ｎ−ＩｎＰ電流ブロック層３７の
ドーパントとして、セレン（Ｓｅ）あるいは硫黄（Ｓ）
を用いる。ＩＩＩ族サイトに取り込まれるＩＶ族元素で
あるシリコン（Ｓｉ）と異なり、ＶＩ族元素であるＳ
ｅ、Ｓは、Ｖサイトに取り込まれるため、ドーピング濃
度を１×１０19ｃｍ-3程度まで高くすると、ＩｎＰのＶ
族面を終端し、Ｉｎ原子のマイグレーション長が長くな
る。その結果、ステップの多い（３１１）面側へ原料が
流れ、図２８（ａ）の様な構造が実現できる。この後、
ｐ−ＩｎＰの成長を行うと、通常の（１１１）Ｂ面を側
壁とする選択成長となり、図２８（ｂ）の様になる。こ
の実施の形態では、この事実を利用している。As described in the above thirteenth embodiment, in order to realize the structure as shown in FIG. 28A, the migration of the raw material species on the (100) plane may be promoted. . The following method can be considered as another method for promoting the migration of the raw material species on the (100) plane. That is, as a dopant of the n-InP current blocking layer 37, selenium (Se) or sulfur (S) is used.
To use. Unlike silicon (Si) which is a group IV element taken into the group III site, S which is a group VI element
Since e and S are incorporated into the V site, if the doping concentration is increased to about 1 × 10 19 cm −3, V
The group plane is terminated and the migration length of In atoms is increased. As a result, the raw material flows toward the (311) plane side where there are many steps, and a structure as shown in FIG. After this,
When p-InP is grown, normal selective growth is performed with the (111) B plane as the side wall, as shown in FIG. 28 (b). This embodiment utilizes this fact.
【００８５】図３０を用いて、本発明の第１５の実施の
形態について説明する。図３０は第１５の実施の形態を
説明するための工程断面図である。図３０（ａ），
（ｂ）は図１０（ａ），（ｂ）と同じ工程である。その
後、図３０（ｃ）の様に、ｎ−ＩｎＰグラッド層３４の
上に、ＳｉＯ2 マスク３５をパターニングし、ＤＨ構造
の両脇へＭＯＶＰＥにより、ｐ−ＩｎＰ層３６（キャリ
ア濃度７×１０17ｃｍ-3、厚さ０．２μｍ）、ｎ−Ｉｎ
Ｐ層３７（キャリア濃度１×１０19ｃｍ-3、厚さ０．５
μｍ）、ｐ−ＩｎＰ層３９（キャリア濃度７×１０17ｃ
ｍ-3、厚さ０．８μｍ）、アンドープＩｎＧａＡｓＰ層
３９ｂ（バンドギャップ波長１．２μｍ、厚さ０．
１）、ｎ−ＩｎＰ層４０（キャリア濃度１×１０18ｃｍ
-3、厚さ０．１μｍ）を成長圧力７５Ｔｏｒｒ、成長速
度１．５μｍ／ｈ（アンドープＩｎＧａＡｓＰ層３９ｂ
の成長速度は０．５μｍ／ｈとした）で成長した。ここ
で、ｎ−ＩｎＰ層３７のドーパントにはＳｅを用いた。
ｎ−ＩｎＰ層４０は成長界面にｐｎ接合が形成されるの
を防ぐために挿入したものであり、本発明において必ず
しも必要とするものではない。A fifteenth embodiment of the present invention will be described with reference to FIG. FIG. 30 is a process sectional view for explaining the fifteenth embodiment. FIG. 30 (a),
(B) is the same process as FIG. 10 (a), (b). After that, as shown in FIG. 30C, a SiO 2 mask 35 is patterned on the n-InP glad layer 34, and MOVPE is applied to both sides of the DH structure by the p-InP layer 36 (carrier concentration 7 × 10 17). cm −3 , thickness 0.2 μm), n-In
P layer 37 (carrier concentration 1 × 10 19 cm −3 , thickness 0.5)
μm), p-InP layer 39 (carrier concentration 7 × 10 17 c
m −3 , thickness 0.8 μm), undoped InGaAsP layer 39 b (bandgap wavelength 1.2 μm, thickness 0.
1), n-InP layer 40 (carrier concentration 1 × 10 18 cm
-3 , thickness 0.1 μm), growth pressure 75 Torr, growth rate 1.5 μm / h (undoped InGaAsP layer 39b)
Growth rate was 0.5 μm / h). Here, Se was used as the dopant of the n-InP layer 37.
The n-InP layer 40 is inserted to prevent the formation of a pn junction at the growth interface, and is not always necessary in the present invention.
【００８６】次にＳｉＯ2 マスク３５を除去した後、ｎ
−ＩｎＰ層４１（キャリア濃度１×１０18ｃｍ-3、厚さ
１．５μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層４２（キ
ャリア濃度５×１０18ｃｍ-3、厚さ０．３μｍ）で埋め
込んだ。最後に図３０（ｄ）の様に電極形成工程を経て
レーザ構造とした。本実施の形態により作製した半導体
レーザを１５０μｍ長に切り出し、前端面に８０％、後
端面に９５％の高反射膜コーティングを施し測定したと
ころ、レーザ発振波長１．３０μｍ、閾値電流０．８ｍ
Ａ、スロープ効率０．５５Ｗ／Ａの素子が高歩留まりで
実現できた。また、８５℃においても、しきい値電流
２．５ｍＡ、スロープ効率０．４０Ｗ／Ａの素子が高歩
留まりで実現できた。Next, after removing the SiO 2 mask 35, n
An -InP layer 41 (carrier concentration 1 × 10 18 cm −3 , thickness 1.5 μm) and an n-InGaAsP cap layer 42 (carrier concentration 5 × 10 18 cm −3 , thickness 0.3 μm) were embedded. Finally, as shown in FIG. 30D, a laser structure was formed through an electrode forming process. The semiconductor laser manufactured according to the present embodiment was cut to a length of 150 μm, and a high reflection coating of 80% on the front end face and 95% on the rear end face was applied to the measurement, and the measurement was performed. The laser oscillation wavelength was 1.30 μm and the threshold current was 0.8 m.
A, an element with a slope efficiency of 0.55 W / A was realized with a high yield. Further, even at 85 ° C., an element having a threshold current of 2.5 mA and a slope efficiency of 0.40 W / A could be realized with a high yield.
【００８７】以上の実施の形態の説明では、ＩｎＰ基板
上のＩｎＧａＡｓＰ系１．３μｍ帯のレーザについての
み説明したが、他の波長帯（１．０μｍ〜１．７μｍ）
および、基板に係わらず、ＩｎＧａＡｓＰ系であれば同
様なレーザ構造が実現可能である。また上記実施の形態
では、半導体レーザへの適用についてのみ述べたが、本
発明は半導体レーザに限らず、電流ブロック構造を必要
とする半導体光アンプ、光スイッチ等のデバイスについ
ても適用が可能である。In the above description of the embodiment, only the InGaAsP-based 1.3 μm band laser on the InP substrate has been described, but other wavelength bands (1.0 μm to 1.7 μm).
Also, regardless of the substrate, a similar laser structure can be realized if it is an InGaAsP system. Further, in the above embodiment, only the application to the semiconductor laser has been described, but the present invention is not limited to the semiconductor laser, and can be applied to devices such as a semiconductor optical amplifier and an optical switch which require a current block structure. .
【００８８】[0088]
【発明の効果】以上説明したように、本発明は、ＭＯＶ
ＰＥ選択成長により作製された活性層の両脇をｐｎｐｎ
電流ブロック構造で埋め込んだ半導体装置において、ｎ
型電流ブロック層がｐ型層で覆われる様な構造を実現す
ることにより、ｎクラッド層とｎ型電流ブロック層との
ｎ−ｎ接続を防止した構造を提供するものであるため、
リーク電流（無効電流）の少ない半導体装置の構造を、
制御性、再現性よく高歩留まりで実現することができ
る。As described above, according to the present invention, the MOV
Both sides of the active layer prepared by PE selective growth are pnpn
In a semiconductor device embedded with a current block structure, n
By providing a structure in which the type current block layer is covered with the p-type layer, a structure is provided that prevents nn connection between the n-clad layer and the n-type current block layer.
The structure of the semiconductor device with less leakage current (reactive current)
It can be realized with good controllability and reproducibility with high yield.
【図１】本発明の第１の実施の形態により作製された半
導体レーザの斜視図である。FIG. 1 is a perspective view of a semiconductor laser manufactured according to a first embodiment of the present invention.
【図２】（ａ）〜（ｆ）は第１の実施の形態の半導体レ
ーザの製造工程の断面図である。2A to 2F are cross-sectional views of a manufacturing process of the semiconductor laser of the first embodiment.
【図３】本発明の作用を説明するためのＺｎ拡散特性曲
線である。FIG. 3 is a Zn diffusion characteristic curve for explaining the operation of the present invention.
【図４】本発明の作用を説明するためのＺｎ拡散特性曲
線である。FIG. 4 is a Zn diffusion characteristic curve for explaining the operation of the present invention.
【図５】本発明の第２の実施の形態により作製された半
導体レーザの斜視図である。FIG. 5 is a perspective view of a semiconductor laser manufactured according to a second embodiment of the present invention.
【図６】（ａ）〜（ｆ）は本発明の第２の実施の形態の
半導体レーザの製造工程の断面図である。FIGS. 6A to 6F are cross-sectional views of the manufacturing process of the semiconductor laser according to the second embodiment of the present invention.
【図７】（ａ）〜（ｆ）は本発明の第３の実施の形態の
半導体レーザの製造工程の断面図である。7A to 7F are cross-sectional views of the manufacturing process of the semiconductor laser according to the third embodiment of the present invention.
【図８】（ａ）〜（ｆ）は本発明の第４の実施の形態の
半導体レーザの製造工程の断面図である。FIGS. 8A to 8F are cross-sectional views of the manufacturing process of the semiconductor laser according to the fourth embodiment of the present invention.
【図９】本発明の第５の実施の形態により作製された半
導体レーザの斜視図である。FIG. 9 is a perspective view of a semiconductor laser manufactured according to a fifth embodiment of the present invention.
【図１０】（ａ）〜（ｅ）は本発明の第５の実施の形態
の半導体レーザの製造工程の断面図である。10A to 10E are cross-sectional views of the manufacturing process of the semiconductor laser according to the fifth embodiment of the present invention.
【図１１】本発明の作用を説明するための成長特性曲線
である。FIG. 11 is a growth characteristic curve for explaining the operation of the present invention.
【図１２】（ａ）〜（ｅ）は本発明の第６の実施の形態
の半導体レーザの製造工程の断面図である。12A to 12E are cross-sectional views of the manufacturing process of the semiconductor laser according to the sixth embodiment of the present invention.
【図１３】（ａ）〜（ｅ）は本発明の第７の実施の形態
の半導体レーザの製造工程の断面図である。13A to 13E are cross-sectional views of the manufacturing process of the semiconductor laser according to the seventh embodiment of the present invention.
【図１４】本発明の作用を説明するための固層拡散特性
曲線である。FIG. 14 is a solid phase diffusion characteristic curve for explaining the operation of the present invention.
【図１５】本発明の第８の実施の形態を説明するための
マスクパターンである。FIG. 15 is a mask pattern for explaining an eighth embodiment of the present invention.
【図１６】（ａ）〜（ｅ）は本発明の第８の実施の形態
の半導体レーザの製造工程の断面図である。16A to 16E are cross-sectional views of the manufacturing process of the semiconductor laser according to the eighth embodiment of the present invention.
【図１７】（ａ）〜（ｄ）は本発明の作用を説明するた
めの結晶構造模式図である。17 (a) to (d) are schematic crystal structure diagrams for explaining the action of the present invention.
【図１８】（ａ）〜（ｄ）は本発明の第９の実施の形態
の半導体レーザの製造工程の断面図である。18A to 18D are cross-sectional views of the manufacturing process of the semiconductor laser according to the ninth embodiment of the present invention.
【図１９】第９の実施の形態を説明するためのマスクパ
ターンである。FIG. 19 is a mask pattern for explaining the ninth embodiment.
【図２０】（ａ），（ｂ）は本発明の作用を説明するた
めのマスクパターンおよび結晶構造模式図である。20A and 20B are schematic diagrams of a mask pattern and a crystal structure for explaining the operation of the present invention.
【図２１】（ａ）〜（ｄ）は本発明の第１０の実施の形
態の半導体レーザの製造工程の断面図である。21A to 21D are cross-sectional views of the manufacturing process of the semiconductor laser according to the tenth embodiment of the present invention.
【図２２】本発明の作用を説明するための結晶成長特性
曲線である。FIG. 22 is a crystal growth characteristic curve for explaining the operation of the present invention.
【図２３】本発明の作用を説明するための結晶成長特性
曲線である。FIG. 23 is a crystal growth characteristic curve for explaining the operation of the present invention.
【図２４】（ａ）〜（ｄ）は本発明の第１１の実施の形
態の半導体レーザの製造工程の断面図である。FIGS. 24A to 24D are cross-sectional views of the manufacturing process of the semiconductor laser according to the eleventh embodiment of the present invention.
【図２５】第１１の実施の形態により作製された半導体
レーザの斜視図である。FIG. 25 is a perspective view of a semiconductor laser manufactured according to an eleventh embodiment.
【図２６】（ａ）〜（ｄ）は本発明の第１２の実施の形
態の半導体レーザの製造工程の断面図である。26A to 26D are cross-sectional views of the manufacturing process of the semiconductor laser according to the twelfth embodiment of the present invention.
【図２７】（ａ）〜（ｅ）は本発明の第１３の実施の形
態の半導体レーザの製造工程の断面図である。27A to 27E are cross-sectional views of the manufacturing process of the semiconductor laser according to the thirteenth embodiment of the present invention.
【図２８】（ａ）〜（ｃ）は、本発明の作用を説明する
ための素子構造断面図である。28 (a) to (c) are sectional views of an element structure for explaining the operation of the present invention.
【図２９】（ａ）〜（ｄ）は本発明の第１４の実施の形
態の半導体レーザの製造工程の断面図である。29A to 29D are cross-sectional views of the manufacturing process of the semiconductor laser according to the fourteenth embodiment of the present invention.
【図３０】（ａ）〜（ｄ）は本発明の第１５の実施の形
態の半導体レーザの製造工程の断面図である。FIGS. 30 (a) to 30 (d) are cross-sectional views showing the manufacturing process of the semiconductor laser according to the fifteenth embodiment of the present invention.
【図３１】（ａ）〜（ｄ）は従来の半導体レーザの製造
工程の断面図である。31A to 31D are cross-sectional views of a conventional semiconductor laser manufacturing process.
【図３２】（ａ）〜（ｄ）は従来の他の半導体レーザの
製造工程の断面図である。32A to 32D are cross-sectional views of another conventional semiconductor laser manufacturing process.
【図３３】（ａ）〜（ｄ）は従来の他の半導体レーザの
製造工程の断面図である。33A to 33D are cross-sectional views of another conventional semiconductor laser manufacturing process.
【図３４】（ａ）〜（ｆ）は従来の他の半導体レーザの
製造工程の断面図である。34 (a) to 34 (f) are cross-sectional views of a manufacturing process of another conventional semiconductor laser.
３１ ｐ−ＩｎＰ基板 ３２ ｐ−ＩｎＰクラッド層 ３３ 活性層 ３４，４１ ｎ−ＩｎＰクラッド層 ３６，３９，３９ｄ ｐ−ＩｎＰ層 ３７，４０，４１ ｎ−ＩｎＰ層 ３９ｂ ＩｎＧａＡｓＰ層 ３９ｃ ｐ−ＩｎＧａＡｓＰ層 ４２ ｎ−ＩｎＧａＡｓＰキャップ層 ４３ 誘電体絶縁膜 ４４ ｎ−電極 ４５ ｐ−電極 ３０，３５ ＳｉＯ2 マスク ３０ｂ ＳｉＮｘマスク ３８ ｐ型反転層31 p-InP substrate 32 p-InP clad layer 33 Active layer 34,41 n-InP clad layer 36,39,39d p-InP layer 37,40,41 n-InP layer 39b InGaAsP layer 39c p-InGaAsP layer 42 n -InGaAsP cap layer 43 dielectric insulating film 44 n-electrode 45 p-electrode 30, 35 SiO 2 mask 30b SiNx mask 38 p-type inversion layer
Claims (27)
む多層構造を光導波路として直接選択成長により形成
し、前記活性層を含む多層構造側面を、第一導電型半導
体層及び第二導電型半導体層を含む半導体多層膜で埋め
込み、且つ前記第二導電型半導体層の一部領域が第一導
電型に反転していることを特徴とする光半導体装置。1. A first-conductivity-type semiconductor layer and a second-conductivity-type semiconductor layer are formed on a first-conductivity-type semiconductor substrate by directly and selectively growing a multi-layer structure including an active layer as an optical waveguide. An optical semiconductor device, wherein a semiconductor multi-layer film including a conductive type semiconductor layer is embedded, and a partial region of the second conductive type semiconductor layer is inverted to the first conductive type.
前記第一導電型がｐ型であり、前記第２導電型がｎ型で
あることを特徴とする光半導体装置。2. The optical semiconductor device according to claim 1,
An optical semiconductor device, wherein the first conductivity type is p-type and the second conductivity type is n-type.
ライプマスクを形成する工程と、前記ストライプマスク
に挟まれた領域へ活性層を含む多層構造を選択的にエピ
タキシャル成長する工程と、前記ストライプマスクを除
去し、前記エピタキシャル成長層上に成長阻止マスクを
形成する工程と、前記成長阻止マスク以外の領域へ第一
導電型電流ブロック層および第二導電型電流ブロック層
を順次エピタキシャル成長する工程と、前記第二導電型
電流ブロック層の一部を第一導電型に反転させる工程
と、前記第二導電型電流ブロック層上に第一導電型半導
体層をエピタキシャル成長する工程と、前記成長阻止マ
スクを除去した後、全面に第二導電型半導体層をエピタ
キシャル成長する工程とを含むことを特徴とする光半導
体装置の製造方法。3. A step of forming a pair of stripe masks on a first conductivity type semiconductor substrate, a step of selectively epitaxially growing a multilayer structure including an active layer in a region sandwiched by the stripe masks, and the stripes. Removing the mask, forming a growth blocking mask on the epitaxial growth layer, and sequentially epitaxially growing a first conductivity type current blocking layer and a second conductivity type current blocking layer in a region other than the growth blocking mask, Removing a part of the second conductivity type current blocking layer to the first conductivity type, epitaxially growing a first conductivity type semiconductor layer on the second conductivity type current blocking layer, and removing the growth blocking mask And a step of epitaxially growing a second conductivity type semiconductor layer on the entire surface.
法において、前記第一導電型がｐ型であり、前記第２導
電型がｎ型であることを特徴とする光半導体装置の製造
方法。4. The method of manufacturing an optical semiconductor device according to claim 3, wherein the first conductivity type is p-type and the second conductivity type is n-type. Method.
導体層を形成し、この上に活性層を含む多層構造を光導
波路として直接選択成長により形成し、前記活性層を含
む多層構造側面を、第一導電型半導体層及び第二導電型
半導体層を含む半導体多層膜で埋め込み、且つ前記活性
層直下の第二導電型半導体層が第一導電型に反転してい
ることを特徴とする光半導体装置。5. A multi-layer structure including a second-conductivity-type semiconductor layer formed on a first-conductivity-type semiconductor substrate, and a multi-layer structure including the active layer formed on the first-conductivity-type semiconductor substrate by direct selective growth as an optical waveguide. The side surface is filled with a semiconductor multilayer film including a first conductivity type semiconductor layer and a second conductivity type semiconductor layer, and the second conductivity type semiconductor layer immediately below the active layer is inverted to the first conductivity type. Optical semiconductor device.
て、前記第一導電型がｐ型であり、前記第２導電型がｎ
型であることを特徴とする光半導体装置。6. The optical semiconductor device according to claim 5, wherein the first conductivity type is p-type and the second conductivity type is n-type.
An optical semiconductor device characterized by being a mold.
導体層をエピタキシャル成長する工程と、前記第二導電
型半導体層上に一対のストライプマスクを形成する工程
と、前記ストライプマスクに挟まれた領域の第二導電型
半導体層を第一導電型に反転させる工程と、前記ストラ
イプマスクを成長阻止マスクとして、活性層を含む半導
体多層構造を選択的にエピタキシャル成長する工程と、
前記ストライプマスクを除去し、前記活性層を含む半導
体多層構造上に成長阻止マスクを形成する工程と、前記
成長阻止マスク以外の領域へ第一導電型電流ブロック層
をエピタキシャル成長する工程と、前記成長阻止マスク
を除去した後、全面に第二導電型半導体層をエピタキシ
ャル成長する工程とを含むことを特徴とする光半導体装
置の製造方法。7. A step of epitaxially growing a second conductivity type semiconductor layer on a first conductivity type semiconductor substrate, a step of forming a pair of stripe masks on the second conductivity type semiconductor layer, and sandwiching between the stripe masks. A step of inverting the second conductivity type semiconductor layer in the selected region to the first conductivity type, and a step of selectively epitaxially growing a semiconductor multilayer structure including an active layer using the stripe mask as a growth blocking mask,
Removing the stripe mask and forming a growth blocking mask on the semiconductor multilayer structure including the active layer; epitaxially growing a first conductivity type current blocking layer in a region other than the growth blocking mask; And a step of epitaxially growing a second conductivity type semiconductor layer on the entire surface after removing the mask, the method for manufacturing an optical semiconductor device.
法において、前記第一導電型がｐ型であり、前記第２導
電型がｎ型であることを特徴とする光半導体装置の製造
方法。8. The method for manufacturing an optical semiconductor device according to claim 7, wherein the first conductivity type is p-type and the second conductivity type is n-type. Method.
（１００）面とで囲まれた活性層を含む多層構造光導波
路を有し、前記多層構造光導波路が、ｐ型半導体カバー
層およびｎ型半導体電流ブロック層およびｐ型半導体電
流ブロック層を含む半導体多層膜、およびｎ型クラッド
層で埋め込まれ、且つ、前記ｎ型半導体層とｎ型クラッ
ド層とが分離していることを特徴とする光半導体装置。9. A p-type semiconductor substrate is provided with a multi-layered optical waveguide including an active layer surrounded by a (111) B plane and a (100) plane, and the multi-layered optical waveguide is a p-type semiconductor cover. A semiconductor multilayer film including a layer, an n-type semiconductor current blocking layer, and a p-type semiconductor current blocking layer, and an n-type cladding layer, and the n-type semiconductor layer and the n-type cladding layer are separated from each other. A characteristic optical semiconductor device.
て、ｐ型半導体電流ブロック層がＩｎＧａＡｓＰである
ことを特徴とする光半導体装置。10. The optical semiconductor device according to claim 9, wherein the p-type semiconductor current blocking layer is InGaAsP.
て、ｐ型半導体電流ブロック層の一部もしくは全部のド
ーピング濃度が、ｎ型半導体電流ブロック層のドーピン
グ濃度よりも高いことを特徴とする光半導体装置。11. The optical semiconductor device according to claim 9, wherein the doping concentration of a part or the whole of the p-type semiconductor current block layer is higher than the doping concentration of the n-type semiconductor current block layer. Semiconductor device.
て、光導波路軸が［０１１］方向から［０１−１］方向
へ回転していることを特徴とする光半導体装置。12. The optical semiconductor device according to claim 9, wherein the optical waveguide axis rotates from the [011] direction to the [01-1] direction.
いて、回転角度が３度以上であることを特徴とする光半
導体装置。13. The optical semiconductor device according to claim 12, wherein the rotation angle is 3 degrees or more.
て、ｐ型半導体カバー層およびｎ型半導体電流ブロック
層およびｐ型半導体電流ブロック層を含む半導体多層膜
構造が光導波路に接する領域が、導波路軸方向にジグザ
グ状であることを特徴とする光半導体装置。14. The optical semiconductor device according to claim 9, wherein the region where the semiconductor multilayer film structure including the p-type semiconductor cover layer, the n-type semiconductor current block layer, and the p-type semiconductor current block layer is in contact with the optical waveguide is An optical semiconductor device having a zigzag shape in the waveguide axis direction.
て、ｎ型半導体電流ブロック層が（１１１）Ｂ面への張
り出しがないことを特徴とする光半導体装置。15. The optical semiconductor device according to claim 9, wherein the n-type semiconductor current block layer does not project to the (111) B plane.
て、ｎ型半導体電流ブロック層に１×１０19ｃｍ-3以上
のセレン（Ｓｅ）がドーピングされていることを特徴と
する光半導体装置。16. The optical semiconductor device according to claim 9, wherein the n-type semiconductor current blocking layer is doped with 1 × 10 19 cm −3 or more of selenium (Se).
て、ｎ型半導体電流ブロック層に１×１０19ｃｍ-3以上
の硫黄（Ｓ）がドーピングされていることを特徴とする
光半導体装置。17. The optical semiconductor device according to claim 9, wherein the n-type semiconductor current block layer is doped with 1 × 10 19 cm −3 or more of sulfur (S).
プマスクを形成する工程と、前記ストライプマスクに挟
まれた領域へ、活性層を含む多層構造を選択的にエピタ
キシャル成長する工程と、前記ストライプマスクを除去
する工程と、前記エピタキシャル成長層上に成長阻止マ
スクを形成する工程と、前記成長阻止マスク以外の領域
へｐ型半導体カバー層、ｎ型半導体電流ブロック層およ
び、ｐ型半導体電流ブロック層を順次エピタクシャル成
長する工程と、前記成長阻止マスクを除去する工程と、
ｎ型半導体層をエピタキシャル成長する工程とを含むこ
とを特徴とする光半導体装置の製造方法。18. A step of forming a pair of stripe masks on a p-type semiconductor substrate, a step of selectively epitaxially growing a multilayer structure including an active layer in a region sandwiched by the stripe masks, and the stripe mask. And a step of forming a growth blocking mask on the epitaxial growth layer, and a p-type semiconductor cover layer, an n-type semiconductor current blocking layer, and a p-type semiconductor current blocking layer are sequentially formed in a region other than the growth blocking mask. A step of epitaxially growing, a step of removing the growth blocking mask,
and a step of epitaxially growing an n-type semiconductor layer.
造方法において、ｐ型半導体カバー層、ｎ型半導体電流
ブロック層および、ｐ型半導体電流ブロック層の成長方
法が有機金属気相成長法であることを特徴とする光半導
体装置の製造方法。19. The method of manufacturing an optical semiconductor device according to claim 18, wherein the p-type semiconductor cover layer, the n-type semiconductor current block layer, and the p-type semiconductor current block layer are grown by a metal organic chemical vapor deposition method. A method for manufacturing an optical semiconductor device, characterized in that
造方法において、成長圧力が１００Ｔｏｒｒ以上である
ことを特徴とする光半導体装置の製造方法。20. The method of manufacturing an optical semiconductor device according to claim 19, wherein the growth pressure is 100 Torr or more.
造方法において、成長速度が１．５μｍ／ｈ以上である
ことを特徴とする光半導体装置の製造方法。21. The method of manufacturing an optical semiconductor device according to claim 19, wherein the growth rate is 1.5 μm / h or more.
造方法において、ｐ型半導体カバー層の成長圧力をＰ
１、ｎ型半導体電流ブロック層の成長圧力をＰ２、ｐ型
半導体電流ブロック層の成長圧力をＰ３とするとき、Ｐ
３≧Ｐ２であることを特徴とする光半導体装置の製造方
法。22. The method of manufacturing an optical semiconductor device according to claim 19, wherein the growth pressure of the p-type semiconductor cover layer is P
1. When the growth pressure of the n-type semiconductor current block layer is P2 and the growth pressure of the p-type semiconductor current block layer is P3, P
3. A method for manufacturing an optical semiconductor device, wherein 3 ≧ P2.
造方法において、ｐ型半導体カバー層の成長圧力をＰ
１、ｎ型半導体電流ブロック層の成長圧力をＰ２、ｐ型
半導体電流ブロック層の成長圧力をＰ３とするとき、Ｐ
１≧Ｐ２であることを特徴とする光半導体装置の製造方
法。23. The method of manufacturing an optical semiconductor device according to claim 19, wherein the growth pressure of the p-type semiconductor cover layer is P
1. When the growth pressure of the n-type semiconductor current block layer is P2 and the growth pressure of the p-type semiconductor current block layer is P3, P
1. A method of manufacturing an optical semiconductor device, wherein 1 ≧ P2.
造方法において、ｐ型半導体カバー層の成長温度をＴ
１、ｎ型半導体電流ブロック層の成長温度をＴ２、ｐ型
半導体電流ブロック層の成長温度をＴ３とするとき、Ｔ
３≦Ｔ２であることを特徴とする光半導体装置の製造方
法。24. The method for manufacturing an optical semiconductor device according to claim 19, wherein the growth temperature of the p-type semiconductor cover layer is T
1. When the growth temperature of the n-type semiconductor current block layer is T2 and the growth temperature of the p-type semiconductor current block layer is T3,
3. A method for manufacturing an optical semiconductor device, wherein 3 ≦ T2.
造方法において、ｐ型半導体カバー層の成長温度をＴ
１、ｎ型半導体電流ブロック層の成長温度をＴ２、ｐ型
半導体電流ブロック層の成長温度をＴ３とするとき、Ｔ
１≦Ｔ２であることを特徴とする光半導体装置の製造方
法。25. The method for manufacturing an optical semiconductor device according to claim 19, wherein the growth temperature of the p-type semiconductor cover layer is T
1. When the growth temperature of the n-type semiconductor current block layer is T2 and the growth temperature of the p-type semiconductor current block layer is T3,
1. A method of manufacturing an optical semiconductor device, wherein 1 ≦ T2.
造方法において、ｐ型半導体カバー層の成長速度をＲ
１、ｎ型半導体電流ブロック層の成長速度をＲ２、ｐ型
半導体電流ブロック層の成長速度をＲ３とするとき、Ｒ
３≧Ｒ２であることを特徴とする光半導体装置の製造方
法。26. The method of manufacturing an optical semiconductor device according to claim 19, wherein the growth rate of the p-type semiconductor cover layer is R.
1. When the growth rate of the n-type semiconductor current blocking layer is R2 and the growth rate of the p-type semiconductor current blocking layer is R3,
3. A method for manufacturing an optical semiconductor device, wherein 3 ≧ R2.
造方法において、ｐ型半導体カバー層の成長速度をＲ
１、ｎ型半導体電流ブロック層の成長速度をＲ２、ｐ型
半導体電流ブロック層の成長速度をＲ３とするとき、Ｒ
１≧Ｒ２であることを特徴とする光半導体装置の製造方
法。27. The method of manufacturing an optical semiconductor device according to claim 19, wherein the growth rate of the p-type semiconductor cover layer is R.
1. When the growth rate of the n-type semiconductor current blocking layer is R2 and the growth rate of the p-type semiconductor current blocking layer is R3,
1. A method for manufacturing an optical semiconductor device, wherein 1 ≧ R2.
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- 1996-02-20 JP JP8032385A patent/JP2998629B2/en not_active Expired - Fee Related
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