JP2894186B2 - Optical semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は光半導体装置に関し、詳
しくは、結晶成長速度の面方位依存性を利用した選択成
長により形成されたダブルヘテロ接合構造体、および電
流ブロック構造を有する化合物半導体発光装置、変調
器、光増幅器または光導波路のうち少なくとも一つを含
む半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an optical semiconductor device, and more particularly, to a double heterojunction structure formed by selective growth utilizing plane orientation dependence of a crystal growth rate, and a compound semiconductor light emitting device having a current block structure. The present invention relates to a semiconductor device including at least one of a device, a modulator, an optical amplifier, and an optical waveguide.
【０００２】[0002]
【従来の技術】近年、ＩＩＩ−Ｖ族化合物半導体レーザ
のダブルヘテロ接合構造体を選択成長を利用して形成す
ることによりその両側面を（１１１）面としたものが活
発に研究されている。これらは、有機金属気相成長法
（以下、ＭＯ−ＶＰＥ法という）において、（１１１）
Ｂ面における結晶成長速度が他方の結晶面より極端に遅
いという性質を積極的に利用している。例として、特開
平２−２８８２８３号「半導体レーザ素子の製造方
法」、特開平２−２６８４８２号「埋め込み型半導体レ
ーザの素子の製造方法」などをあげることができる。2. Description of the Related Art In recent years, studies have been actively made on the formation of a double heterojunction structure of a group III-V compound semiconductor laser using selective growth to make both side surfaces (111) planes. These are (111) in metal organic chemical vapor deposition (hereinafter referred to as MO-VPE).
The property that the crystal growth rate on the B plane is extremely slower than that of the other crystal plane is positively utilized. Examples thereof include JP-A-2-288283, "Method of Manufacturing Semiconductor Laser Device", and JP-A-2-268482, "Method of Manufacturing Embedded Semiconductor Laser Device".
【０００３】従来の、典型的なこの種の光半導体装置に
ついて、図１２〜図１４を参照して説明する。先ず、最
初に、図１２に示すように、（１００）面を表面とする
ｎ−ＩｎＰ基板１に幅４μｍで、間隙が３μｍ開いた
［０−１−１］方向に伸びる２本のストラプ状二酸化シ
リコン膜２を形成し、減圧ＭＯ−ＶＰＥ法によりｎ−Ｉ
ｎＰクラッド層３を厚さ０．８μｍ、ダブルヘテロ接合
構造体４を順次、結晶成長する。ダブルヘテロ構造体４
は、波長１．２μｍに相当する禁制帯幅を有する組成
（１．２μｍ組成と略記する。以下同様。）のｎ−Ｉｎ
ＧａＡｓＰガイド層５、ＩｎＧａＡｓ／ＩｎＧａＡｓＰ
の繰り返しが５層のＭＱＷ層６、１．２μｍ組成のｐ−
ＩｎＧａＡｓＰガイド層７を順次積層した構造となって
いる。引き続いて、ｐ−ＩｎＰクラッド層８を結晶成長
する。ここで、ｐ−ＩｎＰクラッド層８の成長は、両側
の成長側面の（１１１）Ｂ面９が合わさり、選択成長の
断面形状が、丁度三角形になるところで止める。これ
は、気相成長において、他の結晶面に比べ、（１１１）
Ｂ面上の結晶成長速度が極端に遅いことを利用してい
る。三角形にする理由は、成長が足りないと、後述する
ｎ−ＩｎＰブロック層１３が三角形の頂点部に残り、ま
た、成長が行き過ぎると、（１１１）Ｂ面が壊れ、より
高次の面となるため、成長速度の遅い（１１１）Ｂ面を
利用するという目的を達成できなくなるためである。A conventional, typical optical semiconductor device of this type will be described with reference to FIGS. First, as shown in FIG. 12, two straps extending in the [0-1-1] direction with a width of 4 μm and a gap of 3 μm are formed on an n-InP substrate 1 having a (100) plane as a surface. A silicon dioxide film 2 is formed, and n-I is formed by a reduced pressure MO-VPE method.
The nP cladding layer 3 has a thickness of 0.8 μm and the double heterojunction structure 4 is crystal-grown sequentially. Double heterostructure 4
Is n-In of a composition having a forbidden band width equivalent to a wavelength of 1.2 μm (abbreviated as 1.2 μm composition; the same applies hereinafter).
GaAsP guide layer 5, InGaAs / InGaAsP
Is repeated 5 layers of MQW layer 6 and p-type of 1.2 μm composition.
InGaAsP guide layers 7 are sequentially laminated. Subsequently, the p-InP cladding layer 8 is crystal-grown. Here, the growth of the p-InP cladding layer 8 is stopped when the (111) B planes 9 on the growth side surfaces on both sides are combined and the sectional shape of the selective growth becomes just a triangle. This is because, in vapor phase growth, (111)
The fact that the crystal growth rate on the B-plane is extremely slow is utilized. The reason for forming a triangle is that if growth is insufficient, an n-InP block layer 13 described later remains at the apex of the triangle, and if growth is excessive, the (111) B plane is broken and becomes a higher-order plane. Therefore, the purpose of using the (111) B plane having a low growth rate cannot be achieved.
【０００４】次に、図１３に示すように、２本のストラ
イプ状ＳｉＯ2 膜２の中央部をそれぞれ２μｍづつ除去
し、２μｍ幅の２本のストライプ状二酸化シリコン膜１
１を残して成長阻止マスクとし、ｐ−ＩｎＰブロック埋
込み層１２、ｎ−ＩｎＰブロック層１３を結晶成長す
る。この時、最初の選択成長部の側面は、（１１１）Ｂ
面９となっているため、ここには殆ど成長しない。とこ
ろが、（１１１）Ｂ面９と二酸化シリコン膜２の除去後
露出した（１００）面の交わった位置から、（２１１）
面から（３１１）面に相当する面が形成され、これが、
（１００）面より速い成長速度で結晶成長する。従って
ｐ−ＩｎＰブロック埋込み層１２、ｎ−ＩｎＰブロック
層１３は、ダブルヘテロ接合構体４の側面の（１１１）
Ｂ面９をはい上がるように堆積する。この時、ｎ−Ｉｎ
Ｐブロック層１３が、ダブルヘテロ接合構造体４の上部
の三角形形状のｐ−ＩｎＰクラッド層８を覆わない段階
で、図１４に示すように、次のｐ−ＩｎＰ埋込み層１５
の成長に切り換え、最後に、ｐ+ −ＩｎＧａＡｓコンタ
クト層１６を成長する。[0004] Next, as shown in FIG. 13, the central portion of each of the two striped SiO 2 films 2 is removed by 2 μm, and two striped silicon dioxide films 1 having a width of 2 μm are removed.
The p-InP block burying layer 12 and the n-InP block layer 13 are crystal-grown while using 1 as a growth inhibition mask. At this time, the side surface of the first selective growth portion is (111) B
Because of the surface 9, it hardly grows here. However, from the intersection of the (111) B surface 9 and the (100) surface exposed after the removal of the silicon dioxide film 2, the (211)
A plane corresponding to the (311) plane is formed from the plane,
The crystal grows at a higher growth rate than the (100) plane. Therefore, the p-InP block buried layer 12 and the n-InP block layer 13 are formed on the side surface of the double hetero junction structure 4 at (111).
It is deposited so as to go up the B surface 9. At this time, n-In
At the stage where the P block layer 13 does not cover the triangular p-InP cladding layer 8 on the upper part of the double heterojunction structure 4, as shown in FIG.
Finally, the p + -InGaAs contact layer 16 is grown.
【０００５】この方法では、ｎ−ＩｎＰブロック層１３
が、断面形状が三角形のリッジ部１０のｐ−ＩｎＰクラ
ッド層８の頂点部の上に被らないように成長層厚を調整
するが、特開平２−２８８２８３号「半導体レーザ素子
の製造方法」、同じく特開平２−２６８４８２号「埋め
込み型半導体レーザ素子の製造方法」に開示される方法
も全く同様である。In this method, the n-InP blocking layer 13
However, the thickness of the grown layer is adjusted so as not to cover the apex of the p-InP cladding layer 8 of the ridge portion 10 having a triangular cross section. The method disclosed in Japanese Patent Application Laid-Open No. 2-268482, "Method for Manufacturing Embedded Semiconductor Laser Device" is exactly the same.
【０００６】以上の結晶成長が完了した後に、図１４の
ように、二酸化シリコン膜１７を形成してから、表面電
極１８を蒸着法やスパッタ法などで形成し、ウェーハの
厚さを１００μｍとする裏面研磨を行い、裏面電極１９
を全面形成する。表面電極１８は、ＣｒＡｕ−ＴｉＰｔ
Ａｕ膜、裏面電極はＡｕＧｅ−ＡｕＮｉ膜を用いる。After the above crystal growth is completed, as shown in FIG. 14, a silicon dioxide film 17 is formed, and then a surface electrode 18 is formed by a vapor deposition method, a sputtering method or the like, and the thickness of the wafer is set to 100 μm. The back surface is polished and the back electrode 19
Is formed over the entire surface. The surface electrode 18 is made of CrAu-TiPt.
The Au film and the back electrode use an AuGe-AuNi film.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来の半導体
発光装置は、ｎ−ＩｎＰブロック層の埋め込み成長にお
いて、両側のｎ−ＩｎＰブロック層が（１１１）Ｂ面に
沿って成長してきて、断面が三角形状のｐ−ＩｎＰクラ
ッド層の上部にかぶってしまわないように、ｎ−ＩｎＰ
ブロック層の層厚を制御することが大変微妙で困難であ
り、高い製造歩留まりが得られない欠点がある。また、
結晶構造設計的にも、断面形状三角形のｐ−ＩｎＰクラ
ッド層の頂点部へのかぶりがないようにするため、ｎ−
ＩｎＰブロック層の厚さを十分厚くできず、電流狭窄が
不十分であるという問題点があった。In the above-described conventional semiconductor light emitting device, in the buried growth of the n-InP block layer, the n-InP block layers on both sides grow along the (111) B plane, and the cross-section is increased. In order not to cover the upper part of the triangular p-InP cladding layer, the n-InP
It is very delicate and difficult to control the thickness of the block layer, and there is a drawback that a high production yield cannot be obtained. Also,
In terms of the crystal structure design, in order to prevent fogging of the apex of the p-InP cladding layer having a triangular cross section, n-
There has been a problem that the thickness of the InP block layer cannot be made sufficiently large and current confinement is insufficient.
【０００８】さらに、前記した従来例の問題点として、
最初の選択成長で、２つの（１１１）Ｂ面で形成される
断面三角形形状ができあがった時点のちょうどその時
に、成長を止めなければならないが、これは制御が大変
難しく、再現性、ウェーハ面内均一性が得られない。特
に、三角形の頂上へ近づくほど、結晶成長速度は上昇
し、これを制御することは、至難の技である。Further, as a problem of the above-mentioned conventional example,
The growth must be stopped at the very moment when the cross section triangular shape formed by the two (111) B planes is completed in the first selective growth, but this is very difficult to control, and the reproducibility and the in-plane wafer Uniformity cannot be obtained. In particular, the crystal growth rate increases as approaching the top of the triangle, and controlling this is a difficult technique.
【０００９】[0009]
【課題を解決するための手段】本発明の光半導体装置
は、第１導電型の第１の半導体層、前記第１の半導体層
より禁制帯幅が狭く屈折率が大きな第２の半導体層およ
び前記第２の半導体層より禁制帯幅が広く屈折率の小さ
な第２導電型の第３の半導体層を順次に積層したダブル
ヘテロ接合構造体を少なくとも有し、第１導電型化合物
半導体基板の一主面に選択的に形成されたリッジ部と、
前記ダブルヘテロ接合構造体の側面の前記第２の半導体
層、および前記ダブルヘテロ接合構造体に隣接する前記
一主面を被覆する第２導電型半導体ブロック層と、前記
ダブルヘテロ接合構造体の頂部とその近傍を除く前記第
３の半導体層の側面および前記第２導電型半導体ブロッ
ク層に接触する第１導電型ブロック層と、前記ダブルヘ
テロ接合構造体の頂部および前記第１導電型ブロック層
に接触する第２導電型の第４の半導体層とを含むことを
特徴とする。An optical semiconductor device according to the present invention comprises: a first semiconductor layer of a first conductivity type; a second semiconductor layer having a narrower forbidden band width and a larger refractive index than the first semiconductor layer; At least a double-heterojunction structure in which third semiconductor layers of the second conductivity type having a wider bandgap and a smaller refractive index than the second semiconductor layer are sequentially stacked, and A ridge portion selectively formed on the main surface;
The second semiconductor on a side surface of the double hetero junction structure
Layer, a second conductivity type semiconductor block layer covering the one main surface adjacent to the double hetero junction structure, a side surface of the third semiconductor layer excluding the top of the double hetero junction structure and its vicinity, and A first conductive type block layer in contact with the second conductive type semiconductor block layer; and a second conductive type fourth semiconductor layer in contact with the top of the double hetero junction structure and the first conductive type block layer. It is characterized by including .
【００１０】また、本発明は、導電型の異なる２つのブ
ロック層の内、１つを、ＳＣＨ−ＭＱＷ層を形成する選
択成長の前に、全面結晶成長と選択成長マスクによる拡
散とで形成し、選択成長後の埋め込みブロック層は１層
のみにするという、前記従来例の問題点を解決する手段
を備えている。すなわち、本発明は、光導波路を有する
化合物光半導体装置において、光導波、或いは光増幅、
或いは光吸収する活性層が、化合物半導体基板側で該活
性層より禁制帯幅の大きい第１導電型のクラッド層と隣
接し、上方に前記活性層より禁制帯幅の大きい第２導電
型のクラッド層と隣接しており、これら第１導電型のク
ラッド層、活性層、第２導電型のクラッド層は、第１導
電型の化合物半導体基板上に第２導電型の半導体層を積
層した直上に、選択的に形成されたリッジ部であり、前
記化合物半導体基板と該リッジ部との間の前記第２導電
型の半導体層は、リッジ部を形成する前に拡散により第
１導電型に転換させられているものであり、また、リッ
ジ部の側方と上方は、それぞれ第１導電型のブロック
層、第２導電型の半導体層で囲まれていることを特徴と
する。Further, according to the present invention, one of the two block layers having different conductivity types is formed by crystal growth on the entire surface and diffusion by a selective growth mask before the selective growth for forming the SCH-MQW layer. There is provided a means for solving the problem of the conventional example, in which only one buried block layer is formed after selective growth. That is, the present invention provides a compound optical semiconductor device having an optical waveguide, in which optical waveguide or optical amplification,
Alternatively, the light absorbing active layer is adjacent to the first conductivity type cladding layer having a larger forbidden band width than the active layer on the compound semiconductor substrate side, and is above the second conductivity type cladding layer having a larger forbidden band width than the active layer. The first conductive type clad layer, the active layer, and the second conductive type clad layer are adjacent to the first conductive type clad layer and the second conductive type clad layer. The ridge portion selectively formed, wherein the semiconductor layer of the second conductivity type between the compound semiconductor substrate and the ridge portion is converted to the first conductivity type by diffusion before forming the ridge portion. In addition, the lateral and upper sides of the ridge are surrounded by a first conductive type block layer and a second conductive type semiconductor layer, respectively.
【００１１】[0011]
【実施例】次、本発明の第１の実施例についてその製造
工程に沿って図面を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will now be described with reference to the drawings along with its manufacturing steps.
【００１２】先ず最初に、図２に示すように、ｎ−Ｉｎ
Ｐ基板１の面方位（１００）面に幅４μｍで、間隔３μ
ｍで［０−１−１］方向に伸びる２本のストライプ状二
酸化シリコン膜２を形成し、減圧ＭＯ−ＶＰＥ法により
ｎ−ＩｎＰクラッド層３、ダブルヘテロ接合構造体４を
連続成長していく。ダブルヘテロ接合構造体４は、下か
ら順に、１．２μｍ組成、厚さ６０ｎｍのｎ−ＩｎＧａ
ＡｓＰガイド層５、合計厚さ７５ｎｍで、ホトルミネッ
センスピーク波長１．５５μｍの半導体膜とみなせるＭ
ＱＷ多層膜６（ＩｎＧａＡｓ−ＩｎＧａＡｓＰ多層構造
を有している）、１．２μｍ組成、厚さ６０ｎｍのｐ−
ＩｎＧａＡｓＰガイド層７から成っている。次に連続し
て、ｐ−ＩｎＰクラッド層８を結晶成長する。ｐ−Ｉｎ
Ｐクラッド層８は、従来の技術の項で述べたような、断
面形状三角形にする必要はなく、断面形状台形（上辺の
長さ０．４μｍ〜０．７μｍ）のリッジ部１０Ａ（３〜
８で構成）を形成する。このリッジ部はダブルヘテロ接
合構造体をクラッド層で挟んだ構造を有している。First, as shown in FIG. 2, n-In
4 μm width and 3 μm spacing on the (100) plane of the P substrate 1
Two striped silicon dioxide films 2 extending in the [0-1-1] direction at m are formed, and the n-InP cladding layer 3 and the double heterojunction structure 4 are continuously grown by the reduced pressure MO-VPE method. . The double heterojunction structure 4 is, in order from the bottom, an n-InGa having a composition of 1.2 μm and a thickness of 60 nm.
The AsP guide layer 5 has a total thickness of 75 nm, and can be regarded as a semiconductor film having a photoluminescence peak wavelength of 1.55 μm.
QW multilayer film 6 (having an InGaAs-InGaAsP multilayer structure), 1.2 μm composition, 60 nm thick p-
It consists of an InGaAsP guide layer 7. Next, the p-InP cladding layer 8 is grown continuously. p-In
The P-cladding layer 8 does not need to have a triangular cross-sectional shape as described in the section of the related art, and has a trapezoidal cross-sectional shape (upper side length of 0.4 μm to 0.7 μm) ridge portion 10A (3 to
8). The ridge has a structure in which a double hetero junction structure is sandwiched between cladding layers.
【００１３】次に、図３に示すように、２本のストライ
プ状二酸化シリコン膜２のリッジ部側をそれぞれ２μｍ
づつ除去し、２μｍ幅の２本のストライプ状二酸化シリ
コン膜１１を成長阻止マスクとして残し、減圧ＭＯ−Ｖ
ＰＥ法で、ｐ−ＩｎＰブロック層１２、ｎ−ＩｎＰブロ
ック層１３を結晶成長する。図には、ｐ−ＩｎＰクラッ
ド層の頂上部にｐ−ＩｎＰブロック層１２ａ、ｎ−Ｉｎ
Ｐブロック層１３ａが形成されるものとして示してある
が、これらはｐ−ＩｎＰクラッド層８の頂上部にかぶっ
てもかぶらなくても、どちらでも良い。しかし、ｎ−Ｉ
ｎＰブロック層１３ａは０〜０．０２μｍの厚さに制御
する。ｎ−ＩｎＰブロック層１３の形成時には、（１１
１）Ｂ面９をはい上がる成長速度の速い領域に、結晶成
長ガス原料を大量に消費されるため、（１１１）Ｂ面９
にはさまれたｐ−ＩｎＰクラッド層８の頂上部は成長速
度が大幅に遅くなり、ｎ−ＩｎＰブロック層１３ａの層
厚は容易に０．２μｍ以下に制御できる。これに対し、
側面部は成長速度が速く、０．６μｍの層厚にする事が
できる。Next, as shown in FIG. 3, the ridge portion side of the two striped silicon dioxide films 2 is 2 μm each.
Then, the two striped silicon dioxide films 11 having a width of 2 μm are left as growth inhibition masks,
The p-InP block layer 12 and the n-InP block layer 13 are crystal-grown by the PE method. In the figure, the p-InP block layer 12a and the n-In
Although it is shown that the P block layer 13 a is formed, these may or may not cover the top of the p-InP cladding layer 8. However, nI
The nP block layer 13a is controlled to a thickness of 0 to 0.02 μm. When forming the n-InP block layer 13, (11
1) Since a large amount of crystal growth gas material is consumed in the region where the growth rate is high, which rises above the B plane 9, the (111) B plane 9
The growth rate of the top of the p-InP clad layer 8 sandwiched between the layers is greatly reduced, and the thickness of the n-InP block layer 13a can be easily controlled to 0.2 μm or less. In contrast,
The side portion has a high growth rate and can be formed to a layer thickness of 0.6 μm.
【００１４】次に、ＩｎＰの成長速度を１／１０以下に
落しつつジエチル亜鉛等のｐ型不純物ガスの供給流量を
ｐ−ＩｎＰブロック層１２の形成時の１０倍に増やし、
図１に示すように、厚さ０．１５μｍのｐ+ −ＩｎＰ埋
込み層１４を形成する（成長速度は例えば０．１μｍ／
ｈ）。あるいはノンドープのＩｎＰ層を堆積した後にＰ
型不純物ガスに曝してもよい。この結果として、ｐ+ −
ＩｎＰ埋込み層１４の成長中に拡散係数の大きい亜鉛は
固相拡散し、ｎ−ＩｎＰブロック層１３ａの表面部はｐ
−ＩｎＰ層の層厚の違いにより、ｐ−ＩｎＰクラッド層
８の頂上部の１３ａは全てｐ反転し、側面部は０．４μ
ｍのｎ−ＩｎＰブロック層１３ａが残る。この後、その
まま連続して、ｐ−ＩｎＰクラッド埋込み層１５、ｐ+
−ＩｎＧａＡｓコンタクト層１６を結晶成長する。Next, while decreasing the growth rate of InP to 1/10 or less, the supply flow rate of a p-type impurity gas such as diethyl zinc is increased to ten times that at the time of forming the p-InP block layer 12.
As shown in FIG. 1, a p + -InP buried layer 14 having a thickness of 0.15 μm is formed (a growth rate is, for example, 0.1 μm /
h). Alternatively, after depositing a non-doped InP layer,
It may be exposed to a mold impurity gas. As a result, p + −
During the growth of the InP buried layer 14, zinc having a large diffusion coefficient undergoes solid-phase diffusion, and the surface of the n-InP block layer 13a becomes p-type.
Due to the difference in the thickness of the -InP layer, the top 13a of the p-InP cladding layer 8 is all p-inverted, and the side portion is 0.4 μm.
The m-n-InP block layer 13a remains. Thereafter, the p-InP cladding buried layer 15, p +
-Crystal growth of the InGaAs contact layer 16 is performed.
【００１５】このエピタキシャルウェーハに、ｐ+ −Ｉ
ｎＧａＡｓコンタクト層１６上部で開口した二酸化シリ
コン膜１７を形成する。このウェーハに、表面電極１８
を形成し、ウェーハの厚さを１００μｍとする裏面研磨
を行い、全面に裏面電極１９を形成する。表面電極はＣ
ｒＡｕ−ＴｉＰｔＡｕ、裏面電極はＡｕＧｅ−ＡｕＮｉ
であり、蒸着、スパッタにより形成する。The epitaxial wafer has p + -I
A silicon dioxide film 17 opened above the nGaAs contact layer 16 is formed. The surface electrode 18
Is formed and the back surface is polished so that the thickness of the wafer is 100 μm, thereby forming a back surface electrode 19 on the entire surface. Surface electrode is C
rAu-TiPtAu, back electrode AuGe-AuNi
And formed by vapor deposition and sputtering.
【００１６】リッジ部を形成した後、ｐ−ＩｎＰブロッ
ク層１２ないしｐ+ −ＩｎＧａＡｓＰコンタクト層１６
の形成を同一のＭＯ−ＶＰＥ成長装置内で、フォトリソ
グラフィー工程を必要とすることなく行なうことができ
るので工程の簡単化が可能である。また、ｎ−ＩｎＰブ
ロック層１３を厚く形成してもその上からｐ+ −ＩｎＰ
埋込み層１４を形成し、リッジ部頂上部のｎ型層をｐ型
に反転できるので十分な電流狭窄の可能なサイリスタ構
造を実現できる。After the formation of the ridge portion, the p-InP block layer 12 to the p + -InGaAsP contact layer 16 are formed.
Can be formed in the same MO-VPE growth apparatus without requiring a photolithography step, so that the steps can be simplified. Further, even if the n-InP block layer 13 is formed thick, p + -InP
Since the buried layer 14 is formed and the n-type layer at the top of the ridge can be inverted to p-type, a thyristor structure capable of sufficiently confining current can be realized.
【００１７】次に本発明の第２の実施例について説明す
る。まず最初に、第１の実施例と同様に、図４に示すよ
うに、ｎ−ＩｎＰ基板１に２本のストライプ状二酸化シ
リコン膜２を形成し、減圧ＭＯ−ＶＰＥ法によりｎ−Ｉ
ｎＰクラッド層３、ダブルヘテロ接合構造体４を連続成
長していく。次に、連続して、ｐ−ＩｎＰクラッド層８
ａを０．４μｍ、ｐ+ −ＩｎＰクラッド層８ｂを０．２
μｍ結晶成長する。ｐ+ −ＩｎＰクラッド層８ｂでは、
ｐ−ＩｎＰクラッド層８ａより高濃度に亜鉛をドーピン
グさせる。ｐ+ −ＩｎＰクラッド層８ｂは、断面形状を
三角形にするは必要ない。こうして断面形状台形のリッ
ジ部１０Ｂ（３〜８ｂで構成）が形成される。Next, a second embodiment of the present invention will be described. First, similarly to the first embodiment, as shown in FIG. 4, two striped silicon dioxide films 2 are formed on an n-InP substrate 1 and n-I
The nP cladding layer 3 and the double hetero junction structure 4 are continuously grown. Next, continuously, the p-InP cladding layer 8 is formed.
a is 0.4 μm, and the p + -InP cladding layer 8b is 0.2 μm.
A μm crystal grows. In the p + -InP cladding layer 8b,
Zinc is doped at a higher concentration than the p-InP cladding layer 8a. The p + -InP cladding layer 8b does not need to have a triangular cross section. Thus, a ridge portion 10B (composed of 3 to 8b) having a trapezoidal cross section is formed.
【００１８】次に、図５に示すように、２本のストライ
プ状二酸化シリコン膜２のリッジ部側をそれぞれ２μｍ
づつ除去し、減圧ＭＯ−ＶＰＥ法で、ｐ−ＩｎＰブロッ
ク層１２、１２ａ、アンドープのｉ−ＩｎＰブロック層
２０、ｎ−ＩｎＰブロック層１３を結晶成長する。ｉ−
ＩｎＰブロック層２０は、頂上部で０．１μｍ以下、ｎ
−ＩｎＰブロック層１３は、頂上部で０．１〜０．２μ
ｍの厚さに制御する。リッジ部の頂上部では成長速度が
遅いため、これらは容易に制御できる。これに対し、側
面部は成長速度が速いため、ｉ−ＩｎＰブロック層２０
を０．２μｍ、ｎ−ＩｎＰブロック層１３を０．４μｍ
の層厚にする事ができる。この成長の段階で、ｉ−Ｉｎ
Ｐブロック層のｐ+ −ＩｎＰクラッド層８ｂに接する部
分は、結晶成長中に生じる亜鉛拡散により、ｐ−ＩｎＰ
層２０ａとなる。Next, as shown in FIG. 5, the ridge portion side of the two striped silicon dioxide films 2 is 2 μm each.
The p-InP block layers 12 and 12a, the undoped i-InP block layer 20, and the n-InP block layer 13 are crystal-grown by the reduced pressure MO-VPE method. i-
The InP block layer 20 has a thickness of 0.1 μm or less
-The InP block layer 13 has a thickness of 0.1 to 0.2 μm at the top.
m. Since the growth rate is slow at the top of the ridge, these can be easily controlled. On the other hand, since the growth rate of the side portion is high, the i-InP block layer 20 is formed.
Is 0.2 μm, and the n-InP block layer 13 is 0.4 μm
Layer thickness. At this stage of growth, i-In
The portion of the P block layer that is in contact with the p + -InP cladding layer 8b is made of p-InP due to zinc diffusion occurring during crystal growth.
It becomes the layer 20a.
【００１９】次に、ＩｎＰの成長を維持したまま、ｐ型
不純物ガスの供給流量をｐ−ＩｎＰブロック層１２形成
時の１０倍に増やし、成長速度を１／１０以下に落ちし
て、ｐ+ −ＩｎＰ埋め込み層１５を成長する。ｐ型不純
物うガスとしては、ジエチル亜鉛を用いる。この時、亜
鉛は、固相拡散し、図６に示すように、ｎ−ＩｎＰブロ
ック層１３の一部はｐ−ＩｎＰ層１３ｂとなる。この
時、ｎ−ＩｎＰブロック層は層厚の違いにより、リッジ
部の頂上では全てｐ反転し、また、ｐ+ −ＩｎＰクラッ
ド層８ｂからの亜鉛拡散によりｐ反転したＩｎＰクラッ
ド層２０ａの領域は広がって、リッジ部の頂上部には十
分な広さのｐ領域が得られる。一方、側面部は、０．３
μｍのｎ−ＩｎＰブロック１３ａが残る。この後、その
まま連続してｐ−ＩｎＰクラッド埋込み層１５、Ｐ+ −
ＩｎＧａＡｓコンタクト層１６を結晶成長する。最後の
二酸化シリコン膜１７の形成及び電極形成は、第１の実
施例と同様である。Next, while maintaining the growth of InP, the supply flow rate of the p-type impurity gas is increased to ten times that at the time of forming the p-InP block layer 12, the growth rate is reduced to 1/10 or less, and p + -InP buried layer 15 is grown. Diethyl zinc is used as the p-type impurity gas. At this time, zinc undergoes solid phase diffusion, and a part of the n-InP block layer 13 becomes a p-InP layer 13b as shown in FIG. At this time, the n-InP block layer is all p-inverted at the top of the ridge portion due to the difference in layer thickness, and the region of the InP clad layer 20a that has been p-inverted by zinc diffusion from the p + -InP clad layer 8b is expanded. Thus, a sufficiently wide p region can be obtained at the top of the ridge. On the other hand, the side
The μm n-InP block 13a remains. Thereafter, the p-InP cladding buried layer 15 and P + −
Crystal growth of the InGaAs contact layer 16 is performed. The formation of the last silicon dioxide film 17 and the formation of the electrodes are the same as in the first embodiment.
【００２０】本実施例では、ｐ+ −ＩｎＰクラッド層８
ｂの存在により、ｎ−ＩｎＰブロック層１３、またｉ−
ＩｎＰブロック層のかぶった部分のｐ反転を、より確実
に行なうことができるという利点がある。In this embodiment, the p + -InP cladding layer 8
b, the n-InP block layer 13 and i-
There is an advantage that the p inversion of the portion covered by the InP block layer can be performed more reliably.
【００２１】以上説明した第１、第２の実施例の１，５
５μｍ体の半導体レーザは、漏れ電流が少なく、レーザ
発振歩留まりが８０％程度と極めて高くなり、また、主
要特性である閾値電流、外部微分量子効率において、従
来比２０〜３０％の向上が見られた。In the first and second embodiments described above, 1, 5
The 5 μm semiconductor laser has a small leakage current and an extremely high laser oscillation yield of about 80%, and the main characteristics such as the threshold current and the external differential quantum efficiency are improved by 20 to 30% as compared with the conventional semiconductor laser. Was.
【００２２】以上第１、第２の実施例の構造は、半導体
レーザ（ＭＱＷ多層膜６が発光層となる）に用いること
ができるが、他に、半導体光変調器（５，６，７が吸収
層となる）、半導体光増幅器、光導波路及びそれらの集
積化素子と、広い応用範囲がある。また、本実施例のリ
ッジ部はダブルヘテロ構造体をクラッド層で挟んだ構造
を有しているが、単一の半導体層をこれより禁制帯幅が
広く屈折率の小さな半導体層で挟んだダブルヘテロ接合
構造体でリッジ部を構成してもよい。The structures of the first and second embodiments can be used for a semiconductor laser (the MQW multilayer film 6 becomes a light emitting layer). In addition, the semiconductor optical modulators (5, 6, 7 A wide range of applications, such as semiconductor optical amplifiers, optical waveguides and their integrated devices. Although the ridge portion of this embodiment has a structure in which the double heterostructure is sandwiched between cladding layers, a double semiconductor in which a single semiconductor layer is sandwiched between semiconductor layers having a wider bandgap and a smaller refractive index. The ridge portion may be composed of a heterojunction structure.
【００２３】また、以上の実施例では、ＩｎＰ基板上の
ＩｎＧａＡｓＰ／ＩｎＧａＡｓ系光素子について述べた
が、他のＩＩＩ−Ｖ族化合物半導体、例えば、ＡｌＧａ
Ａｓ／ＧａＡｓ系、ＡｌＧａＩｎＰ／ＧａＡｓ系光素子
に適用できることはいうまでもない。In the above embodiment, an InGaAsP / InGaAs optical device on an InP substrate has been described. However, other III-V compound semiconductors such as AlGa
It goes without saying that the present invention can be applied to As / GaAs-based and AlGaInP / GaAs-based optical devices.
【００２４】次に、本発明の第３の実施例について図面
を参照して説明する。これまで、ｎ型基板上の光半導体
素子について述べてきたが、以上の記述は、導電型を反
転させても本質的にはなんら変化はない。以後、ｐ型基
板を例にとり説明する。Next, a third embodiment of the present invention will be described with reference to the drawings. So far, the optical semiconductor element on the n-type substrate has been described, but the above description has essentially no change even if the conductivity type is reversed. Hereinafter, a p-type substrate will be described as an example.
【００２５】まず最初に、図７に示すように、表面の面
方位が（１００）面のｐ−ＩｎＰ基板２１上に、減圧Ｍ
Ｏ−ＶＰＥ法によりｎ−ＩｎＰブロック層２２を０．４
μｍ全面成長し、その上に幅４μｍで、間隙が０．８μ
ｍ開いた［０−１−１］方向に伸びる２本のストライプ
状二酸化シリコン膜２を形成する。このウェハーをＭＯ
−ＶＰＥ炉内に設置し、炉内圧力を７５Ｔｏｒｒにし
て、ホスフィン（ＰＨ3）を流しながらウェハー温度を
５００℃まで上昇させる。この段階で、ヂメチル亜鉛を
供給して０．４５μｍの深さまで亜鉛を拡散させて、亜
鉛拡散領域２３において、マスク開口部のｎ−ＩｎＰブ
ロック層２２を反転させる。そのまま引き続き、ウェハ
ー温度を６２５℃にし、ｐ−ＩｎＰクラッド層８、ダブ
ルヘテロ接合構造体４を連続成長していく。ダブルヘテ
ロ接合構造体４は、下から順に、１．２μｍ組成で厚さ
６０ｎｍのｐ−ＩｎＧａＡｓＰガイド層７、ＩｎＧａＡ
ｓ／１．２μｍ組成ＩｎＧａＡｓＰの繰り返しが５層で
合計厚さ７５ｎｍ、フォトルミネッセンスピーク波長が
１．５５μｍとなるＭＱＷ多層膜６、１．２μｍ組成で
厚さ６０ｎｍのｎ−ＩｎＧａＡｓＰガイド層５から成っ
ている。次に連続して、ｎ−ＩｎＰクラッド層３を結晶
成長する。First, as shown in FIG. 7, a reduced pressure M is applied on a p-InP substrate 21 having a (100) plane orientation.
The n-InP block layer 22 is set to 0.4 by the O-VPE method.
μm overall growth, 4 μm width on it, 0.8 μm gap
Two striped silicon dioxide films 2 extending in the [0-1-1] direction that are m wide open are formed. This wafer is MO
-Installed in a VPE furnace, raise the wafer temperature to 500 ° C. while flowing phosphine (PH 3 ) at a furnace pressure of 75 Torr. At this stage, zinc is diffused to a depth of 0.45 μm by supplying ヂ methyl zinc to invert the n-InP block layer 22 at the mask opening in the zinc diffusion region 23. Subsequently, the wafer temperature is set to 625 ° C., and the p-InP cladding layer 8 and the double hetero junction structure 4 are continuously grown. The double heterojunction structure 4 includes, in order from the bottom, a p-InGaAsP guide layer 7 having a composition of 1.2 μm and a thickness of 60 nm, and InGaAs.
The MQW multilayer film 6 has a total thickness of 75 nm and a photoluminescence peak wavelength of 1.55 μm in which five layers of InGaAsP having a composition of s / 1.2 μm are repeated. ing. Next, the n-InP clad layer 3 is grown continuously.
【００２６】次に、２本のストライプ状二酸化シリコン
膜２のダブルヘテロ接合構造体４側をそれぞれ２μｍづ
つ除去し、２μｍ幅の２本のストライプ状二酸化シリコ
ン膜１１を成長阻止マスクとして残し、図８に示すよう
に、減圧ＭＯ−ＶＰＥ法でｐ−ＩｎＰブロック層１２を
結晶成長する。この時、ｐ−ＩｎＰブロック層１２が、
ダブルヘテロ接合構造体４の側面を覆い、かつダブルヘ
テロ接合構造体４の上部の三角形形状のｎ−ＩｎＰクラ
ッド層３を覆わない段階で、次のｎ−ＩｎＰクラッド埋
込み層２４の成長に切り換え、最後にｎ+ −ＩｎＧａＡ
ｓコンタクト層２５を形成する。Next, the two hetero-junction structures 4 of the two striped silicon dioxide films 2 are removed by 2 μm each, leaving two striped silicon dioxide films 11 having a width of 2 μm as growth inhibition masks. As shown in FIG. 8, the p-InP block layer 12 is crystal-grown by the reduced pressure MO-VPE method. At this time, the p-InP block layer 12
At the stage of covering the side surface of the double heterojunction structure 4 and not covering the triangular n-InP cladding layer 3 on the upper portion of the double heterojunction structure 4, switching to the growth of the next n-InP cladding buried layer 24 is performed. Finally, n + -InGaAs
An s-contact layer 25 is formed.
【００２７】このエピタキシャルウェハーに、ｎ+ −Ｉ
ｎＧａＡｓコンタクト層２５上部で開口した二酸化シリ
コン膜１７を形成する。さらに、このウェハーに表面電
極１８を形成し、ウェハーの厚さを１００μｍとする裏
面研磨を行い、全面に裏面電極１９を形成する。表面電
極１８はＣｒＡｕ−ＴｉＰｔＡｕ、裏面電極１９はＡｕ
Ｇｅ−ＡｕＮｉであり、蒸着、スパッタにより形成す
る。This epitaxial wafer has n + -I
A silicon dioxide film 17 opened above the nGaAs contact layer 25 is formed. Further, a front surface electrode 18 is formed on the wafer, and the back surface is polished so that the thickness of the wafer is 100 μm, thereby forming a back surface electrode 19 on the entire surface. The front electrode 18 is CrAu-TiPtAu, and the back electrode 19 is Au.
It is Ge-AuNi and is formed by vapor deposition and sputtering.
【００２８】これまで述べた第１，第２の実施例では、
ダブルヘテロ接合構造体４とｎ−ＩｎＰ基板１との距離
が遠かった為、実質的に、ＤＦＢ−ＬＤを製造すること
ができなかったが、この実施例の方法では、選択成長開
始面からダブルヘテロ接合構造体４までの距離を小さく
できる為、ＤＦＢ−ＬＤの製造も可能となる。実際、Ｄ
ＦＢ−ＬＤを製造するときは、最初にｎ−ＩｎＰブロッ
ク層２２を全面成長した段階で、ストライプ状二酸化シ
リコン膜２を形成してしまう前に、ｎ−ＩｎＰブロック
層２２上に、回折格子を形成しておけばよい。In the first and second embodiments described above,
Since the distance between the double heterojunction structure 4 and the n-InP substrate 1 was long, a DFB-LD could not be manufactured substantially. Since the distance to the heterojunction structure 4 can be reduced, a DFB-LD can be manufactured. In fact, D
When manufacturing the FB-LD, a diffraction grating is formed on the n-InP block layer 22 before the stripe-shaped silicon dioxide film 2 is formed at the stage where the n-InP block layer 22 is first entirely grown. What is necessary is just to form.
【００２９】また、ここでは、ｐ型基板上での光半導体
装置について述べたが、導電型が反対の場合のｎ型基板
上でも本質的に全く同様であり、上述の記述で、すべて
の導電型を反転して考えればよい。Although the optical semiconductor device on a p-type substrate has been described here, the same applies to an n-type substrate having the opposite conductivity type. You can think of it by reversing the type.
【００３０】次に、本発明の第４の実施例について図面
を参照して説明する。まず最初に、第３の実施例と同様
に、図９に示すように、ｐ型ＩｎＰ基板２１に減圧ＭＯ
−ＶＰＥ法によりｎ−ＩｎＰブロック層２２を０．４μ
ｍ全面成長する。その上に、幅４μｍで間隙が１．２μ
ｍ開いた２本のストライプ状二酸化シリコン膜２ａを形
成する。この時、厚さ２０００オングストロームの全面
二酸化シリコン膜を形成し、フォトリソグラフィでレジ
ストのパターンを形成した後に、Ｏ2 プラズマ処理を行
ってレジストと二酸化シリコン膜との密着性が弱くなる
ようにしておく。そうすれば、バッファード弗酸で二酸
化シリコンをエッチングするときに、エッジ部がテーパ
状にけずれた形となる。このストライプ状二酸化シリコ
ン膜２ａをマスクとして、０．４５μｍの拡散深さで亜
鉛拡散を行う。亜鉛拡散領域２３は、ストライプ状二酸
化シリコン膜２ａの開口部を１．２μｍとしていること
から、拡散の横拡がりを考慮しても、ｎ−ＩｎＰブロッ
ク層２２の表面で幅２．１μｍに制御できる。亜鉛拡散
後、バッファード弗酸で１０００オングストローム分だ
け全面エッチングを行うと、二酸化シリコンのエッジ部
は０．３μｍ後退して、図１０のようにセルフアライン
的にマスクの開口部が広がる。この時、ストライプ状二
酸化シリコン膜２ｂは、厚さ１０００オングストロー
ム、開口幅１．８μｍになる。Next, a fourth embodiment of the present invention will be described with reference to the drawings. First, similarly to the third embodiment, as shown in FIG.
0.4 μm of n-InP block layer 22 by VPE method
m grow over the entire surface. On top of that, a gap of 1.2 μm with a width of 4 μm
Two stripe-shaped silicon dioxide films 2a which are opened by m are formed. At this time, a 2000-angstrom-thick silicon dioxide film is formed on the entire surface, and after forming a resist pattern by photolithography, an O2 plasma treatment is performed so that the adhesion between the resist and the silicon dioxide film is weakened. Then, when silicon dioxide is etched with buffered hydrofluoric acid, the edge portion becomes tapered. Using this striped silicon dioxide film 2a as a mask, zinc diffusion is performed at a diffusion depth of 0.45 μm. Since the opening of the striped silicon dioxide film 2a is 1.2 μm in the zinc diffusion region 23, the width of the zinc diffusion region 23 can be controlled to 2.1 μm on the surface of the n-InP block layer 22 even in consideration of the lateral spread of diffusion. . When the entire surface is etched by buffered hydrofluoric acid for 1000 angstroms after zinc diffusion, the edge of silicon dioxide recedes by 0.3 μm, and the opening of the mask expands in a self-aligned manner as shown in FIG. At this time, the striped silicon dioxide film 2b has a thickness of 1000 Å and an opening width of 1.8 μm.
【００３１】以下、第３の実施例と全く同様で、ｐ−Ｉ
ｎＰクラッド層８、ダブルヘテロ接合構造体４、ｎ−Ｉ
ｎＰクラッド層３を結晶成長する。次に、２本のストラ
イプ状二酸化シリコン膜２ｂのダブルヘテロ接合構造体
側をそれぞれ２μｍづつ除去し、図１１に示すように、
減圧ＭＯ−ＶＰＥ法で、ｐ−ＩｎＰブロック層１２、ｎ
−ＩｎＰクラッド埋込み層２４、ｎ+ ＩｎＧａＡｓコン
タクト層２５を結晶成長し、最後に、二酸化シリコン膜
１７の形成及び表面電極１８形成を第３の実施例と同様
に行う。Hereinafter, the same as in the third embodiment,
nP cladding layer 8, double heterojunction structure 4, nI
The nP cladding layer 3 is crystal-grown. Next, the side of the double hetero junction structure of the two striped silicon dioxide films 2b is removed by 2 μm each, and as shown in FIG.
The p-InP block layer 12, n
-InP cladding buried layer 24 and n @ + InGaAs contact layer 25 are crystal-grown, and finally, silicon dioxide film 17 and surface electrode 18 are formed in the same manner as in the third embodiment.
【００３２】本実施例では、第３の実施例と比べ、ダブ
ルヘテロ接合構造体４とｐ反転していないｎ−ＩｎＰブ
ロック層２２との距離が短くできる為、素子の漏れ電流
を小さくできるという利点がある。In this embodiment, as compared with the third embodiment, the distance between the double heterojunction structure 4 and the n-InP block layer 22 which is not p-inverted can be shortened, so that the leakage current of the element can be reduced. There are advantages.
【００３３】以上、４つの実施例を述べてきたが、第１
および第２の実施例の特徴であるダブルヘテロ接合構造
体４上にかぶったブロック層を結晶成長途中の拡散によ
り解消させるという方法と、第３および第４の実施例で
述べた２つのブロック層の内１つを、選択成長前にセル
フアライン的に形成してしまうという方法は、組み合わ
せて活用することもでき、これはＤＦＢ−ＬＤ等にとっ
て重要な応用例である。The four embodiments have been described above.
And a method of eliminating the block layer overlying the double heterojunction structure 4 by the diffusion during crystal growth, which is a feature of the second embodiment, and the two block layers described in the third and fourth embodiments. Are formed in a self-aligned manner prior to selective growth, which can be used in combination. This is an important application example for a DFB-LD or the like.
【００３４】[0034]
【発明の効果】以上説明したように本発明は、第１，第
２の実施例では高濃度第２導電型半導体層を第１導電型
ブロック層上に形成することにより、結晶成長の回数、
フォトリソグラフィーの工程を増すこと無く、ダブルヘ
テロ接合構造体を含むリッジ部の両側面に、電流狭窄性
に優れた十分な厚さのブロック層によるサイリスタ構造
を形成しつつ、かつ、最初の選択成長で形成されるリッ
ジ部の頂上部（第１導電型）に第２導電型ブロック層が
かぶることを確実に防止することができる。従って、光
半導体装置の漏れ電流を減少させ、高い歩留りで製造で
きるという効果を有する。As described above, according to the present invention, in the first and second embodiments, the high-concentration second-conductivity-type semiconductor layer is formed on the first-conductivity-type block layer.
The first selective growth while forming a thyristor structure with a sufficiently thick block layer with excellent current confinement on both sides of the ridge including the double heterojunction structure without increasing the photolithography process It is possible to reliably prevent the second conductive type block layer from covering the top portion (first conductive type) of the ridge portion formed by the above. Therefore, there is an effect that the leakage current of the optical semiconductor device can be reduced and the optical semiconductor device can be manufactured with a high yield.
【００３５】一方、第３および第４の実施例では、ｎ−
ＩｎＰブロック層を選択成長の前に形成してしまって、
選択成長のブロック埋込み層を１層にできるので、ブロ
ック埋込みの制御を容易にすることができる。従って、
最初の選択成長でリッジ部を三角形に制御することが多
少ずれても対応が可能であり、第１、第２の実施例と同
様に、ダブルヘテロ接合構造体の両サイドに、電流狭窄
性に優れた充分な厚さのサイリスタ構造のブロック層を
形成することができ、また、最初の選択成長部の上にｐ
−ＩｎＰブロック層がかぶることを充分高い歩留りで防
止することができる。従って、半導体レーザのリーク電
流を減少させ、更には、閾値電流を低下させ、微分量子
効率を向上させるという効果を有する。On the other hand, in the third and fourth embodiments, n-
After forming the InP block layer before selective growth,
Since the block buried layer for selective growth can be made into one layer, control of block burying can be facilitated. Therefore,
It is possible to cope with a slight deviation in controlling the ridge portion to have a triangular shape in the first selective growth. As in the first and second embodiments, both sides of the double heterojunction structure have current constriction properties. It is possible to form a thyristor-structured block layer having an excellent and sufficient thickness, and a p-type layer on the first selective growth portion.
-It is possible to prevent the InP block layer from being covered with a sufficiently high yield. Therefore, there is an effect that the leak current of the semiconductor laser is reduced, the threshold current is further reduced, and the differential quantum efficiency is improved.
【００３６】また、第１および第２の実施例と第３およ
び第４の実施例を組み合わせれば、より顕著に、歩留り
改善、性能アップを行うことができる。When the first and second embodiments are combined with the third and fourth embodiments, the yield and the performance can be more remarkably improved.
【００３７】以上述べた構造を、例えば、１．５５μｍ
帯の半導体レーザに適用したところ、レーザ発振歩留り
が向上し、また、主要特性である閾値電流、スロープ効
率において、従来比２０〜３０％の向上が見られた。The structure described above is, for example, 1.55 μm
When applied to the semiconductor laser in the band, the laser oscillation yield was improved, and the threshold current and the slope efficiency, which are the main characteristics, were improved by 20 to 30% as compared with the conventional case.
【００３８】また、第３および第４の実施例では、活性
層位置を選択成長開始面に対して高さを低い位置に設定
できるので、従来困難であった選択成長時の活性層の組
成制御が、容易になるという利点がある。更に、ＤＦＢ
−ＬＤを製造するとき、通常グレーティング位置を選択
成長開始面におくので、従来の方法では実質的にＤＦＢ
−ＬＤを製造することは困難であったが、本発明の方法
では、ＤＦＢ−ＬＤの製造も可能であり、選択成長の特
質をいかした変調器とＤＦＢ−ＬＤの集積化素子や、そ
の他の光集積化素子の製造も容易になった。In the third and fourth embodiments, the active layer can be set at a position lower than the selective growth start plane, so that it is difficult to control the composition of the active layer during the selective growth, which was conventionally difficult. However, there is an advantage that it becomes easy. Furthermore, DFB
-When manufacturing an LD, the grating position is usually located on the selective growth starting surface, so that the DFB is substantially
Although it was difficult to manufacture an LD, the method of the present invention also enables the manufacture of a DFB-LD, and a modulator and a DFB-LD integrated element utilizing the characteristics of selective growth, and other elements. The manufacture of the optical integrated device has also become easy.
【図１】本発明の第１の実施例を示す半導体チップの断
面図である。FIG. 1 is a sectional view of a semiconductor chip showing a first embodiment of the present invention.
【図２】第１の実施例の製造方法の説明のための半導体
チップの断面図である。FIG. 2 is a cross-sectional view of the semiconductor chip for explaining the manufacturing method of the first embodiment.
【図３】図２に対応する工程の次工程の説明のための半
導体チップの断面図である。FIG. 3 is a cross-sectional view of the semiconductor chip for illustrating a step subsequent to the step corresponding to FIG. 2;
【図４】本発明の第２の実施例についてその製造工程に
沿った説明のための半導体チップの断面図である。FIG. 4 is a sectional view of a semiconductor chip for explaining a second embodiment of the present invention along the manufacturing steps.
【図５】図４に対応する工程の次工程の説明のための半
導体チップの断面図である。FIG. 5 is a cross-sectional view of the semiconductor chip for describing a step subsequent to the step corresponding to FIG. 4;
【図６】本発明の第２の実施例を示す半導体チップの断
面図である。FIG. 6 is a sectional view of a semiconductor chip showing a second embodiment of the present invention.
【図７】本発明の第３の実施例についてその製造工程に
沿った説明のための半導体チップの断面図である。FIG. 7 is a sectional view of a semiconductor chip for explaining a third embodiment of the present invention along the manufacturing steps.
【図８】本発明の第３の実施例を示す半導体チップの断
面図である。FIG. 8 is a sectional view of a semiconductor chip showing a third embodiment of the present invention.
【図９】本発明の第４の実施例についてその製造工程に
沿った説明のための半導体チップの断面図である。FIG. 9 is a sectional view of a semiconductor chip for illustrating a fourth embodiment of the present invention along the manufacturing steps.
【図１０】図９に対応する工程の次工程の説明のための
半導体チップの断面図である。FIG. 10 is a cross-sectional view of the semiconductor chip for illustrating a step subsequent to the step corresponding to FIG. 9;
【図１１】本発明の第４の実施例を示す半導体チップの
断面図である。FIG. 11 is a sectional view of a semiconductor chip showing a fourth embodiment of the present invention.
【図１２】従来例についてその製造工程に沿って説明の
ための半導体チップの断面図である。FIG. 12 is a cross-sectional view of a semiconductor chip for describing a conventional example along a manufacturing process.
【図１３】図１２に対応する工程の次工程の説明するた
めの半導体チップの断面図である。13 is a cross-sectional view of the semiconductor chip for describing a step subsequent to the step corresponding to FIG.
【図１４】従来例を示す半導体チップの断面図である。FIG. 14 is a sectional view of a semiconductor chip showing a conventional example.
１ ｎ−ＩｎＰ基板 ２，２ａ，２ｂ ストライプ状二酸化シリコン膜 ３ ｎ−ＩｎＰクラッド層 ４ ダブルヘテロ接合構造体 ５ ｎ−ＩｎＧａＡｓＰガイド層 ６ ＭＱＷ多層膜 ７ ｐ−ＩｎＧａＡｓＰガイド層 ８，８ａ ｐ−ＩｎＰクラッド層 ８ｂ ｐ+ −ＩｎＰクラッド層 ９ （１１１）Ｂ面 １０，１０Ａ，１０Ｂ リッジ部 １１，１７ 二酸化シリコン膜 １２ ｐ−ＩｎＰブロック層 １３，１３ａ，２２ ｎ−ＩｎＰブロック層 １３ｂ ｐ−ＩｎＰ層 １４ ｐ+ −ＩｎＰ埋込み層 １５ ｐ−ＩｎＰ埋込み層 １６ ｐ+ −ＩｎＧａＡｓＰコンタクト層 １８ 表面電極 １９ 裏面電極 ２０ ｉ−ＩｎＰブロック層 ２０ａ ｐ−ＩｎＰ層 ２１ ｐ−ＩｎＰ基板 ２３ 亜鉛拡散領域 ２４ ｎ−ＩｎＰクラッド埋込み層 ２５ ｎ+ −ＩｎＧａＡｓコンタクト層Reference Signs List 1 n-InP substrate 2, 2a, 2b striped silicon dioxide film 3 n-InP clad layer 4 double heterojunction structure 5 n-InGaAsP guide layer 6 MQW multilayer film 7 p-InGaAsP guide layer 8, 8a p-InP clad Layer 8 bp + -InP cladding layer 9 (111) B surface 10, 10A, 10B Ridge 11, 17, silicon dioxide film 12 p-InP blocking layer 13, 13a, 22 n-InP blocking layer 13b p-InP layer 14 p + -InP buried layer 15 p-InP buried layer 16 p + -InGaAsP contact layer 18 surface electrode 19 back electrode 20 i-InP block layer 20a p-InP layer 21 p-InP substrate 23 zinc diffusion region 24 n-InP clad burying Layer 25 n + -InGaAs contact layer
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01S 3/18 Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01S 3/18
Claims (7)
導電型の第１の半導体層、前記第１の半導体層より禁制
帯幅が狭く屈折率が大きな第２の半導体層および前記第
２の半導体層より禁制帯幅が広く屈折率の小さな第２導
電型の第３の半導体層を順次に積層したダブルへテロ接
合構造体の台形状のリッジ部を形成し、前記リッジ部の
両側部に第２導電型の半導体ブロック層と第１導電型の
半導体ブロック層を重ねて設け、前記リッジ部の頂部お
よび前記第１導電型の半導体ブロック層上に第２導電型
の第４の半導体層を設け、前記第４の半導体層のうち、
前記リッジ部の頂部および前記第１導電型の半導体ブロ
ック層に近接する部分が、その余の部分より高濃度にド
ーピングされていることを特徴とする光半導体装置。A first conductive type compound semiconductor substrate;
A conductive first semiconductor layer, a second semiconductor layer having a narrower forbidden band width and a larger refractive index than the first semiconductor layer, and a second conductive layer having a wider forbidden band width and a smaller refractive index than the second semiconductor layer. Trapezoidal ridge portion of a double heterojunction structure in which third semiconductor layers of the same type are sequentially stacked, and a semiconductor block layer of the second conductivity type and a semiconductor of the first conductivity type are formed on both sides of the ridge portion. provided overlapping the blocking layer, a fourth semiconductor layer of a second conductivity type at the top and the first conductivity type semiconductor blocking layer on the ridge portion provided among the fourth semiconductor layer,
A top portion of the ridge portion and a semiconductor block of the first conductivity type;
The area near the backing layer is more highly doped than the rest.
An optical semiconductor device, which is characterized in that:
する多層膜である請求項１記載の光半導体装置。2. The optical semiconductor device according to claim 1, wherein the second semiconductor layer is a multilayer film having a multiple quantum well structure.
００）面に［０−１−１］方向に伸びた２つのストライ
プ状誘電体膜で挟まれた領域に両側面が（１１１）Ｂ面
のダブルヘテロ接合構造体が設けられている請求項１ま
たは２記載の光半導体装置。3. The zinc-blende type crystal compound semiconductor substrate (1)
2. A double heterojunction structure having (111) B planes on both sides in a region between two stripe-shaped dielectric films extending in the [0-1-1] direction on the (00) plane. Or the optical semiconductor device according to 2.
体の頂部側でその余の部分より高濃度にドーピングされ
ている請求項１，２または３記載の光半導体装置。4. The optical semiconductor device according to claim 1, wherein the third semiconductor layer is doped at a higher concentration on the top side of the double heterojunction structure than on the remaining portion.
おいて、光導波、或いは光増幅、或いは光吸収する活性
層が、化合物半導体基板側で該活性層より禁制帯幅の大
きい第１導電型のクラッド層と隣接し、上方に前記活性
層より禁制帯幅の大きい第２導電型のクラッド層と隣接
しており、これら第１導電型のクラッド層、活性層、第
２導電型のクラッド層は、第１導電型の化合物半導体基
板上に第２導電型の半導体層を積層した直上に、選択的
に形成されたリッジ部であり、前記化合物半導体基板と
該リッジ部との間の前記第２導電型の半導体層は、該リ
ッジ部を形成する前に拡散により第１導電型に転換させ
られているものであり、また、該リッジ部の側方と上方
は、それぞれ、第１導電型のブロック層、第２導電型の
半導体層で囲まれていることを特徴とする光半導体装
置。5. A compound optical semiconductor device having an optical waveguide, wherein an active layer for optically guiding, amplifying, or absorbing light has a first conductivity type cladding having a larger bandgap than the active layer on the compound semiconductor substrate side. A second conductive type cladding layer having a larger forbidden band width than the active layer, adjacent to the first conductive type cladding layer, the first conductive type clad layer, the active layer, and the second conductive type clad layer. A ridge portion selectively formed immediately above a second conductivity type semiconductor layer laminated on the first conductivity type compound semiconductor substrate, wherein the second conductivity type is formed between the compound semiconductor substrate and the ridge portion; The semiconductor layer of the type is converted to the first conductivity type by diffusion before forming the ridge portion, and the side and the upper side of the ridge portion are blocks of the first conductivity type, respectively. Layer, surrounded by a semiconductor layer of the second conductivity type An optical semiconductor device, comprising:
多層膜であることを特徴とする請求項５記載の光半導体
装置。6. The optical semiconductor device according to claim 5, wherein said active layer is a multilayer film having a multiple quantum well structure.
り、上記活性層を含むリッジ部が、（１００）面上の
［０−１−１］方向に伸びたストライプ状の領域を底面
とし、両側面が（１１１）Ｂ面であることを特徴とする
請求項５または６記載の光半導体装置。7. The compound semiconductor is a zinc-blende-type crystal, and the ridge portion including the active layer has a stripe-shaped region extending in the [0-1-1] direction on a (100) plane as a bottom surface. 7. The optical semiconductor device according to claim 5, wherein both side surfaces are (111) B surfaces.
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| JP31701093A JP2894186B2 (en) | 1993-03-03 | 1993-12-16 | Optical semiconductor device |
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| JPH077232A JPH077232A (en) | 1995-01-10 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2724244C1 (en) * | 2019-12-26 | 2020-06-22 | Акционерное общество "НИИ "Полюс" им. М.Ф. Стельмаха" (АО "НИИ "Полюс" им. М.Ф. Стельмаха") | Laser-thyristor |
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-
1993
- 1993-12-16 JP JP31701093A patent/JP2894186B2/en not_active Expired - Fee Related
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| RU2724244C1 (en) * | 2019-12-26 | 2020-06-22 | Акционерное общество "НИИ "Полюс" им. М.Ф. Стельмаха" (АО "НИИ "Полюс" им. М.Ф. Стельмаха") | Laser-thyristor |
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