JPH08330646A - 横型ホール素子 - Google Patents
横型ホール素子Info
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- JPH08330646A JPH08330646A JP7178779A JP17877995A JPH08330646A JP H08330646 A JPH08330646 A JP H08330646A JP 7178779 A JP7178779 A JP 7178779A JP 17877995 A JP17877995 A JP 17877995A JP H08330646 A JPH08330646 A JP H08330646A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
-
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- Y10S73/03—Hall effect
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- Hall/Mr Elements (AREA)
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】 従来の横型ホール素子と比較してホール感度
の直線性に優れ、また的確にオフセット補償を行うこと
ができる横型ホール素子を提供することを目的とする。 【解決手段】 ４端子を持つホール素子で１対のセンサ
電極５の外側にそれぞれ３つのｐ型層８と１０とを設
け、ｐ型層８と１０とにはそれぞれ電極９と１１とが設
けてある。そしてｐ型層８と１１の各々に電位を与える
ことができるようになっている。
の直線性に優れ、また的確にオフセット補償を行うこと
ができる横型ホール素子を提供することを目的とする。 【解決手段】 ４端子を持つホール素子で１対のセンサ
電極５の外側にそれぞれ３つのｐ型層８と１０とを設
け、ｐ型層８と１０とにはそれぞれ電極９と１１とが設
けてある。そしてｐ型層８と１１の各々に電位を与える
ことができるようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、横型ホール素子に
関する。
関する。
【０００２】
【従来の技術】４端子を持つ従来の横型ホール素子の上
面図および断面図を図２２に示す。図２２（ａ）は上面
図であり、図２２（ｂ）は図２２（ａ）のＡ−Ａ′で切
った断面図、図２２（ｃ）はＣ−Ｃ′で切った断面図で
ある。図２２において、１はｐ- 型のシリコン基板であ
り、この上にｎ型の活性層２が形成されている。活性層
２は基板１に達する深さのｐ型層３によって取り囲まれ
ており、素子の他の領域と分離されている。また、４は
活性層２の表面に、対向して形成された１対のｎ+ 型層
であり、ｎ+ 型層４1 ，４2 上には電流供給電極５1 ，
５2 が各々形成されている。活性層２のｎ+ 型層４とは
異なる表面には、対向してｎ+ 型層６1 ，６2 が形成さ
れており、その各々にセンサ電極７1 ，７2 が設けられ
ている。２つの電流供給電極５1 ，５2 から活性層２の
表面に平行に電流を流し、その活性層２表面に対し垂直
方向に磁界を印加することにより、２つのセンサ電極７
1 ，７2 間にローレンツの原理によりホール電圧が誘起
される。このような横型ホール素子は半導体の表面に電
流供給電極、センサ電極の端子を作成することができる
ため、集積回路の製造方法であるプレーナー技術を用い
て安価に製造することができる。また横型ホール素子の
オフセット電圧の低減のため、同一基板上に複数の横型
ホール素子を互いに９０度傾けて配置しそれぞれの電流
供給電極、センサ電極を並列に結線するオルソゴナル接
続の場合は横型ホール素子同士を互いに素子分離する必
要がある。この場合も図２２の構造は非常に形成し易い
構造である。
面図および断面図を図２２に示す。図２２（ａ）は上面
図であり、図２２（ｂ）は図２２（ａ）のＡ−Ａ′で切
った断面図、図２２（ｃ）はＣ−Ｃ′で切った断面図で
ある。図２２において、１はｐ- 型のシリコン基板であ
り、この上にｎ型の活性層２が形成されている。活性層
２は基板１に達する深さのｐ型層３によって取り囲まれ
ており、素子の他の領域と分離されている。また、４は
活性層２の表面に、対向して形成された１対のｎ+ 型層
であり、ｎ+ 型層４1 ，４2 上には電流供給電極５1 ，
５2 が各々形成されている。活性層２のｎ+ 型層４とは
異なる表面には、対向してｎ+ 型層６1 ，６2 が形成さ
れており、その各々にセンサ電極７1 ，７2 が設けられ
ている。２つの電流供給電極５1 ，５2 から活性層２の
表面に平行に電流を流し、その活性層２表面に対し垂直
方向に磁界を印加することにより、２つのセンサ電極７
1 ，７2 間にローレンツの原理によりホール電圧が誘起
される。このような横型ホール素子は半導体の表面に電
流供給電極、センサ電極の端子を作成することができる
ため、集積回路の製造方法であるプレーナー技術を用い
て安価に製造することができる。また横型ホール素子の
オフセット電圧の低減のため、同一基板上に複数の横型
ホール素子を互いに９０度傾けて配置しそれぞれの電流
供給電極、センサ電極を並列に結線するオルソゴナル接
続の場合は横型ホール素子同士を互いに素子分離する必
要がある。この場合も図２２の構造は非常に形成し易い
構造である。
【０００３】ここで、このような横型ホール素子の供給
電極５1 ，５2 間に電圧Ｖinが印加される場合を考え
る。図２３にＶinが０、正、負バイアスのときの図２２
のＡ−Ａ′断面、Ｂ−Ｂ′断面の電位分布ΨAA' ，Ψ
BB' と、活性層２・ｐ型層３間のｐｎ接合部における空
乏層領域の幅Ｗj を示す。図２３（ａ），（ｂ），
（ｃ）はそれぞれＶin＝０，Ｖin＞０，Ｖin＜０のとき
を示している。なおＶin＜０の場合、ｐｎ接合部で電流
が流れないようにするためには、ｐ型層３に負のバイア
ス電圧を印加しておく必要がある。
電極５1 ，５2 間に電圧Ｖinが印加される場合を考え
る。図２３にＶinが０、正、負バイアスのときの図２２
のＡ−Ａ′断面、Ｂ−Ｂ′断面の電位分布ΨAA' ，Ψ
BB' と、活性層２・ｐ型層３間のｐｎ接合部における空
乏層領域の幅Ｗj を示す。図２３（ａ），（ｂ），
（ｃ）はそれぞれＶin＝０，Ｖin＞０，Ｖin＜０のとき
を示している。なおＶin＜０の場合、ｐｎ接合部で電流
が流れないようにするためには、ｐ型層３に負のバイア
ス電圧を印加しておく必要がある。
【０００４】Ｖin＝０の場合、Ａ−Ａ′断面では電位０
の準位とフェルミ準位（Ｆ．Ｌ．）が一致し、ΨAA' は
正で、ｎ+ 層の部分が高く活性層の部分が低い。またＢ
−Ｂ′断面ではＦ．Ｌ．がＶR で示す分だけ電位０より
も低くなり、ΨBB' はそのＦ．Ｌ．よりも低くなる。そ
してＷj は一定となる。
の準位とフェルミ準位（Ｆ．Ｌ．）が一致し、ΨAA' は
正で、ｎ+ 層の部分が高く活性層の部分が低い。またＢ
−Ｂ′断面ではＦ．Ｌ．がＶR で示す分だけ電位０より
も低くなり、ΨBB' はそのＦ．Ｌ．よりも低くなる。そ
してＷj は一定となる。
【０００５】Ｖin＞０の場合には、Ａ−Ａ′断面は供給
電極５2 側のＦ．Ｌ．がＶinで示す分だけ電位０よりも
高くなり、ΨAA' はその上に来る。このためＦ．Ｌ．が
高くなった分だけＷj が広がる。Ｂ−Ｂ′断面の電位分
布はＶin＝０のときと同様である。
電極５2 側のＦ．Ｌ．がＶinで示す分だけ電位０よりも
高くなり、ΨAA' はその上に来る。このためＦ．Ｌ．が
高くなった分だけＷj が広がる。Ｂ−Ｂ′断面の電位分
布はＶin＝０のときと同様である。
【０００６】Ｖin＜０の場合には、Ｖin＞０のときと逆
になる。図２３より分るように、Ｖinが正のときは全体
として空乏層の領域が広がり、負のときには逆に狭くな
る。
になる。図２３より分るように、Ｖinが正のときは全体
として空乏層の領域が広がり、負のときには逆に狭くな
る。
【０００７】例えばｐ型層３に−２Ｖ、電流供給電極５
に±２Ｖの電圧を印加する場合を考える。電圧０のとき
のＷj が０．７μｍとすると、電圧を印加したときのＷ
j は１．７９μｍとなり大きく変化する。また空乏層の
広がりはホール電圧Ｖh によっても変化する。さらに、
図２３では活性層２・ｐ型層３間のｐｎ接合部の空乏層
の変化を示したが、基板１・活性層２間のｐｎ接合部に
もバイアス電圧がかかるのでこのｐｎ接合部の空乏層も
変化する。このような空乏層の変化は電流路の幅、即ち
素子の抵抗の変化を引き起こし、磁界に対するホール感
度の直線性が損なわれるという問題を生じる。上記のよ
うな±２Ｖの電圧を印加したときに素子の幅を１００μ
ｍ程度とすると、数％のオーダーで素子の抵抗が変化し
てしまう。
に±２Ｖの電圧を印加する場合を考える。電圧０のとき
のＷj が０．７μｍとすると、電圧を印加したときのＷ
j は１．７９μｍとなり大きく変化する。また空乏層の
広がりはホール電圧Ｖh によっても変化する。さらに、
図２３では活性層２・ｐ型層３間のｐｎ接合部の空乏層
の変化を示したが、基板１・活性層２間のｐｎ接合部に
もバイアス電圧がかかるのでこのｐｎ接合部の空乏層も
変化する。このような空乏層の変化は電流路の幅、即ち
素子の抵抗の変化を引き起こし、磁界に対するホール感
度の直線性が損なわれるという問題を生じる。上記のよ
うな±２Ｖの電圧を印加したときに素子の幅を１００μ
ｍ程度とすると、数％のオーダーで素子の抵抗が変化し
てしまう。
【０００８】これを防ぐために、例えば活性層２の一部
の表面にｐ型層を形成して、ここに印加する電圧をＶin
あるいはＶh に対してフィードバックをかけ、空乏層の
変化を小さくする方法などが考えられている。しかし、
この方法では複雑な外部回路が必要であり、またＶinの
非常に速い変化に対しては応答できないという欠点があ
る。
の表面にｐ型層を形成して、ここに印加する電圧をＶin
あるいはＶh に対してフィードバックをかけ、空乏層の
変化を小さくする方法などが考えられている。しかし、
この方法では複雑な外部回路が必要であり、またＶinの
非常に速い変化に対しては応答できないという欠点があ
る。
【０００９】また横型ホール素子を積算電力計などの電
力量検出等に用いる場合は交流電力のため、１つの横型
ホール素子の１対の電流供給電極に交互に正負の電圧を
印加して用いることが必要である。即ち１対の電流供給
電極間に流れる電流の方向が交流電力の周波数に応じて
変化していくことになる。さらには電流供給電極に印加
される電圧が正の場合と負の場合とで異なるように用い
た場合、正負で活性層と基板並びに素子分離領域接合間
に存在する空乏層の伸びが変化するため、ホール特性も
異なってくる。即ちホール特性の極性の依存性、電圧絶
対値の依存性が生じてくる。この場合活性層の厚さを厚
くして上述の影響を抑え込むことも考えられるが、この
場合誘起されるホール電圧に寄与する電流成分が減るこ
とになりホール感度の低下につながる。また活性層厚さ
が非常に厚い場合は素子分離拡散が非常に非現実的にな
りかつ、素子分離拡散によるサイド拡散が大きくなり横
型ホール素子のパターン形状が精度的に問題となってく
る。
力量検出等に用いる場合は交流電力のため、１つの横型
ホール素子の１対の電流供給電極に交互に正負の電圧を
印加して用いることが必要である。即ち１対の電流供給
電極間に流れる電流の方向が交流電力の周波数に応じて
変化していくことになる。さらには電流供給電極に印加
される電圧が正の場合と負の場合とで異なるように用い
た場合、正負で活性層と基板並びに素子分離領域接合間
に存在する空乏層の伸びが変化するため、ホール特性も
異なってくる。即ちホール特性の極性の依存性、電圧絶
対値の依存性が生じてくる。この場合活性層の厚さを厚
くして上述の影響を抑え込むことも考えられるが、この
場合誘起されるホール電圧に寄与する電流成分が減るこ
とになりホール感度の低下につながる。また活性層厚さ
が非常に厚い場合は素子分離拡散が非常に非現実的にな
りかつ、素子分離拡散によるサイド拡散が大きくなり横
型ホール素子のパターン形状が精度的に問題となってく
る。
【００１０】一方、横型ホール素子の性能を左右するも
のとして、磁界を印加しないときに生ずる前記のオフセ
ット電圧がある。オフセット電圧の生じる原因としては
横型ホール素子は２つの電流供給電極、２つのセンサ電
極により構成される４端子ブリッジが考えられ、この各
端子間の抵抗値が等しければセンサ電極間の電位はゼロ
となるが、抵抗値が異なる場合は電位が生ずる。この抵
抗値のずれは電流供給電極、センサ電極の非対象性と
か、横型ホール素子に外部からかかる応力でＳｉ結晶に
ピエゾ抵抗効果が起き、このため部分的に抵抗値が異な
る等がよく知られている。この、オフセット電圧を小さ
くするためにこれまで様々な工夫が提案されてきた。前
述したオルソゴナル接続はその有力な方法である。しか
しこの方法は少なくとも複数個のホール素子形成が必要
であり、オフセット電圧を完全に無くすことはできな
い。一旦発生したオフセット電圧を外部から直接にオフ
セット調整することは困難である。
のとして、磁界を印加しないときに生ずる前記のオフセ
ット電圧がある。オフセット電圧の生じる原因としては
横型ホール素子は２つの電流供給電極、２つのセンサ電
極により構成される４端子ブリッジが考えられ、この各
端子間の抵抗値が等しければセンサ電極間の電位はゼロ
となるが、抵抗値が異なる場合は電位が生ずる。この抵
抗値のずれは電流供給電極、センサ電極の非対象性と
か、横型ホール素子に外部からかかる応力でＳｉ結晶に
ピエゾ抵抗効果が起き、このため部分的に抵抗値が異な
る等がよく知られている。この、オフセット電圧を小さ
くするためにこれまで様々な工夫が提案されてきた。前
述したオルソゴナル接続はその有力な方法である。しか
しこの方法は少なくとも複数個のホール素子形成が必要
であり、オフセット電圧を完全に無くすことはできな
い。一旦発生したオフセット電圧を外部から直接にオフ
セット調整することは困難である。
【００１１】
【発明が解決しようとする課題】上述したように従来の
横型ホール素子においては、基板および素子分離領域か
ら活性層側への空乏層の伸びが変化してホール感度の直
線性が損なわれるという問題があり、また１対の電流供
給電極、１対のセンサ電極により構成される４端子ブリ
ッジの抵抗値のずれ等によるオフセット電圧の補償が難
しいという問題があった。
横型ホール素子においては、基板および素子分離領域か
ら活性層側への空乏層の伸びが変化してホール感度の直
線性が損なわれるという問題があり、また１対の電流供
給電極、１対のセンサ電極により構成される４端子ブリ
ッジの抵抗値のずれ等によるオフセット電圧の補償が難
しいという問題があった。
【００１２】本発明は上記の問題を考慮してなされたも
ので、従来の横型ホール素子と比較してホール感度の直
線性が優れ、また的確にオフセット補償を行うことがで
きる横型ホール素子を提供することを目的とする。
ので、従来の横型ホール素子と比較してホール感度の直
線性が優れ、また的確にオフセット補償を行うことがで
きる横型ホール素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の問題を解決するた
めに、請求項１記載の発明は、基板と、この基板上に形
成された第１導電型活性層と、この第１導電型活性層を
取り囲むようにかつ前記基板に達する深さまで形成され
た第１の第２導電型半導体層と、前記第１導電型活性層
表面に所定の距離を隔てて選択的に形成された高濃度で
１対の第１の第１導電型半導体層と、この１対の第１の
第１導電型半導体層上にそれぞれ形成された電流供給電
極と、前記第１導電型活性層表面の前記第１の第１導電
型半導体層とは異なる位置に所定の距離を隔てて形成さ
れた高濃度で１対の第２の第１導電型半導体層と、この
１対の第２の第１導電型半導体層上にそれぞれ形成され
たセンサ電極とを備え、主たる電流は前記電流供給電極
間を前記第１導電型活性層表面に平行に流れ、磁界は前
記第１導電型活性層表面に対して垂直方向に印加される
横型ホール素子において、前記第１導電型活性層表面の
前記第１および第２の第１導電型半導体層とは異なる位
置に形成された複数の第２の第２導電型半導体層に各々
電位を与えることを要旨とする。
めに、請求項１記載の発明は、基板と、この基板上に形
成された第１導電型活性層と、この第１導電型活性層を
取り囲むようにかつ前記基板に達する深さまで形成され
た第１の第２導電型半導体層と、前記第１導電型活性層
表面に所定の距離を隔てて選択的に形成された高濃度で
１対の第１の第１導電型半導体層と、この１対の第１の
第１導電型半導体層上にそれぞれ形成された電流供給電
極と、前記第１導電型活性層表面の前記第１の第１導電
型半導体層とは異なる位置に所定の距離を隔てて形成さ
れた高濃度で１対の第２の第１導電型半導体層と、この
１対の第２の第１導電型半導体層上にそれぞれ形成され
たセンサ電極とを備え、主たる電流は前記電流供給電極
間を前記第１導電型活性層表面に平行に流れ、磁界は前
記第１導電型活性層表面に対して垂直方向に印加される
横型ホール素子において、前記第１導電型活性層表面の
前記第１および第２の第１導電型半導体層とは異なる位
置に形成された複数の第２の第２導電型半導体層に各々
電位を与えることを要旨とする。
【００１４】請求項１記載の発明において、複数の第２
の第２導電型半導体層の各々に電位を与えることによ
り、この第２の第２導電型半導体層の周囲における第１
導電型活性層の電位差がほぼ一定となるようにすること
ができる。このため、素子分離領域である第１の第２導
電型半導体層から第１導電型活性層側へ伸びる空乏層領
域の広さを入力電圧に依存しないようにすることが可能
となり、ホール感度の直線性、即ち、入力電圧に対する
ホール感度の依存性を保つことができる。
の第２導電型半導体層の各々に電位を与えることによ
り、この第２の第２導電型半導体層の周囲における第１
導電型活性層の電位差がほぼ一定となるようにすること
ができる。このため、素子分離領域である第１の第２導
電型半導体層から第１導電型活性層側へ伸びる空乏層領
域の広さを入力電圧に依存しないようにすることが可能
となり、ホール感度の直線性、即ち、入力電圧に対する
ホール感度の依存性を保つことができる。
【００１５】請求項２記載の発明は、第２導電型の基板
と、この基板上に形成された第１導電型活性層と、この
第１導電型活性層を取り囲むようにかつ前記基板に達す
る深さまで形成された第２導電型半導体層と、前記第１
導電型活性層表面に所定の距離を隔てて選択的に形成さ
れた高濃度で１対の第１の第１導電型半導体層と、この
１対の第１の第１導電型半導体層上にそれぞれ形成され
た電流供給電極と、前記第１導電型活性層表面の前記第
１の第１導電型半導体層とは異なる位置に所定の距離を
隔てて形成された高濃度で１対の第２の第１導電型半導
体層と、この１対の第２の第１導電型半導体層上にそれ
ぞれ形成されたセンサ電極とを備え、主たる電流は前記
電流供給電極間を前記第１導電型活性層表面に平行に流
れ、磁界は前記第１導電型活性層表面に対して垂直方向
に印加される横型ホール素子において、前記第１導電型
活性層と前記基板との間に、前記第１導電型活性層より
低い抵抗の第３の第１導電型半導体層を選択的に又は全
面的に形成してなることを要旨とする。
と、この基板上に形成された第１導電型活性層と、この
第１導電型活性層を取り囲むようにかつ前記基板に達す
る深さまで形成された第２導電型半導体層と、前記第１
導電型活性層表面に所定の距離を隔てて選択的に形成さ
れた高濃度で１対の第１の第１導電型半導体層と、この
１対の第１の第１導電型半導体層上にそれぞれ形成され
た電流供給電極と、前記第１導電型活性層表面の前記第
１の第１導電型半導体層とは異なる位置に所定の距離を
隔てて形成された高濃度で１対の第２の第１導電型半導
体層と、この１対の第２の第１導電型半導体層上にそれ
ぞれ形成されたセンサ電極とを備え、主たる電流は前記
電流供給電極間を前記第１導電型活性層表面に平行に流
れ、磁界は前記第１導電型活性層表面に対して垂直方向
に印加される横型ホール素子において、前記第１導電型
活性層と前記基板との間に、前記第１導電型活性層より
低い抵抗の第３の第１導電型半導体層を選択的に又は全
面的に形成してなることを要旨とする。
【００１６】請求項２記載の発明において、第１導電型
活性層と基板との間に、第１導電型活性層より低抵抗の
第３の第１導電型半導体層を形成することにより、基板
から第１導電型活性層側への空乏層の伸びを抑制するこ
とが可能となり、入力電圧に対するホール感度の依存性
および入力電圧に対するオフセット電圧依存性、入力電
圧の極性依存性が改善される。
活性層と基板との間に、第１導電型活性層より低抵抗の
第３の第１導電型半導体層を形成することにより、基板
から第１導電型活性層側への空乏層の伸びを抑制するこ
とが可能となり、入力電圧に対するホール感度の依存性
および入力電圧に対するオフセット電圧依存性、入力電
圧の極性依存性が改善される。
【００１７】請求項３記載の発明は、基板と、この基板
上に形成された第１導電型活性層と、この第１導電型活
性層表面に所定の距離を隔てて選択的に形成された高濃
度で１対の第１の第１導電型半導体層と、この１対の第
１の第１導電型半導体層上にそれぞれ形成された電流供
給電極と、前記第１導電型活性層表面の前記第１の第１
導電型半導体層とは異なる位置に所定の距離を隔てて形
成された高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成
されたセンサ電極とを備え、主たる電流は前記電流供給
電極間を前記第１導電型活性層表面に平行に流れ、磁界
は前記第１導電型活性層表面に対して垂直方向に印加さ
れる横型ホール素子において、前記第１導電型活性層を
取り囲むようにかつ前記基板に達する深さまで形成され
た絶縁体又は第２導電型半導体層の何れかと、前記第１
導電型活性層と前記基板との間に形成された絶縁膜とを
有することを要旨とする。
上に形成された第１導電型活性層と、この第１導電型活
性層表面に所定の距離を隔てて選択的に形成された高濃
度で１対の第１の第１導電型半導体層と、この１対の第
１の第１導電型半導体層上にそれぞれ形成された電流供
給電極と、前記第１導電型活性層表面の前記第１の第１
導電型半導体層とは異なる位置に所定の距離を隔てて形
成された高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成
されたセンサ電極とを備え、主たる電流は前記電流供給
電極間を前記第１導電型活性層表面に平行に流れ、磁界
は前記第１導電型活性層表面に対して垂直方向に印加さ
れる横型ホール素子において、前記第１導電型活性層を
取り囲むようにかつ前記基板に達する深さまで形成され
た絶縁体又は第２導電型半導体層の何れかと、前記第１
導電型活性層と前記基板との間に形成された絶縁膜とを
有することを要旨とする。
【００１８】請求項３記載の発明において、第１導電型
活性層を絶縁体又は第２導電型半導体層の何れかで取り
囲み、第１導電型活性層と基板との間には絶縁膜を形成
することにより、基板から第１導電型活性層側への空乏
層の伸びを確実に抑えることが可能となる。したがって
入力電圧に対するホール感度の依存性および入力電圧に
対するオフセット電圧の依存性、入力電圧の極性依存性
が改善される。
活性層を絶縁体又は第２導電型半導体層の何れかで取り
囲み、第１導電型活性層と基板との間には絶縁膜を形成
することにより、基板から第１導電型活性層側への空乏
層の伸びを確実に抑えることが可能となる。したがって
入力電圧に対するホール感度の依存性および入力電圧に
対するオフセット電圧の依存性、入力電圧の極性依存性
が改善される。
【００１９】請求項４記載の発明は、基板と、この基板
上に形成された第１導電型活性層と、この第１導電型活
性層表面に所定の距離を隔てて選択的に形成された高濃
度で１対の第１の第１導電型半導体層と、この１対の第
１の第１導電型半導体層上にそれぞれ形成された電流供
給電極と、前記第１導電型活性層表面の前記第１の第１
導電型半導体層とは異なる位置に所定の距離を隔てて形
成された高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成
されたセンサ電極とを備え、主たる電流は前記電流供給
電極間を前記第１導電型活性層表面に平行に流れ、磁界
は前記第１導電型活性層表面に対して垂直方向に印加さ
れる横型ホール素子において、前記第１導電型活性層と
前記基板との間に、この基板側に形成された第４の第１
導電型半導体層と、この第４の第１導電型半導体層上に
選択的に形成され前記第１導電型活性層よりも低い抵抗
の第３の第２導電型半導体層とを有し、前記第１導電型
活性層表面から前記第１および第２の第１導電型半導体
層を取り囲むように前記第２導電型半導体層に達する深
さの第１の第２導電型半導体層を形成してなることを要
旨とする。
上に形成された第１導電型活性層と、この第１導電型活
性層表面に所定の距離を隔てて選択的に形成された高濃
度で１対の第１の第１導電型半導体層と、この１対の第
１の第１導電型半導体層上にそれぞれ形成された電流供
給電極と、前記第１導電型活性層表面の前記第１の第１
導電型半導体層とは異なる位置に所定の距離を隔てて形
成された高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成
されたセンサ電極とを備え、主たる電流は前記電流供給
電極間を前記第１導電型活性層表面に平行に流れ、磁界
は前記第１導電型活性層表面に対して垂直方向に印加さ
れる横型ホール素子において、前記第１導電型活性層と
前記基板との間に、この基板側に形成された第４の第１
導電型半導体層と、この第４の第１導電型半導体層上に
選択的に形成され前記第１導電型活性層よりも低い抵抗
の第３の第２導電型半導体層とを有し、前記第１導電型
活性層表面から前記第１および第２の第１導電型半導体
層を取り囲むように前記第２導電型半導体層に達する深
さの第１の第２導電型半導体層を形成してなることを要
旨とする。
【００２０】請求項４記載の発明において、第４の第１
導電型活性層をこの第４の第１導電型活性層よりも低抵
抗の第３の第２導電型半導体層と第１の第２導電型半導
体層で下方と側面を取り囲み、この囲まれた第１導電型
活性層部分に第１および第２の第１導電型電流供給電極
とセンサ電極の全ての電極を設けることにより、基板か
ら第１導電型活性層側への空乏層の伸びを抑制すること
が可能となる。これにより、前記と同様に、入力電圧に
対するホール感度の依存性等が改善される。
導電型活性層をこの第４の第１導電型活性層よりも低抵
抗の第３の第２導電型半導体層と第１の第２導電型半導
体層で下方と側面を取り囲み、この囲まれた第１導電型
活性層部分に第１および第２の第１導電型電流供給電極
とセンサ電極の全ての電極を設けることにより、基板か
ら第１導電型活性層側への空乏層の伸びを抑制すること
が可能となる。これにより、前記と同様に、入力電圧に
対するホール感度の依存性等が改善される。
【００２１】請求項５記載の発明は、第２導電型の基板
と、この基板上に形成された第１導電型活性層と、この
第１導電型活性層を取り囲むようにかつ前記基板に達す
る深さまで形成された第２導電型半導体層と、前記第１
導電型活性層表面に所定の距離を隔てて選択的に形成さ
れた高濃度で１対の第１の第１導電型半導体層と、この
１対の第１の第１導電型半導体層上にそれぞれ形成され
た電流供給電極と、前記第１導電型活性層表面の前記第
１の第１導電型半導体層とは異なる位置に所定の距離を
隔てて形成された高濃度で１対の第２の第１導電型半導
体層と、この１対の第２の第１導電型半導体層上にそれ
ぞれ形成されたセンサ電極とを備え、主たる電流は前記
電流供給電極間を前記第１導電型活性層表面に平行に流
れ、磁界は前記第１導電型活性層表面に対して垂直方向
に印加される横型ホール素子において、前記基板の抵抗
を前記第１導電型活性層の抵抗よりも高く設定してなる
ことを要旨とする。
と、この基板上に形成された第１導電型活性層と、この
第１導電型活性層を取り囲むようにかつ前記基板に達す
る深さまで形成された第２導電型半導体層と、前記第１
導電型活性層表面に所定の距離を隔てて選択的に形成さ
れた高濃度で１対の第１の第１導電型半導体層と、この
１対の第１の第１導電型半導体層上にそれぞれ形成され
た電流供給電極と、前記第１導電型活性層表面の前記第
１の第１導電型半導体層とは異なる位置に所定の距離を
隔てて形成された高濃度で１対の第２の第１導電型半導
体層と、この１対の第２の第１導電型半導体層上にそれ
ぞれ形成されたセンサ電極とを備え、主たる電流は前記
電流供給電極間を前記第１導電型活性層表面に平行に流
れ、磁界は前記第１導電型活性層表面に対して垂直方向
に印加される横型ホール素子において、前記基板の抵抗
を前記第１導電型活性層の抵抗よりも高く設定してなる
ことを要旨とする。
【００２２】請求項５記載の発明において、基板の抵抗
を第１導電型活性層の抵抗よりも高く設定することによ
り、基板から第１導電型活性層側への空乏層の伸びを抑
制することが可能となる。これにより、前記と同様に、
入力電圧に対するホール感度の依存性等が改善される。
を第１導電型活性層の抵抗よりも高く設定することによ
り、基板から第１導電型活性層側への空乏層の伸びを抑
制することが可能となる。これにより、前記と同様に、
入力電圧に対するホール感度の依存性等が改善される。
【００２３】請求項６記載の発明は、上記請求項２ない
し５の何れかに記載の横型ホール素子において、前記１
対の第１の第１導電型半導体層と前記１対の第２の第１
導電型半導体層で囲まれた前記第１導電型活性層の表面
領域に接合ゲート構成用の第２導電型拡散層を１以上形
成し、この第２導電型拡散層に電位を与えることを要旨
とする。
し５の何れかに記載の横型ホール素子において、前記１
対の第１の第１導電型半導体層と前記１対の第２の第１
導電型半導体層で囲まれた前記第１導電型活性層の表面
領域に接合ゲート構成用の第２導電型拡散層を１以上形
成し、この第２導電型拡散層に電位を与えることを要旨
とする。
【００２４】請求項６記載の発明において、第１導電型
活性層表面に接合ゲート構成用の第２導電型拡散層を１
以上設け、これに電位を与えることで、第１導電型活性
層中に空乏層が伸びて電流路が変化し、前述の基板から
第１導電型活性層側への空乏層の伸びの抑制作用と相ま
って、的確にオフセット補償を行うことが可能となる。
活性層表面に接合ゲート構成用の第２導電型拡散層を１
以上設け、これに電位を与えることで、第１導電型活性
層中に空乏層が伸びて電流路が変化し、前述の基板から
第１導電型活性層側への空乏層の伸びの抑制作用と相ま
って、的確にオフセット補償を行うことが可能となる。
【００２５】請求項７記載の発明は、上記請求項２ない
し５の何れかに記載の横型ホール素子において、前記１
対の第１の第１導電型半導体層と前記１対の第２の第１
導電型半導体層で囲まれた前記第１導電型活性層の表面
領域にＭＯＳ構造を１以上形成し、このＭＯＳ構造にお
けるゲート端子に電位を与えることを要旨とする。
し５の何れかに記載の横型ホール素子において、前記１
対の第１の第１導電型半導体層と前記１対の第２の第１
導電型半導体層で囲まれた前記第１導電型活性層の表面
領域にＭＯＳ構造を１以上形成し、このＭＯＳ構造にお
けるゲート端子に電位を与えることを要旨とする。
【００２６】請求項７記載の発明において、第１導電型
活性層表面にＭＯＳ構造を１以上形成し、そのＭＯＳ構
造におけるゲート端子に電位を与えることで、上記請求
項６記載の発明の作用と同様の作用が得られる。
活性層表面にＭＯＳ構造を１以上形成し、そのＭＯＳ構
造におけるゲート端子に電位を与えることで、上記請求
項６記載の発明の作用と同様の作用が得られる。
【００２７】請求項８記載の発明は、請求項６又は７記
載の横型ホール素子の複数個を、集積用基板上に前記主
たる電流の流れ方向に対し互いに９０度傾けて配置し、
前記複数個の横型ホール素子における各１対の電流供給
電極および各１対のセンサ電極をそれぞれ並列にオルソ
ゴナル接続し、各第２導電型拡散層同士又は各ゲート端
子同士は任意に接続して所要の電位を与えることを要旨
とする。
載の横型ホール素子の複数個を、集積用基板上に前記主
たる電流の流れ方向に対し互いに９０度傾けて配置し、
前記複数個の横型ホール素子における各１対の電流供給
電極および各１対のセンサ電極をそれぞれ並列にオルソ
ゴナル接続し、各第２導電型拡散層同士又は各ゲート端
子同士は任意に接続して所要の電位を与えることを要旨
とする。
【００２８】請求項８記載の発明において、複数個の横
型ホール素子における各１対の電流供給電極および各１
対のセンサ電極をそれぞれ並列にオルソゴナル接続し、
前記の第２導電型拡散層同士又は前記の各ゲート端子同
士を任意に接続して所要の電位を与えることで、オフセ
ット電圧調整の変化の程度、幅を選択することができ
て、一層的確にオフセット補償を行うことが可能とな
る。
型ホール素子における各１対の電流供給電極および各１
対のセンサ電極をそれぞれ並列にオルソゴナル接続し、
前記の第２導電型拡散層同士又は前記の各ゲート端子同
士を任意に接続して所要の電位を与えることで、オフセ
ット電圧調整の変化の程度、幅を選択することができ
て、一層的確にオフセット補償を行うことが可能とな
る。
【００２９】請求項９記載の発明は、上記請求項１ない
し８の何れかに記載の横型ホール素子において、前記１
対の電流供給電極間に被測定系の電圧に正比例した電流
を流し、被測定系の電流に正比例した前記磁界を印加し
て前記１対のセンサ電極間に前記被測定系の電圧と電流
の積に正比例したホール電圧を出力させることにより、
電力検出素子として用いてなることを要旨とする。
し８の何れかに記載の横型ホール素子において、前記１
対の電流供給電極間に被測定系の電圧に正比例した電流
を流し、被測定系の電流に正比例した前記磁界を印加し
て前記１対のセンサ電極間に前記被測定系の電圧と電流
の積に正比例したホール電圧を出力させることにより、
電力検出素子として用いてなることを要旨とする。
【００３０】請求項９記載の発明において、上述の横型
ホール素子を、その電圧、電流の乗算機能を利用して電
力検出素子として用いることにより、被測定系の電力値
を高精度に測定することが可能となる。
ホール素子を、その電圧、電流の乗算機能を利用して電
力検出素子として用いることにより、被測定系の電力値
を高精度に測定することが可能となる。
【００３１】
【発明の実施の形態】以下、発明の実施の形態を図面を
参照しつつ説明する。
参照しつつ説明する。
【００３２】図１に第１の実施の形態に係る横型ホール
素子の上面図および断面図を示す。図１（ａ）は上面図
であり、図１（ｂ），（ｃ），（ｄ）はそれぞれ図１
（ａ）のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面で切った断
面図である。図１において、１はｐ- 型のシリコン基板
であり、この上にｎ型の活性層２が形成されている。活
性層２は基板１に達する深さのｐ型層３によって取り囲
まれ、素子の他の領域と分離されている。また４は活性
層２の表面に、対向して形成された１対のｎ+ 型層であ
り、ｎ+ 型層４1 ，４2 上には電流供給電極５1 ，５2
が各々形成されている。活性層２表面のｎ+ 型層４とは
異なる位置には、対向してｎ+ 型層６1 ，６2 が形成さ
れており、その各々にセンサ電極７1 ，７2 が設けられ
ている。さらにｎ+ 型層６2 の外側の活性層３表面にｐ
型層８1 ，８2 ，８3 が、基板１に達しない深さで１列
に形成されており、その各々に電極９1 ，９2 ，９3 が
形成されている。同様にして、ｎ+ 型層６1 の外側の活
性層３表面にはｐ型層１０1，１０2 ，１０3 が１列に
形成されており、その各々に電極１１1 ，１１2 ，１１
3 が形成されている。これらのｐ型層８から広がる空乏
層が基板１に、あるいは互いに接しないようにｐ型層８
はある程度離して配置されている。またホール感度を最
大にするために、電流供給電極５の幅Ｗと両電流供給電
極５1 ，５2 間の距離Ｌとの比Ｌ／Ｗは１付近になって
いる。具体的には、幅Ｗと距離Ｌは、１２０μｍ程度、
好ましくは１０〜１０００μｍ程度である。１０μｍよ
り小さいと製造工程時の合わせずれが大きくなってオフ
セットずれが大きくなる。１０００μｍより大きいと素
子抵抗が小さくなって損失が大きくなり、またチップ面
積が大きくなってしまう。この電流供給電極５1 ，５2
の幅Ｗと距離Ｌの寸法は、第２の実施の形態以下の各実
施の形態についても共通である。
素子の上面図および断面図を示す。図１（ａ）は上面図
であり、図１（ｂ），（ｃ），（ｄ）はそれぞれ図１
（ａ）のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面で切った断
面図である。図１において、１はｐ- 型のシリコン基板
であり、この上にｎ型の活性層２が形成されている。活
性層２は基板１に達する深さのｐ型層３によって取り囲
まれ、素子の他の領域と分離されている。また４は活性
層２の表面に、対向して形成された１対のｎ+ 型層であ
り、ｎ+ 型層４1 ，４2 上には電流供給電極５1 ，５2
が各々形成されている。活性層２表面のｎ+ 型層４とは
異なる位置には、対向してｎ+ 型層６1 ，６2 が形成さ
れており、その各々にセンサ電極７1 ，７2 が設けられ
ている。さらにｎ+ 型層６2 の外側の活性層３表面にｐ
型層８1 ，８2 ，８3 が、基板１に達しない深さで１列
に形成されており、その各々に電極９1 ，９2 ，９3 が
形成されている。同様にして、ｎ+ 型層６1 の外側の活
性層３表面にはｐ型層１０1，１０2 ，１０3 が１列に
形成されており、その各々に電極１１1 ，１１2 ，１１
3 が形成されている。これらのｐ型層８から広がる空乏
層が基板１に、あるいは互いに接しないようにｐ型層８
はある程度離して配置されている。またホール感度を最
大にするために、電流供給電極５の幅Ｗと両電流供給電
極５1 ，５2 間の距離Ｌとの比Ｌ／Ｗは１付近になって
いる。具体的には、幅Ｗと距離Ｌは、１２０μｍ程度、
好ましくは１０〜１０００μｍ程度である。１０μｍよ
り小さいと製造工程時の合わせずれが大きくなってオフ
セットずれが大きくなる。１０００μｍより大きいと素
子抵抗が小さくなって損失が大きくなり、またチップ面
積が大きくなってしまう。この電流供給電極５1 ，５2
の幅Ｗと距離Ｌの寸法は、第２の実施の形態以下の各実
施の形態についても共通である。
【００３３】図１の横型ホール素子の電極間の配線例の
１つを図２の模式図に示す。電流供給電極５1 、電極９
1 ，９2 ，９3 、電流供給電極５2 間はそれぞれ高抵抗
の抵抗１２1 ，１２2 ，１２3 ，１２4 により接続され
ている。同様にして、電流供給電極５1 、電極１１1 ，
１１2 ，１１3 、電流供給電極５2 間はそれぞれ高抵抗
の抵抗１３1 ，１３2 ，１３3 ，１３4 により接続され
ている。また電流供給電極５2 と電極９3 間、電流供給
電極５2 と電極１１3 間にはそれぞれ可変の電源１
４1 ，１４2 が接続されている。さらに電流供給電極５
1 ，５2 間にはＶinを与える可変の電源１５が接続され
ている。そしてセンサ電極６1 ，６2 間に接続された電
圧計１６によってホール電圧を検出する。
１つを図２の模式図に示す。電流供給電極５1 、電極９
1 ，９2 ，９3 、電流供給電極５2 間はそれぞれ高抵抗
の抵抗１２1 ，１２2 ，１２3 ，１２4 により接続され
ている。同様にして、電流供給電極５1 、電極１１1 ，
１１2 ，１１3 、電流供給電極５2 間はそれぞれ高抵抗
の抵抗１３1 ，１３2 ，１３3 ，１３4 により接続され
ている。また電流供給電極５2 と電極９3 間、電流供給
電極５2 と電極１１3 間にはそれぞれ可変の電源１
４1 ，１４2 が接続されている。さらに電流供給電極５
1 ，５2 間にはＶinを与える可変の電源１５が接続され
ている。そしてセンサ電極６1 ，６2 間に接続された電
圧計１６によってホール電圧を検出する。
【００３４】図３に、このような横型ホール素子の電流
供給電極５1 ，５2 間に電圧Ｖinが印加されたときの、
Ｖinが０、正、負バイアスのときの、図１のＡ−Ａ′断
面、Ｂ−Ｂ′断面の電位分布ΨAA' ，ΨBB' と、活性層
２・ｐ型層８間のｐｎ接合部における空乏層領域の幅Ｗ
j を示す。図３（ａ），（ｂ），（ｃ）はそれぞれＶin
＝０，Ｖin＞０，Ｖin＜０のときを示している。
供給電極５1 ，５2 間に電圧Ｖinが印加されたときの、
Ｖinが０、正、負バイアスのときの、図１のＡ−Ａ′断
面、Ｂ−Ｂ′断面の電位分布ΨAA' ，ΨBB' と、活性層
２・ｐ型層８間のｐｎ接合部における空乏層領域の幅Ｗ
j を示す。図３（ａ），（ｂ），（ｃ）はそれぞれＶin
＝０，Ｖin＞０，Ｖin＜０のときを示している。
【００３５】Ｖin＝０の場合、ΨAA' は図８と同様にな
るが、ΨBB' はｎ型層４，６の電位が電位０よりも高
く、ｐ型層８の電位は電位０よりも低くなる。そして空
乏層はｐ型層８の各々に対応した形状をとる。
るが、ΨBB' はｎ型層４，６の電位が電位０よりも高
く、ｐ型層８の電位は電位０よりも低くなる。そして空
乏層はｐ型層８の各々に対応した形状をとる。
【００３６】Ｖin＞０の場合、ΨAA' ，ΨBB' 共に供給
電極５2 側のＦ．Ｌ．がＶinだけ高くなる。このときｐ
型層８の電位がＶinに比例して高くなり、その結果、空
乏層の幅Ｗj は供給電極５2 側では広がるが５1 側では
狭くなる。従ってこの場合、Ｖin＝０における空乏層の
形状が変化するだけであり、空乏層全体としての領域は
殆んど広がらない。＋２Ｖの印加電圧に対してもせいぜ
い２％程度である。
電極５2 側のＦ．Ｌ．がＶinだけ高くなる。このときｐ
型層８の電位がＶinに比例して高くなり、その結果、空
乏層の幅Ｗj は供給電極５2 側では広がるが５1 側では
狭くなる。従ってこの場合、Ｖin＝０における空乏層の
形状が変化するだけであり、空乏層全体としての領域は
殆んど広がらない。＋２Ｖの印加電圧に対してもせいぜ
い２％程度である。
【００３７】Ｖin＜０の場合は、Ｖin＞０の場合とは逆
になり、このときも空乏層全体としての領域は殆んど広
がらない。
になり、このときも空乏層全体としての領域は殆んど広
がらない。
【００３８】従ってＡ−Ａ′，Ｂ−Ｂ′断面方向の空乏
層全体の広がりはＶinに殆んど依存しないことになる。
この結果、素子の抵抗が殆んど変らなくなり、ホール感
度の直線性が保たれることになる。またこの横型ホール
素子は電源１４1 ，１４2 によって電源９1 ，９2 ，９
3 間および電極１１1 ，１１2 ，１１3 間に電位差を与
えることができるので、電極９側と電極１１側とで異な
るＷj を設定できる。このためセンサ電極６1 ，６2 間
に生じる非平衡電圧を打ち消すことが可能となる。
層全体の広がりはＶinに殆んど依存しないことになる。
この結果、素子の抵抗が殆んど変らなくなり、ホール感
度の直線性が保たれることになる。またこの横型ホール
素子は電源１４1 ，１４2 によって電源９1 ，９2 ，９
3 間および電極１１1 ，１１2 ，１１3 間に電位差を与
えることができるので、電極９側と電極１１側とで異な
るＷj を設定できる。このためセンサ電極６1 ，６2 間
に生じる非平衡電圧を打ち消すことが可能となる。
【００３９】図４は、第２の実施の形態に係る横型ホー
ル素子の上面図を示す。図４では図１と同一部分には同
一符号を付けてあり、以下同様とする。この横型ホール
素子が図１の横型ホール素子と異なる点は、ｐ型層８，
１０が４つ形成され、これに対応する電極９，１１も４
つ形成されている点である。さらにセンサ電極６の外側
ではなく、センサ電極６とほぼ同一線上に形成され、電
極９2 ，９3 と電極１１2 ，１１3 とがそれぞれセンサ
電極６2 と６3 とを半分囲むように形成されている点も
異なる。
ル素子の上面図を示す。図４では図１と同一部分には同
一符号を付けてあり、以下同様とする。この横型ホール
素子が図１の横型ホール素子と異なる点は、ｐ型層８，
１０が４つ形成され、これに対応する電極９，１１も４
つ形成されている点である。さらにセンサ電極６の外側
ではなく、センサ電極６とほぼ同一線上に形成され、電
極９2 ，９3 と電極１１2 ，１１3 とがそれぞれセンサ
電極６2 と６3 とを半分囲むように形成されている点も
異なる。
【００４０】横型ホール素子においてｎ+ 層６が電流路
内部にあると感度が低下するので、このような構造とす
ることにより感度の向上が図れる。
内部にあると感度が低下するので、このような構造とす
ることにより感度の向上が図れる。
【００４１】図５には、第３の実施の形態に係る横型ホ
ール素子の上面図および断面図を示す。図５（ａ）は上
面図、図５（ｂ）は図５（ａ）のＡ−Ａ′断面で切った
断面図である。この横型ホール素子が図１の横型ホール
素子と異なる点は、電流供給電極５と電極９，１１とに
囲まれた領域内に４つのｐ型層１７1 ，１７2 ，１
７3 ，１７4 が設けられ、それぞれに対応して電極１８
1 ，１８2 ，１８3 ，１８4 が設けられている点であ
る。さらに基板１と活性層２との間にｎ- 層１９が設け
られている点も異なる。ｎ- 層１９により基板１からの
影響を抑えることができる。
ール素子の上面図および断面図を示す。図５（ａ）は上
面図、図５（ｂ）は図５（ａ）のＡ−Ａ′断面で切った
断面図である。この横型ホール素子が図１の横型ホール
素子と異なる点は、電流供給電極５と電極９，１１とに
囲まれた領域内に４つのｐ型層１７1 ，１７2 ，１
７3 ，１７4 が設けられ、それぞれに対応して電極１８
1 ，１８2 ，１８3 ，１８4 が設けられている点であ
る。さらに基板１と活性層２との間にｎ- 層１９が設け
られている点も異なる。ｎ- 層１９により基板１からの
影響を抑えることができる。
【００４２】そしてこの横型ホール素子では電流供給電
極５1 、電極１８1 ，１８3 、電極１８2 ，１８4 、電
流供給電極５2 の順に高く、あるいは低く電位を固定す
ることによって、Ａ−Ａ′断面と垂直な方向の空乏層の
広がりを抑えることができる。
極５1 、電極１８1 ，１８3 、電極１８2 ，１８4 、電
流供給電極５2 の順に高く、あるいは低く電位を固定す
ることによって、Ａ−Ａ′断面と垂直な方向の空乏層の
広がりを抑えることができる。
【００４３】またｐ型層１７は素子の上面から不純物を
拡散させて形成するが、この拡散深さｔGateが活性層２
の厚さｔVGに近くなると、感度が低下してしまう。従っ
てｔGateはできるだけ浅いほうが良く、例えば１μｍ以
下の深さで拡散させる。またｐ型層１７の面積が大きい
と素子抵抗が大きくなり感度が低下するので、ｐ型層１
７上の電極１８の長さＬG と幅ＷG は、電極１８を設け
ることによる効果がある範囲で、できるだけ小さくする
ことが望ましい。具体的には、長さＬG は３０μｍ程
度、好ましくは５０μｍ以下とし、幅ＷG は３０μｍ程
度、好ましくは５０μｍ以下とする。さらに厚さｔVGが
ｎ+ 層４や６の拡散深さに比べて厚すぎると、Ｖh に寄
与しない縦方向の電流成分が生じて感度が低下してしま
う。よって厚さｔVGは３．５〜６μｍ程度が好ましい。
拡散させて形成するが、この拡散深さｔGateが活性層２
の厚さｔVGに近くなると、感度が低下してしまう。従っ
てｔGateはできるだけ浅いほうが良く、例えば１μｍ以
下の深さで拡散させる。またｐ型層１７の面積が大きい
と素子抵抗が大きくなり感度が低下するので、ｐ型層１
７上の電極１８の長さＬG と幅ＷG は、電極１８を設け
ることによる効果がある範囲で、できるだけ小さくする
ことが望ましい。具体的には、長さＬG は３０μｍ程
度、好ましくは５０μｍ以下とし、幅ＷG は３０μｍ程
度、好ましくは５０μｍ以下とする。さらに厚さｔVGが
ｎ+ 層４や６の拡散深さに比べて厚すぎると、Ｖh に寄
与しない縦方向の電流成分が生じて感度が低下してしま
う。よって厚さｔVGは３．５〜６μｍ程度が好ましい。
【００４４】図６は、第４の実施の形態に係る横型ホー
ル素子の、図５（ａ）のＡ−Ａ′断面に対応する断面図
を示す。この横型ホール素子が図５の横型ホール素子と
異なる点は、基板１と活性層２との間にｎ- 層１９では
なく、酸化シリコン膜２０が設けられた構造になってい
る点である。この構造をとることにより、活性層２は酸
化シリコン膜２０によって基板１から電気的に絶縁さ
れ、基板１からの空乏層の伸びによる影響を殆んど無く
すことができる。
ル素子の、図５（ａ）のＡ−Ａ′断面に対応する断面図
を示す。この横型ホール素子が図５の横型ホール素子と
異なる点は、基板１と活性層２との間にｎ- 層１９では
なく、酸化シリコン膜２０が設けられた構造になってい
る点である。この構造をとることにより、活性層２は酸
化シリコン膜２０によって基板１から電気的に絶縁さ
れ、基板１からの空乏層の伸びによる影響を殆んど無く
すことができる。
【００４５】図７には、第５の実施の形態に係る横型ホ
ール素子の上面図および断面図を示す。図７（ｂ）は図
７（ａ）のＸ−Ｘ断面で切った断面図である。基板１
（ｐ型、比抵抗２〜６Ω・ｃｍ、厚さ約６２５μｍ）と
この基板１上に形成される基板１とは逆の導電型からな
る活性層２（ｎ型、比抵抗１．５〜２．５Ω・ｃｍ、厚
さ約５μｍ）の間に選択的にまたは全面的に活性層２と
同一導電型で活性層２より低い抵抗値の半導体層１９
（ｎ型、比抵抗〜０．００１Ω・ｃｍ）が形成されてい
る。この構成により基板１と活性層２の間に印加された
バイアス電圧により、当然基板１側および活性層２側に
空乏層が伸びるが半導体層１９が低抵抗、高濃度〜１０
20ｃｍ-3のため活性層２に伸びる空乏層を抑えることが
できる。これにより１対の電流供給電極５1 ，５2 の間
に電圧を印加しＳｉ活性層２表面に垂直に磁界を印加し
た場合、センサ電極７1 ，７2 間にホール電圧が誘起さ
れるが、比感度、オフセット電圧、入力抵抗などのホー
ル諸特性の電圧リニアリティ、１対の電流供給電極
５1 ，５2 に印加する電圧の正負並びに異なる正負の値
に対するホール諸特性の基板１と活性層２の間に印加さ
れたバイアス電圧の影響による変動を抑制できる。な
お、半導体層１９の厚さとしては、空乏層の伸びを吸収
し、且つ形成時における側面拡散長を抑制するため、
０．５〜３μｍ程度が望しい。また、活性層２およびｐ
型層３上には、２層のＳｉＯ2 膜４１，４２が形成され
ているが、下層のＳｉＯ2 膜４２としては５００μｍ程
度、上層のＳｉＯ2膜４１としては３０００〜５０００
μｍ程度が好しい。
ール素子の上面図および断面図を示す。図７（ｂ）は図
７（ａ）のＸ−Ｘ断面で切った断面図である。基板１
（ｐ型、比抵抗２〜６Ω・ｃｍ、厚さ約６２５μｍ）と
この基板１上に形成される基板１とは逆の導電型からな
る活性層２（ｎ型、比抵抗１．５〜２．５Ω・ｃｍ、厚
さ約５μｍ）の間に選択的にまたは全面的に活性層２と
同一導電型で活性層２より低い抵抗値の半導体層１９
（ｎ型、比抵抗〜０．００１Ω・ｃｍ）が形成されてい
る。この構成により基板１と活性層２の間に印加された
バイアス電圧により、当然基板１側および活性層２側に
空乏層が伸びるが半導体層１９が低抵抗、高濃度〜１０
20ｃｍ-3のため活性層２に伸びる空乏層を抑えることが
できる。これにより１対の電流供給電極５1 ，５2 の間
に電圧を印加しＳｉ活性層２表面に垂直に磁界を印加し
た場合、センサ電極７1 ，７2 間にホール電圧が誘起さ
れるが、比感度、オフセット電圧、入力抵抗などのホー
ル諸特性の電圧リニアリティ、１対の電流供給電極
５1 ，５2 に印加する電圧の正負並びに異なる正負の値
に対するホール諸特性の基板１と活性層２の間に印加さ
れたバイアス電圧の影響による変動を抑制できる。な
お、半導体層１９の厚さとしては、空乏層の伸びを吸収
し、且つ形成時における側面拡散長を抑制するため、
０．５〜３μｍ程度が望しい。また、活性層２およびｐ
型層３上には、２層のＳｉＯ2 膜４１，４２が形成され
ているが、下層のＳｉＯ2 膜４２としては５００μｍ程
度、上層のＳｉＯ2膜４１としては３０００〜５０００
μｍ程度が好しい。
【００４６】図８には、第６の実施の形態に係る横型ホ
ール素子の上面図および断面図を示す。図８（ｂ）は図
８（ａ）のＸ−Ｘ断面で切った断面図である。基板１
（ｐ型、比抵抗２〜６Ω・ｃｍ）と活性層２（ｎ型、比
抵抗１．５〜２．５Ω・ｃｍ）の間に絶縁膜層２１（Ｓ
ｉＯ2 ）を形成したＳＯＩ基板を用いている。素子分離
層２２（幅１μｍ）はトレンチ素子分離による誘電体分
離でもｐｎ接合分離（ｐ型表面濃度〜１０18ｃｍ-3）で
も可能である。絶縁膜層２１により活性層２には全く空
乏層が伸びず基板１と活性層２の電位差による上述のホ
ール諸特性変動を回避できる。同時に素子分離層２２を
誘電体分離した場合は側面から活性層２に伸びる空乏層
の影響も回避できる。なお、絶縁膜層２１の厚さとして
は、寄生ＭＯＳトランジスタの動作抑制およびＳＯＩウ
ェハの反り防止の観点から、０．３〜２μｍが望しい。
また、素子分離層を図１０に示すように、ｐ型層３でｐ
ｎ接合分離した場合は上記の側面からの空乏層の伸びに
よる影響を抑制するため、活性層２の表面から、電流供
給電極５1 ，５2 、センサ電極７1 ，７2 を取り囲むよ
うに、この電流供給電極５1 ，５2 、センサ電極７1 ，
７2 のｎ+ 型層４1 ，４2 ，６1 ，６2 （深さ約０．５
μｍ）より深く拡散するガードリング２３（ｐ型）を設
けることもできる。ガードリング２３の深さとしては、
活性層２の深さの１／２以上で、且つ半導体層２１に到
達しないことが必要である。図９は本実施の形態による
ＳＯＩ基板を用いた場合のオフセット電圧Ｖoff の入力
電圧Ｖinに対する依存性である。従来構造に比較しＶin
の変化に対してＶoff の変化は極めて小さく１ｍＶ以下
に抑えられている。
ール素子の上面図および断面図を示す。図８（ｂ）は図
８（ａ）のＸ−Ｘ断面で切った断面図である。基板１
（ｐ型、比抵抗２〜６Ω・ｃｍ）と活性層２（ｎ型、比
抵抗１．５〜２．５Ω・ｃｍ）の間に絶縁膜層２１（Ｓ
ｉＯ2 ）を形成したＳＯＩ基板を用いている。素子分離
層２２（幅１μｍ）はトレンチ素子分離による誘電体分
離でもｐｎ接合分離（ｐ型表面濃度〜１０18ｃｍ-3）で
も可能である。絶縁膜層２１により活性層２には全く空
乏層が伸びず基板１と活性層２の電位差による上述のホ
ール諸特性変動を回避できる。同時に素子分離層２２を
誘電体分離した場合は側面から活性層２に伸びる空乏層
の影響も回避できる。なお、絶縁膜層２１の厚さとして
は、寄生ＭＯＳトランジスタの動作抑制およびＳＯＩウ
ェハの反り防止の観点から、０．３〜２μｍが望しい。
また、素子分離層を図１０に示すように、ｐ型層３でｐ
ｎ接合分離した場合は上記の側面からの空乏層の伸びに
よる影響を抑制するため、活性層２の表面から、電流供
給電極５1 ，５2 、センサ電極７1 ，７2 を取り囲むよ
うに、この電流供給電極５1 ，５2 、センサ電極７1 ，
７2 のｎ+ 型層４1 ，４2 ，６1 ，６2 （深さ約０．５
μｍ）より深く拡散するガードリング２３（ｐ型）を設
けることもできる。ガードリング２３の深さとしては、
活性層２の深さの１／２以上で、且つ半導体層２１に到
達しないことが必要である。図９は本実施の形態による
ＳＯＩ基板を用いた場合のオフセット電圧Ｖoff の入力
電圧Ｖinに対する依存性である。従来構造に比較しＶin
の変化に対してＶoff の変化は極めて小さく１ｍＶ以下
に抑えられている。
【００４７】ここで、図１１に活性層２の厚さｔVGに対
する比感度の変化を示す。同図より厚さｔVGの値が約４
μｍで最高の比感度が得られることがわかる。この一方
で、比感度があまり低いと、ノイズと見分けがつかなく
なり分解能が落ちてしまう。従って、比感度は６．５ｍ
Ｖ／ＫＧ・Ｖが好ましく、この場合、厚さｔVGは９μｍ
以下となる。ただし、厚さｔVGがあまり薄いと、活性層
２と絶縁膜層２１との界面でキャリアの表面散乱が生
じ、移動度が低下するので、厚さｔVGは０．５μｍ以上
が好しい。
する比感度の変化を示す。同図より厚さｔVGの値が約４
μｍで最高の比感度が得られることがわかる。この一方
で、比感度があまり低いと、ノイズと見分けがつかなく
なり分解能が落ちてしまう。従って、比感度は６．５ｍ
Ｖ／ＫＧ・Ｖが好ましく、この場合、厚さｔVGは９μｍ
以下となる。ただし、厚さｔVGがあまり薄いと、活性層
２と絶縁膜層２１との界面でキャリアの表面散乱が生
じ、移動度が低下するので、厚さｔVGは０．５μｍ以上
が好しい。
【００４８】図１２には、第７の実施の形態に係る横型
ホール素子の上面図および断面図を示す。図１２（ｂ）
は図１２（ａ）のＸ−Ｘ断面で切った断面図である。基
板１（ｐ型、比抵抗２〜６Ω・ｃｍ）の上にこれとは反
対の導電型をもつ半導体層２４（ｎ型、比抵抗１．５〜
２．５Ω・ｃｍ、厚さ１．５〜５μｍ）をエピタキシャ
ル形成し、この半導体層２４の表面に選択的に基板１と
同一導電型半導体層２５（ｐ型、比抵抗０．０５〜０．
１Ω・ｃｍ、厚さ０．５〜３μｍ）を形成し、この両半
導体層２４並びに２５の上に基板１と反対導電型の活性
層２（ｎ型、比抵抗１．５〜２．５Ω・ｃｍ、厚さ５μ
ｍ）をエピタキシャル形成し、１対の電流供給電極
５1 ，５2 用のｎ+ 型層４1 ，４2 （ｎ型、比抵抗０．
００１Ω・ｃｍ）と１対のセンサ電極７1 ，７2 用のｎ
+ 型層（ｎ型、比抵抗０．００１Ω・ｃｍ）を取り囲
み、活性層２の表面から基板１と同一導電型のガードリ
ング２３（ｐ型、表面濃度１０18ｃｍ-3）を半導体層２
５に到達するまで選択的に形成している。これにより前
述のごとく、基板１と活性層２の間、および素子分離領
域３と活性層２の間に印加されたバイアス電圧の影響に
よるホール諸特性の変動を抑制できる。この第７の実施
の形態で基板１がｎ型の場合は図１３に示すように基板
１と同一導電型の半導体層２５を省略することができ
る。この場合、半導体層２４としては、ｐ型となり、比
抵抗が１．５〜２．５μｍ、厚さが１．５〜３．０μｍ
が好しい。
ホール素子の上面図および断面図を示す。図１２（ｂ）
は図１２（ａ）のＸ−Ｘ断面で切った断面図である。基
板１（ｐ型、比抵抗２〜６Ω・ｃｍ）の上にこれとは反
対の導電型をもつ半導体層２４（ｎ型、比抵抗１．５〜
２．５Ω・ｃｍ、厚さ１．５〜５μｍ）をエピタキシャ
ル形成し、この半導体層２４の表面に選択的に基板１と
同一導電型半導体層２５（ｐ型、比抵抗０．０５〜０．
１Ω・ｃｍ、厚さ０．５〜３μｍ）を形成し、この両半
導体層２４並びに２５の上に基板１と反対導電型の活性
層２（ｎ型、比抵抗１．５〜２．５Ω・ｃｍ、厚さ５μ
ｍ）をエピタキシャル形成し、１対の電流供給電極
５1 ，５2 用のｎ+ 型層４1 ，４2 （ｎ型、比抵抗０．
００１Ω・ｃｍ）と１対のセンサ電極７1 ，７2 用のｎ
+ 型層（ｎ型、比抵抗０．００１Ω・ｃｍ）を取り囲
み、活性層２の表面から基板１と同一導電型のガードリ
ング２３（ｐ型、表面濃度１０18ｃｍ-3）を半導体層２
５に到達するまで選択的に形成している。これにより前
述のごとく、基板１と活性層２の間、および素子分離領
域３と活性層２の間に印加されたバイアス電圧の影響に
よるホール諸特性の変動を抑制できる。この第７の実施
の形態で基板１がｎ型の場合は図１３に示すように基板
１と同一導電型の半導体層２５を省略することができ
る。この場合、半導体層２４としては、ｐ型となり、比
抵抗が１．５〜２．５μｍ、厚さが１．５〜３．０μｍ
が好しい。
【００４９】図１４には、第８の実施の形態に係る横型
ホール素子の上面図および断面図を示す。図１４（ｂ）
は図１４（ａ）のＸ−Ｘ断面で切った断面図である。本
実施の形態は基板１の抵抗値を活性層２に比較し２〜４
桁程度大きくし（基板の不純物濃度を下げ、比抵抗２０
０〜４００Ω・ｃｍ）基板１側に空乏層を伸ばし、活性
層２側に伸びる空乏層を抑えたものである。
ホール素子の上面図および断面図を示す。図１４（ｂ）
は図１４（ａ）のＸ−Ｘ断面で切った断面図である。本
実施の形態は基板１の抵抗値を活性層２に比較し２〜４
桁程度大きくし（基板の不純物濃度を下げ、比抵抗２０
０〜４００Ω・ｃｍ）基板１側に空乏層を伸ばし、活性
層２側に伸びる空乏層を抑えたものである。
【００５０】図１５には、第９の実施の形態に係る横型
ホール素子の上面図および断面図を示す。図１５（ｂ）
は図１５（ａ）のＸ−Ｘ断面で切った断面図を示す。本
実施の形態はオフセット電圧を外部から調整するように
したものであり、図１５では、前記第６の実施の形態
（図８）のものに適用されている。即ち、図８の構造に
おいて、１対の電流供給電極５1 ，５2 と１対のセンサ
電極７1 ，７2 に挟まれた活性層２の領域内に、活性層
２表面より選択的に活性層２と異なる導電型拡散層２６
（表面濃度〜１０18ｃｍ-3、深さ約０．３５μｍ）を１
つないし複数個形成し、その上に設けたゲート端子２７
に外部から電圧を印加し活性層２に空乏層を伸して電流
供給電極５1 ，５2 間を流れる電流の流路を変化させ、
これによりオフセット電圧を調整する方法である。これ
は１対の電流供給電極５1 ，５2 、１対のセンサ電極７
1 ，７2 により構成される等価的４端子ブリッジでの端
子間抵抗値の非対称性により１対のセンサ電極７1 ，７
2 間に生ずる電位差を是正するため２つの電流供給電極
５1 ，５2 の中心と中心を結ぶ直線と２つのセンサ電極
７1 ，７2 の中心と中心を結ぶ直線の交点（活性層２の
中心）よりずらす位置にゲート端子２７を配置する必要
がある。この場合ホール素子のパターンの対称性が崩れ
るため、前記第５から第８の実施の形態と同様に基板１
と活性層２にかかる電位差による活性層２側への空乏層
の伸びを抑える対策が必要となる。即ちゲート端子２７
に固定電位を印加しても基板１と活性層２間の空乏層が
変化し有効に働かなくなるからである。図１６は、ゲー
ト端子２７に印加したゲート電圧と調整されたオフセッ
ト電圧との関係を示している。ゲート端子２７に電位を
付加することによりオフセット電圧を容易に変化するこ
とができる。このデータでは０．８ｍＶ／Ｖの割合でオ
フセット電圧の調整が可能である。なお、ここで、活性
層２の厚さ（ｔVG）と導電型拡散層２６の深さ
（ｔGate）についてはホール特性との関係で最適な値が
存在する。因みに、（ｔVG−ｔGate）の好しい範囲とし
ては、比感度が６．５以上であるのが望ましいことか
ら、３．５〜６μｍである。すなわち、活性層２が導電
型拡散層２６の深さに比べて非常に厚すぎる場合はホー
ル電圧発生に寄与する電流が減少し比感度が低下するば
かりでなくゲート電圧によるオフセット電圧調整機能が
著しく低下する。一方、活性層２が導電型拡散層２６の
深さに比べて非常に薄い場合は、導電型拡散層２６の存
在によってホール電流の流路が妨げられるため比感度の
低下とオフセット電圧の増加をもたらす。図１７は活性
層の厚さと導電型拡散層２６の深さとの差に対する比感
度の変化を示した図である。これによると、（ｔVG−ｔ
Gate）の値が３．８μｍで最高の比感度の値が存在す
る。ｔGateが０．７５μｍとした場合、ｔVGの値として
は４．５５μｍが好しい。
ホール素子の上面図および断面図を示す。図１５（ｂ）
は図１５（ａ）のＸ−Ｘ断面で切った断面図を示す。本
実施の形態はオフセット電圧を外部から調整するように
したものであり、図１５では、前記第６の実施の形態
（図８）のものに適用されている。即ち、図８の構造に
おいて、１対の電流供給電極５1 ，５2 と１対のセンサ
電極７1 ，７2 に挟まれた活性層２の領域内に、活性層
２表面より選択的に活性層２と異なる導電型拡散層２６
（表面濃度〜１０18ｃｍ-3、深さ約０．３５μｍ）を１
つないし複数個形成し、その上に設けたゲート端子２７
に外部から電圧を印加し活性層２に空乏層を伸して電流
供給電極５1 ，５2 間を流れる電流の流路を変化させ、
これによりオフセット電圧を調整する方法である。これ
は１対の電流供給電極５1 ，５2 、１対のセンサ電極７
1 ，７2 により構成される等価的４端子ブリッジでの端
子間抵抗値の非対称性により１対のセンサ電極７1 ，７
2 間に生ずる電位差を是正するため２つの電流供給電極
５1 ，５2 の中心と中心を結ぶ直線と２つのセンサ電極
７1 ，７2 の中心と中心を結ぶ直線の交点（活性層２の
中心）よりずらす位置にゲート端子２７を配置する必要
がある。この場合ホール素子のパターンの対称性が崩れ
るため、前記第５から第８の実施の形態と同様に基板１
と活性層２にかかる電位差による活性層２側への空乏層
の伸びを抑える対策が必要となる。即ちゲート端子２７
に固定電位を印加しても基板１と活性層２間の空乏層が
変化し有効に働かなくなるからである。図１６は、ゲー
ト端子２７に印加したゲート電圧と調整されたオフセッ
ト電圧との関係を示している。ゲート端子２７に電位を
付加することによりオフセット電圧を容易に変化するこ
とができる。このデータでは０．８ｍＶ／Ｖの割合でオ
フセット電圧の調整が可能である。なお、ここで、活性
層２の厚さ（ｔVG）と導電型拡散層２６の深さ
（ｔGate）についてはホール特性との関係で最適な値が
存在する。因みに、（ｔVG−ｔGate）の好しい範囲とし
ては、比感度が６．５以上であるのが望ましいことか
ら、３．５〜６μｍである。すなわち、活性層２が導電
型拡散層２６の深さに比べて非常に厚すぎる場合はホー
ル電圧発生に寄与する電流が減少し比感度が低下するば
かりでなくゲート電圧によるオフセット電圧調整機能が
著しく低下する。一方、活性層２が導電型拡散層２６の
深さに比べて非常に薄い場合は、導電型拡散層２６の存
在によってホール電流の流路が妨げられるため比感度の
低下とオフセット電圧の増加をもたらす。図１７は活性
層の厚さと導電型拡散層２６の深さとの差に対する比感
度の変化を示した図である。これによると、（ｔVG−ｔ
Gate）の値が３．８μｍで最高の比感度の値が存在す
る。ｔGateが０．７５μｍとした場合、ｔVGの値として
は４．５５μｍが好しい。
【００５１】なお、図１８（ａ），（ｂ）は、当該第９
の実施の形態の変形例を示すもので、導電型拡散層２６
を４つ形成した横型ホール素子である。この横型ホール
素子では、ゲート端子２７が４つとなり、図１５に示す
ゲート端子２７が２つのものと比較して４端子ブリッジ
を構成できるので、より安定且つ正確なオフセット電圧
の調整を行なうことができる。
の実施の形態の変形例を示すもので、導電型拡散層２６
を４つ形成した横型ホール素子である。この横型ホール
素子では、ゲート端子２７が４つとなり、図１５に示す
ゲート端子２７が２つのものと比較して４端子ブリッジ
を構成できるので、より安定且つ正確なオフセット電圧
の調整を行なうことができる。
【００５２】図１９には、第１０の実施の形態に係る横
型ホール素子の上面図および断面図を示す。本実施の形
態は、オフセット電圧を外部から調整する方法におい
て、上記第９の実施の形態のｐｎ接合構造のゲートに代
えてＭＯＳ構造を用いたものである。即ち、本実施の形
態は、活性層２を１μｍ以下に薄くし素子分離領域はロ
コス酸化膜２８を用いた分離法を適用し、オフセット電
圧を外部から調整するために、１対の電流供給電極
５1 ，５2 と１対のセンサ電極７1 ，７2 に挟まれた活
性層２の表面領域に、ＭＯＳ構造を１つないし複数個形
成したものである。ＭＯＳ構造は、ゲート酸化膜２９の
膜厚１０ｎｍ、ゲート電極３０はポリシリコンゲートを
用いた。活性層２はｎ型を用い、埋め込み酸化膜３１の
膜厚は０．５μｍとした。そして、ゲート電極３０には
負の電位を負荷しＳｉＯ2 ／Ｓｉ界面にｐチャネルを形
成した。活性層２が薄いため、ゲート電極３０に電圧を
印加することで容易に電流路を変化させてオフセット電
圧を調整することができる。
型ホール素子の上面図および断面図を示す。本実施の形
態は、オフセット電圧を外部から調整する方法におい
て、上記第９の実施の形態のｐｎ接合構造のゲートに代
えてＭＯＳ構造を用いたものである。即ち、本実施の形
態は、活性層２を１μｍ以下に薄くし素子分離領域はロ
コス酸化膜２８を用いた分離法を適用し、オフセット電
圧を外部から調整するために、１対の電流供給電極
５1 ，５2 と１対のセンサ電極７1 ，７2 に挟まれた活
性層２の表面領域に、ＭＯＳ構造を１つないし複数個形
成したものである。ＭＯＳ構造は、ゲート酸化膜２９の
膜厚１０ｎｍ、ゲート電極３０はポリシリコンゲートを
用いた。活性層２はｎ型を用い、埋め込み酸化膜３１の
膜厚は０．５μｍとした。そして、ゲート電極３０には
負の電位を負荷しＳｉＯ2 ／Ｓｉ界面にｐチャネルを形
成した。活性層２が薄いため、ゲート電極３０に電圧を
印加することで容易に電流路を変化させてオフセット電
圧を調整することができる。
【００５３】図２０には、第１１の実施の形態に係る横
型ホール素子の上面図を示す。本実施の形態は、４個の
横型ホール素子を互いに９０度傾けて配置し、それぞれ
の電流供給電極５1 ，５2 とセンサ電極７1 ，７2 は並
列にオルソゴナル接続し、ゲート端子２７は任意に接続
し任意の電位を付加することで、応力によるピエゾ抵抗
効果でオフセット電圧が発生するのを外部から抑えるよ
うにしたものである。１つのゲート端子を用いても十分
オフセット電圧の調整は可能であるが複数のゲート端子
２７の接続を組み合わせることでゲート端子電圧とオフ
セット電圧調整の変化の程度、幅を選択することができ
る。図２０の例では、図１５（第９の実施の形態）の横
型ホール素子を４個適用し、それぞれの横型ホール素子
の２つのゲート端子２７を並列に接続してＧ1 端子、Ｇ
2 端子とし、これに外部から電圧を印加しオフセット電
圧を調整するようにしたものである。Ｇ1 端子で正の電
圧領域のオフセット電圧調整を、Ｇ2 端子では負のオフ
セット電圧調整を可能としている。なお、本実施の形態
の横型ホール素子には、図１９（第１０の実施の形態）
のＭＯＳゲート構造を持つ横型ホール素子も適用するこ
とができる。
型ホール素子の上面図を示す。本実施の形態は、４個の
横型ホール素子を互いに９０度傾けて配置し、それぞれ
の電流供給電極５1 ，５2 とセンサ電極７1 ，７2 は並
列にオルソゴナル接続し、ゲート端子２７は任意に接続
し任意の電位を付加することで、応力によるピエゾ抵抗
効果でオフセット電圧が発生するのを外部から抑えるよ
うにしたものである。１つのゲート端子を用いても十分
オフセット電圧の調整は可能であるが複数のゲート端子
２７の接続を組み合わせることでゲート端子電圧とオフ
セット電圧調整の変化の程度、幅を選択することができ
る。図２０の例では、図１５（第９の実施の形態）の横
型ホール素子を４個適用し、それぞれの横型ホール素子
の２つのゲート端子２７を並列に接続してＧ1 端子、Ｇ
2 端子とし、これに外部から電圧を印加しオフセット電
圧を調整するようにしたものである。Ｇ1 端子で正の電
圧領域のオフセット電圧調整を、Ｇ2 端子では負のオフ
セット電圧調整を可能としている。なお、本実施の形態
の横型ホール素子には、図１９（第１０の実施の形態）
のＭＯＳゲート構造を持つ横型ホール素子も適用するこ
とができる。
【００５４】図２１には、第１２の実施の形態を示す。
本実施の形態は、上述した実施の形態の何れかの横型ホ
ール素子を実際の家庭用電力量計に搭載した例である。
図ではゲート３０1 〜３０4 の付いた例えば図１９（第
１０の実施の形態）の横型ホール素子が適用されてい
る。Ｂはコア等により変換された被測定系の電流値に正
比例した印加磁界である。Ｔinは被測定系の電圧を入力
する電圧入力端子であり、通常ＡＣ１００Ｖなどの電圧
が入力される。抵抗Ｒ4 ，Ｒ5 は被測定系の電圧を本装
置の内部回路に適応したレベルに変換するアッテネータ
を構成している。バッファとなる第３の演算増幅器ＯＰ
３は、被測定系の電圧に正比例した電圧Ｖ1 を出力して
いる。電圧Ｖ1 は変動のある交流又は直流の電圧であ
る。第１の演算増幅器ＯＰ１は、１対の電流入力端子５
1 ，５2 間に被測定系の電圧値に正比例した電流を流す
ようになっている。３２は減算器であり、横型ホール素
子における１対のセンサ電極７1 ，７2 間に発生するホ
ール電圧の差（Ｖa −Ｖb ）をｋ倍に増幅した出力端子
Ｔout に出力する。電圧差（Ｖa −Ｖb ）が被測定系の
電力値に正比例した値となり出力端子Ｔout の出力電圧
を読み取ることにより、被測定系の電力値が測定され
る。３３はオフセット検出器であり、センサ電極７1 ，
７2 に現れるオフセット電圧を検出し、ゲート３０4 に
補償用の電圧を印加してオフセットを補償するフィード
バック制御を行っている。オフセット検出器３３とゲー
ト３０4 によりオフセット補償手段が構成されている。
また、このオフセット補償手段により１つの等価抵抗が
可変されてオフセット補償が行われたとき、残りの３つ
の等価抵抗を可変して入力抵抗Ｒin（１対の電流供給電
極５1，５2 間の抵抗）を一定値に保つため、第２の演
算増幅器ＯＰ２、抵抗Ｒ2 ，Ｒ3 およびゲート３０1 ，
３０2 ，３０3 により入力抵抗制御手段が構成されてい
る。３４は、電圧Ｖ1 が交流の場合、第２の演算増幅器
ＯＰ２への入力が負帰還となるように設けられた極性切
替器であり、コンパレータとして機能する第４の演算増
幅器ＯＰ４、インバータ３５およびスイッチＳＷ１〜Ｓ
Ｗ４で構成されている。極性切替器３４は、電圧Ｖ1 の
正負により各スイッチＳＷ１〜ＳＷ４が、ＯＮ，ＯＦＦ
して第２の演算増幅器ＯＰ２の反転入力端子又は非反転
入力端子へ抵抗器Ｒ2 ，Ｒ3 の中間接続点を切替接続す
る。
本実施の形態は、上述した実施の形態の何れかの横型ホ
ール素子を実際の家庭用電力量計に搭載した例である。
図ではゲート３０1 〜３０4 の付いた例えば図１９（第
１０の実施の形態）の横型ホール素子が適用されてい
る。Ｂはコア等により変換された被測定系の電流値に正
比例した印加磁界である。Ｔinは被測定系の電圧を入力
する電圧入力端子であり、通常ＡＣ１００Ｖなどの電圧
が入力される。抵抗Ｒ4 ，Ｒ5 は被測定系の電圧を本装
置の内部回路に適応したレベルに変換するアッテネータ
を構成している。バッファとなる第３の演算増幅器ＯＰ
３は、被測定系の電圧に正比例した電圧Ｖ1 を出力して
いる。電圧Ｖ1 は変動のある交流又は直流の電圧であ
る。第１の演算増幅器ＯＰ１は、１対の電流入力端子５
1 ，５2 間に被測定系の電圧値に正比例した電流を流す
ようになっている。３２は減算器であり、横型ホール素
子における１対のセンサ電極７1 ，７2 間に発生するホ
ール電圧の差（Ｖa −Ｖb ）をｋ倍に増幅した出力端子
Ｔout に出力する。電圧差（Ｖa −Ｖb ）が被測定系の
電力値に正比例した値となり出力端子Ｔout の出力電圧
を読み取ることにより、被測定系の電力値が測定され
る。３３はオフセット検出器であり、センサ電極７1 ，
７2 に現れるオフセット電圧を検出し、ゲート３０4 に
補償用の電圧を印加してオフセットを補償するフィード
バック制御を行っている。オフセット検出器３３とゲー
ト３０4 によりオフセット補償手段が構成されている。
また、このオフセット補償手段により１つの等価抵抗が
可変されてオフセット補償が行われたとき、残りの３つ
の等価抵抗を可変して入力抵抗Ｒin（１対の電流供給電
極５1，５2 間の抵抗）を一定値に保つため、第２の演
算増幅器ＯＰ２、抵抗Ｒ2 ，Ｒ3 およびゲート３０1 ，
３０2 ，３０3 により入力抵抗制御手段が構成されてい
る。３４は、電圧Ｖ1 が交流の場合、第２の演算増幅器
ＯＰ２への入力が負帰還となるように設けられた極性切
替器であり、コンパレータとして機能する第４の演算増
幅器ＯＰ４、インバータ３５およびスイッチＳＷ１〜Ｓ
Ｗ４で構成されている。極性切替器３４は、電圧Ｖ1 の
正負により各スイッチＳＷ１〜ＳＷ４が、ＯＮ，ＯＦＦ
して第２の演算増幅器ＯＰ２の反転入力端子又は非反転
入力端子へ抵抗器Ｒ2 ，Ｒ3 の中間接続点を切替接続す
る。
【００５５】上記のような構成において、第２の演算増
幅器ＯＰ２で構成される入力抵抗制御手段は、電圧Ｖ1
のＡＣ，ＤＣにかかわらず、入力抵抗Ｒinを次式のよう
に一定値に制御する。
幅器ＯＰ２で構成される入力抵抗制御手段は、電圧Ｖ1
のＡＣ，ＤＣにかかわらず、入力抵抗Ｒinを次式のよう
に一定値に制御する。
【００５６】Ｒin＝Ｒ1 ・Ｒ3 ／Ｒ2 この結果、オフセットをゼロに補償すべく１つの等価抵
抗が可変されても感度の変動を無くすことが可能とな
る。
抗が可変されても感度の変動を無くすことが可能とな
る。
【００５７】
【表１】 表１には、本実施の形態の横型ホール素子を用いて実際
の家庭用電力量計に搭載した場合の電流特性を示す。測
定電流の範囲は１〜３０Ａで電力測定誤差は力率１．０
のとき０．７％と極めて良好な結果が得られた。
の家庭用電力量計に搭載した場合の電流特性を示す。測
定電流の範囲は１〜３０Ａで電力測定誤差は力率１．０
のとき０．７％と極めて良好な結果が得られた。
【００５８】以上、本発明の各実施の形態を説明した
が、本発明は以上の実施の形態に限定されるものではな
い。本発明の要旨を逸脱しない範囲で様々な変形が可能
である。
が、本発明は以上の実施の形態に限定されるものではな
い。本発明の要旨を逸脱しない範囲で様々な変形が可能
である。
【００５９】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、複数の第２の第２導電型半導体層の各々に
電位を与えることにより、この第２の第２導電型半導体
層の周囲における第１導電型活性層の電位差がほぼ一定
となって素子分離領域である第１の第２導電型半導体層
から第１導電型活性層側へ伸びる空乏層領域の広さを入
力電圧に依存しないようにすることができてホール感度
の直線性、すなわち入力電圧に対するホール感度の依存
性を保つことができる。
明によれば、複数の第２の第２導電型半導体層の各々に
電位を与えることにより、この第２の第２導電型半導体
層の周囲における第１導電型活性層の電位差がほぼ一定
となって素子分離領域である第１の第２導電型半導体層
から第１導電型活性層側へ伸びる空乏層領域の広さを入
力電圧に依存しないようにすることができてホール感度
の直線性、すなわち入力電圧に対するホール感度の依存
性を保つことができる。
【００６０】請求項２記載の発明によれば、第１導電型
活性層と前記基板との間に、第１導電型活性層より低い
抵抗の第３の第１導電型半導体層を選択的に又は全面的
に形成したため、基板から第１導電型活性層側への空乏
層の伸びを抑制することができて入力電圧に対するホー
ル感度の依存性、入力電圧に対するオフセット電圧依存
性、入力電圧極性依存性を改善することができる。
活性層と前記基板との間に、第１導電型活性層より低い
抵抗の第３の第１導電型半導体層を選択的に又は全面的
に形成したため、基板から第１導電型活性層側への空乏
層の伸びを抑制することができて入力電圧に対するホー
ル感度の依存性、入力電圧に対するオフセット電圧依存
性、入力電圧極性依存性を改善することができる。
【００６１】請求項３記載の発明によれば、第１導電型
活性層を取り囲むようにかつ基板に達する深さまで形成
された絶縁体又は第２導電型半導体層の何れかと、前記
第１導電型活性層と前記基板との間に形成された絶縁膜
とを具備させたため、基板から第１導電型活性層側への
空乏層の伸びを確実に抑えることができて、入力電圧に
対するホール感度の依存性および入力電圧に対するオフ
セット電圧依存性、入力電圧極性依存性を確実に改善す
ることができる。
活性層を取り囲むようにかつ基板に達する深さまで形成
された絶縁体又は第２導電型半導体層の何れかと、前記
第１導電型活性層と前記基板との間に形成された絶縁膜
とを具備させたため、基板から第１導電型活性層側への
空乏層の伸びを確実に抑えることができて、入力電圧に
対するホール感度の依存性および入力電圧に対するオフ
セット電圧依存性、入力電圧極性依存性を確実に改善す
ることができる。
【００６２】請求項４記載の発明によれば、第１導電型
活性層と基板との間に、この基板側に形成された第４の
第１導電型半導体層と、この第４の第１導電型半導体層
上に選択的に形成され前記第１導電型活性層よりも低い
抵抗の第３の第２導電型半導体層とを有し、前記第１導
電型活性層表面から第１および第２の第１導電型半導体
層を取り囲むように前記第２導電型半導体層に達する深
さの第１の第２導電型半導体層を形成したため、基板か
ら第１導電型活性層側への空乏層の伸びを抑制すること
ができて、前記請求項２記載の発明の効果と同様の効果
が得られる。
活性層と基板との間に、この基板側に形成された第４の
第１導電型半導体層と、この第４の第１導電型半導体層
上に選択的に形成され前記第１導電型活性層よりも低い
抵抗の第３の第２導電型半導体層とを有し、前記第１導
電型活性層表面から第１および第２の第１導電型半導体
層を取り囲むように前記第２導電型半導体層に達する深
さの第１の第２導電型半導体層を形成したため、基板か
ら第１導電型活性層側への空乏層の伸びを抑制すること
ができて、前記請求項２記載の発明の効果と同様の効果
が得られる。
【００６３】請求項５記載の発明によれば、基板の抵抗
を第１導電型活性層の抵抗よりも高く設定したため、基
板から第１導電型活性層側への空乏層の伸びを抑制する
ことができて、前記請求項２記載の発明の効果と同様の
効果が得られる。
を第１導電型活性層の抵抗よりも高く設定したため、基
板から第１導電型活性層側への空乏層の伸びを抑制する
ことができて、前記請求項２記載の発明の効果と同様の
効果が得られる。
【００６４】請求項６記載の発明によれば、１対の第１
の第１導電型半導体層と１対の第２の第１導電型半導体
層で囲まれた第１導電型活性層の表面領域に接合ゲート
構成用の第２導電型拡散層を１以上形成し、この第２導
電型拡散層に電位を与えるようにしたため、上記第２導
電型拡散層から第１導電型活性層中に空乏層が伸びて電
流路が変化し、前述の基板から第１導電型活性層側への
空乏層の伸びの抑制作用と相まって、的確にオフセット
補償を行うことができる。
の第１導電型半導体層と１対の第２の第１導電型半導体
層で囲まれた第１導電型活性層の表面領域に接合ゲート
構成用の第２導電型拡散層を１以上形成し、この第２導
電型拡散層に電位を与えるようにしたため、上記第２導
電型拡散層から第１導電型活性層中に空乏層が伸びて電
流路が変化し、前述の基板から第１導電型活性層側への
空乏層の伸びの抑制作用と相まって、的確にオフセット
補償を行うことができる。
【００６５】請求項７記載の発明によれば、１対の第１
の第１導電型半導体層と１対の第２の第１導電型半導体
層で囲まれた第１導電型活性層の表面領域にＭＯＳ構造
を１以上形成し、このＭＯＳ構造におけるゲート端子に
電位を与えるようにしたため、上記請求項６記載の発明
の効果と同様の効果が得られる。
の第１導電型半導体層と１対の第２の第１導電型半導体
層で囲まれた第１導電型活性層の表面領域にＭＯＳ構造
を１以上形成し、このＭＯＳ構造におけるゲート端子に
電位を与えるようにしたため、上記請求項６記載の発明
の効果と同様の効果が得られる。
【００６６】請求項８記載の発明によれば、請求項６又
は７記載の横型ホール素子の複数個を、集積用基板上に
前記主たる電流の流れ方向に対し互いに９０度傾けて配
置し、前記複数個の横型ホール素子における各１対の電
流供給電極および各１対のセンサ電極をそれぞれ並列に
オルソゴナル接続し、各第２導電型拡散層同士又は各ゲ
ート端子同士は任意に接続して所要の電位を与えるよう
にしたため、オフセット電圧調整の変化の程度および幅
を選択することができて、一層的確にオフセット補償を
行うことができる。
は７記載の横型ホール素子の複数個を、集積用基板上に
前記主たる電流の流れ方向に対し互いに９０度傾けて配
置し、前記複数個の横型ホール素子における各１対の電
流供給電極および各１対のセンサ電極をそれぞれ並列に
オルソゴナル接続し、各第２導電型拡散層同士又は各ゲ
ート端子同士は任意に接続して所要の電位を与えるよう
にしたため、オフセット電圧調整の変化の程度および幅
を選択することができて、一層的確にオフセット補償を
行うことができる。
【００６７】請求項９記載の発明によれば、請求項１な
いし８の何れかに記載の横型ホール素子を使用し、その
１対の電流供給電極間に被測定系の電圧に正比例した電
流を流し、被測定系の電流に正比例した前記磁界を印加
して、前記１対のセンサ電極間に前記被測定系の電圧と
電流の積に正比例したホール電圧を出力させることによ
り、電力検出素子として用いるようにしたため、被測定
系の電力値を高精度に測定することができる。
いし８の何れかに記載の横型ホール素子を使用し、その
１対の電流供給電極間に被測定系の電圧に正比例した電
流を流し、被測定系の電流に正比例した前記磁界を印加
して、前記１対のセンサ電極間に前記被測定系の電圧と
電流の積に正比例したホール電圧を出力させることによ
り、電力検出素子として用いるようにしたため、被測定
系の電力値を高精度に測定することができる。
【図１】本発明の第１の実施の形態に係る横型ホール素
子の上面図および断面図である。
子の上面図および断面図である。
【図２】本発明の第１の実施の形態に係る横型ホール素
子の電極配線を示す模式図である。
子の電極配線を示す模式図である。
【図３】本発明の第１の実施の形態に係る横型ホール素
子の特性を示す図である。
子の特性を示す図である。
【図４】本発明の第２の実施の形態に係る横型ホール素
子の上面図である。
子の上面図である。
【図５】本発明の第３の実施の形態に係る横型ホール素
子の上面図および断面図である。
子の上面図および断面図である。
【図６】本発明の第４の実施の形態に係る横型ホール素
子の断面図である。
子の断面図である。
【図７】本発明の第５の実施の形態に係る横型ホール素
子の上面図および断面図である。
子の上面図および断面図である。
【図８】本発明の第６の実施の形態に係る横型ホール素
子の上面図および断面図である。
子の上面図および断面図である。
【図９】本発明の第６の実施の形態に係る横型ホール素
子の入力電圧とオフセット電圧の関係を比較例とともに
示す図である。
子の入力電圧とオフセット電圧の関係を比較例とともに
示す図である。
【図１０】本発明の第６の実施の形態に係る横型ホール
素子の変形例を示す上面図および断面図である。
素子の変形例を示す上面図および断面図である。
【図１１】当該第６の実施の形態に係る横型ホール素子
の活性層の厚さに対する比感度の変化を示す図である。
の活性層の厚さに対する比感度の変化を示す図である。
【図１２】本発明の第７の実施の形態に係る横型ホール
素子の上面図および断面図である。
素子の上面図および断面図である。
【図１３】本発明の第７の実施の形態に係る横型ホール
素子の変形例を示す上面図および断面図である。
素子の変形例を示す上面図および断面図である。
【図１４】本発明の第８の実施の形態に係る横型ホール
素子の上面図および断面図である。
素子の上面図および断面図である。
【図１５】本発明の第９の実施の形態に係る横型ホール
素子の上面図および断面図である。
素子の上面図および断面図である。
【図１６】本発明の第９の実施の形態に係る横型ホール
素子においてゲート電圧を変えてオフセット電圧を調整
した実験結果を示す図である。
素子においてゲート電圧を変えてオフセット電圧を調整
した実験結果を示す図である。
【図１７】本発明の第９の実施の形態に係る横型ホール
素子における活性層の厚さと導電型拡散層の深さの関係
を比感度の変化で示した図である。
素子における活性層の厚さと導電型拡散層の深さの関係
を比感度の変化で示した図である。
【図１８】当該第９の実施の形態の変形例に係る横型ホ
ール素子の上面図および断面図である。
ール素子の上面図および断面図である。
【図１９】本発明の第１０の実施の形態に係る横型ホー
ル素子の上面図および断面図である。
ル素子の上面図および断面図である。
【図２０】図１５の横型ホール素子４個を用いてオルソ
ゴナル接続を行いオフセット電圧の外部調整を可能とし
た第１１の実施の形態を示す結線図である。
ゴナル接続を行いオフセット電圧の外部調整を可能とし
た第１１の実施の形態を示す結線図である。
【図２１】上記各実施の形態の何れかの横型ホール素子
を用いて電力量計を構成した例を示す回路図である。
を用いて電力量計を構成した例を示す回路図である。
【図２２】従来の横型ホール素子の上面図および断面図
である。
である。
【図２３】上記従来の横型ホール素子の特性を示す図で
ある。
ある。
１ ｐ型基板 ２ ｎ型活性層 ３ 素子分離領域となる第１のｐ型層 ４1 ，４2 第１のｎ+ 型層 ５1 ，５2 電流供給電極 ６1 ，６2 第２のｎ+ 型層 ７1 ，７2 センサ電極 ８1 ，８2 ，８3 ，１０1 ，１０2 ，１０3 第２のｐ
型層 １９ ｎ- 型層 ２０，２１ 酸化シリコン膜（絶縁膜） ２２ 誘電体からなる素子分離層 ２３ ｐ型ガードリング ２４ ｎ型半導体層 ２５ 低抵抗のｐ型半導体層 ２６ 接合ゲート構成用のｐ型拡散層 ２７ ゲート端子 ３０ ＭＯＳ構造を構成するゲート電極（ゲート端子）
型層 １９ ｎ- 型層 ２０，２１ 酸化シリコン膜（絶縁膜） ２２ 誘電体からなる素子分離層 ２３ ｐ型ガードリング ２４ ｎ型半導体層 ２５ 低抵抗のｐ型半導体層 ２６ 接合ゲート構成用のｐ型拡散層 ２７ ゲート端子 ３０ ＭＯＳ構造を構成するゲート電極（ゲート端子）
Claims (9)
- 【請求項１】 基板と、この基板上に形成された第１導
電型活性層と、この第１導電型活性層を取り囲むように
かつ前記基板に達する深さまで形成された第１の第２導
電型半導体層と、前記第１導電型活性層表面に所定の距
離を隔てて選択的に形成された高濃度で１対の第１の第
１導電型半導体層と、この１対の第１の第１導電型半導
体層上にそれぞれ形成された電流供給電極と、前記第１
導電型活性層表面の前記第１の第１導電型半導体層とは
異なる位置に所定の距離を隔てて形成された高濃度で１
対の第２の第１導電型半導体層と、この１対の第２の第
１導電型半導体層上にそれぞれ形成されたセンサ電極と
を備え、主たる電流は前記電流供給電極間を前記第１導
電型活性層表面に平行に流れ、磁界は前記第１導電型活
性層表面に対して垂直方向に印加される横型ホール素子
において、前記第１導電型活性層表面の前記第１および
第２の第１導電型半導体層とは異なる位置に形成された
複数の第２の第２導電型半導体層に各々電位を与えるこ
とを特徴とする横型ホール素子。 - 【請求項２】 第２導電型の基板と、この基板上に形成
された第１導電型活性層と、この第１導電型活性層を取
り囲むようにかつ前記基板に達する深さまで形成された
第２導電型半導体層と、前記第１導電型活性層表面に所
定の距離を隔てて選択的に形成された高濃度で１対の第
１の第１導電型半導体層と、この１対の第１の第１導電
型半導体層上にそれぞれ形成された電流供給電極と、前
記第１導電型活性層表面の前記第１の第１導電型半導体
層とは異なる位置に所定の距離を隔てて形成された高濃
度で１対の第２の第１導電型半導体層と、この１対の第
２の第１導電型半導体層上にそれぞれ形成されたセンサ
電極とを備え、主たる電流は前記電流供給電極間を前記
第１導電型活性層表面に平行に流れ、磁界は前記第１導
電型活性層表面に対して垂直方向に印加される横型ホー
ル素子において、前記第１導電型活性層と前記基板との
間に、前記第１導電型活性層より低い抵抗の第３の第１
導電型半導体層を選択的に又は全面的に形成してなるこ
とを特徴とする横型ホール素子。 - 【請求項３】 基板と、この基板上に形成された第１導
電型活性層と、この第１導電型活性層表面に所定の距離
を隔てて選択的に形成された高濃度で１対の第１の第１
導電型半導体層と、この１対の第１の第１導電型半導体
層上にそれぞれ形成された電流供給電極と、前記第１導
電型活性層表面の前記第１の第１導電型半導体層とは異
なる位置に所定の距離を隔てて形成された高濃度で１対
の第２の第１導電型半導体層と、この１対の第２の第１
導電型半導体層上にそれぞれ形成されたセンサ電極とを
備え、主たる電流は前記電流供給電極間を前記第１導電
型活性層表面に平行に流れ、磁界は前記第１導電型活性
層表面に対して垂直方向に印加される横型ホール素子に
おいて、前記第１導電型活性層を取り囲むようにかつ前
記基板に達する深さまで形成された絶縁体又は第２導電
型半導体層の何れかと、前記第１導電型活性層と前記基
板との間に形成された絶縁膜とを有することを特徴とす
る横型ホール素子。 - 【請求項４】 基板と、この基板上に形成された第１導
電型活性層と、この第１導電型活性層表面に所定の距離
を隔てて選択的に形成された高濃度で１対の第１の第１
導電型半導体層と、この１対の第１の第１導電型半導体
層上にそれぞれ形成された電流供給電極と、前記第１導
電型活性層表面の前記第１の第１導電型半導体層とは異
なる位置に所定の距離を隔てて形成された高濃度で１対
の第２の第１導電型半導体層と、この１対の第２の第１
導電型半導体層上にそれぞれ形成されたセンサ電極とを
備え、主たる電流は前記電流供給電極間を前記第１導電
型活性層表面に平行に流れ、磁界は前記第１導電型活性
層表面に対して垂直方向に印加される横型ホール素子に
おいて、前記第１導電型活性層と前記基板との間に、こ
の基板側に形成された第４の第１導電型半導体層と、こ
の第４の第１導電型半導体層上に選択的に形成され前記
第１導電型活性層よりも低い抵抗の第３の第２導電型半
導体層とを有し、前記第１導電型活性層表面から前記第
１および第２の第１導電型半導体層を取り囲むように前
記第２導電型半導体層に達する深さの第１の第２導電型
半導体層を形成してなることを特徴とする横型ホール素
子。 - 【請求項５】 第２導電型の基板と、この基板上に形成
された第１導電型活性層と、この第１導電型活性層を取
り囲むようにかつ前記基板に達する深さまで形成された
第２導電型半導体層と、前記第１導電型活性層表面に所
定の距離を隔てて選択的に形成された高濃度で１対の第
１の第１導電型半導体層と、この１対の第１の第１導電
型半導体層上にそれぞれ形成された電流供給電極と、前
記第１導電型活性層表面の前記第１の第１導電型半導体
層とは異なる位置に所定の距離を隔てて形成された高濃
度で１対の第２の第１導電型半導体層と、この１対の第
２の第１導電型半導体層上にそれぞれ形成されたセンサ
電極とを備え、主たる電流は前記電流供給電極間を前記
第１導電型活性層表面に平行に流れ、磁界は前記第１導
電型活性層表面に対して垂直方向に印加される横型ホー
ル素子において、前記基板の抵抗を前記第１導電型活性
層の抵抗よりも高く設定してなることを特徴とする横型
ホール素子。 - 【請求項６】 前記１対の第１の第１導電型半導体層と
前記１対の第２の第１導電型半導体層で囲まれた前記第
１導電型活性層の表面領域に接合ゲート構成用の第２導
電型拡散層を１以上形成し、この第２導電型拡散層に電
位を与えることを特徴とする請求項２ないし５の何れか
に記載の横型ホール素子。 - 【請求項７】 前記１対の第１の第１導電型半導体層と
前記１対の第２の第１導電型半導体層で囲まれた前記第
１導電型活性層の表面領域にＭＯＳ構造を１以上形成
し、このＭＯＳ構造におけるゲート端子に電位を与える
ことを特徴とする請求項２ないし５の何れかに記載の横
型ホール素子。 - 【請求項８】 請求項６又は７記載の横型ホール素子の
複数個を、集積用基板上に前記主たる電流の流れ方向に
対し互いに９０度傾けて配置し、前記複数個の横型ホー
ル素子における各１対の電流供給電極および各１対のセ
ンサ電極をそれぞれ並列にオルソゴナル接続し、各第２
導電型拡散層同士又は各ゲート端子同士は任意に接続し
て所要の電位を与えることを特徴とする横型ホール素
子。 - 【請求項９】 前記１対の電流供給電極間に被測定系の
電圧に正比例した電流を流し、被測定系の電流に正比例
した前記磁界を印加して前記１対のセンサ電極間に前記
被測定系の電圧と電流の積に正比例したホール電圧を出
力させることにより、電力検出素子として用いてなるこ
とを特徴とする請求項１ないし８の何れかに記載の横型
ホール素子。
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