JPH08329822A - 信号経路選択用のスイッチ回路 - Google Patents
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Abstract
スイッチ回路を提供し、より時間的、コスト的に有利な
ものとする。 【解決手段】 ヒューズ切断によりスイッチオフとなる
第1形ヒューズ回路を入力信号中の信号Aの入力経路に
設け、またその他の信号A2〜Anの入力経路にはヒュ
ーズ切断によりスイッチオンとなる第2形ヒューズ回路
を設けることによりスイッチ回路を構成する。入力信号
A1を選択する場合にはいずれのヒューズも切断する必
要はなく、ヒューズ切断工程を省くことができる。その
他の入力経路をスイッチ選択する場合には、第1形ヒュ
ーズ回路の切断を行って、いずれかの第2形ヒューズ回
路を切断する。
Description
おける信号経路選択用に使用されるスイッチ回路に関す
る。
信号を生成する回路の遅延制御に用いられるスイッチ回
路について示す。即ち、入力信号Aの遅延経路に用いら
れるインバータチェーン10〜17の所定箇所にスイッ
チ端子100,102,104,106,108が設け
られ、必要に応じて所定のスイッチ端子をつなぐことで
インバータチェーンの個数が調整されて遅延時間が変更
され、NANDゲート18からそれに従うパルス信号が
出力される。
A,Bを演算するNANDゲート20、信号C,Dを演
算するNORゲート21、及び信号Eを反転出力するイ
ンバータ22の出力経路に、それぞれスイッチ端子2
4,25,26が設けられ、必要に応じてこれらをつな
ぐことによって、選択された論理回路の出力がインバー
タ23へ入力され、インバータ23から所望の出力信号
が出力される。
プションを使用することにより必要なスイッチ端子が接
続状態とされる。
ョンにより必要なスイッチ端子をつなぐようにしている
ため、専用のマスクが必要となる。従って、時間的、コ
スト的に不利な要素となっている。
いずに、より容易に信号経路の変更を行えるようなスイ
ッチ回路を提供する。
によれば、ヒューズ切断によりスイッチオフとなる第1
形ヒューズ回路と、ヒューズ切断によりスイッチオンと
なる第2形ヒューズ回路と、を複数の信号経路にそれぞ
れ設けて経路選択を行うことを特徴とするスイッチ回路
を提供する。この場合特に、複数の信号経路のうちの1
つに第1形ヒューズ回路を設け、その他の信号経路に第
2形ヒューズ回路を設けるようにすると信号経路の択一
を行える。
様としては、ヒューズの状態に従ってオンオフする制御
スイッチと、該制御スイッチのオンオフに従い動作して
信号を反転伝送するインバータと、から構成するものが
簡単な構成でよく、この場合信号のドライブも行える。
或いは、反転駆動を行う必要がない場合には、ヒューズ
の状態に従ってオンオフする制御スイッチと、該制御ス
イッチのオンオフに従いオンオフして信号を伝送する伝
送ゲートと、から構成するものがよい。また、第2形ヒ
ューズ回路の具体的態様としては、第1形ヒューズ回路
と同様の構成で制御スイッチによるオンオフ制御論理を
反転させたものを使用可能である。
付図面を参照して詳細に説明する。
使用例をブロック図で示す。
路及び第2形ヒューズ回路からなり、入力信号A1は第
1形ヒューズ回路を介して、また残りの入力信号A2〜
Anは第2形ヒューズ回路を介して1つのバッファ等の
入力ステージ回路へ入力されるようになっている。第1
形ヒューズ回路はヒューズ切断によりスイッチオフとな
るヒューズ回路で、一方、第2形ヒューズ回路はヒュー
ズ切断によりスイッチオンとなるヒューズ回路である。
即ち、第1形ヒューズ回路と第2形ヒューズ回路とは、
ヒューズ切断によるスイッチ特性が逆の関係にある。図
示のように、第1形ヒューズ回路を多数の入力信号経路
中のいずれか1つに設けておけば入力信号の択一を行え
るが、第1形ヒューズ回路を2以上設けた場合には、そ
の経路は短絡させることが可能である。
いずれのヒューズも切断する必要はなく、従って、この
場合にはヒューズ切断工程を省くことができる。その他
の入力経路をスイッチ選択する場合には、第1形ヒュー
ズ回路の切断を行って、そしていずれかの第2形ヒュー
ズ回路を切断することになる。
ス生成回路に第1形ヒューズ回路及び第2形ヒューズ回
路を設けた場合の例である。即ち、インバータ1,2の
出力信号をNANDゲート9の入力とする信号経路に第
1形ヒューズ回路を設け、そして、インバータ3,4の
出力信号のNANDゲート9への入力経路、インバータ
5,6の出力信号のNANDゲート9への入力経路、イ
ンバータ7,8のNANDゲート9への入力経路にそれ
ぞれ第2形ヒューズ回路を設けてある。従って、一切ヒ
ューズ切断を行わないときにパルス幅が一番短くなり、
そして、第1形ヒューズ回路のヒューズを切断し、第2
形ヒューズ回路のいずれかのヒューズを切断すれば、そ
れに応じて遅延時間が調整され、出力パルス幅を変化さ
せられる。
回路の出力選択用に第1形ヒューズ回路及び第2形ヒュ
ーズ回路を用いた例である。第1形ヒューズ回路は入力
信号A,Bを演算するNANDゲート30の出力経路に
設けられ、そして、入力信号C,Dを演算するNORゲ
ート40及び入力信号Eを反転するインバータ50の各
出力経路にそれぞれ第2形ヒューズ回路を設けてある。
いずれのヒューズも切断しなければNANDゲート30
の出力選択とされ、インバータ60で反転されて出力さ
れる。第1形ヒューズ回路を切断して、そしていずれか
の第2形ヒューズ回路を切断すればNORゲート40又
はインバータ50の出力選択となる。
回路例で、そして、図7A及び図7Bは第2形ヒューズ
回路の回路例である。
606を切断しなければインバータ607の出力が論理
“ロウ”となって制御スイッチのNMOSFET611
がオフとされ、これにより、PMOSFET603及び
NMOSFET604からなるインバータの電源スイッ
チであるPMOSFET602及びNMOSFET60
5がオンするので、信号Aが反転伝送される。一方、ヒ
ューズ606を切断した場合は、インバータ607の出
力が論理“ハイ”となるのでNMOSFET611がオ
ンし、これにより、PMOSFET602及びNMOS
FET605がオフとなって電源供給が切られ、従って
信号Aの伝送は遮断される。
ューズ625を切断しなければインバータ626の出力
が論理“ロウ”となって制御スイッチのNMOSFET
624がオフとされ、これにより、PMOSFET62
1及びNMOSFET622からなるCMOS伝送ゲー
ト620がオンされるので、信号Aが伝送される。一
方、ヒューズ625を切断した場合は、インバータ62
6の出力が論理“ハイ”となってNMOSFET624
がオンとされるので、CMOS伝送ゲート620はオフ
となり、信号Aの伝送が遮断される。
回路構成のうちのインバータ601に代えて接地側の電
源スイッチNMOSFET704の方へインバータ70
6を設けてあり、従って、ヒューズ707を切断しなけ
ればPMOSFET702及びNMOSFET703か
らなるインバータの動作が抑止され、信号Aの伝送が遮
断される。一方、ヒューズ707を切断すれば伝送用の
インバータが動作して信号Aが反転伝送される。
回路構成のうちのインバータ623に代えてCMOS伝
送ゲートのNMOSFET722の方へインバータ72
3が設けてあり、従って、ヒューズ725を切断しなけ
ればPMOSFET721及びNMOSFET722か
らなるCMOS伝送ゲートがオフとなって信号Aの伝送
が遮断される。一方、ヒューズ725を切断すればCM
OS伝送ゲートがオンして信号Aが伝送される。
用せず、ヒューズ切断により信号経路の切り換えを可能
としたので、その分のマスクを省くことができ、TAT
やコストの面で有利である。また、ウェーハ工程の最後
の方でビーム切断等を使用して簡単に信号経路の選択を
行えるようになるので、非常に便利である。
ック図。
ブロック図。
示すブロック図。
Claims (10)
- 【請求項1】 ヒューズ切断によりスイッチオフとなる
第1形ヒューズ回路と、ヒューズ切断によりスイッチオ
ンとなる第2形ヒューズ回路と、を複数の信号経路にそ
れぞれ設けて経路選択を行うことを特徴とするスイッチ
回路。 - 【請求項2】 複数の信号経路のうちの1つに第1形ヒ
ューズ回路が設けられ、その他の信号経路に第2形ヒュ
ーズ回路が設けられる請求項1記載のスイッチ回路。 - 【請求項3】 第1形ヒューズ回路は、ヒューズの状態
に従ってオンオフする制御スイッチと、該制御スイッチ
のオンオフに従い動作して信号を反転伝送するインバー
タと、から構成される請求項1又は請求項2記載のスイ
ッチ回路。 - 【請求項4】 第1形ヒューズ回路は、ヒューズの状態
に従ってオンオフする制御スイッチと、該制御スイッチ
のオンオフに従いオンオフして信号を伝送する伝送ゲー
トと、から構成される請求項1又は請求項2記載のスイ
ッチ回路。 - 【請求項5】 第2形ヒューズ回路は、ヒューズの状態
に従ってオンオフする制御スイッチと、該制御スイッチ
のオンオフに従い動作して信号を反転伝送するインバー
タと、から構成される請求項3又は請求項4記載のスイ
ッチ回路。 - 【請求項6】 第2形ヒューズ回路は、ヒューズの状態
に従ってオンオフする制御スイッチと、該制御スイッチ
のオンオフに従いオンオフして信号を伝送する伝送ゲー
トと、から構成される請求項3又は請求項4記載のスイ
ッチ回路。 - 【請求項7】 制御スイッチがヒューズ切断でオンする
NMOSFETである請求項3〜6のいずれか1項に記
載のスイッチ回路。 - 【請求項8】 第1形ヒューズ回路及び第2形ヒューズ
回路の各伝送信号が1つの入力ステージ回路へ入力され
る請求項1〜7のいずれか1項に記載のスイッチ回路。 - 【請求項9】 パルス生成回路におけるインバータチェ
ーンの個数調整に使用される請求項1〜7のいずれか1
項に記載のスイッチ回路。 - 【請求項10】 複数の論理回路の出力信号伝送選択用
に使用される請求項1〜7のいずれか1項に記載のスイ
ッチ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1995P13264 | 1995-05-25 | ||
KR1019950013264A KR0145221B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리 소자의 스위치 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08329822A true JPH08329822A (ja) | 1996-12-13 |
JP2781375B2 JP2781375B2 (ja) | 1998-07-30 |
Family
ID=19415395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8128290A Expired - Fee Related JP2781375B2 (ja) | 1995-05-25 | 1996-05-23 | 信号経路選択用のスイッチ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5726585A (ja) |
JP (1) | JP2781375B2 (ja) |
KR (1) | KR0145221B1 (ja) |
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JP2020526919A (ja) * | 2017-06-28 | 2020-08-31 | 日本テキサス・インスツルメンツ合同会社 | デジタル論理機能のファミリーのための集積回路及びプロセス |
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- 1996-05-23 JP JP8128290A patent/JP2781375B2/ja not_active Expired - Fee Related
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JPH0585089B2 (ja) |
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