JPH08321616A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08321616A JPH08321616A JP12691295A JP12691295A JPH08321616A JP H08321616 A JPH08321616 A JP H08321616A JP 12691295 A JP12691295 A JP 12691295A JP 12691295 A JP12691295 A JP 12691295A JP H08321616 A JPH08321616 A JP H08321616A
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- tft
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Abstract
(57)【要約】
【目的】 TFTのオフ電流を低減でき、歩留り良く作
製することができる半導体装置を提供する。 【構成】 アクティブマトリクス型液晶表示装置の周辺
駆動回路部において、NMOS・TFT11のゲート電
極110aと、PMOS・TFT12のソース電極11
9aとが中継電極103により接続されている。よっ
て、ゲート電極109a、110a、110bを覆う陽
極酸化膜111、112A、112Bは、ゲート電極と
ソース電極との接続のためにエッチング除去する必要が
無い。また、この中継電極103は遮光性を有する導電
膜からなり、遮光膜102と同時にパターン形成され
る。
製することができる半導体装置を提供する。 【構成】 アクティブマトリクス型液晶表示装置の周辺
駆動回路部において、NMOS・TFT11のゲート電
極110aと、PMOS・TFT12のソース電極11
9aとが中継電極103により接続されている。よっ
て、ゲート電極109a、110a、110bを覆う陽
極酸化膜111、112A、112Bは、ゲート電極と
ソース電極との接続のためにエッチング除去する必要が
無い。また、この中継電極103は遮光性を有する導電
膜からなり、遮光膜102と同時にパターン形成され
る。
Description
【0001】
【産業上の利用分野】本発明は、ガラスなどの透明絶縁
性基板上に設けられた薄膜トランジスタを備えた半導体
装置に関し、特に、アクティブマトリクス型液晶表示装
置等に利用できる半導体装置に関する。
性基板上に設けられた薄膜トランジスタを備えた半導体
装置に関し、特に、アクティブマトリクス型液晶表示装
置等に利用できる半導体装置に関する。
【0002】
【従来の技術】上述のアクティブマトリクス型液晶表示
装置は、一般に、マトリクス回路部のスイッチング素子
として薄膜トランジスタ(以下、TFTと称する)を用
いている。このTFTは、マトリクス回路部周辺に後付
けされたICチップにより駆動され、そのICチップを
接続するための端子は、通常、ゲート配線およびソース
配線等を用いて形成されている。上記端子の形成に際し
て、絶縁膜のエッチングを緩衝弗酸等を用いて行った場
合には、配線に亀裂等が生じて歩留り低下の要因になっ
ていた。
装置は、一般に、マトリクス回路部のスイッチング素子
として薄膜トランジスタ(以下、TFTと称する)を用
いている。このTFTは、マトリクス回路部周辺に後付
けされたICチップにより駆動され、そのICチップを
接続するための端子は、通常、ゲート配線およびソース
配線等を用いて形成されている。上記端子の形成に際し
て、絶縁膜のエッチングを緩衝弗酸等を用いて行った場
合には、配線に亀裂等が生じて歩留り低下の要因になっ
ていた。
【0003】そこで、端子部を緩衝弗酸に耐性のある導
電膜にて形成し、その端子部とゲート配線およびソース
配線とを接続する構造が提案されている(特公平7−1
6012号)。
電膜にて形成し、その端子部とゲート配線およびソース
配線とを接続する構造が提案されている(特公平7−1
6012号)。
【0004】ところで、アクティブマトリクス型液晶表
示装置としては、マトリクス回路部だけではなく、その
周辺回路部も同一基板上にTFTを用いて形成したドラ
イバモノリシック・アクティブマトリクス型液晶表示装
置も知られている。この液晶表示装置に用いられるTF
Tにおいては、チャネル長と、ゲート電極のチャネル長
方向の長さとがほぼ同じなので、チャネル両端に電界集
中が起こってオフ電流が増大し、そのために液晶表示装
置の表示品位が低下するという問題があった。そこで、
この問題を解決するために、ゲート電極を陽極酸化する
ことによりオフセット領域を形成し、チャネル両端の電
界集中を緩和してオフ電流を低減する構造が提案されて
いる(特開平5−267667号)。
示装置としては、マトリクス回路部だけではなく、その
周辺回路部も同一基板上にTFTを用いて形成したドラ
イバモノリシック・アクティブマトリクス型液晶表示装
置も知られている。この液晶表示装置に用いられるTF
Tにおいては、チャネル長と、ゲート電極のチャネル長
方向の長さとがほぼ同じなので、チャネル両端に電界集
中が起こってオフ電流が増大し、そのために液晶表示装
置の表示品位が低下するという問題があった。そこで、
この問題を解決するために、ゲート電極を陽極酸化する
ことによりオフセット領域を形成し、チャネル両端の電
界集中を緩和してオフ電流を低減する構造が提案されて
いる(特開平5−267667号)。
【0005】また、このような液晶表示装置は透過型で
用いられることが多いため、能動体であるシリコン層に
外光が照射されるとオフ電流が増大し、それによっても
表示品位の低下が生じるという問題があった。この問題
については、TFT下部に遮光層を設けることにより、
基板下部からの光を遮光してオフ電流を抑制する構造が
提案されている。その提案された半導体装置の構成例の
概略図を、図3(a)〜(d)に示す。この図示例の半
導体装置はドライバモノリシック・アクティブマトリク
ス型液晶表示装置である。
用いられることが多いため、能動体であるシリコン層に
外光が照射されるとオフ電流が増大し、それによっても
表示品位の低下が生じるという問題があった。この問題
については、TFT下部に遮光層を設けることにより、
基板下部からの光を遮光してオフ電流を抑制する構造が
提案されている。その提案された半導体装置の構成例の
概略図を、図3(a)〜(d)に示す。この図示例の半
導体装置はドライバモノリシック・アクティブマトリク
ス型液晶表示装置である。
【0006】図3(a)はマトリクス回路部を構成する
TFTの平面図、図3(c)は図3(a)のC−C’線
断面図であり、図3(b)は周辺回路部を構成するTF
Tの平面図、図3(d)は図3(b)のD−D’線断面
図である。この半導体装置は、マトリクス回路部を構成
するTFT部分と周辺回路部を構成するTFT部分とに
おいて、ガラス基板301上に遮光膜302が形成され
ている。更に、各遮光膜302を覆うように絶縁膜30
3が形成されている。絶縁膜303上の各TFT形成部
分には半導体層304、305、306が形成され、各
半導体層304、305、306は、各々、チャネル領
域304a、305a、306a、ソース領域およびド
レイン領域304b、305b、306bを有する。か
かる半導体層304、305、306の上を覆って、S
iO2等からなるゲート絶縁膜307が形成されてい
る。
TFTの平面図、図3(c)は図3(a)のC−C’線
断面図であり、図3(b)は周辺回路部を構成するTF
Tの平面図、図3(d)は図3(b)のD−D’線断面
図である。この半導体装置は、マトリクス回路部を構成
するTFT部分と周辺回路部を構成するTFT部分とに
おいて、ガラス基板301上に遮光膜302が形成され
ている。更に、各遮光膜302を覆うように絶縁膜30
3が形成されている。絶縁膜303上の各TFT形成部
分には半導体層304、305、306が形成され、各
半導体層304、305、306は、各々、チャネル領
域304a、305a、306a、ソース領域およびド
レイン領域304b、305b、306bを有する。か
かる半導体層304、305、306の上を覆って、S
iO2等からなるゲート絶縁膜307が形成されてい
る。
【0007】マトリクス回路部を構成するTFT部分に
おいては、ゲート絶縁膜307上に、表面が陽極酸化膜
310で覆われたゲート電極308が形成されている。
一方、周辺回路部を構成するTFT部分においては、ゲ
ート絶縁膜307上に、表面が陽極酸化膜311で覆わ
れたゲート電極309が形成されている。これらのゲー
ト電極308、309の上を覆って層間絶縁膜312が
形成されている。
おいては、ゲート絶縁膜307上に、表面が陽極酸化膜
310で覆われたゲート電極308が形成されている。
一方、周辺回路部を構成するTFT部分においては、ゲ
ート絶縁膜307上に、表面が陽極酸化膜311で覆わ
れたゲート電極309が形成されている。これらのゲー
ト電極308、309の上を覆って層間絶縁膜312が
形成されている。
【0008】マトリクス回路部を構成するTFT部分に
おいては、層間絶縁膜312の上に、ソース電極314
およびドレイン電極315が形成されている。ソース電
極314およびドレイン電極315は、ゲート絶縁膜3
07および層間絶縁膜312を貫通するコンタクトホー
ル321を介して、ソース領域およびドレイン領域30
4bに電気的に接続されている。このドレイン電極31
5には、層間絶縁膜312上に形成された透明な画素電
極313と電気的に接続されている。
おいては、層間絶縁膜312の上に、ソース電極314
およびドレイン電極315が形成されている。ソース電
極314およびドレイン電極315は、ゲート絶縁膜3
07および層間絶縁膜312を貫通するコンタクトホー
ル321を介して、ソース領域およびドレイン領域30
4bに電気的に接続されている。このドレイン電極31
5には、層間絶縁膜312上に形成された透明な画素電
極313と電気的に接続されている。
【0009】一方、周辺回路部を構成するTFT部分に
おいては、半導体層305を有する片方(左側)のTF
T部分の層間絶縁膜312の上に、ソース電極316お
よびドレイン電極317が形成されている。ソース電極
316およびドレイン電極317はゲート絶縁膜307
および層間絶縁膜312を貫通するコンタクトホール3
21を介して、ソース領域およびドレイン領域305b
に電気的に接続されている。更に、このTFT部分のゲ
ート電極309は、層間絶縁膜312および陽極酸化膜
311を貫通するコンタクトホール322を介して配線
318Aに接続されている。
おいては、半導体層305を有する片方(左側)のTF
T部分の層間絶縁膜312の上に、ソース電極316お
よびドレイン電極317が形成されている。ソース電極
316およびドレイン電極317はゲート絶縁膜307
および層間絶縁膜312を貫通するコンタクトホール3
21を介して、ソース領域およびドレイン領域305b
に電気的に接続されている。更に、このTFT部分のゲ
ート電極309は、層間絶縁膜312および陽極酸化膜
311を貫通するコンタクトホール322を介して配線
318Aに接続されている。
【0010】また、半導体層306を有するもう片方
(右側)のTFT部分の層間絶縁膜312の上に、前記
配線318Aのゲート電極309とは反対側の端部であ
るソース電極が形成され、このソース電極はゲート絶縁
膜307および層間絶縁膜312を貫通するコンタクト
ホール321を介して、ソース領域305bに電気的に
接続されている。また、同じTFT部分の層間絶縁膜3
12の上にドレイン電極319が形成され、ゲート絶縁
膜307および層間絶縁膜312を貫通するコンタクト
ホール321を介して、ドレイン領域305bに電気的
に接続されている。更に、このTFT部分のゲート電極
309は、層間絶縁膜312および陽極酸化膜311を
貫通するコンタクトホール322を介して配線318B
に接続されている。
(右側)のTFT部分の層間絶縁膜312の上に、前記
配線318Aのゲート電極309とは反対側の端部であ
るソース電極が形成され、このソース電極はゲート絶縁
膜307および層間絶縁膜312を貫通するコンタクト
ホール321を介して、ソース領域305bに電気的に
接続されている。また、同じTFT部分の層間絶縁膜3
12の上にドレイン電極319が形成され、ゲート絶縁
膜307および層間絶縁膜312を貫通するコンタクト
ホール321を介して、ドレイン領域305bに電気的
に接続されている。更に、このTFT部分のゲート電極
309は、層間絶縁膜312および陽極酸化膜311を
貫通するコンタクトホール322を介して配線318B
に接続されている。
【0011】かかる構成の半導体装置においては、ゲー
ト電極表面の陽極酸化膜によりオフセット領域が形成さ
れているので、チャネル両端の電界集中を緩和すること
ができ、また、半導体層の下方に遮光膜が設けられてい
るので、基板下部からの光を遮光することができ、TF
Tのオフ電流を抑制することができる。
ト電極表面の陽極酸化膜によりオフセット領域が形成さ
れているので、チャネル両端の電界集中を緩和すること
ができ、また、半導体層の下方に遮光膜が設けられてい
るので、基板下部からの光を遮光することができ、TF
Tのオフ電流を抑制することができる。
【0012】
【発明が解決しようとする課題】ところで、上述のよう
にして周辺回路部にTFTを用いる場合、ゲート電極3
09と配線318A(または318B)とを接続するた
めには、陽極酸化膜311の一部をエッチング除去する
必要がある。このエッチングには、例えばゲート電極と
してAlを用いた場合、その陽極酸化膜はリン酸や弗酸
を用いたウェットエッチングやBCl3ガスを用いたド
ライエッチング等を行う必要がある。
にして周辺回路部にTFTを用いる場合、ゲート電極3
09と配線318A(または318B)とを接続するた
めには、陽極酸化膜311の一部をエッチング除去する
必要がある。このエッチングには、例えばゲート電極と
してAlを用いた場合、その陽極酸化膜はリン酸や弗酸
を用いたウェットエッチングやBCl3ガスを用いたド
ライエッチング等を行う必要がある。
【0013】しかしながら、このようなエッチングで
は、陽極酸化膜と下地のAl膜(ゲート電極)との選択
比が非常に小さいため、陽極酸化膜のみのエッチングが
極めて困難である。従って、半導体装置生産時の歩留り
が悪く、製造コストが高くなるという問題があった。
は、陽極酸化膜と下地のAl膜(ゲート電極)との選択
比が非常に小さいため、陽極酸化膜のみのエッチングが
極めて困難である。従って、半導体装置生産時の歩留り
が悪く、製造コストが高くなるという問題があった。
【0014】本発明は、このような従来技術の課題を解
決すべくなされたものであり、TFTのオフ電流を低減
でき、歩留り良く作製することができる半導体装置を提
供することを目的とする。
決すべくなされたものであり、TFTのオフ電流を低減
でき、歩留り良く作製することができる半導体装置を提
供することを目的とする。
【0015】
【課題を解決するための手段】本発明の半導体装置は、
基板上に形成され、少なくともチャネル領域、ソース領
域およびドレイン領域を有する半導体層と、該半導体層
上にゲート絶縁膜を間に介して形成されたゲート電極
と、該ソース領域およびドレイン領域に各々ゲート絶縁
膜を貫通して設けたコンタクトホールを介して電気的に
接続されたソース電極およびドレイン電極とからなる複
数の薄膜トランジスタが設けられ、該複数の薄膜トラン
ジスタのうちの一つの薄膜トランジスタにおける該ソー
ス電極およびドレイン電極のうちの少なくとも一つと、
他の薄膜トランジスタにおける該ゲート電極とが、他と
は絶縁状態で設けた中継電極に電気的に接続され、その
ことにより上記目的が達成される。
基板上に形成され、少なくともチャネル領域、ソース領
域およびドレイン領域を有する半導体層と、該半導体層
上にゲート絶縁膜を間に介して形成されたゲート電極
と、該ソース領域およびドレイン領域に各々ゲート絶縁
膜を貫通して設けたコンタクトホールを介して電気的に
接続されたソース電極およびドレイン電極とからなる複
数の薄膜トランジスタが設けられ、該複数の薄膜トラン
ジスタのうちの一つの薄膜トランジスタにおける該ソー
ス電極およびドレイン電極のうちの少なくとも一つと、
他の薄膜トランジスタにおける該ゲート電極とが、他と
は絶縁状態で設けた中継電極に電気的に接続され、その
ことにより上記目的が達成される。
【0016】本発明の半導体装置において、前記ゲート
電極の表面が陽極酸化膜で覆われており、該陽極酸化膜
を破ることなく前記一つの薄膜トランジスタにおけるソ
ース電極およびドレイン電極のうちの少なくとも一つ
と、前記他の薄膜トランジスタのゲート電極とが前記中
継電極に電気的に接続されている構成とすることができ
る。
電極の表面が陽極酸化膜で覆われており、該陽極酸化膜
を破ることなく前記一つの薄膜トランジスタにおけるソ
ース電極およびドレイン電極のうちの少なくとも一つ
と、前記他の薄膜トランジスタのゲート電極とが前記中
継電極に電気的に接続されている構成とすることができ
る。
【0017】本発明の半導体装置において、前記陽極酸
化膜により前記薄膜トランジスタのチャネル長が規定さ
れている構成とすることができる。
化膜により前記薄膜トランジスタのチャネル長が規定さ
れている構成とすることができる。
【0018】本発明の半導体装置において、前記中継電
極が遮光性を有する材料からなる構成とすることができ
る。
極が遮光性を有する材料からなる構成とすることができ
る。
【0019】
【作用】本発明においては、複数のTFTの一つのTF
Tのソース電極およびドレイン電極のうちの少なくとも
一つと、他のTFTのゲート電極とが中継電極に電気的
に接続されている。よって、ゲート電極の表面を陽極酸
化膜で覆っても、ゲート電極と、ソース電極およびドレ
イン電極のうちの少なくとも一つとの接続のために陽極
酸化膜のエッチングを行う必要が無く、オフセット領域
を有するTFTを歩留り良く形成することができる。ま
た、この陽極酸化膜の厚みによりチャネル長を規定でき
る。
Tのソース電極およびドレイン電極のうちの少なくとも
一つと、他のTFTのゲート電極とが中継電極に電気的
に接続されている。よって、ゲート電極の表面を陽極酸
化膜で覆っても、ゲート電極と、ソース電極およびドレ
イン電極のうちの少なくとも一つとの接続のために陽極
酸化膜のエッチングを行う必要が無く、オフセット領域
を有するTFTを歩留り良く形成することができる。ま
た、この陽極酸化膜の厚みによりチャネル長を規定でき
る。
【0020】また、遮光性を有する材料を用いて上記中
継電極を形成すると、中継電極と遮光膜とのパターン形
成を同時に行うことができるので、製造工程を増加させ
ることなく、TFTへの外光の照射を防ぐことができ
る。
継電極を形成すると、中継電極と遮光膜とのパターン形
成を同時に行うことができるので、製造工程を増加させ
ることなく、TFTへの外光の照射を防ぐことができ
る。
【0021】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【0022】図1(a)〜(d)に、本発明の一実施例
である半導体装置の要部を示す。この半導体装置はドラ
イバモノリシック・アクティブマトリクス型液晶表示装
置である。図1(a)はマトリクス回路部を構成するT
FTの平面図、(c)は(a)のA−A’線断面図であ
り、(b)は周辺回路部を構成するTFTの平面図、
(d)は(b)のB−B’線断面図である。
である半導体装置の要部を示す。この半導体装置はドラ
イバモノリシック・アクティブマトリクス型液晶表示装
置である。図1(a)はマトリクス回路部を構成するT
FTの平面図、(c)は(a)のA−A’線断面図であ
り、(b)は周辺回路部を構成するTFTの平面図、
(d)は(b)のB−B’線断面図である。
【0023】この半導体装置は、ガラス等の透明絶縁性
基板101の上面の所定の箇所に、マトリクス回路部用
TFT1としてNMOS・TFTが設けられ、周辺回路
部用TFT2としてCMOS・TFTが設けられてい
る。周辺回路部用TFT2は、NMOS・TFT11お
よびPMOS・TFT12からなる。
基板101の上面の所定の箇所に、マトリクス回路部用
TFT1としてNMOS・TFTが設けられ、周辺回路
部用TFT2としてCMOS・TFTが設けられてい
る。周辺回路部用TFT2は、NMOS・TFT11お
よびPMOS・TFT12からなる。
【0024】透明絶縁性基板101上面には、各々所定
の箇所に遮光膜102および中継電極103がパターン
形成され、それらを覆うように基板上全体に絶縁膜10
4が形成されている。
の箇所に遮光膜102および中継電極103がパターン
形成され、それらを覆うように基板上全体に絶縁膜10
4が形成されている。
【0025】絶縁膜104上には、遮光膜102部分上
に半導体層105、106、107がパターン形成され
ている。半導体層105、106、107は、中央部が
チャネル領域105a、106a、107aとなってお
り、その両側部が高濃度不純物領域からなるソース領域
およびドレイン領域105b、106b、107bとな
っている。この半導体層105、106、107の上を
覆うように絶縁膜104上全体にゲート絶縁膜108が
形成されている。マトリクス回路部においては、ゲート
絶縁膜108の上にチャネル領域105aに対応するよ
うにゲート電極109がパターン形成されている。
に半導体層105、106、107がパターン形成され
ている。半導体層105、106、107は、中央部が
チャネル領域105a、106a、107aとなってお
り、その両側部が高濃度不純物領域からなるソース領域
およびドレイン領域105b、106b、107bとな
っている。この半導体層105、106、107の上を
覆うように絶縁膜104上全体にゲート絶縁膜108が
形成されている。マトリクス回路部においては、ゲート
絶縁膜108の上にチャネル領域105aに対応するよ
うにゲート電極109がパターン形成されている。
【0026】一方、周辺回路部においては、NMOS・
TFT11の部分のゲート絶縁膜108の上にチャネル
領域106aに対応する部分をゲート電極110aとす
る配線110Aがパターン形成されている。この配線1
10Aは、ゲート電極110aとは反対側の他端を中継
電極103の上に位置させており、その他端はゲート絶
縁膜108および絶縁膜104を貫通するコンタクトホ
ール121を介して中継電極103に電気的に接続され
ている。また、PMOS・TFT12の部分のゲート絶
縁膜108の上にチャネル領域107aに対応する部分
をゲート電極110bとする配線110Bがパターン形
成されている。この配線110Bは、ゲート電極110
bとは反対側の他端は、図示しない電極と電気的に接続
される。これらゲート電極109および配線110A、
110Bの表面は陽極酸化されて各々陽極酸化膜11
1、112A、112Bとなっている。この陽極酸化膜
111、112A、112Bとゲート電極109、11
0a、110bとからなる部分の下がチャネル領域10
5a、106a、107aとなっており、ゲート電極1
09、110a、110bのチャネル長方向の長さはチ
ャネル領域105a、106a、107aのチャネル長
方向の長さよりも短くなっている。
TFT11の部分のゲート絶縁膜108の上にチャネル
領域106aに対応する部分をゲート電極110aとす
る配線110Aがパターン形成されている。この配線1
10Aは、ゲート電極110aとは反対側の他端を中継
電極103の上に位置させており、その他端はゲート絶
縁膜108および絶縁膜104を貫通するコンタクトホ
ール121を介して中継電極103に電気的に接続され
ている。また、PMOS・TFT12の部分のゲート絶
縁膜108の上にチャネル領域107aに対応する部分
をゲート電極110bとする配線110Bがパターン形
成されている。この配線110Bは、ゲート電極110
bとは反対側の他端は、図示しない電極と電気的に接続
される。これらゲート電極109および配線110A、
110Bの表面は陽極酸化されて各々陽極酸化膜11
1、112A、112Bとなっている。この陽極酸化膜
111、112A、112Bとゲート電極109、11
0a、110bとからなる部分の下がチャネル領域10
5a、106a、107aとなっており、ゲート電極1
09、110a、110bのチャネル長方向の長さはチ
ャネル領域105a、106a、107aのチャネル長
方向の長さよりも短くなっている。
【0027】さらに、陽極酸化膜111、112A、1
12Bを有するゲート電極109、110a、110b
を覆って、ゲート絶縁膜108上の全体に層間絶縁膜1
13が形成されている。
12Bを有するゲート電極109、110a、110b
を覆って、ゲート絶縁膜108上の全体に層間絶縁膜1
13が形成されている。
【0028】マトリクス回路部用TFT1の層間絶縁膜
113およびゲート絶縁膜108の部分において、ソー
ス領域およびドレイン領域105bに対応する位置には
コンタクトホール122が形成され、このコンタクトホ
ール122に一部充填されてソース電極115およびド
レイン電極116がパターン形成されている。これによ
り、ソース電極115およびドレイン電極116は各々
ソース領域およびドレイン領域105bと電気的に接続
されている。このマトリクス回路部においては、層間絶
縁膜113の上面の所定の箇所にITO等の透明導電膜
からなる画素電極114がパターン形成されており、ド
レイン電極116と電気的に接続されている。
113およびゲート絶縁膜108の部分において、ソー
ス領域およびドレイン領域105bに対応する位置には
コンタクトホール122が形成され、このコンタクトホ
ール122に一部充填されてソース電極115およびド
レイン電極116がパターン形成されている。これによ
り、ソース電極115およびドレイン電極116は各々
ソース領域およびドレイン領域105bと電気的に接続
されている。このマトリクス回路部においては、層間絶
縁膜113の上面の所定の箇所にITO等の透明導電膜
からなる画素電極114がパターン形成されており、ド
レイン電極116と電気的に接続されている。
【0029】周辺回路部のNMOS・TFT11の層間
絶縁膜113およびゲート絶縁膜108の部分におい
て、ソース領域およびドレイン領域106bに対応する
位置にはコンタクトホール122が形成され、このコン
タクトホール122に一部充填されてソース電極117
およびドレイン電極118がパターン形成されている。
これにより、ソース電極117およびドレイン電極11
8は各々ソース領域およびドレイン領域106bと電気
的に接続されている。
絶縁膜113およびゲート絶縁膜108の部分におい
て、ソース領域およびドレイン領域106bに対応する
位置にはコンタクトホール122が形成され、このコン
タクトホール122に一部充填されてソース電極117
およびドレイン電極118がパターン形成されている。
これにより、ソース電極117およびドレイン電極11
8は各々ソース領域およびドレイン領域106bと電気
的に接続されている。
【0030】周辺回路部のPMOS・TFT12の層間
絶縁膜113およびゲート絶縁膜108の部分におい
て、ソース領域およびドレイン領域107bに対応する
位置にはコンタクトホール122が形成され、このコン
タクトホール122に一部充填されてソース電極119
aおよびドレイン電極120がパターン形成されてい
る。これにより、ソース電極119aおよびドレイン電
極120は各々ソース領域およびドレイン領域107b
と電気的に接続されている。ソース電極119aは配線
119の一端部となっており、その他端部は層間絶縁膜
113、ゲート絶縁膜108および絶縁膜104を貫通
するコンタクトホール123を介して中継電極103に
電気的に接続されている。従って、周辺回路部のCMO
S・TFT2において、NMOS・TFT11のゲート
電極110aとPMOS・TFT12のソース電極11
9aとは、中継電極103などにより電気的に接続され
ている。
絶縁膜113およびゲート絶縁膜108の部分におい
て、ソース領域およびドレイン領域107bに対応する
位置にはコンタクトホール122が形成され、このコン
タクトホール122に一部充填されてソース電極119
aおよびドレイン電極120がパターン形成されてい
る。これにより、ソース電極119aおよびドレイン電
極120は各々ソース領域およびドレイン領域107b
と電気的に接続されている。ソース電極119aは配線
119の一端部となっており、その他端部は層間絶縁膜
113、ゲート絶縁膜108および絶縁膜104を貫通
するコンタクトホール123を介して中継電極103に
電気的に接続されている。従って、周辺回路部のCMO
S・TFT2において、NMOS・TFT11のゲート
電極110aとPMOS・TFT12のソース電極11
9aとは、中継電極103などにより電気的に接続され
ている。
【0031】このような半導体装置は、図2(a)〜
(e)および(a’)〜(e’)に示すような製造工程
により作製することができる。図2(a)〜(e)およ
び(a’)〜(e’)は、各工程をプロセス順に示した
ものであり、図の左側の(a)〜(e)は図1(a)の
A−A’線断面を、図の右側の(a’)〜(e’)は図
1(b)のB−B’線断面を各々示す。
(e)および(a’)〜(e’)に示すような製造工程
により作製することができる。図2(a)〜(e)およ
び(a’)〜(e’)は、各工程をプロセス順に示した
ものであり、図の左側の(a)〜(e)は図1(a)の
A−A’線断面を、図の右側の(a’)〜(e’)は図
1(b)のB−B’線断面を各々示す。
【0032】まず、ガラス等の絶縁性表面を有する透明
基板101上に、スパッタリング法等によりTa、Nb
等の高融点金属膜を100nm程度の厚みに堆積する。
これをフォトリソグラフィー法を用いてエッチングする
ことにより、図2(a)および(a’)に示すように、
基板101上面の所定の箇所に遮光膜102および中継
電極103を同時にパターン形成する。
基板101上に、スパッタリング法等によりTa、Nb
等の高融点金属膜を100nm程度の厚みに堆積する。
これをフォトリソグラフィー法を用いてエッチングする
ことにより、図2(a)および(a’)に示すように、
基板101上面の所定の箇所に遮光膜102および中継
電極103を同時にパターン形成する。
【0033】次に、遮光膜102および中継電極103
を覆うように基板上全体に、スパッタリング法やプラズ
マCVD法を用いてSiO2またはSiNx等の絶縁膜1
04を300nm程度の厚みに堆積する。
を覆うように基板上全体に、スパッタリング法やプラズ
マCVD法を用いてSiO2またはSiNx等の絶縁膜1
04を300nm程度の厚みに堆積する。
【0034】続いて、CVD法等を用いてアモルファス
シリコン膜を10nm〜200nm、好ましくは30n
m〜100nmの厚みに堆積し、600℃程度の温度で
基板全体を焼成するか、またはエキシマレーザ等の高エ
ネルギー光をアモルファスシリコン膜に照射することに
よりアモルファスシリコン膜に結晶性を有せしめて、ポ
リシリコン膜とする。これをフォトリソグラフィー法を
用いてエッチングすることにより、図2(b)および
(b’)に示すように、絶縁膜104の遮光膜102部
分上に半導体層105、106、107をパターン形成
する。
シリコン膜を10nm〜200nm、好ましくは30n
m〜100nmの厚みに堆積し、600℃程度の温度で
基板全体を焼成するか、またはエキシマレーザ等の高エ
ネルギー光をアモルファスシリコン膜に照射することに
よりアモルファスシリコン膜に結晶性を有せしめて、ポ
リシリコン膜とする。これをフォトリソグラフィー法を
用いてエッチングすることにより、図2(b)および
(b’)に示すように、絶縁膜104の遮光膜102部
分上に半導体層105、106、107をパターン形成
する。
【0035】その後、半導体層105、106、107
を覆うように基板上全体に、スパッタリング法やプラズ
マCVD法を用いてSiO2またはSiNx等からなるゲ
ート絶縁膜108を100nm程度の厚みに堆積する。
を覆うように基板上全体に、スパッタリング法やプラズ
マCVD法を用いてSiO2またはSiNx等からなるゲ
ート絶縁膜108を100nm程度の厚みに堆積する。
【0036】次に、図2(b)および(b’)に示すよ
うに、ゲート絶縁膜108および絶縁膜104におい
て、中継電極103上の所定の箇所にコンタクトホール
121を開口する。
うに、ゲート絶縁膜108および絶縁膜104におい
て、中継電極103上の所定の箇所にコンタクトホール
121を開口する。
【0037】続いて、コンタクトホール121に充填さ
れるようにゲート絶縁膜108上に、スパッタリング法
等を用いてAlやAl系合金等の低抵抗金属膜を350
nm程度の厚みに堆積する。これをフォトリソグラフィ
ー法を用いてエッチングすることにより、ゲート電極1
09、およびゲート電極110aを端部とする配線11
0A、ゲート電極110bを端部とする配線110Bを
パターン形成する。
れるようにゲート絶縁膜108上に、スパッタリング法
等を用いてAlやAl系合金等の低抵抗金属膜を350
nm程度の厚みに堆積する。これをフォトリソグラフィ
ー法を用いてエッチングすることにより、ゲート電極1
09、およびゲート電極110aを端部とする配線11
0A、ゲート電極110bを端部とする配線110Bを
パターン形成する。
【0038】その後、ゲート電極109、配線110
A、110Bを陽極酸化することにより、図2(c)お
よび(c’)に示すように、表面に陽極酸化膜111、
112A、112Bを形成する。この陽極酸化の方法
は、酒石酸水溶液等の陽極酸化液中に基板を浸し、ゲー
ト電極に定電流源のプラス側を接続し、対向電極にマイ
ナス側を接続して、化成電圧を100V程度印加するこ
とにより行う。これにより140nm程度の膜厚の陽極
酸化膜が得られる。この陽極酸化膜は、オフセット領域
を形成すると共に、以降の熱工程においてAlやAl系
合金のヒロックを防止する役割を果たす。
A、110Bを陽極酸化することにより、図2(c)お
よび(c’)に示すように、表面に陽極酸化膜111、
112A、112Bを形成する。この陽極酸化の方法
は、酒石酸水溶液等の陽極酸化液中に基板を浸し、ゲー
ト電極に定電流源のプラス側を接続し、対向電極にマイ
ナス側を接続して、化成電圧を100V程度印加するこ
とにより行う。これにより140nm程度の膜厚の陽極
酸化膜が得られる。この陽極酸化膜は、オフセット領域
を形成すると共に、以降の熱工程においてAlやAl系
合金のヒロックを防止する役割を果たす。
【0039】次に、レジスト等の感光性樹脂を所定パタ
ーンに形成し(図示せず)、この感光性樹脂とゲート電
極109、110aおよび陽極酸化膜111、112A
とをマスクとして、基板上部からP+等のn型不純物を
イオンドーピング法により半導体層105、106に注
入し、感光性樹脂を除去する。さらに、他の所定パター
ンに形成した感光性樹脂とゲート電極110bおよび陽
極酸化膜112Bとをマスクとして、基板上部からB+
等のp型不純物をイオンドーピング法により半導体層1
07に注入し、感光性樹脂を除去する。この時の感光性
樹脂のパターニングおよび不純物の注入は、p型および
n型領域のいずれを先に行っても構わない。その後、6
00℃程度の温度で基板全体を焼成するか、またはエキ
シマレーザ等の高エネルギー光を不純物を注入したポリ
シリコン膜に照射することにより注入した不純物を活性
化させることにより、図2(c)および(c’)に示す
ようなソース領域およびドレイン領域105b、106
b、107bを形成する。この時、不純物が注入されな
い、陽極酸化膜111、112A、112Bおよびゲー
ト電極109、110a、110bの下のポリシリコン
膜からなる半導体層の中央部はチャネル領域105a、
106a、107aとなる。
ーンに形成し(図示せず)、この感光性樹脂とゲート電
極109、110aおよび陽極酸化膜111、112A
とをマスクとして、基板上部からP+等のn型不純物を
イオンドーピング法により半導体層105、106に注
入し、感光性樹脂を除去する。さらに、他の所定パター
ンに形成した感光性樹脂とゲート電極110bおよび陽
極酸化膜112Bとをマスクとして、基板上部からB+
等のp型不純物をイオンドーピング法により半導体層1
07に注入し、感光性樹脂を除去する。この時の感光性
樹脂のパターニングおよび不純物の注入は、p型および
n型領域のいずれを先に行っても構わない。その後、6
00℃程度の温度で基板全体を焼成するか、またはエキ
シマレーザ等の高エネルギー光を不純物を注入したポリ
シリコン膜に照射することにより注入した不純物を活性
化させることにより、図2(c)および(c’)に示す
ようなソース領域およびドレイン領域105b、106
b、107bを形成する。この時、不純物が注入されな
い、陽極酸化膜111、112A、112Bおよびゲー
ト電極109、110a、110bの下のポリシリコン
膜からなる半導体層の中央部はチャネル領域105a、
106a、107aとなる。
【0040】続いて、陽極酸化膜111、112A、1
12Bを覆うようにゲート絶縁膜108上全体に、スパ
ッタリング法やプラズマCVD法を用いてSiO2また
はSiNx等からなる層間絶縁膜113を400nm程
度の厚みに堆積する。
12Bを覆うようにゲート絶縁膜108上全体に、スパ
ッタリング法やプラズマCVD法を用いてSiO2また
はSiNx等からなる層間絶縁膜113を400nm程
度の厚みに堆積する。
【0041】その後、ITO等の透明導電膜をスパッタ
リング法等により100nm程度の厚みに堆積し、フォ
トリソグラフィー等を用いてエッチングすることによ
り、図2(d)および(d’)に示すように、マトリク
ス回路部における層間絶縁膜113の上面の所定の箇所
に画素電極114をパターン形成する。
リング法等により100nm程度の厚みに堆積し、フォ
トリソグラフィー等を用いてエッチングすることによ
り、図2(d)および(d’)に示すように、マトリク
ス回路部における層間絶縁膜113の上面の所定の箇所
に画素電極114をパターン形成する。
【0042】次に、図2(e)および(e’)に示すよ
うに、層間絶縁膜113およびゲート絶縁膜108にお
いて、ソース領域およびドレイン領域105b、106
b、107bに対応する部分にコンタクトホール122
を開口する。同時に層間絶縁膜113、ゲート絶縁膜1
08および絶縁膜104において、中継電極103に対
応するコンタクトホール121と異なる部分にコンタク
トホール123を開口する。
うに、層間絶縁膜113およびゲート絶縁膜108にお
いて、ソース領域およびドレイン領域105b、106
b、107bに対応する部分にコンタクトホール122
を開口する。同時に層間絶縁膜113、ゲート絶縁膜1
08および絶縁膜104において、中継電極103に対
応するコンタクトホール121と異なる部分にコンタク
トホール123を開口する。
【0043】続いて、これらのコンタクトホール12
2、123に一部を充填されるように層間絶縁膜113
上に、スパッタリング法等を用いてAlやAl系合金等
の低抵抗金属膜を500nm程度の厚みに堆積する。こ
れをフォトリソグラフィー法を用いてエッチングするこ
とにより、図2(e)および(e’)に示すように、ソ
ース電極115、117およびソース電極119aを端
部とする配線119並びに、ドレイン電極116、11
8および120をパターン形成する。以上により図1に
示した半導体装置が完成する。
2、123に一部を充填されるように層間絶縁膜113
上に、スパッタリング法等を用いてAlやAl系合金等
の低抵抗金属膜を500nm程度の厚みに堆積する。こ
れをフォトリソグラフィー法を用いてエッチングするこ
とにより、図2(e)および(e’)に示すように、ソ
ース電極115、117およびソース電極119aを端
部とする配線119並びに、ドレイン電極116、11
8および120をパターン形成する。以上により図1に
示した半導体装置が完成する。
【0044】このように、本実施例の半導体装置は、周
辺回路部に形成された中継電極103によりTFT12
のソース電極119aと、TFT11のゲート電極11
0aとを電気的に接続することができる。このため、従
来の陽極酸化膜を用いた半導体装置では不可欠であった
陽極酸化膜のエッチング工程が不要であり、オフ電流の
小さいTFTを歩留り良く作製することができる。ま
た、中継電極103を遮光性を有する材料を用いて遮光
膜と同時にパターン形成しているので、オフ電流の小さ
いTFTを製造工程を増加させることなく作製すること
ができる。
辺回路部に形成された中継電極103によりTFT12
のソース電極119aと、TFT11のゲート電極11
0aとを電気的に接続することができる。このため、従
来の陽極酸化膜を用いた半導体装置では不可欠であった
陽極酸化膜のエッチング工程が不要であり、オフ電流の
小さいTFTを歩留り良く作製することができる。ま
た、中継電極103を遮光性を有する材料を用いて遮光
膜と同時にパターン形成しているので、オフ電流の小さ
いTFTを製造工程を増加させることなく作製すること
ができる。
【0045】上記実施例では、ソース電極とゲート電極
とを中継電極により接続させたが、ソース電極およびド
レイン電極のうちの少なくとも一つとゲート電極とを中
継電極により接続される場合にも本発明は適用できる。
とを中継電極により接続させたが、ソース電極およびド
レイン電極のうちの少なくとも一つとゲート電極とを中
継電極により接続される場合にも本発明は適用できる。
【0046】上記実施例では駆動回路部においてTFT
のゲート電極と他のTFTのソース電極と中継電極によ
り接続させたが、必要に応じてマトリクス回路部のTF
Tのソース電極およびドレイン電極のうちの少なくとも
一つと他のTFTのゲート電極とを中継電極により接続
させる場合にも本発明は適用できる。
のゲート電極と他のTFTのソース電極と中継電極によ
り接続させたが、必要に応じてマトリクス回路部のTF
Tのソース電極およびドレイン電極のうちの少なくとも
一つと他のTFTのゲート電極とを中継電極により接続
させる場合にも本発明は適用できる。
【0047】
【発明の効果】以上の説明から明らかなように、本発明
によれば、複数のTFTのうちの一つTFTのソース電
極およびドレイン電極のうちの少なくとも一つと、他の
TFTのゲート電極とが中継電極を介して電気的に接続
される。よって、陽極酸化膜を用いてオフセット領域を
形成したTFTを作製する場合にあっても、陽極酸化膜
のエッチング工程が不要であるので、オフ電流の小さい
TFTを歩留り良く作製することができ、製造コストを
低くすることができる。また、陽極酸化膜の厚みにより
チャネル長を規定できる。
によれば、複数のTFTのうちの一つTFTのソース電
極およびドレイン電極のうちの少なくとも一つと、他の
TFTのゲート電極とが中継電極を介して電気的に接続
される。よって、陽極酸化膜を用いてオフセット領域を
形成したTFTを作製する場合にあっても、陽極酸化膜
のエッチング工程が不要であるので、オフ電流の小さい
TFTを歩留り良く作製することができ、製造コストを
低くすることができる。また、陽極酸化膜の厚みにより
チャネル長を規定できる。
【0048】上記中継電極を遮光性を有する材料で形成
すると、遮光膜と同時にパターン形成することができる
ので、製造工程を増加させることなくTFTへの外光の
照射を防いでオフ電流を低くすることができる。
すると、遮光膜と同時にパターン形成することができる
ので、製造工程を増加させることなくTFTへの外光の
照射を防いでオフ電流を低くすることができる。
【0049】従って、アクティブマトリクス型液晶表示
装置等に本発明の半導体装置を利用することにより、表
示品位に優れた液晶表示装置を製造工程を増加させるこ
となく、歩留り良く低コストで作製することができる。
装置等に本発明の半導体装置を利用することにより、表
示品位に優れた液晶表示装置を製造工程を増加させるこ
となく、歩留り良く低コストで作製することができる。
【図1】本発明の一実施例である半導体装置の要部を示
す図であり、(a)はマトリクス回路部を構成するTF
Tの平面図、(b)は周辺回路部を構成するTFTの平
面図、(c)は(a)のA−A’線断面図、(d)は
(b)のB−B’線断面図である。
す図であり、(a)はマトリクス回路部を構成するTF
Tの平面図、(b)は周辺回路部を構成するTFTの平
面図、(c)は(a)のA−A’線断面図、(d)は
(b)のB−B’線断面図である。
【図2】(a)〜(e)および(a’)〜(e’)は、
図1の半導体装置の製造プロセスを示す断面図である。
図1の半導体装置の製造プロセスを示す断面図である。
【図3】従来の半導体装置の概略図であり、(a)はマ
トリクス回路部を構成するTFTの平面図、(b)は周
辺回路部を構成するTFTの平面図、(c)は(a)の
C−C’線断面図、(d)は(b)のD−D’線断面図
である。
トリクス回路部を構成するTFTの平面図、(b)は周
辺回路部を構成するTFTの平面図、(c)は(a)の
C−C’線断面図、(d)は(b)のD−D’線断面図
である。
1 マトリクス回路部用TFT 2 周辺回路部用TFT 11 NMOS・TFT 12 PMOS・TFT 101 透明基板 102 遮光膜 103 中継電極 104 絶縁膜 105、106、107 半導体層 108 ゲート絶縁膜 109、110a、110b ゲート電極 110A、110B、119 配線 111、112A、112B 陽極酸化膜 113 層間絶縁膜 114 画素電極 115、117、119a ソース電極 116、118、120 ドレイン電極 121、122、123 コンタクトホール
Claims (4)
- 【請求項1】 基板上に形成され、少なくともチャネル
領域、ソース領域およびドレイン領域を有する半導体層
と、該半導体層上にゲート絶縁膜を間に介して形成され
たゲート電極と、該ソース領域およびドレイン領域に各
々ゲート絶縁膜を貫通して設けたコンタクトホールを介
して電気的に接続されたソース電極およびドレイン電極
とからなる複数の薄膜トランジスタが設けられ、 該複数の薄膜トランジスタのうちの一つの薄膜トランジ
スタにおける該ソース電極およびドレイン電極のうちの
少なくとも一つと、他の薄膜トランジスタにおける該ゲ
ート電極とが、他とは絶縁状態で設けた中継電極に電気
的に接続されている半導体装置。 - 【請求項2】 前記ゲート電極の表面が陽極酸化膜で覆
われており、該陽極酸化膜を破ることなく前記一つの薄
膜トランジスタにおけるソース電極およびドレイン電極
のうちの少なくとも一つと、前記他の薄膜トランジスタ
のゲート電極とが前記中継電極に電気的に接続されてい
る請求項1に記載の半導体装置。 - 【請求項3】 前記陽極酸化膜により前記薄膜トランジ
スタのチャネル長が規定されている請求項2に記載の半
導体装置。 - 【請求項4】 前記中継電極が遮光性を有する材料から
なる請求項1、2または3に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12691295A JPH08321616A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12691295A JPH08321616A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08321616A true JPH08321616A (ja) | 1996-12-03 |
Family
ID=14946974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12691295A Withdrawn JPH08321616A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08321616A (ja) |
-
1995
- 1995-05-25 JP JP12691295A patent/JPH08321616A/ja not_active Withdrawn
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Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
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