JPH08321616A

JPH08321616A - 半導体装置

Info

Publication number: JPH08321616A
Application number: JP12691295A
Authority: JP
Inventors: Kenichi Nishimura; 健一西村; Hirohisa Tanaka; 広久田仲
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-05-25
Filing date: 1995-05-25
Publication date: 1996-12-03

Abstract

(57)【要約】【目的】ＴＦＴのオフ電流を低減でき、歩留り良く作
製することができる半導体装置を提供する。【構成】アクティブマトリクス型液晶表示装置の周辺
駆動回路部において、ＮＭＯＳ・ＴＦＴ１１のゲート電
極１１０ａと、ＰＭＯＳ・ＴＦＴ１２のソース電極１１
９ａとが中継電極１０３により接続されている。よっ
て、ゲート電極１０９ａ、１１０ａ、１１０ｂを覆う陽
極酸化膜１１１、１１２Ａ、１１２Ｂは、ゲート電極と
ソース電極との接続のためにエッチング除去する必要が
無い。また、この中継電極１０３は遮光性を有する導電
膜からなり、遮光膜１０２と同時にパターン形成され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ガラスなどの透明絶縁
性基板上に設けられた薄膜トランジスタを備えた半導体
装置に関し、特に、アクティブマトリクス型液晶表示装
置等に利用できる半導体装置に関する。

【０００２】

【従来の技術】上述のアクティブマトリクス型液晶表示
装置は、一般に、マトリクス回路部のスイッチング素子
として薄膜トランジスタ（以下、ＴＦＴと称する）を用
いている。このＴＦＴは、マトリクス回路部周辺に後付
けされたＩＣチップにより駆動され、そのＩＣチップを
接続するための端子は、通常、ゲート配線およびソース
配線等を用いて形成されている。上記端子の形成に際し
て、絶縁膜のエッチングを緩衝弗酸等を用いて行った場
合には、配線に亀裂等が生じて歩留り低下の要因になっ
ていた。

【０００３】そこで、端子部を緩衝弗酸に耐性のある導
電膜にて形成し、その端子部とゲート配線およびソース
配線とを接続する構造が提案されている（特公平７−１
６０１２号）。

【０００４】ところで、アクティブマトリクス型液晶表
示装置としては、マトリクス回路部だけではなく、その
周辺回路部も同一基板上にＴＦＴを用いて形成したドラ
イバモノリシック・アクティブマトリクス型液晶表示装
置も知られている。この液晶表示装置に用いられるＴＦ
Ｔにおいては、チャネル長と、ゲート電極のチャネル長
方向の長さとがほぼ同じなので、チャネル両端に電界集
中が起こってオフ電流が増大し、そのために液晶表示装
置の表示品位が低下するという問題があった。そこで、
この問題を解決するために、ゲート電極を陽極酸化する
ことによりオフセット領域を形成し、チャネル両端の電
界集中を緩和してオフ電流を低減する構造が提案されて
いる（特開平５−２６７６６７号）。

【０００５】また、このような液晶表示装置は透過型で
用いられることが多いため、能動体であるシリコン層に
外光が照射されるとオフ電流が増大し、それによっても
表示品位の低下が生じるという問題があった。この問題
については、ＴＦＴ下部に遮光層を設けることにより、
基板下部からの光を遮光してオフ電流を抑制する構造が
提案されている。その提案された半導体装置の構成例の
概略図を、図３（ａ）〜（ｄ）に示す。この図示例の半
導体装置はドライバモノリシック・アクティブマトリク
ス型液晶表示装置である。

【０００６】図３（ａ）はマトリクス回路部を構成する
ＴＦＴの平面図、図３（ｃ）は図３（ａ）のＣ−Ｃ’線
断面図であり、図３（ｂ）は周辺回路部を構成するＴＦ
Ｔの平面図、図３（ｄ）は図３（ｂ）のＤ−Ｄ’線断面
図である。この半導体装置は、マトリクス回路部を構成
するＴＦＴ部分と周辺回路部を構成するＴＦＴ部分とに
おいて、ガラス基板３０１上に遮光膜３０２が形成され
ている。更に、各遮光膜３０２を覆うように絶縁膜３０
３が形成されている。絶縁膜３０３上の各ＴＦＴ形成部
分には半導体層３０４、３０５、３０６が形成され、各
半導体層３０４、３０５、３０６は、各々、チャネル領
域３０４ａ、３０５ａ、３０６ａ、ソース領域およびド
レイン領域３０４ｂ、３０５ｂ、３０６ｂを有する。か
かる半導体層３０４、３０５、３０６の上を覆って、Ｓ
ｉＯ₂等からなるゲート絶縁膜３０７が形成されてい
る。

【０００７】マトリクス回路部を構成するＴＦＴ部分に
おいては、ゲート絶縁膜３０７上に、表面が陽極酸化膜
３１０で覆われたゲート電極３０８が形成されている。
一方、周辺回路部を構成するＴＦＴ部分においては、ゲ
ート絶縁膜３０７上に、表面が陽極酸化膜３１１で覆わ
れたゲート電極３０９が形成されている。これらのゲー
ト電極３０８、３０９の上を覆って層間絶縁膜３１２が
形成されている。

【０００８】マトリクス回路部を構成するＴＦＴ部分に
おいては、層間絶縁膜３１２の上に、ソース電極３１４
およびドレイン電極３１５が形成されている。ソース電
極３１４およびドレイン電極３１５は、ゲート絶縁膜３
０７および層間絶縁膜３１２を貫通するコンタクトホー
ル３２１を介して、ソース領域およびドレイン領域３０
４ｂに電気的に接続されている。このドレイン電極３１
５には、層間絶縁膜３１２上に形成された透明な画素電
極３１３と電気的に接続されている。

【０００９】一方、周辺回路部を構成するＴＦＴ部分に
おいては、半導体層３０５を有する片方（左側）のＴＦ
Ｔ部分の層間絶縁膜３１２の上に、ソース電極３１６お
よびドレイン電極３１７が形成されている。ソース電極
３１６およびドレイン電極３１７はゲート絶縁膜３０７
および層間絶縁膜３１２を貫通するコンタクトホール３
２１を介して、ソース領域およびドレイン領域３０５ｂ
に電気的に接続されている。更に、このＴＦＴ部分のゲ
ート電極３０９は、層間絶縁膜３１２および陽極酸化膜
３１１を貫通するコンタクトホール３２２を介して配線
３１８Ａに接続されている。

【００１０】また、半導体層３０６を有するもう片方
（右側）のＴＦＴ部分の層間絶縁膜３１２の上に、前記
配線３１８Ａのゲート電極３０９とは反対側の端部であ
るソース電極が形成され、このソース電極はゲート絶縁
膜３０７および層間絶縁膜３１２を貫通するコンタクト
ホール３２１を介して、ソース領域３０５ｂに電気的に
接続されている。また、同じＴＦＴ部分の層間絶縁膜３
１２の上にドレイン電極３１９が形成され、ゲート絶縁
膜３０７および層間絶縁膜３１２を貫通するコンタクト
ホール３２１を介して、ドレイン領域３０５ｂに電気的
に接続されている。更に、このＴＦＴ部分のゲート電極
３０９は、層間絶縁膜３１２および陽極酸化膜３１１を
貫通するコンタクトホール３２２を介して配線３１８Ｂ
に接続されている。

【００１１】かかる構成の半導体装置においては、ゲー
ト電極表面の陽極酸化膜によりオフセット領域が形成さ
れているので、チャネル両端の電界集中を緩和すること
ができ、また、半導体層の下方に遮光膜が設けられてい
るので、基板下部からの光を遮光することができ、ＴＦ
Ｔのオフ電流を抑制することができる。

【００１２】

【発明が解決しようとする課題】ところで、上述のよう
にして周辺回路部にＴＦＴを用いる場合、ゲート電極３
０９と配線３１８Ａ（または３１８Ｂ）とを接続するた
めには、陽極酸化膜３１１の一部をエッチング除去する
必要がある。このエッチングには、例えばゲート電極と
してＡｌを用いた場合、その陽極酸化膜はリン酸や弗酸
を用いたウェットエッチングやＢＣｌ₃ガスを用いたド
ライエッチング等を行う必要がある。

【００１３】しかしながら、このようなエッチングで
は、陽極酸化膜と下地のＡｌ膜（ゲート電極）との選択
比が非常に小さいため、陽極酸化膜のみのエッチングが
極めて困難である。従って、半導体装置生産時の歩留り
が悪く、製造コストが高くなるという問題があった。

【００１４】本発明は、このような従来技術の課題を解
決すべくなされたものであり、ＴＦＴのオフ電流を低減
でき、歩留り良く作製することができる半導体装置を提
供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
基板上に形成され、少なくともチャネル領域、ソース領
域およびドレイン領域を有する半導体層と、該半導体層
上にゲート絶縁膜を間に介して形成されたゲート電極
と、該ソース領域およびドレイン領域に各々ゲート絶縁
膜を貫通して設けたコンタクトホールを介して電気的に
接続されたソース電極およびドレイン電極とからなる複
数の薄膜トランジスタが設けられ、該複数の薄膜トラン
ジスタのうちの一つの薄膜トランジスタにおける該ソー
ス電極およびドレイン電極のうちの少なくとも一つと、
他の薄膜トランジスタにおける該ゲート電極とが、他と
は絶縁状態で設けた中継電極に電気的に接続され、その
ことにより上記目的が達成される。

【００１６】本発明の半導体装置において、前記ゲート
電極の表面が陽極酸化膜で覆われており、該陽極酸化膜
を破ることなく前記一つの薄膜トランジスタにおけるソ
ース電極およびドレイン電極のうちの少なくとも一つ
と、前記他の薄膜トランジスタのゲート電極とが前記中
継電極に電気的に接続されている構成とすることができ
る。

【００１７】本発明の半導体装置において、前記陽極酸
化膜により前記薄膜トランジスタのチャネル長が規定さ
れている構成とすることができる。

【００１８】本発明の半導体装置において、前記中継電
極が遮光性を有する材料からなる構成とすることができ
る。

【００１９】

【作用】本発明においては、複数のＴＦＴの一つのＴＦ
Ｔのソース電極およびドレイン電極のうちの少なくとも
一つと、他のＴＦＴのゲート電極とが中継電極に電気的
に接続されている。よって、ゲート電極の表面を陽極酸
化膜で覆っても、ゲート電極と、ソース電極およびドレ
イン電極のうちの少なくとも一つとの接続のために陽極
酸化膜のエッチングを行う必要が無く、オフセット領域
を有するＴＦＴを歩留り良く形成することができる。ま
た、この陽極酸化膜の厚みによりチャネル長を規定でき
る。

【００２０】また、遮光性を有する材料を用いて上記中
継電極を形成すると、中継電極と遮光膜とのパターン形
成を同時に行うことができるので、製造工程を増加させ
ることなく、ＴＦＴへの外光の照射を防ぐことができ
る。

【００２１】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００２２】図１（ａ）〜（ｄ）に、本発明の一実施例
である半導体装置の要部を示す。この半導体装置はドラ
イバモノリシック・アクティブマトリクス型液晶表示装
置である。図１（ａ）はマトリクス回路部を構成するＴ
ＦＴの平面図、（ｃ）は（ａ）のＡ−Ａ’線断面図であ
り、（ｂ）は周辺回路部を構成するＴＦＴの平面図、
（ｄ）は（ｂ）のＢ−Ｂ’線断面図である。

【００２３】この半導体装置は、ガラス等の透明絶縁性
基板１０１の上面の所定の箇所に、マトリクス回路部用
ＴＦＴ１としてＮＭＯＳ・ＴＦＴが設けられ、周辺回路
部用ＴＦＴ２としてＣＭＯＳ・ＴＦＴが設けられてい
る。周辺回路部用ＴＦＴ２は、ＮＭＯＳ・ＴＦＴ１１お
よびＰＭＯＳ・ＴＦＴ１２からなる。

【００２４】透明絶縁性基板１０１上面には、各々所定
の箇所に遮光膜１０２および中継電極１０３がパターン
形成され、それらを覆うように基板上全体に絶縁膜１０
４が形成されている。

【００２５】絶縁膜１０４上には、遮光膜１０２部分上
に半導体層１０５、１０６、１０７がパターン形成され
ている。半導体層１０５、１０６、１０７は、中央部が
チャネル領域１０５ａ、１０６ａ、１０７ａとなってお
り、その両側部が高濃度不純物領域からなるソース領域
およびドレイン領域１０５ｂ、１０６ｂ、１０７ｂとな
っている。この半導体層１０５、１０６、１０７の上を
覆うように絶縁膜１０４上全体にゲート絶縁膜１０８が
形成されている。マトリクス回路部においては、ゲート
絶縁膜１０８の上にチャネル領域１０５ａに対応するよ
うにゲート電極１０９がパターン形成されている。

【００２６】一方、周辺回路部においては、ＮＭＯＳ・
ＴＦＴ１１の部分のゲート絶縁膜１０８の上にチャネル
領域１０６ａに対応する部分をゲート電極１１０ａとす
る配線１１０Ａがパターン形成されている。この配線１
１０Ａは、ゲート電極１１０ａとは反対側の他端を中継
電極１０３の上に位置させており、その他端はゲート絶
縁膜１０８および絶縁膜１０４を貫通するコンタクトホ
ール１２１を介して中継電極１０３に電気的に接続され
ている。また、ＰＭＯＳ・ＴＦＴ１２の部分のゲート絶
縁膜１０８の上にチャネル領域１０７ａに対応する部分
をゲート電極１１０ｂとする配線１１０Ｂがパターン形
成されている。この配線１１０Ｂは、ゲート電極１１０
ｂとは反対側の他端は、図示しない電極と電気的に接続
される。これらゲート電極１０９および配線１１０Ａ、
１１０Ｂの表面は陽極酸化されて各々陽極酸化膜１１
１、１１２Ａ、１１２Ｂとなっている。この陽極酸化膜
１１１、１１２Ａ、１１２Ｂとゲート電極１０９、１１
０ａ、１１０ｂとからなる部分の下がチャネル領域１０
５ａ、１０６ａ、１０７ａとなっており、ゲート電極１
０９、１１０ａ、１１０ｂのチャネル長方向の長さはチ
ャネル領域１０５ａ、１０６ａ、１０７ａのチャネル長
方向の長さよりも短くなっている。

【００２７】さらに、陽極酸化膜１１１、１１２Ａ、１
１２Ｂを有するゲート電極１０９、１１０ａ、１１０ｂ
を覆って、ゲート絶縁膜１０８上の全体に層間絶縁膜１
１３が形成されている。

【００２８】マトリクス回路部用ＴＦＴ１の層間絶縁膜
１１３およびゲート絶縁膜１０８の部分において、ソー
ス領域およびドレイン領域１０５ｂに対応する位置には
コンタクトホール１２２が形成され、このコンタクトホ
ール１２２に一部充填されてソース電極１１５およびド
レイン電極１１６がパターン形成されている。これによ
り、ソース電極１１５およびドレイン電極１１６は各々
ソース領域およびドレイン領域１０５ｂと電気的に接続
されている。このマトリクス回路部においては、層間絶
縁膜１１３の上面の所定の箇所にＩＴＯ等の透明導電膜
からなる画素電極１１４がパターン形成されており、ド
レイン電極１１６と電気的に接続されている。

【００２９】周辺回路部のＮＭＯＳ・ＴＦＴ１１の層間
絶縁膜１１３およびゲート絶縁膜１０８の部分におい
て、ソース領域およびドレイン領域１０６ｂに対応する
位置にはコンタクトホール１２２が形成され、このコン
タクトホール１２２に一部充填されてソース電極１１７
およびドレイン電極１１８がパターン形成されている。
これにより、ソース電極１１７およびドレイン電極１１
８は各々ソース領域およびドレイン領域１０６ｂと電気
的に接続されている。

【００３０】周辺回路部のＰＭＯＳ・ＴＦＴ１２の層間
絶縁膜１１３およびゲート絶縁膜１０８の部分におい
て、ソース領域およびドレイン領域１０７ｂに対応する
位置にはコンタクトホール１２２が形成され、このコン
タクトホール１２２に一部充填されてソース電極１１９
ａおよびドレイン電極１２０がパターン形成されてい
る。これにより、ソース電極１１９ａおよびドレイン電
極１２０は各々ソース領域およびドレイン領域１０７ｂ
と電気的に接続されている。ソース電極１１９ａは配線
１１９の一端部となっており、その他端部は層間絶縁膜
１１３、ゲート絶縁膜１０８および絶縁膜１０４を貫通
するコンタクトホール１２３を介して中継電極１０３に
電気的に接続されている。従って、周辺回路部のＣＭＯ
Ｓ・ＴＦＴ２において、ＮＭＯＳ・ＴＦＴ１１のゲート
電極１１０ａとＰＭＯＳ・ＴＦＴ１２のソース電極１１
９ａとは、中継電極１０３などにより電気的に接続され
ている。

【００３１】このような半導体装置は、図２（ａ）〜
（ｅ）および（ａ’）〜（ｅ’）に示すような製造工程
により作製することができる。図２（ａ）〜（ｅ）およ
び（ａ’）〜（ｅ’）は、各工程をプロセス順に示した
ものであり、図の左側の（ａ）〜（ｅ）は図１（ａ）の
Ａ−Ａ’線断面を、図の右側の（ａ’）〜（ｅ’）は図
１（ｂ）のＢ−Ｂ’線断面を各々示す。

【００３２】まず、ガラス等の絶縁性表面を有する透明
基板１０１上に、スパッタリング法等によりＴａ、Ｎｂ
等の高融点金属膜を１００ｎｍ程度の厚みに堆積する。
これをフォトリソグラフィー法を用いてエッチングする
ことにより、図２（ａ）および（ａ’）に示すように、
基板１０１上面の所定の箇所に遮光膜１０２および中継
電極１０３を同時にパターン形成する。

【００３３】次に、遮光膜１０２および中継電極１０３
を覆うように基板上全体に、スパッタリング法やプラズ
マＣＶＤ法を用いてＳｉＯ₂またはＳｉＮ_x等の絶縁膜１
０４を３００ｎｍ程度の厚みに堆積する。

【００３４】続いて、ＣＶＤ法等を用いてアモルファス
シリコン膜を１０ｎｍ〜２００ｎｍ、好ましくは３０ｎ
ｍ〜１００ｎｍの厚みに堆積し、６００℃程度の温度で
基板全体を焼成するか、またはエキシマレーザ等の高エ
ネルギー光をアモルファスシリコン膜に照射することに
よりアモルファスシリコン膜に結晶性を有せしめて、ポ
リシリコン膜とする。これをフォトリソグラフィー法を
用いてエッチングすることにより、図２（ｂ）および
（ｂ’）に示すように、絶縁膜１０４の遮光膜１０２部
分上に半導体層１０５、１０６、１０７をパターン形成
する。

【００３５】その後、半導体層１０５、１０６、１０７
を覆うように基板上全体に、スパッタリング法やプラズ
マＣＶＤ法を用いてＳｉＯ₂またはＳｉＮ_x等からなるゲ
ート絶縁膜１０８を１００ｎｍ程度の厚みに堆積する。

【００３６】次に、図２（ｂ）および（ｂ’）に示すよ
うに、ゲート絶縁膜１０８および絶縁膜１０４におい
て、中継電極１０３上の所定の箇所にコンタクトホール
１２１を開口する。

【００３７】続いて、コンタクトホール１２１に充填さ
れるようにゲート絶縁膜１０８上に、スパッタリング法
等を用いてＡｌやＡｌ系合金等の低抵抗金属膜を３５０
ｎｍ程度の厚みに堆積する。これをフォトリソグラフィ
ー法を用いてエッチングすることにより、ゲート電極１
０９、およびゲート電極１１０ａを端部とする配線１１
０Ａ、ゲート電極１１０ｂを端部とする配線１１０Ｂを
パターン形成する。

【００３８】その後、ゲート電極１０９、配線１１０
Ａ、１１０Ｂを陽極酸化することにより、図２（ｃ）お
よび（ｃ’）に示すように、表面に陽極酸化膜１１１、
１１２Ａ、１１２Ｂを形成する。この陽極酸化の方法
は、酒石酸水溶液等の陽極酸化液中に基板を浸し、ゲー
ト電極に定電流源のプラス側を接続し、対向電極にマイ
ナス側を接続して、化成電圧を１００Ｖ程度印加するこ
とにより行う。これにより１４０ｎｍ程度の膜厚の陽極
酸化膜が得られる。この陽極酸化膜は、オフセット領域
を形成すると共に、以降の熱工程においてＡｌやＡｌ系
合金のヒロックを防止する役割を果たす。

【００３９】次に、レジスト等の感光性樹脂を所定パタ
ーンに形成し（図示せず）、この感光性樹脂とゲート電
極１０９、１１０ａおよび陽極酸化膜１１１、１１２Ａ
とをマスクとして、基板上部からＰ⁺等のｎ型不純物を
イオンドーピング法により半導体層１０５、１０６に注
入し、感光性樹脂を除去する。さらに、他の所定パター
ンに形成した感光性樹脂とゲート電極１１０ｂおよび陽
極酸化膜１１２Ｂとをマスクとして、基板上部からＢ⁺
等のｐ型不純物をイオンドーピング法により半導体層１
０７に注入し、感光性樹脂を除去する。この時の感光性
樹脂のパターニングおよび不純物の注入は、ｐ型および
ｎ型領域のいずれを先に行っても構わない。その後、６
００℃程度の温度で基板全体を焼成するか、またはエキ
シマレーザ等の高エネルギー光を不純物を注入したポリ
シリコン膜に照射することにより注入した不純物を活性
化させることにより、図２（ｃ）および（ｃ’）に示す
ようなソース領域およびドレイン領域１０５ｂ、１０６
ｂ、１０７ｂを形成する。この時、不純物が注入されな
い、陽極酸化膜１１１、１１２Ａ、１１２Ｂおよびゲー
ト電極１０９、１１０ａ、１１０ｂの下のポリシリコン
膜からなる半導体層の中央部はチャネル領域１０５ａ、
１０６ａ、１０７ａとなる。

【００４０】続いて、陽極酸化膜１１１、１１２Ａ、１
１２Ｂを覆うようにゲート絶縁膜１０８上全体に、スパ
ッタリング法やプラズマＣＶＤ法を用いてＳｉＯ₂また
はＳｉＮ_x等からなる層間絶縁膜１１３を４００ｎｍ程
度の厚みに堆積する。

【００４１】その後、ＩＴＯ等の透明導電膜をスパッタ
リング法等により１００ｎｍ程度の厚みに堆積し、フォ
トリソグラフィー等を用いてエッチングすることによ
り、図２（ｄ）および（ｄ’）に示すように、マトリク
ス回路部における層間絶縁膜１１３の上面の所定の箇所
に画素電極１１４をパターン形成する。

【００４２】次に、図２（ｅ）および（ｅ’）に示すよ
うに、層間絶縁膜１１３およびゲート絶縁膜１０８にお
いて、ソース領域およびドレイン領域１０５ｂ、１０６
ｂ、１０７ｂに対応する部分にコンタクトホール１２２
を開口する。同時に層間絶縁膜１１３、ゲート絶縁膜１
０８および絶縁膜１０４において、中継電極１０３に対
応するコンタクトホール１２１と異なる部分にコンタク
トホール１２３を開口する。

【００４３】続いて、これらのコンタクトホール１２
２、１２３に一部を充填されるように層間絶縁膜１１３
上に、スパッタリング法等を用いてＡｌやＡｌ系合金等
の低抵抗金属膜を５００ｎｍ程度の厚みに堆積する。こ
れをフォトリソグラフィー法を用いてエッチングするこ
とにより、図２（ｅ）および（ｅ’）に示すように、ソ
ース電極１１５、１１７およびソース電極１１９ａを端
部とする配線１１９並びに、ドレイン電極１１６、１１
８および１２０をパターン形成する。以上により図１に
示した半導体装置が完成する。

【００４４】このように、本実施例の半導体装置は、周
辺回路部に形成された中継電極１０３によりＴＦＴ１２
のソース電極１１９ａと、ＴＦＴ１１のゲート電極１１
０ａとを電気的に接続することができる。このため、従
来の陽極酸化膜を用いた半導体装置では不可欠であった
陽極酸化膜のエッチング工程が不要であり、オフ電流の
小さいＴＦＴを歩留り良く作製することができる。ま
た、中継電極１０３を遮光性を有する材料を用いて遮光
膜と同時にパターン形成しているので、オフ電流の小さ
いＴＦＴを製造工程を増加させることなく作製すること
ができる。

【００４５】上記実施例では、ソース電極とゲート電極
とを中継電極により接続させたが、ソース電極およびド
レイン電極のうちの少なくとも一つとゲート電極とを中
継電極により接続される場合にも本発明は適用できる。

【００４６】上記実施例では駆動回路部においてＴＦＴ
のゲート電極と他のＴＦＴのソース電極と中継電極によ
り接続させたが、必要に応じてマトリクス回路部のＴＦ
Ｔのソース電極およびドレイン電極のうちの少なくとも
一つと他のＴＦＴのゲート電極とを中継電極により接続
させる場合にも本発明は適用できる。

【００４７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、複数のＴＦＴのうちの一つＴＦＴのソース電
極およびドレイン電極のうちの少なくとも一つと、他の
ＴＦＴのゲート電極とが中継電極を介して電気的に接続
される。よって、陽極酸化膜を用いてオフセット領域を
形成したＴＦＴを作製する場合にあっても、陽極酸化膜
のエッチング工程が不要であるので、オフ電流の小さい
ＴＦＴを歩留り良く作製することができ、製造コストを
低くすることができる。また、陽極酸化膜の厚みにより
チャネル長を規定できる。

【００４８】上記中継電極を遮光性を有する材料で形成
すると、遮光膜と同時にパターン形成することができる
ので、製造工程を増加させることなくＴＦＴへの外光の
照射を防いでオフ電流を低くすることができる。

【００４９】従って、アクティブマトリクス型液晶表示
装置等に本発明の半導体装置を利用することにより、表
示品位に優れた液晶表示装置を製造工程を増加させるこ
となく、歩留り良く低コストで作製することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体装置の要部を示
す図であり、（ａ）はマトリクス回路部を構成するＴＦ
Ｔの平面図、（ｂ）は周辺回路部を構成するＴＦＴの平
面図、（ｃ）は（ａ）のＡ−Ａ’線断面図、（ｄ）は
（ｂ）のＢ−Ｂ’線断面図である。

【図２】（ａ）〜（ｅ）および（ａ’）〜（ｅ’）は、
図１の半導体装置の製造プロセスを示す断面図である。

【図３】従来の半導体装置の概略図であり、（ａ）はマ
トリクス回路部を構成するＴＦＴの平面図、（ｂ）は周
辺回路部を構成するＴＦＴの平面図、（ｃ）は（ａ）の
Ｃ−Ｃ’線断面図、（ｄ）は（ｂ）のＤ−Ｄ’線断面図
である。

【符号の説明】

１マトリクス回路部用ＴＦＴ２周辺回路部用ＴＦＴ１１ＮＭＯＳ・ＴＦＴ１２ＰＭＯＳ・ＴＦＴ１０１透明基板１０２遮光膜１０３中継電極１０４絶縁膜１０５、１０６、１０７半導体層１０８ゲート絶縁膜１０９、１１０ａ、１１０ｂゲート電極１１０Ａ、１１０Ｂ、１１９配線１１１、１１２Ａ、１１２Ｂ陽極酸化膜１１３層間絶縁膜１１４画素電極１１５、１１７、１１９ａソース電極１１６、１１８、１２０ドレイン電極１２１、１２２、１２３コンタクトホール

Claims

【特許請求の範囲】

【請求項１】基板上に形成され、少なくともチャネル
領域、ソース領域およびドレイン領域を有する半導体層
と、該半導体層上にゲート絶縁膜を間に介して形成され
たゲート電極と、該ソース領域およびドレイン領域に各
々ゲート絶縁膜を貫通して設けたコンタクトホールを介
して電気的に接続されたソース電極およびドレイン電極
とからなる複数の薄膜トランジスタが設けられ、該複数の薄膜トランジスタのうちの一つの薄膜トランジ
スタにおける該ソース電極およびドレイン電極のうちの
少なくとも一つと、他の薄膜トランジスタにおける該ゲ
ート電極とが、他とは絶縁状態で設けた中継電極に電気
的に接続されている半導体装置。
【請求項２】前記ゲート電極の表面が陽極酸化膜で覆
われており、該陽極酸化膜を破ることなく前記一つの薄
膜トランジスタにおけるソース電極およびドレイン電極
のうちの少なくとも一つと、前記他の薄膜トランジスタ
のゲート電極とが前記中継電極に電気的に接続されてい
る請求項１に記載の半導体装置。
【請求項３】前記陽極酸化膜により前記薄膜トランジ
スタのチャネル長が規定されている請求項２に記載の半
導体装置。
【請求項４】前記中継電極が遮光性を有する材料から
なる請求項１、２または３に記載の半導体装置。