JPH08320796A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH08320796A JPH08320796A JP7240872A JP24087295A JPH08320796A JP H08320796 A JPH08320796 A JP H08320796A JP 7240872 A JP7240872 A JP 7240872A JP 24087295 A JP24087295 A JP 24087295A JP H08320796 A JPH08320796 A JP H08320796A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】 例外発生からそれに対処するハンドラへの遷
移時間を短縮する。 【構成】 ＴＬＢミス例外に関する例外処理ハンドラの
ベクタポイントは、レジスタＶＢＲのベクタベースアド
レスにベクタオフセット（Ｈ'４００）を加算し取得す
る。ＴＬＢミス例外以外の例外要因に関する例外処理ハ
ンドラのベクタポイントは、レジスタＶＢＲの値（ベク
タベースアドレス）にベクタオフセットを加算して取得
される。そしてレジスタＥＸＰＥＶＴ又はＩＮＴＥＶＴ
から得たアドレスオフセットとしての例外要因コードが
上記得られたベクタポイントに加算される。それによ
り、所要の例外ハンドラへ分岐し、ＴＬＢミス例外以外
の例外要因に関する例外処理が実行される。分岐先アド
レスを直接メモリアクセスによって取得することを要し
ない。
移時間を短縮する。 【構成】 ＴＬＢミス例外に関する例外処理ハンドラの
ベクタポイントは、レジスタＶＢＲのベクタベースアド
レスにベクタオフセット（Ｈ'４００）を加算し取得す
る。ＴＬＢミス例外以外の例外要因に関する例外処理ハ
ンドラのベクタポイントは、レジスタＶＢＲの値（ベク
タベースアドレス）にベクタオフセットを加算して取得
される。そしてレジスタＥＸＰＥＶＴ又はＩＮＴＥＶＴ
から得たアドレスオフセットとしての例外要因コードが
上記得られたベクタポイントに加算される。それによ
り、所要の例外ハンドラへ分岐し、ＴＬＢミス例外以外
の例外要因に関する例外処理が実行される。分岐先アド
レスを直接メモリアクセスによって取得することを要し
ない。
Description
【０００１】
【産業上の利用分野】本発明は、リセット、例外事象や
割り込み事象などの例外発生時に、その例外に対処する
ため例外処理プログラムを実行するデータ処理装置に関
し、特に、例外の発生時点からその例外に対処するため
の例外処理ハンドラへ遷移するまでの遷移時間を短縮す
る技術に関する。本発明は、例えば、シングルチップマ
イクロコンピュータあるいはメモリ管理ユニットを内蔵
するマイクロプロセッサに適用して有効な技術に関す
る。
割り込み事象などの例外発生時に、その例外に対処する
ため例外処理プログラムを実行するデータ処理装置に関
し、特に、例外の発生時点からその例外に対処するため
の例外処理ハンドラへ遷移するまでの遷移時間を短縮す
る技術に関する。本発明は、例えば、シングルチップマ
イクロコンピュータあるいはメモリ管理ユニットを内蔵
するマイクロプロセッサに適用して有効な技術に関す
る。
【０００２】
【従来の技術】上記データ処理装置に含まれる中央処理
装置を用いたデータ処理の途中において、そのデータ処
理装置の命令セット内に定義されていない未定義命令の
デコード、無効な演算の発生、仮想記憶における記憶保
護違反、ＴＬＢミスなどの一般的な例外事象（一般例外
事象とも言う：general exception events）が発生する
場合や、データ処理装置の外部周辺回路におけるデータ
入出力動作の終了を中央処理装置に通知するための終了
通知やデータ処理装置内の通信モジュールからの受信要
求などの割り込み要求（一般割り込み事象とも言う：ge
neral interruptevents）が発生する場合がある。
装置を用いたデータ処理の途中において、そのデータ処
理装置の命令セット内に定義されていない未定義命令の
デコード、無効な演算の発生、仮想記憶における記憶保
護違反、ＴＬＢミスなどの一般的な例外事象（一般例外
事象とも言う：general exception events）が発生する
場合や、データ処理装置の外部周辺回路におけるデータ
入出力動作の終了を中央処理装置に通知するための終了
通知やデータ処理装置内の通信モジュールからの受信要
求などの割り込み要求（一般割り込み事象とも言う：ge
neral interruptevents）が発生する場合がある。
【０００３】上記のような一般例外事象や一般割り込み
事象などの例外（例外事象）が発生すると、上記中央処
理装置は、データ処理プログラムの命令の実行を抑止
し、発生した例外に対処するための例外処理ハンドラに
制御を移行し、上記例外処理ハンドラによって規定され
るデータ処理を実行し、発生した例外に対処する。上記
例外処理ハンドラを実行した後、中央処理装置は、上記
実行を抑止した命令を再実行し、あるいは、上記実行を
抑止した命令の次の命令アドレスに復帰し、中断してい
た所定のデータ処理プログラムを継続する。そのため、
一般例外事象や一般割り込み事象が発生した時、中央処
理装置はその内部のプログラムカウンタの値やステータ
スレジスタの内部状態を外部メモリのスタック領域へ退
避させるような動作を実行する。中央処理装置の処理が
例外処理ハンドラの処理から上記抑止されたデータ処理
プログラムへ復帰する時、中央処理装置は上記退避させ
たプログラムカウンタの値やステータスレジスタの内部
状態を上記外部メモリのスタック領域からプログラムカ
ウンタやステータスレジスタへそれぞれ格納し、上記抑
止されたデータ処理プログラムを継続する。
事象などの例外（例外事象）が発生すると、上記中央処
理装置は、データ処理プログラムの命令の実行を抑止
し、発生した例外に対処するための例外処理ハンドラに
制御を移行し、上記例外処理ハンドラによって規定され
るデータ処理を実行し、発生した例外に対処する。上記
例外処理ハンドラを実行した後、中央処理装置は、上記
実行を抑止した命令を再実行し、あるいは、上記実行を
抑止した命令の次の命令アドレスに復帰し、中断してい
た所定のデータ処理プログラムを継続する。そのため、
一般例外事象や一般割り込み事象が発生した時、中央処
理装置はその内部のプログラムカウンタの値やステータ
スレジスタの内部状態を外部メモリのスタック領域へ退
避させるような動作を実行する。中央処理装置の処理が
例外処理ハンドラの処理から上記抑止されたデータ処理
プログラムへ復帰する時、中央処理装置は上記退避させ
たプログラムカウンタの値やステータスレジスタの内部
状態を上記外部メモリのスタック領域からプログラムカ
ウンタやステータスレジスタへそれぞれ格納し、上記抑
止されたデータ処理プログラムを継続する。
【０００４】所定のデータ処理プログラムから所定の例
外処理ハンドラの処理への分岐手法としては、ハードウ
ェア（論理回路）によって各種の分岐先アドレス（各種
の例外処理ハンドラの先頭メモリアドレス）を固定する
手法や、中央処理装置から分岐先アドレスを指定可能に
するベクタ方式が採用されている。ベクタ方式は、例え
ば、割り込み要求に応答するための各種例外処理ハンド
ラの先頭アドレスを格納したベクタテーブルを外部メモ
リ上に配置し、中央処理装置から上記ベクタテーブルの
ポインタ（割り込みベクタレジスタ）を指定し、指定さ
れたベクタテーブルから対応する例外処理ハンドラの先
頭アドレスをリードし、リードした先頭アドレスの位置
から所要の例外処理ハンドラをリードして実行する。
外処理ハンドラの処理への分岐手法としては、ハードウ
ェア（論理回路）によって各種の分岐先アドレス（各種
の例外処理ハンドラの先頭メモリアドレス）を固定する
手法や、中央処理装置から分岐先アドレスを指定可能に
するベクタ方式が採用されている。ベクタ方式は、例え
ば、割り込み要求に応答するための各種例外処理ハンド
ラの先頭アドレスを格納したベクタテーブルを外部メモ
リ上に配置し、中央処理装置から上記ベクタテーブルの
ポインタ（割り込みベクタレジスタ）を指定し、指定さ
れたベクタテーブルから対応する例外処理ハンドラの先
頭アドレスをリードし、リードした先頭アドレスの位置
から所要の例外処理ハンドラをリードして実行する。
【０００５】尚、割り込み要求などの例外について記載
された文献の例としては、昭和６２年１２月２５日に株
式会社オーム社発行の「マイクロコンピュータハンドブ
ック」第１７７頁及び第１７８頁がある。
された文献の例としては、昭和６２年１２月２５日に株
式会社オーム社発行の「マイクロコンピュータハンドブ
ック」第１７７頁及び第１７８頁がある。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ベクタ方式では、例外事象が発生してそれに対処するま
でに、ベクタテーブルから対応する例外処理ハンドラの
先頭アドレスを取得するための外部メモリのリード動作
が必要となる。したがって、その外部メモリのリード動
作の分だけ、例外事象の発生から対応ハンドラへ分岐す
るまでの遷移時間が長くなることがわかった。また、対
応する例外処理ハンドラに分岐する前に、プログラムカ
ウンタやステータスレジスタ、さらには汎用レジスタの
データなどを外部メモリ上のスタック領域に退避する操
作を行う場合には、そのための外部メモリの書き込み動
作によっても例外事象に対する応答が遅れることがわか
った。
ベクタ方式では、例外事象が発生してそれに対処するま
でに、ベクタテーブルから対応する例外処理ハンドラの
先頭アドレスを取得するための外部メモリのリード動作
が必要となる。したがって、その外部メモリのリード動
作の分だけ、例外事象の発生から対応ハンドラへ分岐す
るまでの遷移時間が長くなることがわかった。また、対
応する例外処理ハンドラに分岐する前に、プログラムカ
ウンタやステータスレジスタ、さらには汎用レジスタの
データなどを外部メモリ上のスタック領域に退避する操
作を行う場合には、そのための外部メモリの書き込み動
作によっても例外事象に対する応答が遅れることがわか
った。
【０００７】特に、中央処理装置の動作に同期して発生
するＴＬＢミスに関する例外に対して高速に応答するこ
とは、ＴＬＢミスの発生時点から上記抑止された命令の
再実行までの時間を短縮できることを意味し、中央処理
装置のデータ処理性能を向上させる上で究めて重要であ
ることが本発明者によって見出された。なぜなら、ＴＬ
Ｂミスは、例外として分類されているものの、実際に
は、ユーザーの作成したデータ処理プログラムのプログ
ラミングミスで発生するような本質的な例外と異なり、
プログラミングミスの無いデータ処理プログラムの実行
中において通常的に発生する事象である。したがって、
ＴＬＢミスに高速に対処することが、中央処理装置のデ
ータ処理性能を向上させる事になる。
するＴＬＢミスに関する例外に対して高速に応答するこ
とは、ＴＬＢミスの発生時点から上記抑止された命令の
再実行までの時間を短縮できることを意味し、中央処理
装置のデータ処理性能を向上させる上で究めて重要であ
ることが本発明者によって見出された。なぜなら、ＴＬ
Ｂミスは、例外として分類されているものの、実際に
は、ユーザーの作成したデータ処理プログラムのプログ
ラミングミスで発生するような本質的な例外と異なり、
プログラミングミスの無いデータ処理プログラムの実行
中において通常的に発生する事象である。したがって、
ＴＬＢミスに高速に対処することが、中央処理装置のデ
ータ処理性能を向上させる事になる。
【０００８】更に、各種分岐先アドレスをハードウェア
によって完全に固定にする手法も考えられるが、この手
法はユーザ記述に係る例外処理ハンドラのマッピングや
そのプログラムサイズに対する融通性がなく、使い勝手
が悪いことがわかった。また、分岐先アドレスを生成す
るためのハードウェア量も増大すると考えられる。
によって完全に固定にする手法も考えられるが、この手
法はユーザ記述に係る例外処理ハンドラのマッピングや
そのプログラムサイズに対する融通性がなく、使い勝手
が悪いことがわかった。また、分岐先アドレスを生成す
るためのハードウェア量も増大すると考えられる。
【０００９】本発明の目的は、例外事象の発生時点から
それに対処するための例外処理ハンドラへ遷移あるいは
分岐するまでの遷移時間を短縮できるデータ処理装置を
提供することにある。
それに対処するための例外処理ハンドラへ遷移あるいは
分岐するまでの遷移時間を短縮できるデータ処理装置を
提供することにある。
【００１０】本発明の別の目的は、例外事象に応答する
ための例外処理ハンドラの構成に自由度を持たせること
ができるデータ処理装置を提供することにある。
ための例外処理ハンドラの構成に自由度を持たせること
ができるデータ処理装置を提供することにある。
【００１１】本発明の更に別の目的は、データ処理の高
速化に密接なＴＬＢミス例外のような処理に対しては、
その処理への遷移時間を短縮することが可能であり、か
つ、例外処理への遷移時間の短縮がＴＬＢミス例外ほど
データ処理速度の高速化に寄与しないと考えられる例外
事象や割り込み事象に対しては、例外処理ハンドラのメ
モリ上でのマッピングや例外処理ハンドラのメモリサイ
ズに対する高い融通性を持たさせることが可能なデータ
処理装置を提供することにある。
速化に密接なＴＬＢミス例外のような処理に対しては、
その処理への遷移時間を短縮することが可能であり、か
つ、例外処理への遷移時間の短縮がＴＬＢミス例外ほど
データ処理速度の高速化に寄与しないと考えられる例外
事象や割り込み事象に対しては、例外処理ハンドラのメ
モリ上でのマッピングや例外処理ハンドラのメモリサイ
ズに対する高い融通性を持たさせることが可能なデータ
処理装置を提供することにある。
【００１２】本発明のその他の目的は、例外処理の点に
おいて物理的な回路規模の縮小とデータ処理の高速化と
の双方を満足させるた低コストかつ高速なデータ処理装
置を提供することにある。
おいて物理的な回路規模の縮小とデータ処理の高速化と
の双方を満足させるた低コストかつ高速なデータ処理装
置を提供することにある。
【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１５】データ処理装置は、図１に例示されるよう
に、例外事象（例えばリセット、一般例外事象、一般割
り込み要求）の発生に応答し、上記例外事象に予め割り
当てられた例外コードが書き込まれる記憶回路（ＥＸＰ
ＥＶＴ，ＩＮＴＥＶＴ）と、プログラムカウンタ（Ｐ
Ｃ）と、上記例外事象の発生に応答し、所定の命令アド
レスを上記プログラムカウンタに書き込み、上記命令ア
ドレスに割り当てられた第１例外処理ハンドラを実行可
能にする制御手段（ＣＴＲＬ）とを含む中央処理装置
（ＣＰＵ）とを備える。
に、例外事象（例えばリセット、一般例外事象、一般割
り込み要求）の発生に応答し、上記例外事象に予め割り
当てられた例外コードが書き込まれる記憶回路（ＥＸＰ
ＥＶＴ，ＩＮＴＥＶＴ）と、プログラムカウンタ（Ｐ
Ｃ）と、上記例外事象の発生に応答し、所定の命令アド
レスを上記プログラムカウンタに書き込み、上記命令ア
ドレスに割り当てられた第１例外処理ハンドラを実行可
能にする制御手段（ＣＴＲＬ）とを含む中央処理装置
（ＣＰＵ）とを備える。
【００１６】上記制御手段は、上記第１例外処理ハンド
ラ内に規定される処理にしたがって、上記第１例外処理
ハンドラから第２例外処理ハンドラへ分岐させるための
第２命令アドレスを、前記記憶回路に書き込まれた上記
要因コードをアドレスオフセットとして利用して算出さ
せ、得られた第２命令アドレスを上記プログラムカウン
タへ設定する。
ラ内に規定される処理にしたがって、上記第１例外処理
ハンドラから第２例外処理ハンドラへ分岐させるための
第２命令アドレスを、前記記憶回路に書き込まれた上記
要因コードをアドレスオフセットとして利用して算出さ
せ、得られた第２命令アドレスを上記プログラムカウン
タへ設定する。
【００１７】上記所定の命令アドレスへの分岐は、例え
ば、図２に例示されたハードウェアによるベクタポイン
トの操作とされる。上記所定の命令アドレス（分岐先の
ベクタポイント）に割り当てられる第１例外処理ハンド
ラは、例えば、図２に例示されるように、そのベクタポ
イントに固有の一つの一般例外事象であるＴＬＢミス例
外処理ハンドラ、或いはそのベクタポイントに固有の複
数の例外事象（例えば、ＴＬＢミス例外以外の複数の一
般例外事象）に共通の例外処理ハンドラ、又は複数の割
り込みに共通の例外処理ハンドラとされる。上記共通の
例外処理ハンドラにおいて、個々の例外に固有の別の例
外処理ハンドラ（第２例外処理ハンドラ）へ分岐するた
めのアドレスオフセットとして、上記要因コードが利用
される。上記要因コード（アドレスオフセット）に対す
るベースアドレスは、上記共通の例外処理ハンドラの記
述によって決定される。ベースアドレスは、例えば、Ｖ
ＢＲ（ベクタベースレジスタの値）＋Ｈ'１００（記号
Ｈ'は１６進数であることを意味する）であっても、ま
た、分岐時におけるプログラムカウンタの値をベースア
ドレスとし、さらには適当に演算して算出された値をベ
ースアドレスにすることも可能である。
ば、図２に例示されたハードウェアによるベクタポイン
トの操作とされる。上記所定の命令アドレス（分岐先の
ベクタポイント）に割り当てられる第１例外処理ハンド
ラは、例えば、図２に例示されるように、そのベクタポ
イントに固有の一つの一般例外事象であるＴＬＢミス例
外処理ハンドラ、或いはそのベクタポイントに固有の複
数の例外事象（例えば、ＴＬＢミス例外以外の複数の一
般例外事象）に共通の例外処理ハンドラ、又は複数の割
り込みに共通の例外処理ハンドラとされる。上記共通の
例外処理ハンドラにおいて、個々の例外に固有の別の例
外処理ハンドラ（第２例外処理ハンドラ）へ分岐するた
めのアドレスオフセットとして、上記要因コードが利用
される。上記要因コード（アドレスオフセット）に対す
るベースアドレスは、上記共通の例外処理ハンドラの記
述によって決定される。ベースアドレスは、例えば、Ｖ
ＢＲ（ベクタベースレジスタの値）＋Ｈ'１００（記号
Ｈ'は１６進数であることを意味する）であっても、ま
た、分岐時におけるプログラムカウンタの値をベースア
ドレスとし、さらには適当に演算して算出された値をベ
ースアドレスにすることも可能である。
【００１８】上記手段を別の観点より把握すれば、デー
タ処理装置は、例外事象の発生に応じて中央処理装置に
よる命令実行順序を変更するために、ベクタベースアド
レスに対する固定のオフセットであるベクタオフセット
を、例外要因の数よりも少ない数だけ有する。
タ処理装置は、例外事象の発生に応じて中央処理装置に
よる命令実行順序を変更するために、ベクタベースアド
レスに対する固定のオフセットであるベクタオフセット
を、例外要因の数よりも少ない数だけ有する。
【００１９】本発明に従うデータ処理装置は、例外事象
の発生時にステータスレジスタの内部状態が退避される
第１退避レジスタ（ＳＳＲ）と、プログラムカウンタ
（ＰＣ）が保持していたところの例外処理から復帰した
後に実行されるべき命令を示している復帰命令アドレス
が退避される第２退避レジスタ（ＳＰＣ）と含む。上記
第１及び第２退避レジスタの採用によって、ステータス
レジスタの内部状態や復帰命令アドレスの退避のための
外部メモリのメモリアクセス回数を減らすことができ
る。
の発生時にステータスレジスタの内部状態が退避される
第１退避レジスタ（ＳＳＲ）と、プログラムカウンタ
（ＰＣ）が保持していたところの例外処理から復帰した
後に実行されるべき命令を示している復帰命令アドレス
が退避される第２退避レジスタ（ＳＰＣ）と含む。上記
第１及び第２退避レジスタの採用によって、ステータス
レジスタの内部状態や復帰命令アドレスの退避のための
外部メモリのメモリアクセス回数を減らすことができ
る。
【００２０】さらに、本発明に従うデータ処理装置の中
央処理装置は、図２に例示したハードウェアによるベク
タポイントの操作のため、算術論理演算回路（ＡＬＵ）
と、上記例外の発生に応答して所定の値（ベクタオフセ
ット）を発生する定数発生部あるいは演算手段（ＣＶ
Ｇ，ＳＦＴ）と、外部メモリに記憶された複数の例外処
理ハンドラのベースアドレスを格納するベースレジスタ
（ＶＢＲ）とを有する。上記算術論理演算回路は、上記
制御回路の制御の下で、上記ベースアドレスと上記所定
の値とを加算し、上記所定の命令アドレス（分岐先命令
アドレス）とを発生する。例えば、図２に従えば、ＴＬ
Ｂミス例外を除く一般例外のベクタオフセットはＨ'１
００とされ、ＴＬＢミス例外のベクタオフセットはＨ'
４００とされる。上記定数発生部は、２ビットの定数を
発生する定数発生回路（ＣＶＧ）と、上記定数発生回路
から出力された２ビットの定数を所定の量だけシフトす
るシフト回路（ＳＦＴ）とから構成され、その回路構成
が簡単化されている。
央処理装置は、図２に例示したハードウェアによるベク
タポイントの操作のため、算術論理演算回路（ＡＬＵ）
と、上記例外の発生に応答して所定の値（ベクタオフセ
ット）を発生する定数発生部あるいは演算手段（ＣＶ
Ｇ，ＳＦＴ）と、外部メモリに記憶された複数の例外処
理ハンドラのベースアドレスを格納するベースレジスタ
（ＶＢＲ）とを有する。上記算術論理演算回路は、上記
制御回路の制御の下で、上記ベースアドレスと上記所定
の値とを加算し、上記所定の命令アドレス（分岐先命令
アドレス）とを発生する。例えば、図２に従えば、ＴＬ
Ｂミス例外を除く一般例外のベクタオフセットはＨ'１
００とされ、ＴＬＢミス例外のベクタオフセットはＨ'
４００とされる。上記定数発生部は、２ビットの定数を
発生する定数発生回路（ＣＶＧ）と、上記定数発生回路
から出力された２ビットの定数を所定の量だけシフトす
るシフト回路（ＳＦＴ）とから構成され、その回路構成
が簡単化されている。
【００２１】要因コードを記録する記憶回路としてのレ
ジスタは、中央処理装置（ＣＰＵ）の動作に同期して発
生する第１の例外事象（例えば一般例外）に割り当てら
れた第１レジスタ（ＥＸＰＥＶＴ）と、中央処理装置の
動作と非同期で発生する第２の例外事象（例えば割り込
み）に割り当てられた第２レジスタ（ＩＮＴＥＶＴ）と
される。なお、リセットは、第２の例外事象の範疇に含
められる。
ジスタは、中央処理装置（ＣＰＵ）の動作に同期して発
生する第１の例外事象（例えば一般例外）に割り当てら
れた第１レジスタ（ＥＸＰＥＶＴ）と、中央処理装置の
動作と非同期で発生する第２の例外事象（例えば割り込
み）に割り当てられた第２レジスタ（ＩＮＴＥＶＴ）と
される。なお、リセットは、第２の例外事象の範疇に含
められる。
【００２２】上記ステータスレジスタ（ＳＲ）は、上記
データ処理装置の動作状態が、ユーザプログラムが走行
されているユーザ状態か、あるいはシステムプログラム
が走行されている特権状態かを択一的に示すデータが格
納される第１制御ビット（ＭＤ）と、上記例外事象の発
生後に発生した他の例外事象を受け付けるか無視する
（マスク）か否かを指示するデータが格納される第２制
御ビット（ＢＬ）とを有する。
データ処理装置の動作状態が、ユーザプログラムが走行
されているユーザ状態か、あるいはシステムプログラム
が走行されている特権状態かを択一的に示すデータが格
納される第１制御ビット（ＭＤ）と、上記例外事象の発
生後に発生した他の例外事象を受け付けるか無視する
（マスク）か否かを指示するデータが格納される第２制
御ビット（ＢＬ）とを有する。
【００２３】上記制御手段は、前記内部状態と上記復帰
命令アドレスとを上記第１退避レジスタ（ＳＳＲ）と上
記第２退避レジスタ（ＳＰＣ）ヘそれぞれ退避した後、
上記第１制御ビットに特権状態を示すデータを設定し、
上記第２制御ビットに上記例外事象の発生後に発生した
他の例外事象を無視する事を示すデータを設定し、上記
所定の命令アドレスに割り付けられた第１例外処理ハン
ドラに分岐させる。上記第１及び第２制御ビットに対す
るアクセスは、所定の特権命令（例えばＬＤＣ，ＳＴ
Ｃ）にて可能にされる。即ち、図２に例示されように、
ベクタポイントに割り当てられた上記第１例外処理ハン
ドラ上でのプロセッサモードは、特権状態及び例外の多
重受け付け抑止の状態とされる。ここで、特権状態は、
ユーザ状態ではアドレスエラーとされるアドレス空間を
アクセス可能な状態であり、ユーザ状態では実行不可能
な特権命令（例えばＬＤＣ，ＳＴＣ）を実行することが
できる、という点においてユーザ状態と相違される。
命令アドレスとを上記第１退避レジスタ（ＳＳＲ）と上
記第２退避レジスタ（ＳＰＣ）ヘそれぞれ退避した後、
上記第１制御ビットに特権状態を示すデータを設定し、
上記第２制御ビットに上記例外事象の発生後に発生した
他の例外事象を無視する事を示すデータを設定し、上記
所定の命令アドレスに割り付けられた第１例外処理ハン
ドラに分岐させる。上記第１及び第２制御ビットに対す
るアクセスは、所定の特権命令（例えばＬＤＣ，ＳＴ
Ｃ）にて可能にされる。即ち、図２に例示されように、
ベクタポイントに割り当てられた上記第１例外処理ハン
ドラ上でのプロセッサモードは、特権状態及び例外の多
重受け付け抑止の状態とされる。ここで、特権状態は、
ユーザ状態ではアドレスエラーとされるアドレス空間を
アクセス可能な状態であり、ユーザ状態では実行不可能
な特権命令（例えばＬＤＣ，ＳＴＣ）を実行することが
できる、という点においてユーザ状態と相違される。
【００２４】例外発生時における内部状態の退避と復帰
アドレスの退避を第１及び第２退避レジスタにできるよ
うにするため、ベクタポイントに割り当てられた上記第
１例外処理ハンドラ上では、、新たに発生する例外の多
重受け付けを抑止するか否かを決定してその内容を上記
制御ビットに反映し、多重に受け付けるときは上記第１
及び第２の退避レジスタの内容をメモリに退避させる。
アドレスの退避を第１及び第２退避レジスタにできるよ
うにするため、ベクタポイントに割り当てられた上記第
１例外処理ハンドラ上では、、新たに発生する例外の多
重受け付けを抑止するか否かを決定してその内容を上記
制御ビットに反映し、多重に受け付けるときは上記第１
及び第２の退避レジスタの内容をメモリに退避させる。
【００２５】例外発生時の汎用レジスタのメモリ退避を
低減させ、或は、汎用レジスタに対する処理の自由度を
向上させるため、複数のバンクを構成する第１及び第２
汎用レジスタセットが設けられる。上記第１及び第２汎
用レジスタセットの一方は、前記特権状態における汎用
レジスタとして利用され、上記第１及び第２汎用レジス
タセットの他方は、前記ユーザ状態における汎用レジス
タとして利用される。汎用レジスタのレジスタバンクを
前記特権状態においてのみソフトウェアで切り換え可能
にするとよい。
低減させ、或は、汎用レジスタに対する処理の自由度を
向上させるため、複数のバンクを構成する第１及び第２
汎用レジスタセットが設けられる。上記第１及び第２汎
用レジスタセットの一方は、前記特権状態における汎用
レジスタとして利用され、上記第１及び第２汎用レジス
タセットの他方は、前記ユーザ状態における汎用レジス
タとして利用される。汎用レジスタのレジスタバンクを
前記特権状態においてのみソフトウェアで切り換え可能
にするとよい。
【００２６】本発明に従うデータ処理装置は、さらに、
命令ブレークコントローラ（ＵＢＣ）を有する。命令ブ
レークコントローラ（ＵＢＣ）は、ブレークポイントア
ドレスが設定される命令ブレークアドレスレジスタ（Ｉ
ＢＲ）を含み、上記命令ブレークアドレスレジスタに設
定された命令アドレスに対応する命令が中央処理装置に
よって実行された時、命令ブレーク例外を発生する。前
記制御手段は、例外の多重受け付け抑止が指示された状
態において前記命令ブレーク例外を検出したとき、前記
第１及び第２退避レジスタへの内部状態及び復帰命令ア
ドレスの退避を行わずに命令ブレーク例外ハンドラに分
岐させる。、上記命令ブレーク例外ハンドラは、上記状
態及び復帰アドレス退避用の退避レジスタの内容をメモ
リに退避した後、前記命令ブレークアドレスレジスタが
保有するブレークポイントアドレスを利用して命令ブレ
ーク例外ハンドラからの復帰命令アドレスを計算し、計
算した復帰命令アドレスを前記第２退避レジスタに書き
込む。これにより、前記例外の多重受け付けが抑止され
た状態の例外処理ハンドラで、前記命令ブレーク例外を
処理可能とする。
命令ブレークコントローラ（ＵＢＣ）を有する。命令ブ
レークコントローラ（ＵＢＣ）は、ブレークポイントア
ドレスが設定される命令ブレークアドレスレジスタ（Ｉ
ＢＲ）を含み、上記命令ブレークアドレスレジスタに設
定された命令アドレスに対応する命令が中央処理装置に
よって実行された時、命令ブレーク例外を発生する。前
記制御手段は、例外の多重受け付け抑止が指示された状
態において前記命令ブレーク例外を検出したとき、前記
第１及び第２退避レジスタへの内部状態及び復帰命令ア
ドレスの退避を行わずに命令ブレーク例外ハンドラに分
岐させる。、上記命令ブレーク例外ハンドラは、上記状
態及び復帰アドレス退避用の退避レジスタの内容をメモ
リに退避した後、前記命令ブレークアドレスレジスタが
保有するブレークポイントアドレスを利用して命令ブレ
ーク例外ハンドラからの復帰命令アドレスを計算し、計
算した復帰命令アドレスを前記第２退避レジスタに書き
込む。これにより、前記例外の多重受け付けが抑止され
た状態の例外処理ハンドラで、前記命令ブレーク例外を
処理可能とする。
【００２７】上記において、前記制御手段は、更に、例
外の多重受け付けを抑止した状態において、前記命令ブ
レーク例外以外の第１の例外を検出したときは、前記要
因レジスタにその要因コードを記録した後にリセット例
外のハンドラに分岐させ、また、第２の例外を検出した
ときは、例外の多重受け付け抑止の状態が解除されるま
で第２の例外の受け付けを抑止する。
外の多重受け付けを抑止した状態において、前記命令ブ
レーク例外以外の第１の例外を検出したときは、前記要
因レジスタにその要因コードを記録した後にリセット例
外のハンドラに分岐させ、また、第２の例外を検出した
ときは、例外の多重受け付け抑止の状態が解除されるま
で第２の例外の受け付けを抑止する。
【００２８】
【作用】上記した手段によれば、ベクタポイント割り付
けられたら第１例外処理ハンドラは、ある例外要因（例
えばＴＬＢミス例外）に対してはそれ固有の一つの例外
ハンドラとされ、他の例外要因（例えばＴＬＢミス例外
以外の一般例外）に対しては夫々の要因に対応して設け
られた別の例外処理ハンドラとされる第２例外処理ハン
ドラ（例えば、アドレスエラー例外、ＴＬＢプロテクト
違反例外）へ分岐させるための記述を含む共通の例外処
理ハンドラとされる。
けられたら第１例外処理ハンドラは、ある例外要因（例
えばＴＬＢミス例外）に対してはそれ固有の一つの例外
ハンドラとされ、他の例外要因（例えばＴＬＢミス例外
以外の一般例外）に対しては夫々の要因に対応して設け
られた別の例外処理ハンドラとされる第２例外処理ハン
ドラ（例えば、アドレスエラー例外、ＴＬＢプロテクト
違反例外）へ分岐させるための記述を含む共通の例外処
理ハンドラとされる。
【００２９】前者においては、メモリアクセスを伴わず
にハードウェアによる処理だけで特定の第１例外処理ハ
ンドラに分岐できるので、所望の例外処理へ高速に移行
することが可能になる。後者においては、さらに別のハ
ンドラに分岐するためのアドレスオフセットとして記憶
回路（要因レジスタ）の例外要因コードを利用するの
で、分岐先アドレスの取得にメモリ上のアドレステーブ
ルをアクセスすることが必要とされない。従って、この
場合にも、所望の例外処理ハンドラへの高速な移行が可
能なる。
にハードウェアによる処理だけで特定の第１例外処理ハ
ンドラに分岐できるので、所望の例外処理へ高速に移行
することが可能になる。後者においては、さらに別のハ
ンドラに分岐するためのアドレスオフセットとして記憶
回路（要因レジスタ）の例外要因コードを利用するの
で、分岐先アドレスの取得にメモリ上のアドレステーブ
ルをアクセスすることが必要とされない。従って、この
場合にも、所望の例外処理ハンドラへの高速な移行が可
能なる。
【００３０】見方を変えれば、後者において要因レジス
タに保持されている例外要因コードは、さらに別の例外
処理ハンドラに分岐するためのアドレスオフセットとし
て利用できるようにコード割り当てが行われているとい
うことである。例えば、アドレス換算で３２バイト分に
相当するようなＨ'２０の間隔を置いてコード割り当て
が行われている。
タに保持されている例外要因コードは、さらに別の例外
処理ハンドラに分岐するためのアドレスオフセットとし
て利用できるようにコード割り当てが行われているとい
うことである。例えば、アドレス換算で３２バイト分に
相当するようなＨ'２０の間隔を置いてコード割り当て
が行われている。
【００３１】更に、後者において、例外要因コードは分
岐のためのアドレスオフセットとして利用されるので、
当該オフセットに対するベースアドレスはハードウェア
によって決定されているベクタポイントに割り当てられ
た第１例外処理ハンドラの記述に従って自由に決定で
き、実際の分岐先アドレスや分岐先の例外処理ハンドラ
のサイズ対して自由度を保証することができる。
岐のためのアドレスオフセットとして利用されるので、
当該オフセットに対するベースアドレスはハードウェア
によって決定されているベクタポイントに割り当てられ
た第１例外処理ハンドラの記述に従って自由に決定で
き、実際の分岐先アドレスや分岐先の例外処理ハンドラ
のサイズ対して自由度を保証することができる。
【００３２】内部状態及び復帰命令アドレスを退避する
レジスタ（ＳＳＲ，ＳＰＣ）を採用することは、例外発
生時の退避に際してメモリアクセスを減らす。
レジスタ（ＳＳＲ，ＳＰＣ）を採用することは、例外発
生時の退避に際してメモリアクセスを減らす。
【００３３】中央処理装置の動作クロックの周波数が割
り込み要求の発生元とされる周辺モジュールの動作クロ
ックの周波数に対して複数倍のクロック周波数で動作さ
れる場合、前記中央処理装置の動作に同期して発生され
る第１の例外事象としての一般例外と非同期で発生され
る第２の例外事象としての割り込み要求との双方に対処
するため、例外要因コードを格納するレジスタは上記第
１例外事象と上記第２例外事象に対して別々に設ける。
双方の例外発生に対して同じようなタイミングで例外要
因コードを共通のレジスタに書き込むための煩雑な処理
を避けられるようにする。
り込み要求の発生元とされる周辺モジュールの動作クロ
ックの周波数に対して複数倍のクロック周波数で動作さ
れる場合、前記中央処理装置の動作に同期して発生され
る第１の例外事象としての一般例外と非同期で発生され
る第２の例外事象としての割り込み要求との双方に対処
するため、例外要因コードを格納するレジスタは上記第
１例外事象と上記第２例外事象に対して別々に設ける。
双方の例外発生に対して同じようなタイミングで例外要
因コードを共通のレジスタに書き込むための煩雑な処理
を避けられるようにする。
【００３４】例外要因に応じてハードウェアで決定され
ている分岐先のハンドラ（第１例外処理ハンドラ）上で
の初期的なプロセッサモードを、例外事象の多重受け付
け抑止状態及び特権状態によって一定にすることは、ユ
ーザが当該ハンドラ上で規定できる例外処理の内容に高
い自由度を保証できる。
ている分岐先のハンドラ（第１例外処理ハンドラ）上で
の初期的なプロセッサモードを、例外事象の多重受け付
け抑止状態及び特権状態によって一定にすることは、ユ
ーザが当該ハンドラ上で規定できる例外処理の内容に高
い自由度を保証できる。
【００３５】汎用レジスタのレジスタバンクを特権状態
においてのみソフトウェアで切り換え可能にすること
は、特権状態においてユーザ状態とは異なるバンクの汎
用レジスタを利用できるようになり、例えば、例外処理
においてユーザ状態から特権状態にプロセッサモードを
切り換えるときに汎用レジスタの内容をメモリに退避し
なくても済むようにでき、例外処理への移行を高速化で
きる。
においてのみソフトウェアで切り換え可能にすること
は、特権状態においてユーザ状態とは異なるバンクの汎
用レジスタを利用できるようになり、例えば、例外処理
においてユーザ状態から特権状態にプロセッサモードを
切り換えるときに汎用レジスタの内容をメモリに退避し
なくても済むようにでき、例外処理への移行を高速化で
きる。
【００３６】例外を抑止した状態の例外ハンドラ中で命
令ブレーク例外を処理可能にすることは、多重に発生す
る例外の受け付けが禁止されている状態のデバッグ対象
プログラムに対しても任意の位置で命令ブレークをかけ
てシステム評価やプログラムデバッグを行うことを保証
できる。
令ブレーク例外を処理可能にすることは、多重に発生す
る例外の受け付けが禁止されている状態のデバッグ対象
プログラムに対しても任意の位置で命令ブレークをかけ
てシステム評価やプログラムデバッグを行うことを保証
できる。
【００３７】
《マイクロコンピュータの概要》 図１は、本発明の実
施例に係るシングルチップマイクロコンピュータ（シン
グルチップマイクロプロセッサとも言う）のブロック図
を示す。同図に示されるマイクロコンピュータＭＰＵ
は、例えば、公知の半導体集積回路製造技術によって単
結晶シリコンのような１個の半導体基板あるいは半導体
チップに形成される。マイクロコンピュータＭＰＵは、
特に制限されないが、内部バスとしてシステムバスＳ−
ｂｕｓ、キャッシュバスＣ−ｂｕｓおよびペリフェラル
バスＰ−ｂｕｓを含む。すなわち、マイクロコンピュー
タＭＰＵは、スリーバス構成を有する。内部バスＳ−ｂ
ｕｓ、Ｃ−ｂｕｓ、Ｐ−ｂｕｓの各々は、データを転送
するためのデータバス、アドレス信号を転送するための
アドレスバス及び制御信号を転送するための制御バスを
備えている。
施例に係るシングルチップマイクロコンピュータ（シン
グルチップマイクロプロセッサとも言う）のブロック図
を示す。同図に示されるマイクロコンピュータＭＰＵ
は、例えば、公知の半導体集積回路製造技術によって単
結晶シリコンのような１個の半導体基板あるいは半導体
チップに形成される。マイクロコンピュータＭＰＵは、
特に制限されないが、内部バスとしてシステムバスＳ−
ｂｕｓ、キャッシュバスＣ−ｂｕｓおよびペリフェラル
バスＰ−ｂｕｓを含む。すなわち、マイクロコンピュー
タＭＰＵは、スリーバス構成を有する。内部バスＳ−ｂ
ｕｓ、Ｃ−ｂｕｓ、Ｐ−ｂｕｓの各々は、データを転送
するためのデータバス、アドレス信号を転送するための
アドレスバス及び制御信号を転送するための制御バスを
備えている。
【００３８】システムバスＳ−ｂｕｓには、中央処理装
置（central processing unit）ＣＰＵ、乗算器(multip
lier)ＭＬＴ、キャッシュメモリ(cache memory)ＣＡＣ
ＨＥ、メモリマネージメントユニット(memory manageme
nt unit)ＭＭＵ、及び命令ブレークコントローラ(instr
uction break controller)ＵＢＣが結合される。キャッ
シュバスＣ−ｂｕｓには上記キャッシュメモリＣＡＣＨ
Ｅ、メモリマネージメントユニットＭＭＵ、命令ブレー
クコントローラＵＢＣ、及びバスステートコントローラ
(bus state controller)ＢＳＣが結合される。バスステ
ートコントローラＢＳＣに接続されるペリフェラルバス
Ｐ−ｂｕｓには、タイマＴＭＵ、中央処理装置ＣＰＵへ
の動作クロックの供給が停止されても計時動作が可能に
されるリアルタイムクロック回路(real time clock cir
cuit)ＲＴＣ、外部メモリＭＭＲＹに含まれるダイナミ
ック型メモリのリフレッシュ動作を制御するリフレッシ
ュコントローラ(refresh controller)ＲＥＦＣ、及びマ
イクロコンピュータＭＰＵの外部に設けられた外部周辺
装置(external peripheral devices)との間のシリアル
通信を実行するシリアルコミュニケーションインタフェ
ース(serial communication interface)ＳＣＩなどの内
蔵周辺モジュール(internal peripheral modules)が接
続される。また、上記バスステートコントローラＢＳＣ
は、入出力回路(input and output circuit)ＥＸＩＦを
介して、外部バスＥＸ−ｂｕｓに接続可能にされる。上
記外部バスＥＸ−ｂｕｓには、外部メモリＭＭＲＹや補
助記憶装置ＤＩＳＫなどが接続されることになる。上記
バスステートコントローラＢＳＣは、上記内蔵周辺モジ
ュール及び外部に対するバスサイクルの起動とそれに伴
う各種バス制御を行う。
置（central processing unit）ＣＰＵ、乗算器(multip
lier)ＭＬＴ、キャッシュメモリ(cache memory)ＣＡＣ
ＨＥ、メモリマネージメントユニット(memory manageme
nt unit)ＭＭＵ、及び命令ブレークコントローラ(instr
uction break controller)ＵＢＣが結合される。キャッ
シュバスＣ−ｂｕｓには上記キャッシュメモリＣＡＣＨ
Ｅ、メモリマネージメントユニットＭＭＵ、命令ブレー
クコントローラＵＢＣ、及びバスステートコントローラ
(bus state controller)ＢＳＣが結合される。バスステ
ートコントローラＢＳＣに接続されるペリフェラルバス
Ｐ−ｂｕｓには、タイマＴＭＵ、中央処理装置ＣＰＵへ
の動作クロックの供給が停止されても計時動作が可能に
されるリアルタイムクロック回路(real time clock cir
cuit)ＲＴＣ、外部メモリＭＭＲＹに含まれるダイナミ
ック型メモリのリフレッシュ動作を制御するリフレッシ
ュコントローラ(refresh controller)ＲＥＦＣ、及びマ
イクロコンピュータＭＰＵの外部に設けられた外部周辺
装置(external peripheral devices)との間のシリアル
通信を実行するシリアルコミュニケーションインタフェ
ース(serial communication interface)ＳＣＩなどの内
蔵周辺モジュール(internal peripheral modules)が接
続される。また、上記バスステートコントローラＢＳＣ
は、入出力回路(input and output circuit)ＥＸＩＦを
介して、外部バスＥＸ−ｂｕｓに接続可能にされる。上
記外部バスＥＸ−ｂｕｓには、外部メモリＭＭＲＹや補
助記憶装置ＤＩＳＫなどが接続されることになる。上記
バスステートコントローラＢＳＣは、上記内蔵周辺モジ
ュール及び外部に対するバスサイクルの起動とそれに伴
う各種バス制御を行う。
【００３９】割り込みコントローラ（interrupt contro
ller)ＩＮＴＣは、上記内蔵周辺モジュールから、及び
複数ビットの外部割り込み端子(external interrupt te
rminals)ＩＲＬ０〜ＩＲＬ３から外部割り込み要求（ex
ternal interrupt request）を受け、割り込み優先レベ
ル（interrupt priority level）に従って割り込み要求
の調停などを行う。割り込みコントローラＩＮＴＣは、
発生した割り込み要求の受け付けを許可する場合、上記
中央処理装置ＣＰＵへ割り込み要求信号ＳＩＧ１を供給
する。また、上記割り込みコントローラＩＮＴＣは、受
け付けられた割り込み要求の割り込み要因を割り込み要
因信号ＳＩＧ２によってメモリマネージメントユニット
ＭＭＵの制御回路（ＴＬＢＣ）へ通知する。上記割り込
み要求信号ＳＩＧ１を受けた中央処理装置ＣＰＵは、割
り込み許可信号ＳＩＧ３をメモリマネージメントユニッ
トＭＭＵの制御回路ＴＬＢＣへ供給する。上記メモリマ
ネージメントユニットＭＭＵの制御回路ＴＬＢＣは、割
り込み許可信号ＳＩＧ３に応答し、許可された割り込み
要求に対応する例外要因コード(exception code)を後述
する記憶回路としての割り込み要因レジスタＩＮＴＥＶ
Ｔに書き込む。中央処理装置ＣＰＵの制御部ＣＴＲＬ
は、上記割り込み要因レジスタＩＮＴＥＶＴにセットさ
れた例外要因コードを用いて、実行中のデータ処理プロ
グラムの処理から所定の割り込み処理へその処理を分岐
する。
ller)ＩＮＴＣは、上記内蔵周辺モジュールから、及び
複数ビットの外部割り込み端子(external interrupt te
rminals)ＩＲＬ０〜ＩＲＬ３から外部割り込み要求（ex
ternal interrupt request）を受け、割り込み優先レベ
ル（interrupt priority level）に従って割り込み要求
の調停などを行う。割り込みコントローラＩＮＴＣは、
発生した割り込み要求の受け付けを許可する場合、上記
中央処理装置ＣＰＵへ割り込み要求信号ＳＩＧ１を供給
する。また、上記割り込みコントローラＩＮＴＣは、受
け付けられた割り込み要求の割り込み要因を割り込み要
因信号ＳＩＧ２によってメモリマネージメントユニット
ＭＭＵの制御回路（ＴＬＢＣ）へ通知する。上記割り込
み要求信号ＳＩＧ１を受けた中央処理装置ＣＰＵは、割
り込み許可信号ＳＩＧ３をメモリマネージメントユニッ
トＭＭＵの制御回路ＴＬＢＣへ供給する。上記メモリマ
ネージメントユニットＭＭＵの制御回路ＴＬＢＣは、割
り込み許可信号ＳＩＧ３に応答し、許可された割り込み
要求に対応する例外要因コード(exception code)を後述
する記憶回路としての割り込み要因レジスタＩＮＴＥＶ
Ｔに書き込む。中央処理装置ＣＰＵの制御部ＣＴＲＬ
は、上記割り込み要因レジスタＩＮＴＥＶＴにセットさ
れた例外要因コードを用いて、実行中のデータ処理プロ
グラムの処理から所定の割り込み処理へその処理を分岐
する。
【００４０】本実施例のマイクロコンピュータＭＰＵ
は、論理アドレス空間（logical address space）を論
理ページ（logical page）と呼ばれる単位に分割し、そ
のページ単位に物理アドレス（physical address）への
アドレス変換（address translation）を行うための仮
想記憶（virtual memory)をサポートする。上記メモリ
マネージメントユニットＭＭＵのアドレス変換バッファ
（address translation look-aside buffer）ＴＬＢ
は、論理ページ番号と物理ページ番号とに関する複数の
変換対をＴＬＢエントリとして格納する。上記メモリマ
ネージメントユニットＭＭＵの制御部ＴＬＢＣは、中央
処理装置ＣＰＵが出力する論理アドレスをアドレス変換
バッファＴＬＢを用いて物理アドレスに変換するための
制御を行う。ＴＬＢミスの場合、すなわち、中央処理装
置ＣＰＵが出力した論理アドレスに対応する変換対がＴ
ＬＢエントリとしてアドレス変換バッファＴＬＢ内に記
憶されていなかった場合、制御部ＴＬＢＣは、外部メモ
リＭＭＲＹ上のページテーブルをアクセスしてその論理
アドレスに対応する変換対を外部メモリＭＭＲＹから読
み込むように動作する。その後、制御部ＴＬＢＣは、読
み出された変換対をＴＬＢエントリとしてアドレス変換
バッファＴＬＢへ書き込むように動作する。
は、論理アドレス空間（logical address space）を論
理ページ（logical page）と呼ばれる単位に分割し、そ
のページ単位に物理アドレス（physical address）への
アドレス変換（address translation）を行うための仮
想記憶（virtual memory)をサポートする。上記メモリ
マネージメントユニットＭＭＵのアドレス変換バッファ
（address translation look-aside buffer）ＴＬＢ
は、論理ページ番号と物理ページ番号とに関する複数の
変換対をＴＬＢエントリとして格納する。上記メモリマ
ネージメントユニットＭＭＵの制御部ＴＬＢＣは、中央
処理装置ＣＰＵが出力する論理アドレスをアドレス変換
バッファＴＬＢを用いて物理アドレスに変換するための
制御を行う。ＴＬＢミスの場合、すなわち、中央処理装
置ＣＰＵが出力した論理アドレスに対応する変換対がＴ
ＬＢエントリとしてアドレス変換バッファＴＬＢ内に記
憶されていなかった場合、制御部ＴＬＢＣは、外部メモ
リＭＭＲＹ上のページテーブルをアクセスしてその論理
アドレスに対応する変換対を外部メモリＭＭＲＹから読
み込むように動作する。その後、制御部ＴＬＢＣは、読
み出された変換対をＴＬＢエントリとしてアドレス変換
バッファＴＬＢへ書き込むように動作する。
【００４１】アドレス変換バッファＴＬＢは、例えば、
４ウェイ・セットアソシアティブ（4way-set-associati
ve）方式のキャッシュメモリ（cache memory）によって
構成される。ＴＬＢミスなどのアドレス変換に係る後述
されるような各種例外事象が発生すると、制御部ＴＬＢ
Ｃはその例外事象に対応する例外要因コードを後述する
記憶回路としての例外要因レジスタＥＸＰＥＶＴにセッ
トし、且つ、ＴＬＢミスなどのアドレス変換に係る例外
事象の発生を通知するための通知信号ＳＩＧ４を中央処
理装置ＣＰＵの制御部ＣＴＲＬへ供給する。中央処理装
置ＣＰＵは、例外要因レジスタＥＸＰＥＶＴにセットさ
れた例外要因コードを用いて、或いは、例外要因レジス
タＥＸＰＥＶＴにセットされた例外要因コードを用いず
にハードウェアで直接的に、実行中のデータ処理プログ
ラムの処理から対応する例外処理へその処理を分岐す
る。
４ウェイ・セットアソシアティブ（4way-set-associati
ve）方式のキャッシュメモリ（cache memory）によって
構成される。ＴＬＢミスなどのアドレス変換に係る後述
されるような各種例外事象が発生すると、制御部ＴＬＢ
Ｃはその例外事象に対応する例外要因コードを後述する
記憶回路としての例外要因レジスタＥＸＰＥＶＴにセッ
トし、且つ、ＴＬＢミスなどのアドレス変換に係る例外
事象の発生を通知するための通知信号ＳＩＧ４を中央処
理装置ＣＰＵの制御部ＣＴＲＬへ供給する。中央処理装
置ＣＰＵは、例外要因レジスタＥＸＰＥＶＴにセットさ
れた例外要因コードを用いて、或いは、例外要因レジス
タＥＸＰＥＶＴにセットされた例外要因コードを用いず
にハードウェアで直接的に、実行中のデータ処理プログ
ラムの処理から対応する例外処理へその処理を分岐す
る。
【００４２】中央処理装置ＣＰＵは、例えば、４ギガバ
イトの論理アドレス空間をサポートするために、３２ビ
ットのアドレス信号を利用する。図１に示されるよう
に、中央処理装置ＣＰＵは、例えば、汎用レジスタ（ge
neral purpose registers）Ｒ０〜Ｒ１５や算術論理演
算器（arithmetic and logic operation unit）ＡＬＵ
を含む演算部（operation unit）１００と、後述される
プログラムカウンタ（program counter）ＰＣなどのシ
ステム制御用レジスタセット（system control registe
r set）１１０と、命令のフェッチ、命令の解読、命令
の実行手順の制御および演算の制御を行う制御部ＣＴＲ
Ｌを含む。これらの回路装置（Ｒ０〜Ｒ１５、ＡＬＵ、
１１０、ＣＴＲＬ）は、システムバスＳ−ｂｕｓに結合
される。中央処理装置ＣＰＵは、外部メモリＭＭＲＹか
ら実行されるべき命令をフェッチし、その命令記述（in
struction code）に応じたデータ処理を行う。図１にお
いて、制御信号ＳＩＧ５は、中央処理装置ＣＰＵからメ
モリマネージメントユニットＭＭＵへの各種制御信号及
び中央処理装置ＣＰＵの内部状態を通知するための信号
を総称するものである。
イトの論理アドレス空間をサポートするために、３２ビ
ットのアドレス信号を利用する。図１に示されるよう
に、中央処理装置ＣＰＵは、例えば、汎用レジスタ（ge
neral purpose registers）Ｒ０〜Ｒ１５や算術論理演
算器（arithmetic and logic operation unit）ＡＬＵ
を含む演算部（operation unit）１００と、後述される
プログラムカウンタ（program counter）ＰＣなどのシ
ステム制御用レジスタセット（system control registe
r set）１１０と、命令のフェッチ、命令の解読、命令
の実行手順の制御および演算の制御を行う制御部ＣＴＲ
Ｌを含む。これらの回路装置（Ｒ０〜Ｒ１５、ＡＬＵ、
１１０、ＣＴＲＬ）は、システムバスＳ−ｂｕｓに結合
される。中央処理装置ＣＰＵは、外部メモリＭＭＲＹか
ら実行されるべき命令をフェッチし、その命令記述（in
struction code）に応じたデータ処理を行う。図１にお
いて、制御信号ＳＩＧ５は、中央処理装置ＣＰＵからメ
モリマネージメントユニットＭＭＵへの各種制御信号及
び中央処理装置ＣＰＵの内部状態を通知するための信号
を総称するものである。
【００４３】キャッシュメモリＣＡＣＨＥは、特に制限
されないが、４ウェイ・セットアソシアティブ形式とさ
れる。キャッシュメモリＣＡＣＨＥに対するインデック
スは、中央処理装置ＣＰＵから出力された論理アドレス
の一部を用いて行われ、キャッシュメモリＣＡＣＨＥの
キャッシュエントリのタグ部には物理アドレスが保有さ
れる。インデックスされたタグ部から出力される論理ア
ドレスはアドレス変換バッファＴＬＢで変換された物理
アドレスと比較され、その比較結果に応じてキャッシュ
ミス／ヒットが判定される。キャッシュミスの場合、当
該キャッシュミスに係るデータ又は命令は外部メモリか
ら読み込まれ、読み込まれたデータ又は命令は新たなキ
ャッシュエントリとしてキャッシュメモリＣＡＣＨＥに
格納される。
されないが、４ウェイ・セットアソシアティブ形式とさ
れる。キャッシュメモリＣＡＣＨＥに対するインデック
スは、中央処理装置ＣＰＵから出力された論理アドレス
の一部を用いて行われ、キャッシュメモリＣＡＣＨＥの
キャッシュエントリのタグ部には物理アドレスが保有さ
れる。インデックスされたタグ部から出力される論理ア
ドレスはアドレス変換バッファＴＬＢで変換された物理
アドレスと比較され、その比較結果に応じてキャッシュ
ミス／ヒットが判定される。キャッシュミスの場合、当
該キャッシュミスに係るデータ又は命令は外部メモリか
ら読み込まれ、読み込まれたデータ又は命令は新たなキ
ャッシュエントリとしてキャッシュメモリＣＡＣＨＥに
格納される。
【００４４】上記命令ブレークコントローラＵＢＣは、
デバッグ機能を強化するために設けられており、システ
ムバスＳ−ｂｕｓの状態がブレーク条件に一致するかを
監視する。システムバスＳ−ｂｕｓの状態がブレーク条
件と一致する場合、中央処理装置ＣＰＵにブレーク割込
みを発生させる。命令ブレークコントローラＵＢＣに含
まれるＩＢＲは、ブレーク条件として命令アドレスなど
が設定される命令ブレークアドレスレジスタである。中
央処理装置ＣＰＵは、デバッグ若しくはエミュレーショ
ン開始前にそのためのサービスルーチンを実行し、命令
ブレークアドレスレジスタＩＢＲにブレークすべき命令
の先頭アドレスやオペランドアドレスなどの所望の命令
ブレーク条件をあらかじめ設定する。マイクロコンピュ
ータＭＰＵの内部状態が前記命令ブレーク条件に一致す
ると、後述の命令ブレーク例外が発生する。これによっ
て、中央処理装置ＣＰＵは、デバッグのための命令ブレ
ークハンドラを実行可能にされる。したがって、マイク
ロコンピュータＭＰＵの内部でブレークポイント制御を
行うことができる。
デバッグ機能を強化するために設けられており、システ
ムバスＳ−ｂｕｓの状態がブレーク条件に一致するかを
監視する。システムバスＳ−ｂｕｓの状態がブレーク条
件と一致する場合、中央処理装置ＣＰＵにブレーク割込
みを発生させる。命令ブレークコントローラＵＢＣに含
まれるＩＢＲは、ブレーク条件として命令アドレスなど
が設定される命令ブレークアドレスレジスタである。中
央処理装置ＣＰＵは、デバッグ若しくはエミュレーショ
ン開始前にそのためのサービスルーチンを実行し、命令
ブレークアドレスレジスタＩＢＲにブレークすべき命令
の先頭アドレスやオペランドアドレスなどの所望の命令
ブレーク条件をあらかじめ設定する。マイクロコンピュ
ータＭＰＵの内部状態が前記命令ブレーク条件に一致す
ると、後述の命令ブレーク例外が発生する。これによっ
て、中央処理装置ＣＰＵは、デバッグのための命令ブレ
ークハンドラを実行可能にされる。したがって、マイク
ロコンピュータＭＰＵの内部でブレークポイント制御を
行うことができる。
【００４５】《ＣＰＵのレジスタ構成》 次に、中央処
理装置ＣＰＵにおけるレジスタ構成が説明される。汎用
レジスタＲ０〜Ｒ１５は、図３に示されるように、夫々
３２ビットの記憶ビットを有し、図示されないインター
フェイス回路を介して、上記システムバスに結合され
る。汎用レジスタＲ０〜Ｒ７は、プロセッサモードによ
って切り換えられるバンクレジスタとされる。換言すれ
ば、汎用レジスタＲ０〜Ｒ７はバンク０とバンク１の２
セット備えられる。すなわち、第１汎用レジスタセット
としてのＲ０（ＢＡＮＫ０）〜Ｒ７（ＢＡＮＫ０）と第
２汎用レジスタセットとしてのＲ０（ＢＡＮＫ１）〜Ｒ
７（ＢＡＮＫ１）とされる。上記プロセッサモードは、
ユーザのアプリケーションプログラムが走行される動作
状態を意味するユーザモード（ユーザ状態）と、オペレ
ーティングシステム（operating system）などのシステ
ムプログラムが走行される動作状態を意味する特権モー
ド（特権状態）とを含む。したがって、特権状態とユー
ザ状態の夫々は、固有の汎用レジスタＲ０〜Ｒ７を有す
ることができる。即ち、図４に示されるユーザ状態にお
いては、バンク０の汎用レジスタＲ０（ＢＡＮＫ０）〜
Ｒ７（ＢＡＮＫ０）が利用可能にされる。特権状態にお
いては、後述されるステータスレジスタＳＲのレジスタ
バンクビットＲＢ（ＳＲ．ＲＢ）の設定状態によって汎
用レジスタＲ０〜Ｒ７の利用形態が決定される。
理装置ＣＰＵにおけるレジスタ構成が説明される。汎用
レジスタＲ０〜Ｒ１５は、図３に示されるように、夫々
３２ビットの記憶ビットを有し、図示されないインター
フェイス回路を介して、上記システムバスに結合され
る。汎用レジスタＲ０〜Ｒ７は、プロセッサモードによ
って切り換えられるバンクレジスタとされる。換言すれ
ば、汎用レジスタＲ０〜Ｒ７はバンク０とバンク１の２
セット備えられる。すなわち、第１汎用レジスタセット
としてのＲ０（ＢＡＮＫ０）〜Ｒ７（ＢＡＮＫ０）と第
２汎用レジスタセットとしてのＲ０（ＢＡＮＫ１）〜Ｒ
７（ＢＡＮＫ１）とされる。上記プロセッサモードは、
ユーザのアプリケーションプログラムが走行される動作
状態を意味するユーザモード（ユーザ状態）と、オペレ
ーティングシステム（operating system）などのシステ
ムプログラムが走行される動作状態を意味する特権モー
ド（特権状態）とを含む。したがって、特権状態とユー
ザ状態の夫々は、固有の汎用レジスタＲ０〜Ｒ７を有す
ることができる。即ち、図４に示されるユーザ状態にお
いては、バンク０の汎用レジスタＲ０（ＢＡＮＫ０）〜
Ｒ７（ＢＡＮＫ０）が利用可能にされる。特権状態にお
いては、後述されるステータスレジスタＳＲのレジスタ
バンクビットＲＢ（ＳＲ．ＲＢ）の設定状態によって汎
用レジスタＲ０〜Ｒ７の利用形態が決定される。
【００４６】例えば、図５に示されるように、特権状態
において、ＲＢ＝０のときは、Ｒ０（ＢＡＮＫ０）〜Ｒ
７（ＢＡＮＫ０）は汎用レジスタとして自由な利用が許
容され、Ｒ０（ＢＡＮＫ１）〜Ｒ７（ＢＡＮＫ１）に対
しては制御ロード命令（ＬＤＣ）及び制御ストア命令
（ＳＴＣ）によるアクセスのみが許容される。ＲＢ＝１
ときは、上記とは逆にＲ０（ＢＡＮＫ１）〜Ｒ７（ＢＡ
ＮＫ１）が汎用レジスタとしての自由な利用が許容さ
れ、Ｒ０（ＢＡＮＫ０）〜Ｒ７（ＢＡＮＫ０）に対して
は制御ロード命令（ＬＤＣ）及び制御ストア命令（ＳＴ
Ｃ）によるアクセスのみが許容される。前記制御ロード
命令（ＬＤＣ）及び制御ストア命令（ＳＴＣ）は、特権
状態において実行可能な特権命令若しくはシステム制御
命令の一例である。
において、ＲＢ＝０のときは、Ｒ０（ＢＡＮＫ０）〜Ｒ
７（ＢＡＮＫ０）は汎用レジスタとして自由な利用が許
容され、Ｒ０（ＢＡＮＫ１）〜Ｒ７（ＢＡＮＫ１）に対
しては制御ロード命令（ＬＤＣ）及び制御ストア命令
（ＳＴＣ）によるアクセスのみが許容される。ＲＢ＝１
ときは、上記とは逆にＲ０（ＢＡＮＫ１）〜Ｒ７（ＢＡ
ＮＫ１）が汎用レジスタとしての自由な利用が許容さ
れ、Ｒ０（ＢＡＮＫ０）〜Ｒ７（ＢＡＮＫ０）に対して
は制御ロード命令（ＬＤＣ）及び制御ストア命令（ＳＴ
Ｃ）によるアクセスのみが許容される。前記制御ロード
命令（ＬＤＣ）及び制御ストア命令（ＳＴＣ）は、特権
状態において実行可能な特権命令若しくはシステム制御
命令の一例である。
【００４７】このように汎用レジスタをバンクレジスタ
構成とし、特権状態においてユーザ状態とは異なるバン
クの汎用レジスタを利用可能にすることは、例えば、例
外処理においてユーザ状態から特権状態にプロセッサモ
ードを切り換える時、ユーザ状態において汎用的に使用
されていた汎用レジスタＲ０〜Ｒ７の内容を外部メモリ
ＭＭＲＹのスタック領域へ退避しなくても済むようにで
きる。したがって、中央処理装置ＣＰＵの例外処理への
移行が高速化できる。
構成とし、特権状態においてユーザ状態とは異なるバン
クの汎用レジスタを利用可能にすることは、例えば、例
外処理においてユーザ状態から特権状態にプロセッサモ
ードを切り換える時、ユーザ状態において汎用的に使用
されていた汎用レジスタＲ０〜Ｒ７の内容を外部メモリ
ＭＭＲＹのスタック領域へ退避しなくても済むようにで
きる。したがって、中央処理装置ＣＰＵの例外処理への
移行が高速化できる。
【００４８】システムレジスタは、図３に示されるよう
に、データレジスタハイＭＡＣＨ、データレジスタロー
ＭＡＣＬ、復帰アドレスレジスタＰＲ、及びプログラム
カウンタＰＣとされる。データレジスタハイＭＡＣＨ及
びデータレジスタローＭＡＣＬは、乗算、積算や積和演
算のためのデータを格納する。復帰アドレスレジスタＰ
Ｒは、サブルーチンからの戻りアドレスを格納する。プ
ログラムカウンタＰＣは、現在の命令のスタート番地を
指す。
に、データレジスタハイＭＡＣＨ、データレジスタロー
ＭＡＣＬ、復帰アドレスレジスタＰＲ、及びプログラム
カウンタＰＣとされる。データレジスタハイＭＡＣＨ及
びデータレジスタローＭＡＣＬは、乗算、積算や積和演
算のためのデータを格納する。復帰アドレスレジスタＰ
Ｒは、サブルーチンからの戻りアドレスを格納する。プ
ログラムカウンタＰＣは、現在の命令のスタート番地を
指す。
【００４９】コントロールレジスタは、図６に示される
ように、セーブステータスレジスタＳＳＲ、セーブプロ
グラムカウンタＳＰＣ、グローバルベースレジスタＧＢ
Ｒ、ベクタベースレジスタＶＢＲ、及びステータスレジ
スタＳＲとされる。セーブステータスレジスタＳＳＲ
は、例外事象の発生時などにおいて、現在のステータス
レジスタＳＲの値を退避するレジスタである。セーブプ
ログラムカウンタＳＰＣは、例外事象が発生したとき
に、対応する例外処理から復帰した後に中央処理装置Ｃ
ＰＵが実行すべき命令の命令アドレスを保持するための
レジスタである。セーブプログラムカウンタＳＰＣに
は、例外事象が発生したとき所定のタイミングでプログ
ラムカウンタＰＣの値が退避される。グローバルベース
レジスタＧＢＲは、ＧＢＲ−インダイレクトアドレスモ
ードにおけるベースアドレスを格納するレジスタであ
る。ＧＢＲ−インダイレクトアドレスモードは、シリア
ルコミュニケーションインタフェースＳＣＩなどの上記
内蔵周辺モジュールのレジスタ領域にデータを転送する
時、また、論理演算の時に利用される。ベクタベースレ
ジスタＶＢＲは、例外処理のためのベクタ領域のベース
アドレス（ベクタテーブルベースアドレス）を保有す
る。ステータスレジスタＳＲは、演算においてキャリ
ー、ボロー、オーバーフローを示すために利用されるＴ
ビット、メモリアクセス制御に利用されるＳビット、割
り込み要求に対するマスクレベルを４ビットで示す割り
込みマスクビットＩＭＡＳＫ、除算に利用されるＭ及び
Ｑビット、上述のレジスタバンクビットＲＢ、ブロック
ビットＢＬ、プロセッサオペレーションモードビットＭ
Ｄ、及びゼロビットを含む。ブロックビットＢＬは例外
をマスクするために利用され、ＢＬ＝１は例外をマスク
することを指示し、ＢＬ＝０は例外を許容することを指
示する。モードビットＭＤはＭＤ＝１にて特権モード
を、ＭＤ＝０にてユーザモードを示す。上記Ｍ、Ｑ、
Ｓ、Ｔの各ビットは、ユーザモードにおいて、所定の専
用命令を実行した中央処理装置ＣＰＵによってセットあ
るいはクリアすることが可能である。その他全てのビッ
トは、特権モードにおいてだけ中央処理装置ＣＰＵによ
ってリード・ライト可能にされる。上記コントロールレ
ジスタに対する書き込みは制御ロード命令（ＬＤＣ）を
実行する中央処理装置ＣＰＵによって行われ、上記コン
トロールレジスタに対する読み出しは制御ストア命令
（ＳＴＣ）を実行する中央処理装置ＣＰＵによって行わ
れる。
ように、セーブステータスレジスタＳＳＲ、セーブプロ
グラムカウンタＳＰＣ、グローバルベースレジスタＧＢ
Ｒ、ベクタベースレジスタＶＢＲ、及びステータスレジ
スタＳＲとされる。セーブステータスレジスタＳＳＲ
は、例外事象の発生時などにおいて、現在のステータス
レジスタＳＲの値を退避するレジスタである。セーブプ
ログラムカウンタＳＰＣは、例外事象が発生したとき
に、対応する例外処理から復帰した後に中央処理装置Ｃ
ＰＵが実行すべき命令の命令アドレスを保持するための
レジスタである。セーブプログラムカウンタＳＰＣに
は、例外事象が発生したとき所定のタイミングでプログ
ラムカウンタＰＣの値が退避される。グローバルベース
レジスタＧＢＲは、ＧＢＲ−インダイレクトアドレスモ
ードにおけるベースアドレスを格納するレジスタであ
る。ＧＢＲ−インダイレクトアドレスモードは、シリア
ルコミュニケーションインタフェースＳＣＩなどの上記
内蔵周辺モジュールのレジスタ領域にデータを転送する
時、また、論理演算の時に利用される。ベクタベースレ
ジスタＶＢＲは、例外処理のためのベクタ領域のベース
アドレス（ベクタテーブルベースアドレス）を保有す
る。ステータスレジスタＳＲは、演算においてキャリ
ー、ボロー、オーバーフローを示すために利用されるＴ
ビット、メモリアクセス制御に利用されるＳビット、割
り込み要求に対するマスクレベルを４ビットで示す割り
込みマスクビットＩＭＡＳＫ、除算に利用されるＭ及び
Ｑビット、上述のレジスタバンクビットＲＢ、ブロック
ビットＢＬ、プロセッサオペレーションモードビットＭ
Ｄ、及びゼロビットを含む。ブロックビットＢＬは例外
をマスクするために利用され、ＢＬ＝１は例外をマスク
することを指示し、ＢＬ＝０は例外を許容することを指
示する。モードビットＭＤはＭＤ＝１にて特権モード
を、ＭＤ＝０にてユーザモードを示す。上記Ｍ、Ｑ、
Ｓ、Ｔの各ビットは、ユーザモードにおいて、所定の専
用命令を実行した中央処理装置ＣＰＵによってセットあ
るいはクリアすることが可能である。その他全てのビッ
トは、特権モードにおいてだけ中央処理装置ＣＰＵによ
ってリード・ライト可能にされる。上記コントロールレ
ジスタに対する書き込みは制御ロード命令（ＬＤＣ）を
実行する中央処理装置ＣＰＵによって行われ、上記コン
トロールレジスタに対する読み出しは制御ストア命令
（ＳＴＣ）を実行する中央処理装置ＣＰＵによって行わ
れる。
【００５０】《マイクロコンピュータのアドレス空間》
本実施例のマイクロコンピュータＭＰＵは、４ＧＢ
（ギガバイト）の論理アドレス空間をサポートするため
に３２ビットのアドレスを利用する。該論理アドレス
は、空間番号によって拡張可能にされる。図１３は、特
権モードのアドレス空間とユーザモードのアドレス空間
とのアドレスマッピングを示している。同図におい
て、”Mapped”と示される領域は、アドレス変換バッフ
ァＴＬＢを利用したアドレス変換の対象とされる。
本実施例のマイクロコンピュータＭＰＵは、４ＧＢ
（ギガバイト）の論理アドレス空間をサポートするため
に３２ビットのアドレスを利用する。該論理アドレス
は、空間番号によって拡張可能にされる。図１３は、特
権モードのアドレス空間とユーザモードのアドレス空間
とのアドレスマッピングを示している。同図におい
て、”Mapped”と示される領域は、アドレス変換バッフ
ァＴＬＢを利用したアドレス変換の対象とされる。
【００５１】Ｈ'ＦＦＦＦＦＦＦＦ〜Ｈ'８００００００
０の領域は、特権モードにおいて、アクセス可能な領域
とされ、ユーザモードでのアクセスはアドレスエラーと
される。
０の領域は、特権モードにおいて、アクセス可能な領域
とされ、ユーザモードでのアクセスはアドレスエラーと
される。
【００５２】アドレス領域Ｐ４はコントロールスペース
であり、周辺モジュールなどのコントロールレジスタな
どがマッピングされる。
であり、周辺モジュールなどのコントロールレジスタな
どがマッピングされる。
【００５３】アドレス領域Ｐ１，Ｐ２は、固定された物
理アドレスを有する領域であり、アドレス変換バッファ
ＴＬＢを利用したアドレス変換の対象にはされない。ア
ドレス領域Ｐ１，Ｐ２の論理アドレスは、一定の定数の
加算又は減算によって物理アドレスに変換される。した
がって、特権状態において、アドレス領域Ｐ１，Ｐ２を
アクセスするとき、ＴＬＢミスを初めとするアドレス変
換に係る例外事象が発生することはない。一般割り込み
事象や一般例外事象などの各種例外ハンドラの物理アド
レスをアドレス領域Ｐ１又はＰ２に割り当てることによ
り、ＴＬＢミスを初めとするアドレス変換に係る例外事
象が例外処理中に新たに発生することがなくなる。換言
すれば、アドレス変換に係る例外事象が、多重に発生す
る事態を回避でき、これによってデータ処理の効率化に
寄与することができる。
理アドレスを有する領域であり、アドレス変換バッファ
ＴＬＢを利用したアドレス変換の対象にはされない。ア
ドレス領域Ｐ１，Ｐ２の論理アドレスは、一定の定数の
加算又は減算によって物理アドレスに変換される。した
がって、特権状態において、アドレス領域Ｐ１，Ｐ２を
アクセスするとき、ＴＬＢミスを初めとするアドレス変
換に係る例外事象が発生することはない。一般割り込み
事象や一般例外事象などの各種例外ハンドラの物理アド
レスをアドレス領域Ｐ１又はＰ２に割り当てることによ
り、ＴＬＢミスを初めとするアドレス変換に係る例外事
象が例外処理中に新たに発生することがなくなる。換言
すれば、アドレス変換に係る例外事象が、多重に発生す
る事態を回避でき、これによってデータ処理の効率化に
寄与することができる。
【００５４】特に、アドレス領域Ｐ２はキャッシュメモ
リＣＡＣＨＥによるキャッシュの対象とはされず、一
方、アドレス領域Ｐ１はキャッシュの対象とされる。例
外処理ハンドラに関して言えば、複数存在する例外処理
ハンドラの内どの例外処理ハンドラをアドレス領域Ｐ１
又はＰ２へ割り当てるかは、その例外処理の性質に応じ
て決定される。例えば、ＴＬＢミス例外に対処するため
の例外処理ハンドラのように高速処理が要求される例外
処理ハンドラは、アドレス領域Ｐ１に割り当てるのが得
策である。一方、例外処理の高速性が要求されない例外
処理ハンドラは、キャッシュメモリを別のデータに解放
しておくために、アドレス領域Ｐ２に割り当てるのが得
策である。
リＣＡＣＨＥによるキャッシュの対象とはされず、一
方、アドレス領域Ｐ１はキャッシュの対象とされる。例
外処理ハンドラに関して言えば、複数存在する例外処理
ハンドラの内どの例外処理ハンドラをアドレス領域Ｐ１
又はＰ２へ割り当てるかは、その例外処理の性質に応じ
て決定される。例えば、ＴＬＢミス例外に対処するため
の例外処理ハンドラのように高速処理が要求される例外
処理ハンドラは、アドレス領域Ｐ１に割り当てるのが得
策である。一方、例外処理の高速性が要求されない例外
処理ハンドラは、キャッシュメモリを別のデータに解放
しておくために、アドレス領域Ｐ２に割り当てるのが得
策である。
【００５５】《例外処理の概要》 例外処理は、特別な
ハンドリングが要求されるので、現在のプログラム実行
を例外的に別の処理へ分岐させる処理であり、中央処理
装置ＣＰＵは現在の命令（その実行は後述の割り込み要
求に対しては完了まで継続することが許容される）実行
を抑止し且つユーザ記述による例外ハンドラにその制御
を移行することによってその例外処理の要求に応答す
る。例えば、例外処理は、現在実行中の命令との関係で
は、３つの処理に分類できる。第１の処理は、現在実行
中の命令を無視して、例外ハンドラの処理へ分岐する処
理である。第２の処理は、現在実行中の命令を、例外ハ
ンドラの処理完了後に、再実行する処理である。第３の
処理は、現在実行中の命令実行を完了した後に、例外ハ
ンドラの処理へ分岐して分岐先での処理完了後に分岐前
の状態に復帰する処理である。後者の二つについては、
一般例外のような第１の例外事象と所謂割り込み要求の
ような第２の例外事象として区別することができる。割
り込み要求のような第２の例外事象は、中央処理装置Ｃ
ＰＵの動作とは非同期で発生するので、実行中の命令が
実行完了された段階で受け付けられ、割り込み処理に対
応する例外処理ハンドラの処理が終了すると、当該実行
完了された命令の次の命令に中央処理装置ＣＰＵの処理
が復帰される。一般例外のような第１の例外事象は、中
央処理装置ＣＰＵの動作に同期して発生するので、その
要求の原因が取り除かれた後、当該例外処理の要求が発
せられた時点に中央処理装置ＣＰＵの実行していた命令
が中央処理装置ＣＰＵによって再実行される。ただし、
全ての例外処理には双方の定義に合致しないものが存在
することは言うまでもない。
ハンドリングが要求されるので、現在のプログラム実行
を例外的に別の処理へ分岐させる処理であり、中央処理
装置ＣＰＵは現在の命令（その実行は後述の割り込み要
求に対しては完了まで継続することが許容される）実行
を抑止し且つユーザ記述による例外ハンドラにその制御
を移行することによってその例外処理の要求に応答す
る。例えば、例外処理は、現在実行中の命令との関係で
は、３つの処理に分類できる。第１の処理は、現在実行
中の命令を無視して、例外ハンドラの処理へ分岐する処
理である。第２の処理は、現在実行中の命令を、例外ハ
ンドラの処理完了後に、再実行する処理である。第３の
処理は、現在実行中の命令実行を完了した後に、例外ハ
ンドラの処理へ分岐して分岐先での処理完了後に分岐前
の状態に復帰する処理である。後者の二つについては、
一般例外のような第１の例外事象と所謂割り込み要求の
ような第２の例外事象として区別することができる。割
り込み要求のような第２の例外事象は、中央処理装置Ｃ
ＰＵの動作とは非同期で発生するので、実行中の命令が
実行完了された段階で受け付けられ、割り込み処理に対
応する例外処理ハンドラの処理が終了すると、当該実行
完了された命令の次の命令に中央処理装置ＣＰＵの処理
が復帰される。一般例外のような第１の例外事象は、中
央処理装置ＣＰＵの動作に同期して発生するので、その
要求の原因が取り除かれた後、当該例外処理の要求が発
せられた時点に中央処理装置ＣＰＵの実行していた命令
が中央処理装置ＣＰＵによって再実行される。ただし、
全ての例外処理には双方の定義に合致しないものが存在
することは言うまでもない。
【００５６】図７は、ベクタとして割り付けられた例外
事象を示している。例外処理は、図７に示されるよう
に、リセット処理、中央処理装置ＣＰＵの動作に同期し
て発生する例外事象（一般例外）に対する処理、中央処
理装置ＣＰＵの動作と非同期で発生する割り込み要求に
対する処理に大別される。夫々の例外処理において、現
在実行中の命令に対する処置は、同図に示されるよう
に、無視（Aborted）、再実行（Retried）および完了
（Completed）の３種類に大別される。
事象を示している。例外処理は、図７に示されるよう
に、リセット処理、中央処理装置ＣＰＵの動作に同期し
て発生する例外事象（一般例外）に対する処理、中央処
理装置ＣＰＵの動作と非同期で発生する割り込み要求に
対する処理に大別される。夫々の例外処理において、現
在実行中の命令に対する処置は、同図に示されるよう
に、無視（Aborted）、再実行（Retried）および完了
（Completed）の３種類に大別される。
【００５７】１）リセット処理は、パワーオンリセット
（Power-On）とマニュアルリセット（Manual Reset）を
含む。例えば、パワーオンリセットは、電源投入によっ
てリセット信号がアサートされることを条件に、中央処
理装置ＣＰＵや内蔵周辺モジュールの初期化を行うリセ
ット処理とされる。
（Power-On）とマニュアルリセット（Manual Reset）を
含む。例えば、パワーオンリセットは、電源投入によっ
てリセット信号がアサートされることを条件に、中央処
理装置ＣＰＵや内蔵周辺モジュールの初期化を行うリセ
ット処理とされる。
【００５８】２）一般例外は、中央処理装置ＣＰＵの内
部で発生する例外と、メモリマネージメントユニットＭ
ＭＵによるアドレス変換に際して発生される例外に大別
される。
部で発生する例外と、メモリマネージメントユニットＭ
ＭＵによるアドレス変換に際して発生される例外に大別
される。
【００５９】前者の例外事象として、予約命令例外（Re
served Instruction Exception）、スロット不当命令例
外（Illegal Slot Instruction Exception）、トラップ
命令例外（Unconditional Trap）、及び命令ブレーク例
外（User Breakpoint Trap）がある。
served Instruction Exception）、スロット不当命令例
外（Illegal Slot Instruction Exception）、トラップ
命令例外（Unconditional Trap）、及び命令ブレーク例
外（User Breakpoint Trap）がある。
【００６０】後者の例外事象として、命令アクセス時と
データアクセス時におけるアドレスエラー例外（Addres
s Error）、命令アクセス時とデータアクセス時におけ
るＴＬＢミス例外（TLB Miss）、命令アクセス時とデー
タアクセス時におけるＴＬＢインバリッド例外（TLB In
valid）、命令アクセス時とデータアクセス時における
ＴＬＢプロテクト違反例外（TLB Protection Violatio
n）、ＴＬＢイニシャルページライト例外（Initial Pag
e Write）がある。
データアクセス時におけるアドレスエラー例外（Addres
s Error）、命令アクセス時とデータアクセス時におけ
るＴＬＢミス例外（TLB Miss）、命令アクセス時とデー
タアクセス時におけるＴＬＢインバリッド例外（TLB In
valid）、命令アクセス時とデータアクセス時における
ＴＬＢプロテクト違反例外（TLB Protection Violatio
n）、ＴＬＢイニシャルページライト例外（Initial Pag
e Write）がある。
【００６１】上記ＴＬＢミスは、アドレス変換バッファ
ＴＬＢのアドレス比較が不一致である場合に発生し、当
該不一致に係る論理アドレスのページテーブルエントリ
を外部メモリＭＭＲＹからアドレス変換バッファＴＬＢ
にロードする処理とされる。トラップ命令例外は、ＴＲ
ＡＰ命令を実行することを条件に発生し、当該命令のイ
ミディエイト値を用いた分岐先のハンドラによって規定
される処理を行うものであり、ソフトウェア割り込みと
して位置づけることができる。予約命令例外は、遅延分
岐命令を利用するときに、遅延スロット以外にある未定
義命令コードをデコードすることなどを条件に発生し、
分岐先のハンドラで規定される処理を行う。命令ブレー
ク例外は、レジスタＩＢＲに設定されたブレーク条件が
一致したことを条件に発生し、分岐先のハンドラで規定
される処理を行う。
ＴＬＢのアドレス比較が不一致である場合に発生し、当
該不一致に係る論理アドレスのページテーブルエントリ
を外部メモリＭＭＲＹからアドレス変換バッファＴＬＢ
にロードする処理とされる。トラップ命令例外は、ＴＲ
ＡＰ命令を実行することを条件に発生し、当該命令のイ
ミディエイト値を用いた分岐先のハンドラによって規定
される処理を行うものであり、ソフトウェア割り込みと
して位置づけることができる。予約命令例外は、遅延分
岐命令を利用するときに、遅延スロット以外にある未定
義命令コードをデコードすることなどを条件に発生し、
分岐先のハンドラで規定される処理を行う。命令ブレー
ク例外は、レジスタＩＢＲに設定されたブレーク条件が
一致したことを条件に発生し、分岐先のハンドラで規定
される処理を行う。
【００６２】３）割り込み要求は、マスク不可能な割り
込み（Nonmaskable Interrupt）、外部割り込み（Exter
nal Hardware Interrupt）、及び内蔵周辺モジュール割
り込み（Peripheral Module Interrupt）を含む。
込み（Nonmaskable Interrupt）、外部割り込み（Exter
nal Hardware Interrupt）、及び内蔵周辺モジュール割
り込み（Peripheral Module Interrupt）を含む。
【００６３】例外処理の優先レベル（Priority Level）
に関しては、特に制限されないが、図７に示されるよう
に、以下のように定義される。すなわち、リセットは優
先レベル１に割り当てられ、一般例外は優先レベル３に
割り当てられ、マスク不可能な割り込み要求は優先度レ
ベル２に割り当てられ、その他の割り込み要求は優先度
レベル４に割り当てられる。この優先レベルは、高い順
に１〜４とされ、最も高い優先レベルは１とされ、最も
低い優先レベルは４とされる。
に関しては、特に制限されないが、図７に示されるよう
に、以下のように定義される。すなわち、リセットは優
先レベル１に割り当てられ、一般例外は優先レベル３に
割り当てられ、マスク不可能な割り込み要求は優先度レ
ベル２に割り当てられ、その他の割り込み要求は優先度
レベル４に割り当てられる。この優先レベルは、高い順
に１〜４とされ、最も高い優先レベルは１とされ、最も
低い優先レベルは４とされる。
【００６４】上記一般例外は、命令の実行シーケンスに
関係して発生するので、優先レベル３が割り当てられて
いる。優先レベル３に割り当てられている各種一般例外
には、発生する命令実行段階の早遅に従って、１〜１２
の実行優先度（Execution Order）が割り当てられる。
命令がパイプライン的に実行される場合、ある命令の実
行中に検出された優先レベル３のある一般例外は、その
後の命令の実行中に検出された優先レベル３の他の一般
例外に先行して受け付けられるように制御される。従っ
て、実行優先度は、個々の命令の実行スパン内での優先
度を規定しているとみなされる。特に、命令ブレーク例
外（ユーザブレークトラップ例外）において、ブレーク
ポイントとして指定されている命令の実行前にトラップ
を発生させる場合、命令ブレーク例外の実行優先度は１
とされ、実行後にトラップを発生させる場合、命令ブレ
ーク例外の実行優先度は１２、オペランドブレークポイ
ントが設定されている場合も命令ブレーク例外の実行優
先度は１２とされる。外部割り込みと内蔵周辺モジュー
ル割り込みとの間での優先レベルはソフトウェアによっ
て定義される。
関係して発生するので、優先レベル３が割り当てられて
いる。優先レベル３に割り当てられている各種一般例外
には、発生する命令実行段階の早遅に従って、１〜１２
の実行優先度（Execution Order）が割り当てられる。
命令がパイプライン的に実行される場合、ある命令の実
行中に検出された優先レベル３のある一般例外は、その
後の命令の実行中に検出された優先レベル３の他の一般
例外に先行して受け付けられるように制御される。従っ
て、実行優先度は、個々の命令の実行スパン内での優先
度を規定しているとみなされる。特に、命令ブレーク例
外（ユーザブレークトラップ例外）において、ブレーク
ポイントとして指定されている命令の実行前にトラップ
を発生させる場合、命令ブレーク例外の実行優先度は１
とされ、実行後にトラップを発生させる場合、命令ブレ
ーク例外の実行優先度は１２、オペランドブレークポイ
ントが設定されている場合も命令ブレーク例外の実行優
先度は１２とされる。外部割り込みと内蔵周辺モジュー
ル割り込みとの間での優先レベルはソフトウェアによっ
て定義される。
【００６５】尚、図７における一般例外内のある１部の
一般例外は、命令アクセス（Instr.Access）時とデータ
アクセス（Data Access）時とで区別されるように図示
されている。これは、図７のAddress ErrorからInitial
Page Writeまでの一般例外の記載は、ある１つの命令
をパイプライン的に実行するときの実行順序に従って例
外要因を記載してあるためである。したがって、図７に
示されるTLB Miss（Instr. Access）とTLB Miss（Data
Access）は相互に同一の例外ハンドラで処理される。Ad
dress Error（Instr. Access）とAddress Error（Data
Access）、TLBInvalid（Instr. Access）とTLB Invalid
（Data Access）そしてTLB ProtectionViolation（Inst
r. Access）とTLB Protection Violation（Data Acces
s）も同様である。また、図７においては、一般例外は
優先レベル３に割り当てられ、マスク不可能な割り込み
要求は優先度レベル２に割り当てられているが、一般例
外に優先レベル２を割り当て、マスク不可能な割り込み
要求に優先度レベル３を割り当てても良い。
一般例外は、命令アクセス（Instr.Access）時とデータ
アクセス（Data Access）時とで区別されるように図示
されている。これは、図７のAddress ErrorからInitial
Page Writeまでの一般例外の記載は、ある１つの命令
をパイプライン的に実行するときの実行順序に従って例
外要因を記載してあるためである。したがって、図７に
示されるTLB Miss（Instr. Access）とTLB Miss（Data
Access）は相互に同一の例外ハンドラで処理される。Ad
dress Error（Instr. Access）とAddress Error（Data
Access）、TLBInvalid（Instr. Access）とTLB Invalid
（Data Access）そしてTLB ProtectionViolation（Inst
r. Access）とTLB Protection Violation（Data Acces
s）も同様である。また、図７においては、一般例外は
優先レベル３に割り当てられ、マスク不可能な割り込み
要求は優先度レベル２に割り当てられているが、一般例
外に優先レベル２を割り当て、マスク不可能な割り込み
要求に優先度レベル３を割り当てても良い。
【００６６】《例外処理のためのベクタ配置》 夫々の
例外処理の内容を規定する各種例外処理ハンドラ（例外
ハンドラと総称する）は、ベクタ配置を利用して呼び出
される。マイクロコンピュータＭＰＵは、そのハードウ
ェア構成によって４種類のベクタ配置をサポートする。
固定された物理アドレスＨ'Ａ０００００００はリセッ
トのためのベクタとして割り当てられる。他の例外処理
に対しては、ソフトウェアによって上記ベクタベースレ
ジスタＶＢＲに設定されたベクタテーブルベースアドレ
スからの固定番地のオフセット（ベクタオフセット）が
割り当てられている。それぞれのベクタオフセットは、
図７に示されるように、Ｈ'０００００１００、Ｈ'００
０００４００、Ｈ'０００００６００とされる。上記Ｔ
ＬＢミス例外のベクタオフセットにはＨ'０００００４
００が割り当てられ、ＴＬＢミス例外以外の一般例外の
ベクタオフセットにはＨ'０００００１００が割り当て
られ、割り込み要求のベクタオフセットにはＨ'０００
００６００が割り当てられる。
例外処理の内容を規定する各種例外処理ハンドラ（例外
ハンドラと総称する）は、ベクタ配置を利用して呼び出
される。マイクロコンピュータＭＰＵは、そのハードウ
ェア構成によって４種類のベクタ配置をサポートする。
固定された物理アドレスＨ'Ａ０００００００はリセッ
トのためのベクタとして割り当てられる。他の例外処理
に対しては、ソフトウェアによって上記ベクタベースレ
ジスタＶＢＲに設定されたベクタテーブルベースアドレ
スからの固定番地のオフセット（ベクタオフセット）が
割り当てられている。それぞれのベクタオフセットは、
図７に示されるように、Ｈ'０００００１００、Ｈ'００
０００４００、Ｈ'０００００６００とされる。上記Ｔ
ＬＢミス例外のベクタオフセットにはＨ'０００００４
００が割り当てられ、ＴＬＢミス例外以外の一般例外の
ベクタオフセットにはＨ'０００００１００が割り当て
られ、割り込み要求のベクタオフセットにはＨ'０００
００６００が割り当てられる。
【００６７】ベクタテーブルのベースアドレスは、ベク
タベースレジスタＶＢＲにソフトウェアを実行する中央
処理装置ＣＰＵによってロードされる。例えば、タスク
切換え若しくはプロセス切換えに際して、オペレーティ
ングシステムのようなシステムプログラムを実行する中
央処理装置ＣＰＵによってベクタベースレジスタＶＢＲ
の設定が行われる。ベクタテーブルのベースアドレス
は、所定の固定された物理アドレス空間に配置されるこ
とになる。即ち、ベクタテーブルのベースアドレスは前
記アドレス領域Ｐ１，Ｐ２に配置される。上記レジスタ
ＶＢＲの値とベクタオフセットとによって決定されるベ
クタポイント（ベクタアドレス）は、ハードウェアによ
って規定される。即ち、ベクタポイントは、ユーザ記述
によるプログラムによって規定される性質のものではな
い。
タベースレジスタＶＢＲにソフトウェアを実行する中央
処理装置ＣＰＵによってロードされる。例えば、タスク
切換え若しくはプロセス切換えに際して、オペレーティ
ングシステムのようなシステムプログラムを実行する中
央処理装置ＣＰＵによってベクタベースレジスタＶＢＲ
の設定が行われる。ベクタテーブルのベースアドレス
は、所定の固定された物理アドレス空間に配置されるこ
とになる。即ち、ベクタテーブルのベースアドレスは前
記アドレス領域Ｐ１，Ｐ２に配置される。上記レジスタ
ＶＢＲの値とベクタオフセットとによって決定されるベ
クタポイント（ベクタアドレス）は、ハードウェアによ
って規定される。即ち、ベクタポイントは、ユーザ記述
によるプログラムによって規定される性質のものではな
い。
【００６８】図１４は、前記固定オフセットとしてのベ
クタオフセットの値を生成するためのハードウェアの構
成を示している。同図において、定数発生回路ＣＶＧと
シフタＳＦＴは、ベクタオフセットを生成するために設
けられている定数発生部或は演算手段みなされる。ベク
タオフセットの値とベクタベースレジスタＶＢＲの値と
の加算は、算術論理演算器ＡＬＵによって行われ、加算
して得られたベクタポイントは、プログラムカウンタＰ
Ｃに書き込まれる。その後、中央処理装置ＣＰＵは、プ
ログラムカウンタＰＣに書き込まれたベクタポイントに
割り当てられる例外処理ハンドラをアクセスするため
に、システムバスＳ−ｂｕｓ内のアドレスバスへ上記ベ
ククポイント（論理アドレス）を発生する。メモリ管理
ユニットＭＭＵは、上記ベククポイントとされる論理ア
ドレスを受け、その論理アドレスに関するアドレス変換
対をエントリとして記憶している場合、上記論理アドレ
スを物理アドレスに変換し、キャッシュメモリＣＡＣＨ
Ｅへ供給する。キャッシュメモリＣＡＣＨＥに上記物理
アドレスに対応する命令が存在しない場合、上記物理ア
ドレスが、キャッシュバスＣ−ｂｕｓのアドレスバス、
バスステートコントローラＢＳＣ、入出力回路ＥＸＩＦ
及び外部バスＥＸ−ｂｕｓのアドレスバスを介して、上
記外部メモリＭＭＲＹに供給される。上記物理アドレス
が外部バスＥＸ−ｂｕｓのアドレスバスヘ出力されるこ
とに同期して、上記中央処理装置ＣＰＵから出力される
図示されないリード制御信号がシステムバスＳ−ｂｕｓ
内の制御バス、キャッシュバスＣ−ｂｕｓの制御バス、
バスステートコントローラＢＳＣ、入出力回路ＥＸＩＦ
及び外部バスＥＸ−ｂｕｓの制御バスを介して上記外部
メモリＭＭＲＹに供給される、上記外部メモリＭＭＲＹ
は、上記物理アドレスによってリードアクセスされ、そ
の物理アドレスに格納されているデータ（第１例外ハン
ドラの先頭の命令データ）が、外部バスＥＸ−ｂｕｓの
データバス、入出力回路ＥＸＩＦ、バスステートコント
ローラＢＳＣ、キャッシュバスＣ−ｂｕｓのデータバス
及びシステムバスＳ−ｂｕｓ内のデータバスを介して中
央処理装置ＣＰＵへ供給されて実行される。
クタオフセットの値を生成するためのハードウェアの構
成を示している。同図において、定数発生回路ＣＶＧと
シフタＳＦＴは、ベクタオフセットを生成するために設
けられている定数発生部或は演算手段みなされる。ベク
タオフセットの値とベクタベースレジスタＶＢＲの値と
の加算は、算術論理演算器ＡＬＵによって行われ、加算
して得られたベクタポイントは、プログラムカウンタＰ
Ｃに書き込まれる。その後、中央処理装置ＣＰＵは、プ
ログラムカウンタＰＣに書き込まれたベクタポイントに
割り当てられる例外処理ハンドラをアクセスするため
に、システムバスＳ−ｂｕｓ内のアドレスバスへ上記ベ
ククポイント（論理アドレス）を発生する。メモリ管理
ユニットＭＭＵは、上記ベククポイントとされる論理ア
ドレスを受け、その論理アドレスに関するアドレス変換
対をエントリとして記憶している場合、上記論理アドレ
スを物理アドレスに変換し、キャッシュメモリＣＡＣＨ
Ｅへ供給する。キャッシュメモリＣＡＣＨＥに上記物理
アドレスに対応する命令が存在しない場合、上記物理ア
ドレスが、キャッシュバスＣ−ｂｕｓのアドレスバス、
バスステートコントローラＢＳＣ、入出力回路ＥＸＩＦ
及び外部バスＥＸ−ｂｕｓのアドレスバスを介して、上
記外部メモリＭＭＲＹに供給される。上記物理アドレス
が外部バスＥＸ−ｂｕｓのアドレスバスヘ出力されるこ
とに同期して、上記中央処理装置ＣＰＵから出力される
図示されないリード制御信号がシステムバスＳ−ｂｕｓ
内の制御バス、キャッシュバスＣ−ｂｕｓの制御バス、
バスステートコントローラＢＳＣ、入出力回路ＥＸＩＦ
及び外部バスＥＸ−ｂｕｓの制御バスを介して上記外部
メモリＭＭＲＹに供給される、上記外部メモリＭＭＲＹ
は、上記物理アドレスによってリードアクセスされ、そ
の物理アドレスに格納されているデータ（第１例外ハン
ドラの先頭の命令データ）が、外部バスＥＸ−ｂｕｓの
データバス、入出力回路ＥＸＩＦ、バスステートコント
ローラＢＳＣ、キャッシュバスＣ−ｂｕｓのデータバス
及びシステムバスＳ−ｂｕｓ内のデータバスを介して中
央処理装置ＣＰＵへ供給されて実行される。
【００６９】上記プログラムカウンタＰＣにセットされ
るベクタポイントを生成するための前記定数発生回路Ｃ
ＶＧ、シフタＳＦＴ、及び算術論理演算器ＡＬＵは、中
央処理装置ＣＰＵの演算部１００に含まれる。
るベクタポイントを生成するための前記定数発生回路Ｃ
ＶＧ、シフタＳＦＴ、及び算術論理演算器ＡＬＵは、中
央処理装置ＣＰＵの演算部１００に含まれる。
【００７０】定数発生回路ＣＶＧ及びシフタＳＦＴに
は、割り込み通知信号ＳＩＧ１、ＴＬＢミス例外の発生
を示す通知信号ＳＩＧ４ａ、及びＴＬＢミス例外以外の
一般例外の発生を示す通知信号ＳＩＧ６が供給される。
通知信号ＳＩＧ４ａは、メモリマネージメントユニット
ＭＭＵ内の制御部ＴＬＢＣから出力される前記信号ＳＩ
Ｇ４に含まれる一つの信号である。すなわち、前記信号
ＳＩＧ４は、複数ビットの信号を含んでおり、前述のよ
うに、メモリマネージメントユニットＭＭＵにおけるア
ドレス変換に起因する例外の発生を中央処理装置ＣＰＵ
に通知する信号である。前記信号ＳＩＧ４には、発生し
た例外事象がＴＬＢミス例外であることを示す通知信号
ＳＩＧ４ａ、発生した例外事象がＴＬＢミス例外以外の
例外事象であることを示す通知信号ＳＩＧ４ｂなどが含
まれる。通知信号ＳＩＧ６は、図示されるように、メモ
リマネージメントユニットＭＭＵにおけるアドレス変換
に際してＴＬＢミス例外以外の例外事象が発生したとき
活性化される前記信号ＳＩＧ４ｂと、中央処理装置ＣＰ
Ｕ内部において例外事象が発生したとき活性化される内
部信号ＳＩＧ６ａとを受けるオア回路ＯＲの出力信号と
される。
は、割り込み通知信号ＳＩＧ１、ＴＬＢミス例外の発生
を示す通知信号ＳＩＧ４ａ、及びＴＬＢミス例外以外の
一般例外の発生を示す通知信号ＳＩＧ６が供給される。
通知信号ＳＩＧ４ａは、メモリマネージメントユニット
ＭＭＵ内の制御部ＴＬＢＣから出力される前記信号ＳＩ
Ｇ４に含まれる一つの信号である。すなわち、前記信号
ＳＩＧ４は、複数ビットの信号を含んでおり、前述のよ
うに、メモリマネージメントユニットＭＭＵにおけるア
ドレス変換に起因する例外の発生を中央処理装置ＣＰＵ
に通知する信号である。前記信号ＳＩＧ４には、発生し
た例外事象がＴＬＢミス例外であることを示す通知信号
ＳＩＧ４ａ、発生した例外事象がＴＬＢミス例外以外の
例外事象であることを示す通知信号ＳＩＧ４ｂなどが含
まれる。通知信号ＳＩＧ６は、図示されるように、メモ
リマネージメントユニットＭＭＵにおけるアドレス変換
に際してＴＬＢミス例外以外の例外事象が発生したとき
活性化される前記信号ＳＩＧ４ｂと、中央処理装置ＣＰ
Ｕ内部において例外事象が発生したとき活性化される内
部信号ＳＩＧ６ａとを受けるオア回路ＯＲの出力信号と
される。
【００７１】前記定数発生回路ＣＶＧ及びシフタＳＦＴ
において、発生すべき定数とシフト量は、前記信号ＳＩ
Ｇ１，ＳＩＧ４ａ，ＳＩＧ６の内のどの信号が活性化さ
れたかに基づいて制御される。定数発生回路ＣＶＧは、
例えば、バイナリコードで２ビットの定数Ｈ'１（０
１）又はＨ'３（１１）を発生する。定数発生回路ＣＶ
Ｇは、通知信号ＳＩＧ４ａ又は通知信号ＳＩＧ６が活性
化されると、定数Ｈ'１を発生する。定数発生回路ＣＶ
Ｇは、割り込み発生の通知信号ＳＩＧ６が活性化される
と、定数Ｈ'３を発生する。シフタＳＦＴは、通知信号
ＳＩＧ６が活性化されると、定数Ｈ'１（０１）に対し
て８ビット左シフトを行うことによってベクタオフセッ
トＨ'１００（１.００００.００００）を出力する。Ｔ
ＬＢミス例外の通知信号ＳＩＧ４ａが活性化されると、
シフタＳＦＴは定数Ｈ'１（０１）に対して１０ビット
左シフトを行うことによってベクタオフセットＨ'４０
０（１００.００００.００００）を出力する。通知信号
ＳＩＧ１が活性化されると、シフタＳＦＴは定数Ｈ'３
（１１）を９ビット左シフトを行うことによって、ベク
タオフセットＨ'６００（１１０.００００.００００）
を出力する。特に、本実施例において、ベクタオフセッ
トとしてＨ'１００，Ｈ'４００，Ｈ'６００を割り当て
たのは、ベクタオフセットにおいて論理値”１”とされ
るビットの数を極力少なくするため、換言すれば、定数
発生回路ＣＶＧの論理規模を小さくするためである。
において、発生すべき定数とシフト量は、前記信号ＳＩ
Ｇ１，ＳＩＧ４ａ，ＳＩＧ６の内のどの信号が活性化さ
れたかに基づいて制御される。定数発生回路ＣＶＧは、
例えば、バイナリコードで２ビットの定数Ｈ'１（０
１）又はＨ'３（１１）を発生する。定数発生回路ＣＶ
Ｇは、通知信号ＳＩＧ４ａ又は通知信号ＳＩＧ６が活性
化されると、定数Ｈ'１を発生する。定数発生回路ＣＶ
Ｇは、割り込み発生の通知信号ＳＩＧ６が活性化される
と、定数Ｈ'３を発生する。シフタＳＦＴは、通知信号
ＳＩＧ６が活性化されると、定数Ｈ'１（０１）に対し
て８ビット左シフトを行うことによってベクタオフセッ
トＨ'１００（１.００００.００００）を出力する。Ｔ
ＬＢミス例外の通知信号ＳＩＧ４ａが活性化されると、
シフタＳＦＴは定数Ｈ'１（０１）に対して１０ビット
左シフトを行うことによってベクタオフセットＨ'４０
０（１００.００００.００００）を出力する。通知信号
ＳＩＧ１が活性化されると、シフタＳＦＴは定数Ｈ'３
（１１）を９ビット左シフトを行うことによって、ベク
タオフセットＨ'６００（１１０.００００.００００）
を出力する。特に、本実施例において、ベクタオフセッ
トとしてＨ'１００，Ｈ'４００，Ｈ'６００を割り当て
たのは、ベクタオフセットにおいて論理値”１”とされ
るビットの数を極力少なくするため、換言すれば、定数
発生回路ＣＶＧの論理規模を小さくするためである。
【００７２】図１４から明らかなように、ハードウェア
（回路）で生成すべきベクタオフセットは３種類である
から、そのハードウェア量は２ビットの定数発生回路Ｃ
ＶＧとシフタＳＦＴだけで済む。シフタＳＦＴはベクタ
オフセットの生成に専用化される必然性は全くなく、そ
の他の演算に汎用的に利用可能にすることは容易であ
る。
（回路）で生成すべきベクタオフセットは３種類である
から、そのハードウェア量は２ビットの定数発生回路Ｃ
ＶＧとシフタＳＦＴだけで済む。シフタＳＦＴはベクタ
オフセットの生成に専用化される必然性は全くなく、そ
の他の演算に汎用的に利用可能にすることは容易であ
る。
【００７３】《例外処理を指標する例外要因コード》
例外要因コード（exception code）は、図８に示される
ように、夫々の例外処理の要因を識別可能にするため
に、夫々の例外事象に対し異なる値の例外要因コードが
割り当てられる。この例外要因コードは、デバッグなど
において、発生した例外の要因をソフトウェア的に判定
するために利用されると共に、後述されるように例外ハ
ンドラへの分岐のためのアドレスオフセット情報として
も利用される。デバッグにおいて利用可能にするため、
レジスタＥＸＰＥＶＴ及びＩＮＴＥＶＴは、キャッシュ
バスＣ−ｂｕｓに結合され、バスステートコントローラ
ＢＳＣ、入出力回路ＥＸＩＦ及び外部バスＥＸ−ｂｕｓ
を介して、マイクロコンピュータＭＰＵの外部からアク
セス可能にされる。すなわち、レジスタＥＸＰＥＶＴ及
びＩＮＴＥＶＴに記憶された要因コードは、マイクロコ
ンピュータＭＰＵの外部に出力可能にされる。それによ
って、デバッガが、発生した例外の要因を要因コードか
ら簡単に判別可能なる。
例外要因コード（exception code）は、図８に示される
ように、夫々の例外処理の要因を識別可能にするため
に、夫々の例外事象に対し異なる値の例外要因コードが
割り当てられる。この例外要因コードは、デバッグなど
において、発生した例外の要因をソフトウェア的に判定
するために利用されると共に、後述されるように例外ハ
ンドラへの分岐のためのアドレスオフセット情報として
も利用される。デバッグにおいて利用可能にするため、
レジスタＥＸＰＥＶＴ及びＩＮＴＥＶＴは、キャッシュ
バスＣ−ｂｕｓに結合され、バスステートコントローラ
ＢＳＣ、入出力回路ＥＸＩＦ及び外部バスＥＸ−ｂｕｓ
を介して、マイクロコンピュータＭＰＵの外部からアク
セス可能にされる。すなわち、レジスタＥＸＰＥＶＴ及
びＩＮＴＥＶＴに記憶された要因コードは、マイクロコ
ンピュータＭＰＵの外部に出力可能にされる。それによ
って、デバッガが、発生した例外の要因を要因コードか
ら簡単に判別可能なる。
【００７４】図８に示される例外要因コードは、Ｈ'２
０毎に割り当てられる。これをアドレス換算すれば、３
２バイト毎のアドレスオフセットとしての意味を持つ。
例えば、１命令が２バイトの固定長命令であれば、１６
命令の記述に相当するアドレス範囲とされる。また、図
８において、一般例外のうち、アドレスエラー例外（Ad
dress Error）、ＴＬＢミス例外（TLB Miss）、ＴＬＢ
インバリッド例外（TLBInvalid）、ＴＬＢプロテクト違
反例外（TLB Protection Violation）については、ロー
ド命令実行時（load）とストア命令実行時（store）と
で別の例外要因コードが割り当てられる。これは、デバ
ッグの容易性を考慮して設定されている。尚、図８にお
いて、内蔵周辺モジュールの割り込み要求に関する例外
要因コードについては、代表的に一つの要因コードＨ'
４００だけが示されている。しかし、実際には、内蔵周
辺モジュールの数およびその機能に依存して多数存在す
ると理解されたい。
０毎に割り当てられる。これをアドレス換算すれば、３
２バイト毎のアドレスオフセットとしての意味を持つ。
例えば、１命令が２バイトの固定長命令であれば、１６
命令の記述に相当するアドレス範囲とされる。また、図
８において、一般例外のうち、アドレスエラー例外（Ad
dress Error）、ＴＬＢミス例外（TLB Miss）、ＴＬＢ
インバリッド例外（TLBInvalid）、ＴＬＢプロテクト違
反例外（TLB Protection Violation）については、ロー
ド命令実行時（load）とストア命令実行時（store）と
で別の例外要因コードが割り当てられる。これは、デバ
ッグの容易性を考慮して設定されている。尚、図８にお
いて、内蔵周辺モジュールの割り込み要求に関する例外
要因コードについては、代表的に一つの要因コードＨ'
４００だけが示されている。しかし、実際には、内蔵周
辺モジュールの数およびその機能に依存して多数存在す
ると理解されたい。
【００７５】図９に示される例外要因レジスタＥＸＰＥ
ＶＴは、上記例外要因コードのうちリセット及び一般例
外事象に割り当てられた例外要因コードをビット１１〜
ビット０に格納する３２ビットのレジスタである。一
方、割り込み要因レジスタＩＮＴＥＶＴは、上記例外要
因コードのうち割り込み要求に割り当てられた例外要因
コードをビット１１〜ビット０に格納する３２ビットの
レジスタである。これらのレジスタＥＸＰＥＶＴ，ＩＮ
ＴＥＶＴは、図１にも示されるように、システムバスＳ
−ｂｕｓとキャッシュバスＣ−ｂｕｓとに結合され、メ
モリマネージメントユニットＭＭＵの制御部ＴＬＢＣ内
に配置されている。その理由は、ＴＬＢミスなどの高速
処理が要求される一般例外の発生を一番早く検出できる
のがメモリマネージメントユニットＭＭＵの制御部ＴＬ
ＢＣだからである。
ＶＴは、上記例外要因コードのうちリセット及び一般例
外事象に割り当てられた例外要因コードをビット１１〜
ビット０に格納する３２ビットのレジスタである。一
方、割り込み要因レジスタＩＮＴＥＶＴは、上記例外要
因コードのうち割り込み要求に割り当てられた例外要因
コードをビット１１〜ビット０に格納する３２ビットの
レジスタである。これらのレジスタＥＸＰＥＶＴ，ＩＮ
ＴＥＶＴは、図１にも示されるように、システムバスＳ
−ｂｕｓとキャッシュバスＣ−ｂｕｓとに結合され、メ
モリマネージメントユニットＭＭＵの制御部ＴＬＢＣ内
に配置されている。その理由は、ＴＬＢミスなどの高速
処理が要求される一般例外の発生を一番早く検出できる
のがメモリマネージメントユニットＭＭＵの制御部ＴＬ
ＢＣだからである。
【００７６】例外要因コードを格納するレジスタを一般
例外と割り込み要求とで個別に設ける理由は、次の理由
による。すなわち、一般例外は中央処理装置ＣＰＵの動
作に同期して発生し、割り込み要求は中央処理装置ＣＰ
Ｕの動作とは非同期で発生する。また、中央処理装置Ｃ
ＰＵの動作クロック周波数は、割り込み要求の発生元と
される内蔵周辺モジュール及び外部回路の動作クロック
周波数に対して複数倍、例えば、４倍のクロック周波数
とされる。このように、割り込み要求と一般例外の発生
タイミングの相違、および、割り込み要求発生元と例外
発生元の動作速度の相違を考慮した場合、双方の例外要
因コードを同じようなタイミングで同一のレジスタに書
き込ませることは、レジスタに対する例外要因コードの
書き込みタイミングの設定処理などを煩雑にする虞があ
るからである。
例外と割り込み要求とで個別に設ける理由は、次の理由
による。すなわち、一般例外は中央処理装置ＣＰＵの動
作に同期して発生し、割り込み要求は中央処理装置ＣＰ
Ｕの動作とは非同期で発生する。また、中央処理装置Ｃ
ＰＵの動作クロック周波数は、割り込み要求の発生元と
される内蔵周辺モジュール及び外部回路の動作クロック
周波数に対して複数倍、例えば、４倍のクロック周波数
とされる。このように、割り込み要求と一般例外の発生
タイミングの相違、および、割り込み要求発生元と例外
発生元の動作速度の相違を考慮した場合、双方の例外要
因コードを同じようなタイミングで同一のレジスタに書
き込ませることは、レジスタに対する例外要因コードの
書き込みタイミングの設定処理などを煩雑にする虞があ
るからである。
【００７７】図１５は、上記例外要因コードを生成する
ための論理ブロックの構成を示している。同図に示され
る論理回路ＬＯＧは、メモリマネージメントユニットＭ
ＭＵの制御回路ＴＬＢＣに含まれる。この論理回路ＬＯ
Ｇには、割り込み要因Ａ、中央処理装置ＣＰＵ内部での
例外発生状況Ｂ、メモリマネージメントユニットＭＭＵ
内部での例外発生状況Ｃ、リセット指示Ｄ、その他付帯
情報Ｅが供給され、これらの入力情報の状態に応じて対
応する例外要因コードを生成する。
ための論理ブロックの構成を示している。同図に示され
る論理回路ＬＯＧは、メモリマネージメントユニットＭ
ＭＵの制御回路ＴＬＢＣに含まれる。この論理回路ＬＯ
Ｇには、割り込み要因Ａ、中央処理装置ＣＰＵ内部での
例外発生状況Ｂ、メモリマネージメントユニットＭＭＵ
内部での例外発生状況Ｃ、リセット指示Ｄ、その他付帯
情報Ｅが供給され、これらの入力情報の状態に応じて対
応する例外要因コードを生成する。
【００７８】割り込み要因Ａは、割り込みコントローラ
ＩＮＴＣから信号ＳＩＧ２によって論理回路ＬＯＧへ供
給される。その他の付帯情報Ｅには前記割り込み受け付
けの通知信号ＳＩＧ３が含まれる。論理回路ＬＯＧは、
上記割り込み要因Ａとその他付帯情報Ｅの活性化状態に
応答して、割り込み要因を対応する例外要因コードを生
成し、生成した例外要因コードを割り込み要因レジスタ
ＩＮＴＥＶＴにセットする。
ＩＮＴＣから信号ＳＩＧ２によって論理回路ＬＯＧへ供
給される。その他の付帯情報Ｅには前記割り込み受け付
けの通知信号ＳＩＧ３が含まれる。論理回路ＬＯＧは、
上記割り込み要因Ａとその他付帯情報Ｅの活性化状態に
応答して、割り込み要因を対応する例外要因コードを生
成し、生成した例外要因コードを割り込み要因レジスタ
ＩＮＴＥＶＴにセットする。
【００７９】前記中央処理装置ＣＰＵ内部での例外発生
状況Ｂは、予約命令例外（ReservedInstruction Except
ion）、スロット不当命令例外（Illegal Slot Instruct
ionException）、トラップ命令例外（Unconditional Tr
ap）、及び命令ブレーク例外（User Breakpoint Trap）
の発生状況を区別するための複数ビットの信号として、
中央処理装置ＣＰＵから論理回路ＬＯＧに供給される。
例外発生状況Ｂは、図１に示される制御信号ＳＩＧ５に
含まれるとみなされる。
状況Ｂは、予約命令例外（ReservedInstruction Except
ion）、スロット不当命令例外（Illegal Slot Instruct
ionException）、トラップ命令例外（Unconditional Tr
ap）、及び命令ブレーク例外（User Breakpoint Trap）
の発生状況を区別するための複数ビットの信号として、
中央処理装置ＣＰＵから論理回路ＬＯＧに供給される。
例外発生状況Ｂは、図１に示される制御信号ＳＩＧ５に
含まれるとみなされる。
【００８０】メモリマネージメントユニットＭＭＵ内部
での例外発生状況Ｃは、アドレスエラー例外（Address
Error）、ＴＬＢミス例外（TLB Miss）、ＴＬＢインバ
リッド例外（TLB Invalid）、ＴＬＢプロテクト違反例
外（TLB Protection Violation）、ＴＬＢイニシャルペ
ージライト例外（Initial Page Write）の発生状況を区
別するための複数ビットの内部信号として、論理回路Ｌ
ＯＧに供給される。
での例外発生状況Ｃは、アドレスエラー例外（Address
Error）、ＴＬＢミス例外（TLB Miss）、ＴＬＢインバ
リッド例外（TLB Invalid）、ＴＬＢプロテクト違反例
外（TLB Protection Violation）、ＴＬＢイニシャルペ
ージライト例外（Initial Page Write）の発生状況を区
別するための複数ビットの内部信号として、論理回路Ｌ
ＯＧに供給される。
【００８１】前記付帯情報Ｅは、アドレス変換に係る命
令がロード命令かストア命令かを区別するための情報を
含む。この情報は、中央処理装置ＣＰＵ内で実行される
べき命令の解読結果によって得られ、中央処理装置ＣＰ
Ｕから論理回路ＬＯＧに供給される。
令がロード命令かストア命令かを区別するための情報を
含む。この情報は、中央処理装置ＣＰＵ内で実行される
べき命令の解読結果によって得られ、中央処理装置ＣＰ
Ｕから論理回路ＬＯＧに供給される。
【００８２】論理回路ＬＯＧは、前記中央処理装置ＣＰ
Ｕ内部での例外発生状況Ｂ、メモリマネージメントユニ
ットＭＭＵ内部での例外発生状況Ｃ及び前記付帯情報Ｅ
に基づいて、発生された一般例外に対応する例外要因コ
ードを生成し、生成された例外要因コードを例外要因レ
ジスタＥＸＰＥＶＴにセットする。
Ｕ内部での例外発生状況Ｂ、メモリマネージメントユニ
ットＭＭＵ内部での例外発生状況Ｃ及び前記付帯情報Ｅ
に基づいて、発生された一般例外に対応する例外要因コ
ードを生成し、生成された例外要因コードを例外要因レ
ジスタＥＸＰＥＶＴにセットする。
【００８３】リセットに関する例外要因コードは、リセ
ット信号によって形成されたリセット指示Ｄに論理回路
ＬＯＧが応答し、論理回路ＬＯＧが生成する。生成され
たリセットに関する例外要因コードは、論理回路ＬＯＧ
によって例外要因レジスタＥＸＰＥＶＴへセットされ
る。リセット指示Ｄは、図１に示される制御信号ＳＩＧ
５に含まれるとみなされる。
ット信号によって形成されたリセット指示Ｄに論理回路
ＬＯＧが応答し、論理回路ＬＯＧが生成する。生成され
たリセットに関する例外要因コードは、論理回路ＬＯＧ
によって例外要因レジスタＥＸＰＥＶＴへセットされ
る。リセット指示Ｄは、図１に示される制御信号ＳＩＧ
５に含まれるとみなされる。
【００８４】《例外ハンドラの配置》 上記Ｈ'１０
０，Ｈ'４００，Ｈ'６００で規定されるベクタオフセッ
トは、ベクタベースレジスタＶＢＲの値（ベクタテーブ
ルのベースアドレス）からの固定されたオフセットを規
定する。図２に示されるように、リセットに関する例外
ハンドラは、Ｈ'Ａ００００００００の固定番地に配置
される。ＴＬＢミス例外に関する例外ハンドラは、レジ
スタＶＢＲの値＋ベクタオフセット（Ｈ'４００）のア
ドレスに直接配置される。その他の一般例外及び割り込
み要求に関する例外ハンドラは、レジスタＶＢＲの値に
Ｈ'１００又はＨ'６００のベクタオフセットを加算して
得られるアドレス位置に第１のハンドラ（図２に示され
る一般例外に共通のハンドラおよび割り込み要求に共通
のハンドラ）が配置される。第１のハンドラから当該要
因に固有の別の第２のハンドラへの分岐は、レジスタＥ
ＸＰＥＶＴまたはＩＮＴＥＶＴに記憶された例外要因コ
ードをアドレスオフセットとして利用することによって
行われる。
０，Ｈ'４００，Ｈ'６００で規定されるベクタオフセッ
トは、ベクタベースレジスタＶＢＲの値（ベクタテーブ
ルのベースアドレス）からの固定されたオフセットを規
定する。図２に示されるように、リセットに関する例外
ハンドラは、Ｈ'Ａ００００００００の固定番地に配置
される。ＴＬＢミス例外に関する例外ハンドラは、レジ
スタＶＢＲの値＋ベクタオフセット（Ｈ'４００）のア
ドレスに直接配置される。その他の一般例外及び割り込
み要求に関する例外ハンドラは、レジスタＶＢＲの値に
Ｈ'１００又はＨ'６００のベクタオフセットを加算して
得られるアドレス位置に第１のハンドラ（図２に示され
る一般例外に共通のハンドラおよび割り込み要求に共通
のハンドラ）が配置される。第１のハンドラから当該要
因に固有の別の第２のハンドラへの分岐は、レジスタＥ
ＸＰＥＶＴまたはＩＮＴＥＶＴに記憶された例外要因コ
ードをアドレスオフセットとして利用することによって
行われる。
【００８５】アドレスオフセットとしてどのように例外
要因コードを利用するかは、ベクタベースレジスタＶＢ
Ｒ＋ベクタオフセットの位置に配置されたハンドラ（ユ
ーザ記述による）の記述内容（ソフトウェアプログラ
ム）によって決定される。例えば、ＶＢＲ＋ベクタオフ
セット＋例外要因コードとして第２のハンドラへ分岐す
ることを規定したり、或いは当該ハンドラ内部でセット
したベースアドレスに例外要因コードを加算して第２の
ハンドラへ分岐することを規定したり、又は例外例外要
因コードを所定ビット数だけシフトして第２のハンドラ
へ分岐することを規定したりすることができる。要は、
夫々の例外要因コードがＨ'２０のような所定の間隔を
空けて割り振られているので、ハンドラの記述量などに
応じて当該例外要因コードを所望に利用すればよい。レ
ジスタＥＸＰＥＶＴまたはＩＮＴＥＶＴに記憶された例
外要因コードをアドレスオフセットとして利用する場
合、中央処理装置ＣＰＵは、システムバスＳ−ｂｕｓの
アドレスバスにレジスタＥＸＰＥＶＴまたはＩＮＴＥＶ
Ｔのアドレス信号を供給し、システムバスＳ−ｂｕｓの
制御バスにリード制御信号を供給して、レジスタＥＸＰ
ＥＶＴ又はＩＮＴＥＶＴをアクセスする。リードアクセ
スされたレジスタＥＸＰＥＶＴ又はＩＮＴＥＶＴは、そ
の内部に記憶された要因コードをシステムバスのデータ
バスへ供給し、上記ＣＰＵが、その要因コードを、例え
ば、１つの汎用レジスタ（Ｒ０）に格納する。それによ
って、上記中央処理装置ＣＰＵは、要因コードを計算に
使用可能になる。なお、実際の計算は、中央処理装置Ｃ
ＰＵ内部の前記算術論理演算器ＡＬＵによって行われ
る。
要因コードを利用するかは、ベクタベースレジスタＶＢ
Ｒ＋ベクタオフセットの位置に配置されたハンドラ（ユ
ーザ記述による）の記述内容（ソフトウェアプログラ
ム）によって決定される。例えば、ＶＢＲ＋ベクタオフ
セット＋例外要因コードとして第２のハンドラへ分岐す
ることを規定したり、或いは当該ハンドラ内部でセット
したベースアドレスに例外要因コードを加算して第２の
ハンドラへ分岐することを規定したり、又は例外例外要
因コードを所定ビット数だけシフトして第２のハンドラ
へ分岐することを規定したりすることができる。要は、
夫々の例外要因コードがＨ'２０のような所定の間隔を
空けて割り振られているので、ハンドラの記述量などに
応じて当該例外要因コードを所望に利用すればよい。レ
ジスタＥＸＰＥＶＴまたはＩＮＴＥＶＴに記憶された例
外要因コードをアドレスオフセットとして利用する場
合、中央処理装置ＣＰＵは、システムバスＳ−ｂｕｓの
アドレスバスにレジスタＥＸＰＥＶＴまたはＩＮＴＥＶ
Ｔのアドレス信号を供給し、システムバスＳ−ｂｕｓの
制御バスにリード制御信号を供給して、レジスタＥＸＰ
ＥＶＴ又はＩＮＴＥＶＴをアクセスする。リードアクセ
スされたレジスタＥＸＰＥＶＴ又はＩＮＴＥＶＴは、そ
の内部に記憶された要因コードをシステムバスのデータ
バスへ供給し、上記ＣＰＵが、その要因コードを、例え
ば、１つの汎用レジスタ（Ｒ０）に格納する。それによ
って、上記中央処理装置ＣＰＵは、要因コードを計算に
使用可能になる。なお、実際の計算は、中央処理装置Ｃ
ＰＵ内部の前記算術論理演算器ＡＬＵによって行われ
る。
【００８６】例えば、図２に示されるように、ＴＬＢミ
ス例外以外の一般例外のための例外ハンドラに関して
は、当該一般例外に共通の第１のハンドラが、ＶＢＲ＋
ベクタオフセット（Ｈ'１００）のベクタポイントに配
置される。当該第１のハンドラは、その例外要因に対応
する例外要因コードをアドレスオフセットとしてさらに
別のハンドラ（第２のハンドラ）へ分岐することを規定
する記述を有する。したがって、ベクタポイントに例外
要因コードを加算して得られるアドレスのそれぞれに例
外要因に固有の第２のハンドラをそれぞれ配置しておく
ことによって、所望の第２のハンドラへ分岐することが
できる。この場合、例外要因コードはレジスタＥＸＰＥ
ＶＴから取得される。
ス例外以外の一般例外のための例外ハンドラに関して
は、当該一般例外に共通の第１のハンドラが、ＶＢＲ＋
ベクタオフセット（Ｈ'１００）のベクタポイントに配
置される。当該第１のハンドラは、その例外要因に対応
する例外要因コードをアドレスオフセットとしてさらに
別のハンドラ（第２のハンドラ）へ分岐することを規定
する記述を有する。したがって、ベクタポイントに例外
要因コードを加算して得られるアドレスのそれぞれに例
外要因に固有の第２のハンドラをそれぞれ配置しておく
ことによって、所望の第２のハンドラへ分岐することが
できる。この場合、例外要因コードはレジスタＥＸＰＥ
ＶＴから取得される。
【００８７】また、割り込み要求に関する例外ハンドラ
も上記同様であり、ＶＢＲ＋ベクタオフセット（Ｈ'６
００）のベクタポイントに、当該割り込み要求に共通の
第１のハンドラが配置される。当該第１のハンドラは、
その割り込み要因に対応する要因コードをアドレスオフ
セットとしてさらに別のハンドラ（第２のハンドラ）へ
分岐することを規定する記述を有する。したがって、ベ
クタポイントに例外要因コードを加算して得られるアド
レスのそれぞれに割り込み要因に固有の第２のハンドラ
をそれぞれ配置しておくことによって、所望の第２のハ
ンドラへ分岐することができる。この場合、割り込み要
求の例外要因コードは、レジスタＩＮＴＥＶＴから取得
される。
も上記同様であり、ＶＢＲ＋ベクタオフセット（Ｈ'６
００）のベクタポイントに、当該割り込み要求に共通の
第１のハンドラが配置される。当該第１のハンドラは、
その割り込み要因に対応する要因コードをアドレスオフ
セットとしてさらに別のハンドラ（第２のハンドラ）へ
分岐することを規定する記述を有する。したがって、ベ
クタポイントに例外要因コードを加算して得られるアド
レスのそれぞれに割り込み要因に固有の第２のハンドラ
をそれぞれ配置しておくことによって、所望の第２のハ
ンドラへ分岐することができる。この場合、割り込み要
求の例外要因コードは、レジスタＩＮＴＥＶＴから取得
される。
【００８８】本実施例に従えば、各種例外ハンドラはＴ
ＬＢを利用したアドレス変換を要しない前記アドレス領
域Ｐ１又はＰ２に割り当てれるので、アドレス変換に係
る例外事象が多重に発生する事態を回避でき、これによ
って、データ処理の効率化に寄与することができる。
ＬＢを利用したアドレス変換を要しない前記アドレス領
域Ｐ１又はＰ２に割り当てれるので、アドレス変換に係
る例外事象が多重に発生する事態を回避でき、これによ
って、データ処理の効率化に寄与することができる。
【００８９】上記の様な例外ハンドラの配置において、
ＴＬＢミス例外、その他の一般例外、又は割り込み要求
が発生した時、中央処理装置ＣＰＵの処理は、ＶＢＲレ
ジスタに設定されているベクタテーブルのベースアドレ
スにベクタオフセットをオフセットアドレスとして加算
したアドレス位置に分岐され、そのアドレス位置に配置
されているハンドラを処理することになる。この分岐
は、マイクロコンピュータＭＰＵのハードウェアによっ
て規定される。そのとき、どのベクタオフセットを用い
るかは、図１４で説明されたように、例外発生要因の種
別によって一義的に決定される。発生した例外がＴＬＢ
ミス例外の場合、ＶＢＲ＋ベクタオフセット（Ｈ'４０
０）で指定されるベクタポイントに割り付けられたハン
ドラはＴＬＢミス例外ハンドラとされる。その他の一般
例外又は割り込み要求の場合、ＶＢＲ＋ベクタオフセッ
トで指定されるベクタポイントのハンドラは、その例外
要因の要因コードをオフセットとして分岐する処理を含
み、当該分岐先にその例外要因に固有のハンドラが配置
されている。
ＴＬＢミス例外、その他の一般例外、又は割り込み要求
が発生した時、中央処理装置ＣＰＵの処理は、ＶＢＲレ
ジスタに設定されているベクタテーブルのベースアドレ
スにベクタオフセットをオフセットアドレスとして加算
したアドレス位置に分岐され、そのアドレス位置に配置
されているハンドラを処理することになる。この分岐
は、マイクロコンピュータＭＰＵのハードウェアによっ
て規定される。そのとき、どのベクタオフセットを用い
るかは、図１４で説明されたように、例外発生要因の種
別によって一義的に決定される。発生した例外がＴＬＢ
ミス例外の場合、ＶＢＲ＋ベクタオフセット（Ｈ'４０
０）で指定されるベクタポイントに割り付けられたハン
ドラはＴＬＢミス例外ハンドラとされる。その他の一般
例外又は割り込み要求の場合、ＶＢＲ＋ベクタオフセッ
トで指定されるベクタポイントのハンドラは、その例外
要因の要因コードをオフセットとして分岐する処理を含
み、当該分岐先にその例外要因に固有のハンドラが配置
されている。
【００９０】トラップ命令を実行することによって発生
するトラップ例外に関しては、そのトラップ命令が保有
する８ビットのイミディエイト値が、図９に示されるト
ラップレジスタＴＲＡに格納され、その値がＶＢＲレジ
スタの下位のアドレスデータに加算され、加算されて得
られた値によって対応する例外ハンドラがフェッチされ
るようになっている。トラップ命令例外は、例えば、ユ
ーザープログラム内のタスクからオペレーティングシス
テムへのシステムコールに利用される。
するトラップ例外に関しては、そのトラップ命令が保有
する８ビットのイミディエイト値が、図９に示されるト
ラップレジスタＴＲＡに格納され、その値がＶＢＲレジ
スタの下位のアドレスデータに加算され、加算されて得
られた値によって対応する例外ハンドラがフェッチされ
るようになっている。トラップ命令例外は、例えば、ユ
ーザープログラム内のタスクからオペレーティングシス
テムへのシステムコールに利用される。
【００９１】《例外処理フロー》 図１０は、上記ベク
タオフセットによってベクタポイントまで分岐する処理
のフローチャートが示される。ベクタポイントへの分岐
は、図１４で説明したように、マイクロコンピュータＭ
ＰＵのハードウェアによって規定され、特権状態への遷
移として位置付けられる処理であり、以下のステップを
含む。
タオフセットによってベクタポイントまで分岐する処理
のフローチャートが示される。ベクタポイントへの分岐
は、図１４で説明したように、マイクロコンピュータＭ
ＰＵのハードウェアによって規定され、特権状態への遷
移として位置付けられる処理であり、以下のステップを
含む。
【００９２】〔例外／割り込みの検出〕 リセット、一
般例外、又は割り込み要求が発生されると、それが制御
部ＣＴＲＬにて検出される（Ｓ１）。例えば、制御部Ｃ
ＴＲＬは、マニュアルリセットであればリセットスイッ
チの操作によって発生するリセット信号、ＴＬＢミス例
外であればメモリマネージメントユニットＭＭＵの制御
回路ＴＬＢＣから出力されるＴＬＢミスの検出信号な
ど、割り込み要求であれば割り込みコントローラＩＮＴ
Ｃから中央処理装置ＣＰＵに供給される割り込み信号Ｓ
ＩＧ１に基づいて例外を検出する。中央処理装置ＣＰＵ
内部の例外は、その内部状態に基づいて検出される。
般例外、又は割り込み要求が発生されると、それが制御
部ＣＴＲＬにて検出される（Ｓ１）。例えば、制御部Ｃ
ＴＲＬは、マニュアルリセットであればリセットスイッ
チの操作によって発生するリセット信号、ＴＬＢミス例
外であればメモリマネージメントユニットＭＭＵの制御
回路ＴＬＢＣから出力されるＴＬＢミスの検出信号な
ど、割り込み要求であれば割り込みコントローラＩＮＴ
Ｃから中央処理装置ＣＰＵに供給される割り込み信号Ｓ
ＩＧ１に基づいて例外を検出する。中央処理装置ＣＰＵ
内部の例外は、その内部状態に基づいて検出される。
【００９３】〔ＰＣ、ＳＲの退避〕 次に、中央処理装
置ＣＰＵは、プログラムカウンタＰＣの値をセーブプロ
グラムカウンタＳＰＣに退避し、ステータスレジスタＳ
Ｒの値をセーブステータスレジスタＳＳＲに退避する
（Ｓ２）。退避のタイミングは、一般例外の場合、当該
例外が発生した時点とされ、したがって、現在実行完了
されていない命令のアドレスなどが退避され、復帰後は
その命令が再実行されることになる。割り込み要求の場
合の退避のタイミングは、その割り込み要求が発生され
た時点において、中央処理装置ＣＰＵがその時点に実行
していた命令の実行完了を待って上記２つの値の退避が
行われ、その結果として、その命令の次の命令のアドレ
スなどが退避されることになる。これにより、例外が発
生したときプログラムカウンタＰＣの値やステータスレ
ジスタＳＲの値をメモリ上のスタック領域に退避するた
めのメモリアクセスを要せず内蔵レジスタアクセスで済
むため、本発明のマイクロコンピュータＭＰＵの退避処
理を高速に行うことができる。
置ＣＰＵは、プログラムカウンタＰＣの値をセーブプロ
グラムカウンタＳＰＣに退避し、ステータスレジスタＳ
Ｒの値をセーブステータスレジスタＳＳＲに退避する
（Ｓ２）。退避のタイミングは、一般例外の場合、当該
例外が発生した時点とされ、したがって、現在実行完了
されていない命令のアドレスなどが退避され、復帰後は
その命令が再実行されることになる。割り込み要求の場
合の退避のタイミングは、その割り込み要求が発生され
た時点において、中央処理装置ＣＰＵがその時点に実行
していた命令の実行完了を待って上記２つの値の退避が
行われ、その結果として、その命令の次の命令のアドレ
スなどが退避されることになる。これにより、例外が発
生したときプログラムカウンタＰＣの値やステータスレ
ジスタＳＲの値をメモリ上のスタック領域に退避するた
めのメモリアクセスを要せず内蔵レジスタアクセスで済
むため、本発明のマイクロコンピュータＭＰＵの退避処
理を高速に行うことができる。
【００９４】〔プロセッサモードの切換え〕 中央処理
装置ＣＰＵは、ステータスレジスタＳＲのモードビット
ＭＤを論理値１にしてマイクロコンピュータＭＰＵの動
作モードを特権モードに設定する（Ｓ３）。中央処理装
置ＣＰＵは、更に、ステータスレジスタＳＲのブロック
ビットＢＬを論理値”１”にセットして、その他の例外
及び割り込みをマスクする（Ｓ３）。中央処理装置ＣＰ
Ｕは、さらに、ステータスレジスタＳＲのレジスタバン
クビットＲＢを論理値１にセットして、特権状態におけ
る汎用レジスタＲ０〜Ｒ７をユーザ状態とは別のレジス
タバンクに切り換える（Ｓ３）。したがって、汎用レジ
スタＲ０〜Ｒ７のバンク切換えを行うから、ユーザ状態
におけるレジスタバンクの汎用レジスタＲ０〜Ｒ７を退
避する処理は不要になる。
装置ＣＰＵは、ステータスレジスタＳＲのモードビット
ＭＤを論理値１にしてマイクロコンピュータＭＰＵの動
作モードを特権モードに設定する（Ｓ３）。中央処理装
置ＣＰＵは、更に、ステータスレジスタＳＲのブロック
ビットＢＬを論理値”１”にセットして、その他の例外
及び割り込みをマスクする（Ｓ３）。中央処理装置ＣＰ
Ｕは、さらに、ステータスレジスタＳＲのレジスタバン
クビットＲＢを論理値１にセットして、特権状態におけ
る汎用レジスタＲ０〜Ｒ７をユーザ状態とは別のレジス
タバンクに切り換える（Ｓ３）。したがって、汎用レジ
スタＲ０〜Ｒ７のバンク切換えを行うから、ユーザ状態
におけるレジスタバンクの汎用レジスタＲ０〜Ｒ７を退
避する処理は不要になる。
【００９５】〔例外要因のセット〕 次に、そのときの
例外や割り込み要求の要因に割り当てられている例外要
因コードが、図１５において説明されたように、レジス
タＥＸＰＥＶＴ又はＩＮＴＥＶＴにセットされる（Ｓ
４）。前者のレジスタＥＸＰＥＶＴには一般例外要因又
はリセットの要因コードが、後者レジスタＩＮＴＥＶＴ
には割り込み要求の要因コードが，ＭＭＵ内の論理回路
ＬＯＧによってセットされる。
例外や割り込み要求の要因に割り当てられている例外要
因コードが、図１５において説明されたように、レジス
タＥＸＰＥＶＴ又はＩＮＴＥＶＴにセットされる（Ｓ
４）。前者のレジスタＥＸＰＥＶＴには一般例外要因又
はリセットの要因コードが、後者レジスタＩＮＴＥＶＴ
には割り込み要求の要因コードが，ＭＭＵ内の論理回路
ＬＯＧによってセットされる。
【００９６】〔ベクタポイントに分岐〕 上述のよう
に、中央処理装置ＣＰＵの制御は、所定のベクタポイン
トに分岐される（Ｓ５）。例外処理がリセットである場
合、固定番地Ｈ'Ａ００００００００に分岐される。一
般例外や割り込み要求の場合、レジスタＶＢＲのベクタ
テーブルベースアドレスに所定のベクタオフセットが加
算されたアドレスに、中央処理装置ＣＰＵの制御が分岐
される。分岐されたベクタポイントには、図２に示され
るように、所定のハンドラが置かれている。リセットの
場合、リセットのための例外ハンドラが配置され、ＴＬ
Ｂミス例外の場合、ＴＬＢエントリ更新などのためのＴ
ＬＢミス例外ハンドラが置かれている（図２参照）。Ｔ
ＬＢミス例外以外の一般例外の場合、あるいは、割り込
み要求の場合、例外要因に固有の別のハンドラに分岐す
るための処理を含むハンドラ（図２に示される一般例外
に共通なハンドラ、割り込み要求に共通なハンドラ）が
配置されている。
に、中央処理装置ＣＰＵの制御は、所定のベクタポイン
トに分岐される（Ｓ５）。例外処理がリセットである場
合、固定番地Ｈ'Ａ００００００００に分岐される。一
般例外や割り込み要求の場合、レジスタＶＢＲのベクタ
テーブルベースアドレスに所定のベクタオフセットが加
算されたアドレスに、中央処理装置ＣＰＵの制御が分岐
される。分岐されたベクタポイントには、図２に示され
るように、所定のハンドラが置かれている。リセットの
場合、リセットのための例外ハンドラが配置され、ＴＬ
Ｂミス例外の場合、ＴＬＢエントリ更新などのためのＴ
ＬＢミス例外ハンドラが置かれている（図２参照）。Ｔ
ＬＢミス例外以外の一般例外の場合、あるいは、割り込
み要求の場合、例外要因に固有の別のハンドラに分岐す
るための処理を含むハンドラ（図２に示される一般例外
に共通なハンドラ、割り込み要求に共通なハンドラ）が
配置されている。
【００９７】命令実行中にＴＬＢミス例外が発生したと
きには、ＴＬＢミスに係る論理ページアドレスに対応す
る物理ページアドレスを外部メモリＭＭＲＹ上のページ
テーブルから読み出してアドレス変換バッファＴＬＢを
更新し、物理アドレスへの変換を行わなくてはならない
ため、そのＴＬＢミス例外の発生からその対処への遷移
時間は命令実行速度若しくは中央処理装置ＣＰＵによる
データ処理速度に大きな影響を与える。したがって、デ
ータ処理性能にもっとも大きな影響を与えると考えられ
るＴＬＢミス例外ハンドラを上記ベクタポイントに直接
配置することは、中央処理装置ＣＰＵの制御を例外ハン
ドラに引き渡すまでの処理時間を著しく短縮させる。そ
れによって、マイクロコンピュータＭＰＵのデータ処理
速度の高速化が実現できる。
きには、ＴＬＢミスに係る論理ページアドレスに対応す
る物理ページアドレスを外部メモリＭＭＲＹ上のページ
テーブルから読み出してアドレス変換バッファＴＬＢを
更新し、物理アドレスへの変換を行わなくてはならない
ため、そのＴＬＢミス例外の発生からその対処への遷移
時間は命令実行速度若しくは中央処理装置ＣＰＵによる
データ処理速度に大きな影響を与える。したがって、デ
ータ処理性能にもっとも大きな影響を与えると考えられ
るＴＬＢミス例外ハンドラを上記ベクタポイントに直接
配置することは、中央処理装置ＣＰＵの制御を例外ハン
ドラに引き渡すまでの処理時間を著しく短縮させる。そ
れによって、マイクロコンピュータＭＰＵのデータ処理
速度の高速化が実現できる。
【００９８】図１１は、上記ベクタポイントに置かれた
例外ハンドラ（リセットハンドラやＴＬＢミス例外ハン
ドラを除く）の処理フローの一例を示している。この処
理は、上述のように、専らソフトウェアによって規定さ
れ、以下の処理ステップを含む。
例外ハンドラ（リセットハンドラやＴＬＢミス例外ハン
ドラを除く）の処理フローの一例を示している。この処
理は、上述のように、専らソフトウェアによって規定さ
れ、以下の処理ステップを含む。
【００９９】先ず、後から発生した別の例外や割り込み
要求を多重に受け付けるか否かが決定される（Ｓ１
１）。その決定は、当該ハンドラの記述に従う。
要求を多重に受け付けるか否かが決定される（Ｓ１
１）。その決定は、当該ハンドラの記述に従う。
【０１００】多重に割り込み要求などを受け付けない場
合、レジスタＥＸＰＥＶＴ，ＩＮＴＥＶＴから例外要因
コードをリードし（Ｓ１２）、例外要因コードをアドレ
スオフセットとして利用して、対応する例外ハンドラに
分岐するための処理が行われる（Ｓ１３）。中央処理装
置ＣＰＵが、ＶＢＲ＋ベクタオフセット＋例外要因コー
ドの計算を実行し、その計算されたアドレスに割付けら
れる例外ハンドラ、すなわち、分岐先の例外ハンドラへ
処理が移行される。それによって中央処理装置ＣＰＵ
が、発生した例外に対処する。
合、レジスタＥＸＰＥＶＴ，ＩＮＴＥＶＴから例外要因
コードをリードし（Ｓ１２）、例外要因コードをアドレ
スオフセットとして利用して、対応する例外ハンドラに
分岐するための処理が行われる（Ｓ１３）。中央処理装
置ＣＰＵが、ＶＢＲ＋ベクタオフセット＋例外要因コー
ドの計算を実行し、その計算されたアドレスに割付けら
れる例外ハンドラ、すなわち、分岐先の例外ハンドラへ
処理が移行される。それによって中央処理装置ＣＰＵ
が、発生した例外に対処する。
【０１０１】多重に割り込み要求などを受け付ける場
合、図１０で説明した処理フローを保証するために、中
央処理装置ＣＰＵは、セーブステータスレジスタＳＳ
Ｒ，セーブプログラムカウンタＳＰＣなど、図１０のハ
ンドラで利用するレジスタのデータを外部メモリＭＭＲ
Ｙに退避する（Ｓ１４）。中央処理装置ＣＰＵは、更
に、ステータスレジスタＳＲのブロックビットＢＬを論
理値”０”にセットして、その他の例外及び割り込みに
対するマスクを解除する（Ｓ１５）。その後、上記同
様、中央処理装置ＣＰＵは、レジスタＥＸＰＥＶＴ，Ｉ
ＮＴＥＶＴから例外要因コードをリードし（Ｓ１６）、
例外要因コードをアドレスオフセットとして対応する例
外ハンドラに分岐される（Ｓ１７）。すなわち、中央処
理装置ＣＰＵが、ＶＢＲ＋ベクタオフセット＋例外要因
コードの計算を実行し、その計算されたアドレスに割付
けられる例外ハンドラ、すなわち、分岐先の例外ハンド
ラへ処理が移行される。それによって中央処理装置ＣＰ
Ｕが、発生した例外に対処する。
合、図１０で説明した処理フローを保証するために、中
央処理装置ＣＰＵは、セーブステータスレジスタＳＳ
Ｒ，セーブプログラムカウンタＳＰＣなど、図１０のハ
ンドラで利用するレジスタのデータを外部メモリＭＭＲ
Ｙに退避する（Ｓ１４）。中央処理装置ＣＰＵは、更
に、ステータスレジスタＳＲのブロックビットＢＬを論
理値”０”にセットして、その他の例外及び割り込みに
対するマスクを解除する（Ｓ１５）。その後、上記同
様、中央処理装置ＣＰＵは、レジスタＥＸＰＥＶＴ，Ｉ
ＮＴＥＶＴから例外要因コードをリードし（Ｓ１６）、
例外要因コードをアドレスオフセットとして対応する例
外ハンドラに分岐される（Ｓ１７）。すなわち、中央処
理装置ＣＰＵが、ＶＢＲ＋ベクタオフセット＋例外要因
コードの計算を実行し、その計算されたアドレスに割付
けられる例外ハンドラ、すなわち、分岐先の例外ハンド
ラへ処理が移行される。それによって中央処理装置ＣＰ
Ｕが、発生した例外に対処する。
【０１０２】図１０及び図１１のフローチャートから明
らかなように、ＴＬＢミス例外に対するように高速処理
を最優先とするものに対しては、レジスタＶＢＲの値を
１回リードしてそれにベクタオフセット（Ｈ'４００）
を加算するだけでＴＬＢミス例外ハンドラのベクタポイ
ントを取得できる。また、別の例外要因に対しては、レ
ジスタＶＢＲの値にベクタオフセットを加算して得られ
るベクタポイントの取得に加えて、レジスタＥＸＰＥＶ
Ｔ又はＩＮＴＥＶＴの値を１回リードして得た例外要因
コードをアドレスオフセットとする事により所要の例外
ハンドラに分岐できる。この分岐においても、分岐先ア
ドレスを直接メモリアクセスによって取得することなく
高速に例外に応ずる処理に制御を移すことができる。
らかなように、ＴＬＢミス例外に対するように高速処理
を最優先とするものに対しては、レジスタＶＢＲの値を
１回リードしてそれにベクタオフセット（Ｈ'４００）
を加算するだけでＴＬＢミス例外ハンドラのベクタポイ
ントを取得できる。また、別の例外要因に対しては、レ
ジスタＶＢＲの値にベクタオフセットを加算して得られ
るベクタポイントの取得に加えて、レジスタＥＸＰＥＶ
Ｔ又はＩＮＴＥＶＴの値を１回リードして得た例外要因
コードをアドレスオフセットとする事により所要の例外
ハンドラに分岐できる。この分岐においても、分岐先ア
ドレスを直接メモリアクセスによって取得することなく
高速に例外に応ずる処理に制御を移すことができる。
【０１０３】図１１からも明らかなように、多重に例外
や割り込みを受け付けるか否かはハードウェアによって
規定されたベクタポイントのアドレスに割り当てられた
ハンドラの記述によって決定されす。例外の多重受け付
けを許容する場合には、退避レジスタＳＳＲ，ＳＰＣに
既に退避されている値を外部メモリＭＭＲＹへ退避す
る。ＴＬＢミス例外の様に高速処理が必要な場合、多重
の例外や多重割り込みを禁止したまま、ＴＬＢミス例外
ハンドラを実行するので、セーブステータスレジスタＳ
ＳＲ，セーブプログラムカウンタＳＰＣのメモリへの退
避を一切要せず、この点において、ＴＬＢミス例外の発
生からＴＬＢミスハンドラへの遷移時間を最短にする事
を保証している。
や割り込みを受け付けるか否かはハードウェアによって
規定されたベクタポイントのアドレスに割り当てられた
ハンドラの記述によって決定されす。例外の多重受け付
けを許容する場合には、退避レジスタＳＳＲ，ＳＰＣに
既に退避されている値を外部メモリＭＭＲＹへ退避す
る。ＴＬＢミス例外の様に高速処理が必要な場合、多重
の例外や多重割り込みを禁止したまま、ＴＬＢミス例外
ハンドラを実行するので、セーブステータスレジスタＳ
ＳＲ，セーブプログラムカウンタＳＰＣのメモリへの退
避を一切要せず、この点において、ＴＬＢミス例外の発
生からＴＬＢミスハンドラへの遷移時間を最短にする事
を保証している。
【０１０４】図１２は、一般例外や割り込み要求に対処
するための例外処理へ分岐した後、分岐先において、例
外や割り込みが新たに発生した場合の処理フローを示し
ている。
するための例外処理へ分岐した後、分岐先において、例
外や割り込みが新たに発生した場合の処理フローを示し
ている。
【０１０５】例外や割り込みが新たに発生したとき（Ｓ
２１）、ステータスレジスタＳＲのブロックビットＢＬ
が論理値”１”であるか否か（Ｓ２２）、そして当該新
たに発生した例外や割り込みが命令ブレーク例外である
か否か（Ｓ２３）によって、当該新たに発生した例外や
割り込みを受け付ける否かが決定される。ＳＲ．ＢＬ＝
０によって多重受け付けが許容されている場合には図１
０、図１１のフローに従って処理される（Ｓ２４）。
２１）、ステータスレジスタＳＲのブロックビットＢＬ
が論理値”１”であるか否か（Ｓ２２）、そして当該新
たに発生した例外や割り込みが命令ブレーク例外である
か否か（Ｓ２３）によって、当該新たに発生した例外や
割り込みを受け付ける否かが決定される。ＳＲ．ＢＬ＝
０によって多重受け付けが許容されている場合には図１
０、図１１のフローに従って処理される（Ｓ２４）。
【０１０６】上記ＳＲ．ＢＬ＝１によって例外の多重受
け付けが禁止されている場合（Ｓ２２のＹＥＳ）、その
ときに発生した一般例外が命令ブレーク例外でなく（Ｓ
２３のＮＯ）、且つ、それが割り込み要求の場合（Ｓ２
５のＹＥＳ）、ソフトウェアがＳＲ．ＢＬ＝０にするま
で（例えば、前記ステップＳ１４の処理を終えてステッ
プＳ１５に進むまで）、当該割り込みの受け付けが抑止
される（Ｓ２６）。それが一般例外やリセットの場合
（Ｓ２５のＮＯ）、例外要因コードをレジスタＥＸＰＥ
ＶＴにセットした後、自動的にリセットハンドラに分岐
される（Ｓ２７）。
け付けが禁止されている場合（Ｓ２２のＹＥＳ）、その
ときに発生した一般例外が命令ブレーク例外でなく（Ｓ
２３のＮＯ）、且つ、それが割り込み要求の場合（Ｓ２
５のＹＥＳ）、ソフトウェアがＳＲ．ＢＬ＝０にするま
で（例えば、前記ステップＳ１４の処理を終えてステッ
プＳ１５に進むまで）、当該割り込みの受け付けが抑止
される（Ｓ２６）。それが一般例外やリセットの場合
（Ｓ２５のＮＯ）、例外要因コードをレジスタＥＸＰＥ
ＶＴにセットした後、自動的にリセットハンドラに分岐
される（Ｓ２７）。
【０１０７】そのときの例外事象が命令ブレーク例外で
ある場合、図１０のハードウェア処理において、ＳＰ
Ｃ，ＳＳＲ，ＥＸＰＥＶＴの各レジスタは更新されず、
中央処理装置ＣＰＵの処理は命令ブレークハンドラに分
岐し、当該ハンドラの処理によってレジスタＳＰＣ，Ｓ
ＳＲをメモリに退避する。そして、さらに、ブレークレ
ジスタＩＢＲのブレークポイントアドレスから復帰アド
レスが計算され、当該復帰アドレスがセーブプログラム
カウンタＳＰＣにセットされる。そして、命令ブレーク
例外に対処するための命令ブレーク例外ハンドラの処理
が行われる。命令ブレーク例外ハンドラからの復帰は、
レジスタＳＰＣに退避された復帰アドレスが利用され、
命令ブレークポイントの次からデバッグ対象プログラム
を継続して実行することができる。このように、命令ブ
レーク例外に対しては、多重に発生する例外の受け付け
が禁止されている状態のデバッグ対象プログラムに対し
ても任意の位置で命令ブレークをかけてシステム評価や
プログラムデバッグを行うことができる。
ある場合、図１０のハードウェア処理において、ＳＰ
Ｃ，ＳＳＲ，ＥＸＰＥＶＴの各レジスタは更新されず、
中央処理装置ＣＰＵの処理は命令ブレークハンドラに分
岐し、当該ハンドラの処理によってレジスタＳＰＣ，Ｓ
ＳＲをメモリに退避する。そして、さらに、ブレークレ
ジスタＩＢＲのブレークポイントアドレスから復帰アド
レスが計算され、当該復帰アドレスがセーブプログラム
カウンタＳＰＣにセットされる。そして、命令ブレーク
例外に対処するための命令ブレーク例外ハンドラの処理
が行われる。命令ブレーク例外ハンドラからの復帰は、
レジスタＳＰＣに退避された復帰アドレスが利用され、
命令ブレークポイントの次からデバッグ対象プログラム
を継続して実行することができる。このように、命令ブ
レーク例外に対しては、多重に発生する例外の受け付け
が禁止されている状態のデバッグ対象プログラムに対し
ても任意の位置で命令ブレークをかけてシステム評価や
プログラムデバッグを行うことができる。
【０１０８】上記実施例によれば以下の作用効果があ
る。〔１〕 ＴＬＢミス例外に対するように高速処理を
最優先とするものに対しては、レジスタＶＢＲの値を１
回リードし、その値にベクタオフセット（Ｈ'４００）
を加算するだけでＴＬＢミス例外ハンドラのベクタポイ
ント（分岐先アドレス）を取得できる。また、別の例外
要因に対しては、レジスタＶＢＲの値にベクタオフセッ
トを加算して得られたベクタポイントに、さらに、レジ
スタＥＸＰＥＶＴ又はＩＮＴＥＶＴの値を１回リードし
て得た例外要因コードをアドレスオフセットとして加算
する事により、所要の例外ハンドラの先頭アドレス（分
岐先アドレス）を取得できる。このように、分岐先アド
レスを外部メモリのアクセスによって取得しないため、
例外発生からその例外に対処するためのハンドラの処理
へ遷移するまでの遷移時間が短縮される。これによっ
て、マイクロコンピュータＭＰＵの全体的なデータ処理
速度の高速化が実現できる。換言すれば、データ処理の
高速化に密接なＴＬＢミス例外のような処理に対して
は、その例外処理への遷移時間を短縮することが最優先
とされ、例外処理への遷移時間の短縮がＴＬＢミス例外
程データ処理速度の高速化に寄与しないと考えられる割
り込みなどに対しては、ハンドラのマッピングやハンド
ラのサイズに対して融通性を持たせ、ユーザの使い勝手
の向上が計られる。
る。〔１〕 ＴＬＢミス例外に対するように高速処理を
最優先とするものに対しては、レジスタＶＢＲの値を１
回リードし、その値にベクタオフセット（Ｈ'４００）
を加算するだけでＴＬＢミス例外ハンドラのベクタポイ
ント（分岐先アドレス）を取得できる。また、別の例外
要因に対しては、レジスタＶＢＲの値にベクタオフセッ
トを加算して得られたベクタポイントに、さらに、レジ
スタＥＸＰＥＶＴ又はＩＮＴＥＶＴの値を１回リードし
て得た例外要因コードをアドレスオフセットとして加算
する事により、所要の例外ハンドラの先頭アドレス（分
岐先アドレス）を取得できる。このように、分岐先アド
レスを外部メモリのアクセスによって取得しないため、
例外発生からその例外に対処するためのハンドラの処理
へ遷移するまでの遷移時間が短縮される。これによっ
て、マイクロコンピュータＭＰＵの全体的なデータ処理
速度の高速化が実現できる。換言すれば、データ処理の
高速化に密接なＴＬＢミス例外のような処理に対して
は、その例外処理への遷移時間を短縮することが最優先
とされ、例外処理への遷移時間の短縮がＴＬＢミス例外
程データ処理速度の高速化に寄与しないと考えられる割
り込みなどに対しては、ハンドラのマッピングやハンド
ラのサイズに対して融通性を持たせ、ユーザの使い勝手
の向上が計られる。
【０１０９】〔２〕ベクタベースレジスタの値とベクタ
オフセットとを加算して得られたアドレスに配置された
例外ハンドラの内の一部の例外ハンドラ（ＴＬＢミス例
外ハンドラ）だけが、対応する例外に対して直接的な例
外処理を行なう。その他の例外に対しては、例外要因コ
ードをアドレスオフセットに利用して、更に、分岐され
て所定のハンドラにたどり着くようになっている。換言
すれば、ベクタベースアドレスに対する固定のオフセッ
トであるベクタオフセットの数は例外要因の数よりも遥
かに少ない。全ての例外要因に対して固有の固定オフセ
ット（ベクタオフセット）を利用する場合、例外要因が
増えるほどベクタオフセットを生成するためのハードウ
ェア量が増大する。それゆえ、マイクロコンピュータの
形成される半導体チップの面積は増加し、マイクロコン
ピュータ自体のコストも、高くなってしまうと考えられ
る。しかしながら、本発明のような例外処理において
は、物理的な回路規模の縮小とデータ処理の高速化との
双方を満足させることができる。したがって、本発明の
マイクロコンピュータＭＰＵは、小面積の半導体チップ
に形成することができ、そのコストも低減される。
オフセットとを加算して得られたアドレスに配置された
例外ハンドラの内の一部の例外ハンドラ（ＴＬＢミス例
外ハンドラ）だけが、対応する例外に対して直接的な例
外処理を行なう。その他の例外に対しては、例外要因コ
ードをアドレスオフセットに利用して、更に、分岐され
て所定のハンドラにたどり着くようになっている。換言
すれば、ベクタベースアドレスに対する固定のオフセッ
トであるベクタオフセットの数は例外要因の数よりも遥
かに少ない。全ての例外要因に対して固有の固定オフセ
ット（ベクタオフセット）を利用する場合、例外要因が
増えるほどベクタオフセットを生成するためのハードウ
ェア量が増大する。それゆえ、マイクロコンピュータの
形成される半導体チップの面積は増加し、マイクロコン
ピュータ自体のコストも、高くなってしまうと考えられ
る。しかしながら、本発明のような例外処理において
は、物理的な回路規模の縮小とデータ処理の高速化との
双方を満足させることができる。したがって、本発明の
マイクロコンピュータＭＰＵは、小面積の半導体チップ
に形成することができ、そのコストも低減される。
【０１１０】〔３〕多重に例外や割り込みを受け付ける
か否かは、ハードウェアによって規定されたベクタポイ
ントのハンドラの記述によって決定される。多重な例外
の受け付けを許容する場合、退避レジスタＳＳＲ，ＳＰ
Ｃに既に退避されている値が、さらに、外部メモリＭＭ
ＲＹに退避される。ＴＬＢミス例外の様に高速処理が必
要な場合、多重例外や多重割り込みを抑止した状態で、
例外処理ハンドラが実行されるので、セーブステータス
レジスタＳＳＲ，セーブプログラムカウンタＳＰＣの外
部メモリＭＭＲＹへの退避を一切必要としない。この点
において、ＴＬＢミス例外の発生からＴＬＢミスハンド
ラへの遷移時間を最短にする事が保証される。
か否かは、ハードウェアによって規定されたベクタポイ
ントのハンドラの記述によって決定される。多重な例外
の受け付けを許容する場合、退避レジスタＳＳＲ，ＳＰ
Ｃに既に退避されている値が、さらに、外部メモリＭＭ
ＲＹに退避される。ＴＬＢミス例外の様に高速処理が必
要な場合、多重例外や多重割り込みを抑止した状態で、
例外処理ハンドラが実行されるので、セーブステータス
レジスタＳＳＲ，セーブプログラムカウンタＳＰＣの外
部メモリＭＭＲＹへの退避を一切必要としない。この点
において、ＴＬＢミス例外の発生からＴＬＢミスハンド
ラへの遷移時間を最短にする事が保証される。
【０１１１】〔４〕ハードウェアで決定されるベクタポ
イントのハンドラから、更に、別のハンドラに分岐する
際、例外要因コードが分岐のためのアドレスオフセット
として利用される。換言すれば、夫々の例外要因コード
をアドレスオフセットとして利用できるように、例え
ば、アドレス換算で３２バイト分に相当するようなＨ'
２０の間隔を置いて例外要因コードが割り当てられてい
る。そのため、例外要因コード（アドレスオフセット）
に対するベースアドレスは、ハードウェアによって決定
されているベクタポイントに配置される例外処理ハンド
ラのプログラム記述に従って自由に決定できることにな
る。このことは、実際の分岐先アドレスや分岐先のハン
ドラのサイズ対してユーザの自由度を保証する。
イントのハンドラから、更に、別のハンドラに分岐する
際、例外要因コードが分岐のためのアドレスオフセット
として利用される。換言すれば、夫々の例外要因コード
をアドレスオフセットとして利用できるように、例え
ば、アドレス換算で３２バイト分に相当するようなＨ'
２０の間隔を置いて例外要因コードが割り当てられてい
る。そのため、例外要因コード（アドレスオフセット）
に対するベースアドレスは、ハードウェアによって決定
されているベクタポイントに配置される例外処理ハンド
ラのプログラム記述に従って自由に決定できることにな
る。このことは、実際の分岐先アドレスや分岐先のハン
ドラのサイズ対してユーザの自由度を保証する。
【０１１２】〔５〕内部状態及び復帰命令アドレスを退
避するレジスタＳＳＲ，ＳＰＣを採用することにより、
例外発生時の退避に際して外部メモリへアクセスを減ら
すことができる。
避するレジスタＳＳＲ，ＳＰＣを採用することにより、
例外発生時の退避に際して外部メモリへアクセスを減ら
すことができる。
【０１１３】〔６〕中央処理装置ＣＰＵの動作に同期し
て発生する一般例外と非同期で発生する割り込み要求と
の双方に対処するため、一般例外に関する例外要因コー
ドを格納するレジスタＥＸＰＥＶＴと割り込み要求に関
する例外要因コードを格納するレジスタＩＮＴＥＶＴと
が設けられる。双方の例外発生に対して同じようなタイ
ミングで要因コードを共通のレジスタに書き込むための
煩雑な処理を避けられ、例外要因コードを各レジスタに
セットする処理を簡素化できる。
て発生する一般例外と非同期で発生する割り込み要求と
の双方に対処するため、一般例外に関する例外要因コー
ドを格納するレジスタＥＸＰＥＶＴと割り込み要求に関
する例外要因コードを格納するレジスタＩＮＴＥＶＴと
が設けられる。双方の例外発生に対して同じようなタイ
ミングで要因コードを共通のレジスタに書き込むための
煩雑な処理を避けられ、例外要因コードを各レジスタに
セットする処理を簡素化できる。
【０１１４】〔７〕リセット例外ハンドラやＴＬＢミス
例外処理ハンドラ（例外要因に応じてハードウェアで決
定されている分岐先のハンドラ）の処理において、初期
的なプロセッサモードが、例外の多重受け付け抑止状態
及び特権状態への移行によって一定にされる。したがっ
て、ユーザの当該ハンドラ上で規定できる例外処理の内
容は高い自由度を保証される。
例外処理ハンドラ（例外要因に応じてハードウェアで決
定されている分岐先のハンドラ）の処理において、初期
的なプロセッサモードが、例外の多重受け付け抑止状態
及び特権状態への移行によって一定にされる。したがっ
て、ユーザの当該ハンドラ上で規定できる例外処理の内
容は高い自由度を保証される。
【０１１５】〔８〕汎用レジスタＲ０〜Ｒ７のレジスタ
バンクを特権状態においてのみソフトウェアで切り換え
可能にすることにより、中央処理装置ＣＰＵは、特権状
態において、ユーザ状態とは異なるバンクの汎用レジス
タＲ０〜Ｒ７を利用できる。このことは、例えば、例外
処理においてユーザ状態から特権状態にプロセッサモー
ドを切り換える時、汎用レジスタＲ０〜Ｒ７の内容の外
部メモリＭＭＲＹへの退避を省略できることを意味す
る。この点においても、例外発生からそれに対処する処
理へ遷移するまでの遷移時間が短縮される。
バンクを特権状態においてのみソフトウェアで切り換え
可能にすることにより、中央処理装置ＣＰＵは、特権状
態において、ユーザ状態とは異なるバンクの汎用レジス
タＲ０〜Ｒ７を利用できる。このことは、例えば、例外
処理においてユーザ状態から特権状態にプロセッサモー
ドを切り換える時、汎用レジスタＲ０〜Ｒ７の内容の外
部メモリＭＭＲＹへの退避を省略できることを意味す
る。この点においても、例外発生からそれに対処する処
理へ遷移するまでの遷移時間が短縮される。
【０１１６】
〔９〕多重例外を抑止した状態の例外ハン
ドラの処理において、命令ブレーク例外を処理可能にす
ることにより、多重に発生する例外の受け付けが禁止さ
れている状態のデバッグ対象プログラムに対しても任意
の位置で命令ブレークをかけてシステム評価やプログラ
ムデバッグを行うことができるを保証できる。
ドラの処理において、命令ブレーク例外を処理可能にす
ることにより、多重に発生する例外の受け付けが禁止さ
れている状態のデバッグ対象プログラムに対しても任意
の位置で命令ブレークをかけてシステム評価やプログラ
ムデバッグを行うことができるを保証できる。
【０１１７】〔１０〕アドレス領域Ｐ１，Ｐ２は、対応
する物理アドレスが固定とされる領域であり、アドレス
変換バッファＴＬＢを利用したアドレス変換の対象とは
されない。特権状態において、アドレス領域Ｐ１，Ｐ２
をアクセスするときには、ＴＬＢミスを初めとするアド
レス変換に係る例外を多重に生ずることはない。したが
って、割り込みや一般例外などの各種例外ハンドラをア
ドレス領域Ｐ１又はＰ２に配置することにより、ＴＬＢ
ミスを初めとするアドレス変換に係る例外が例外処理中
に新たに生ずることがなくなる。換言すれば、アドレス
変換に係る例外が多重に発生する事態を回避できので、
中央処理装置ＣＰＵのデータ処理を効率化することがで
きる。
する物理アドレスが固定とされる領域であり、アドレス
変換バッファＴＬＢを利用したアドレス変換の対象とは
されない。特権状態において、アドレス領域Ｐ１，Ｐ２
をアクセスするときには、ＴＬＢミスを初めとするアド
レス変換に係る例外を多重に生ずることはない。したが
って、割り込みや一般例外などの各種例外ハンドラをア
ドレス領域Ｐ１又はＰ２に配置することにより、ＴＬＢ
ミスを初めとするアドレス変換に係る例外が例外処理中
に新たに生ずることがなくなる。換言すれば、アドレス
変換に係る例外が多重に発生する事態を回避できので、
中央処理装置ＣＰＵのデータ処理を効率化することがで
きる。
【０１１８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【０１１９】例えば、ハードウェアで決定されるベクタ
オフセットはＨ'１００，Ｈ'４００，Ｈ'６００に限定
されず、また、アドレスオフセットを規定する要因コー
ドやその割り当て間隔も上記実施例に限定されず、適宜
変更可能である。また、例外は、上記実施例のリセッ
ト、一般例外、割り込み要求に大別する考え方に限定さ
れない。さらに、ハードウェアによって決定された第１
のベクタポイントに直接ＴＬＢミス例外ハンドラを配置
したが、当該ベクタポイントに配置できる例外ハンドラ
は、それに限定されず、システム構成に応じて適宜変更
できる。また、上記第１のベクタポイントから分岐され
る第２のポイントに配置した別の例外ハンドラにおいて
は、更に、別のハンドラに分岐できることは言うまでも
ない。その場合にも要因コードをアドレスオフセット情
報として利用するが可能である。
オフセットはＨ'１００，Ｈ'４００，Ｈ'６００に限定
されず、また、アドレスオフセットを規定する要因コー
ドやその割り当て間隔も上記実施例に限定されず、適宜
変更可能である。また、例外は、上記実施例のリセッ
ト、一般例外、割り込み要求に大別する考え方に限定さ
れない。さらに、ハードウェアによって決定された第１
のベクタポイントに直接ＴＬＢミス例外ハンドラを配置
したが、当該ベクタポイントに配置できる例外ハンドラ
は、それに限定されず、システム構成に応じて適宜変更
できる。また、上記第１のベクタポイントから分岐され
る第２のポイントに配置した別の例外ハンドラにおいて
は、更に、別のハンドラに分岐できることは言うまでも
ない。その場合にも要因コードをアドレスオフセット情
報として利用するが可能である。
【０１２０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、デ
ータプロセッサ、マイクロプロセッサ、ディジタルシグ
ナルプロセッサなどその称呼の如何に関わらず例外処理
をサポートする各種データ処理装置に広く適用すること
ができる。
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、デ
ータプロセッサ、マイクロプロセッサ、ディジタルシグ
ナルプロセッサなどその称呼の如何に関わらず例外処理
をサポートする各種データ処理装置に広く適用すること
ができる。
【０１２１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１２２】すなわち、ハードウェアによって決定され
た第１のベクタポイントのハンドラへの分岐、更に当該
ハンドラから要因コードをオフセットとする別のハンド
ラへの分岐の何れにおいても、分岐先アドレスを直接メ
モリのアクセスによって取得することを要しないため、
例外発生からそれに対処するハンドラへの遷移するまで
の遷移時間を短縮でき、これによって、マイクロコンピ
ュータ等のデータ処理装置の全体的なデータ処理速度の
高速化が実現できる。
た第１のベクタポイントのハンドラへの分岐、更に当該
ハンドラから要因コードをオフセットとする別のハンド
ラへの分岐の何れにおいても、分岐先アドレスを直接メ
モリのアクセスによって取得することを要しないため、
例外発生からそれに対処するハンドラへの遷移するまで
の遷移時間を短縮でき、これによって、マイクロコンピ
ュータ等のデータ処理装置の全体的なデータ処理速度の
高速化が実現できる。
【０１２３】データ処理の高速化に密接なＴＬＢミス例
外のような処理に対しては、固定オフセットとしてのベ
クタオフセットを利用して得られたアドレスに配置され
た例外ハンドラによって直接例外処理を行うようにす
る。したがって、ＴＬＢミス例外に対する処理への遷移
時間を短縮できる。一方、例外処理への遷移時間の短縮
がＴＬＢミス例外程データ処理速度の高速化に寄与しな
いと考えられる割り込みなどに対しては、ハンドラのマ
ッピングやハンドラのサイズに対する融通性という点で
使い勝手の向上を優先させることができる。
外のような処理に対しては、固定オフセットとしてのベ
クタオフセットを利用して得られたアドレスに配置され
た例外ハンドラによって直接例外処理を行うようにす
る。したがって、ＴＬＢミス例外に対する処理への遷移
時間を短縮できる。一方、例外処理への遷移時間の短縮
がＴＬＢミス例外程データ処理速度の高速化に寄与しな
いと考えられる割り込みなどに対しては、ハンドラのマ
ッピングやハンドラのサイズに対する融通性という点で
使い勝手の向上を優先させることができる。
【０１２４】ベクタベースレジスタの値とベクタオフセ
ットとを加算して得られたアドレスに配置された例外ハ
ンドラの内の一部の例外ハンドラ（ＴＬＢミス例外ハン
ドラ）だけが、対応する例外に対して直接的な例外処理
を行なう。その他の例外に対しては、例外要因コードを
アドレスオフセットに利用して、更に、分岐されて所定
のハンドラにたどり着くようになっている。したがっ
て、物理的な回路規模の縮小とデータ処理の高速化との
双方を満足させることができる。
ットとを加算して得られたアドレスに配置された例外ハ
ンドラの内の一部の例外ハンドラ（ＴＬＢミス例外ハン
ドラ）だけが、対応する例外に対して直接的な例外処理
を行なう。その他の例外に対しては、例外要因コードを
アドレスオフセットに利用して、更に、分岐されて所定
のハンドラにたどり着くようになっている。したがっ
て、物理的な回路規模の縮小とデータ処理の高速化との
双方を満足させることができる。
【０１２５】ハードウェアによって規定されるベクタポ
イントのハンドラ上では、新たに発生する例外の多重受
け付けを抑止するか否かを決定し、多重に受け付けると
きは退避レジスタの内容をメモリに退避させることによ
り、例外発生時における状態退避と復帰アドレス退避を
必ず退避レジスタにでき、この点においても例外発生か
らそれに対処するためのハンドラへの遷移時間を短縮で
きる。
イントのハンドラ上では、新たに発生する例外の多重受
け付けを抑止するか否かを決定し、多重に受け付けると
きは退避レジスタの内容をメモリに退避させることによ
り、例外発生時における状態退避と復帰アドレス退避を
必ず退避レジスタにでき、この点においても例外発生か
らそれに対処するためのハンドラへの遷移時間を短縮で
きる。
【０１２６】ハードウェアで決定されるベクタポイント
のハンドラから更に別のハンドラに分岐する際に要因コ
ードが分岐のためのアドレスオフセットとして利用され
るようになっているので、当該オフセットに対するベー
スアドレスはハードウェアによって決定されているベク
タポイントのハンドラの記述に従って自由に決定でき、
実際の分岐先アドレスや分岐先のハンドラのサイズ対し
て自由度を保証することができる。
のハンドラから更に別のハンドラに分岐する際に要因コ
ードが分岐のためのアドレスオフセットとして利用され
るようになっているので、当該オフセットに対するベー
スアドレスはハードウェアによって決定されているベク
タポイントのハンドラの記述に従って自由に決定でき、
実際の分岐先アドレスや分岐先のハンドラのサイズ対し
て自由度を保証することができる。
【０１２７】内部状態及び復帰命令アドレスを退避する
レジスタを採用することにより例外発生時の退避に際し
てメモリアクセスを減らすことができる。
レジスタを採用することにより例外発生時の退避に際し
てメモリアクセスを減らすことができる。
【０１２８】中央処理装置の動作に対して同期して発生
される第１の例外と非同期で発生される第２の例外との
双方に対処するとき、中央処理装置が割り込み要求の発
生元とされる周辺モジュールの動作クロック周波数に対
して複数倍のクロック周波数で動作されるような場合
に、例外要因コードを格納するレジスタを上記第１と第
２の例外に対して格別に設けることにより、双方の例外
発生に対して同じようなタイミングで要因コードを共通
のレジスタに書き込むための煩雑な処理を避けられ、こ
れによって、要因コードをレジスタにセットする処理を
簡素化できる。
される第１の例外と非同期で発生される第２の例外との
双方に対処するとき、中央処理装置が割り込み要求の発
生元とされる周辺モジュールの動作クロック周波数に対
して複数倍のクロック周波数で動作されるような場合
に、例外要因コードを格納するレジスタを上記第１と第
２の例外に対して格別に設けることにより、双方の例外
発生に対して同じようなタイミングで要因コードを共通
のレジスタに書き込むための煩雑な処理を避けられ、こ
れによって、要因コードをレジスタにセットする処理を
簡素化できる。
【０１２９】例外要因に応じてハードウェアで決定され
ている分岐先のハンドラ上での初期的なプロセッサモー
ドを、例外の多重受け付け抑止状態及び特権状態を以て
一定にすることは、ユーザが当該ハンドラ上で規定でき
る例外処理の内容に高い自由度を保証できる。
ている分岐先のハンドラ上での初期的なプロセッサモー
ドを、例外の多重受け付け抑止状態及び特権状態を以て
一定にすることは、ユーザが当該ハンドラ上で規定でき
る例外処理の内容に高い自由度を保証できる。
【０１３０】汎用レジスタのレジスタバンクを特権状態
においてのみソフトウェアで切り換え可能にすることに
より、特権状態においてユーザ状態とは異なるバンクの
汎用レジスタを利用できるようになり、例えば例外処理
においてユーザ状態から特権状態にプロセッサモードを
切り換えるときに汎用レジスタの内容をメモリに退避し
なくても済むようにでき、この点においても例外発生か
らそれに対処する処理への遷移時間を短縮することがで
きる。
においてのみソフトウェアで切り換え可能にすることに
より、特権状態においてユーザ状態とは異なるバンクの
汎用レジスタを利用できるようになり、例えば例外処理
においてユーザ状態から特権状態にプロセッサモードを
切り換えるときに汎用レジスタの内容をメモリに退避し
なくても済むようにでき、この点においても例外発生か
らそれに対処する処理への遷移時間を短縮することがで
きる。
【０１３１】例外を抑止した状態の例外ハンドラ中で命
令ブレーク例外を処理可能にすることにより、多重に発
生する例外の受け付けが禁止されている状態のデバッグ
対象プログラムに対しても任意の位置で命令ブレークを
かけてシステム評価やプログラムデバッグを行うことを
保証できる。
令ブレーク例外を処理可能にすることにより、多重に発
生する例外の受け付けが禁止されている状態のデバッグ
対象プログラムに対しても任意の位置で命令ブレークを
かけてシステム評価やプログラムデバッグを行うことを
保証できる。
【図１】本発明の一実施例に係るシングルチップマイク
ロコンピュータのブロック図である。
ロコンピュータのブロック図である。
【図２】例外発生時におけるハードウェアによるベクタ
ポイントとポイントされたハンドラから更に別のハンド
ラに分岐する本実施例の手法を概念的に示した説明図で
ある。
ポイントとポイントされたハンドラから更に別のハンド
ラに分岐する本実施例の手法を概念的に示した説明図で
ある。
【図３】バンク構成の汎用レジスタ及びシステムレジス
タの説明図である。
タの説明図である。
【図４】ユーザモードにおける図３の汎用レジスタ及び
システムレジスタの状態説明図である。
システムレジスタの状態説明図である。
【図５】特権モードにおける図３の汎用レジスタ及びシ
ステムレジスタの状態説明図である。
ステムレジスタの状態説明図である。
【図６】コントロールレジスタの説明図である。
【図７】割り込み要因とベクタオフセットの割り当てな
どを示す説明図である。
どを示す説明図である。
【図８】割り込み要因とそれに割り当てられた割り込み
要因コードとの対応説明図である。
要因コードとの対応説明図である。
【図９】例外要因レジスタ及びトラップレジスタの説明
図である。
図である。
【図１０】ハードウェアによって決定されたベクタポイ
ント処理の一例フローチャートである。
ント処理の一例フローチャートである。
【図１１】ベクタポイントに置かれたハンドラの処理の
一例フローチャートである。
一例フローチャートである。
【図１２】割り込み又は一般例外ハンドラによる処理に
おいて別の割り込み又は一般例外が発生した場合におけ
る処理の一例フローチャートである。
おいて別の割り込み又は一般例外が発生した場合におけ
る処理の一例フローチャートである。
【図１３】本実施例に係るマイクロコンピュータの一例
アドレスマップである。
アドレスマップである。
【図１４】ベクタオフセットを生成するハードウェアの
一例ブロック図である。
一例ブロック図である。
【図１５】例外要因コードを生成する論理の一例ブロッ
ク図である。
ク図である。
ＭＰＵ マイクロコンピュータ ＣＰＵ 中央処理装置 ＣＴＲＬ 制御部 ＰＣ プログラムカウンタ ＳＰＣ セーブプログラムカウンタ ＳＲ ステータスレジスタ ＭＤ モードビット ＲＢ レジスタバンクビット ＢＬ ブロックビット ＳＳＲ セーブステータスレジスタ ＶＢＲ ベクタベースレジスタ Ｒ０〜Ｒ１５ 汎用レジスタ ＵＢＣ 命令ブレークコントローラ ＩＢＲ 命令ブレークアドレスレジスタ ＭＭＵ メモリマネージメントユニット ＴＬＢ アドレス変換バッファ ＴＬＢＣ 制御部 ＥＸＰＥＶＴ 一般例外用の例外要因レジスタ ＩＮＴＥＶＴ 割り込み要求用の例外要因レジスタ ＴＲＡＰ トラップレジスタ ＣＶＧ 定数発生回路 ＳＦＴ シフタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 成田 進 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (11)
- 【請求項１】 例外事象の発生に応答し、上記例外事象
に予め割り当てられた例外コードが書き込まれる記憶回
路と、 プログラムカウンタと、上記例外事象の発生に応答し、
所定の命令アドレスを上記プログラムカウンタに書き込
み、上記命令アドレスに割り当てられた第１例外処理ハ
ンドラを実行可能にする制御手段とを含む中央処理装置
と、を含み、 上記制御手段は、上記第１例外処理ハンドラ内に規定さ
れる処理にしたがって、上記第１例外処理ハンドラから
第２例外処理ハンドラへ分岐させるための第２命令アド
レスを、前記記憶回路に書き込まれた上記要因コードを
アドレスオフセットとして利用して算出させ、得られた
第２命令アドレスを上記プログラムカウンタへ設定する
ものであることを特徴とするデータ処理装置。 - 【請求項２】 上記中央処理装置は、さらに、内部状態
を格納するステータスレジスタと、 上記例外事象の発生に応答して、上記例外事象の発生時
に上記ステータスレジスタが格納していたところの内部
状態が書き込まれる第１退避レジスタと、 上記例外事象の発生に応答して、上記例外事象の発生時
に上記プログラムカウンタが格納していて上記例外事象
に応答する処理から復帰した時に実行されるべき命令を
示している復帰命令アドレスが書き込まれる第２退避レ
ジスタと、 を備えて成るものであることを特徴とする請求項１記載
のデータ処理装置。 - 【請求項３】 上記中央処理装置は、さらに、算術論理
演算回路と、上記例外事象の発生に応答して所定の値を
発生する定数発生部と、外部メモリに記憶された複数の
例外処理ハンドラのベースアドレスを格納するベースレ
ジスタとを有し、 上記算術論理演算回路は、上記制御回路の制御の下で、
上記ベースアドレスと上記所定の値とを加算し、上記所
定の命令アドレスを発生するものであることを特徴とす
る請求項２記載のデータ処理装置。 - 【請求項４】 上記例外コードが書き込まれる記憶回路
は、 上記中央処理装置の動作に同期して発生する例外事象に
割り当てられた第１レジスタと、上記中央処理装置の動
作と非同期で発生する例外事象に割り当てられた第２レ
ジスタと、を含んで成るものであることを特徴とする請
求項１乃至３の何れか１項記載のデータ処理装置。 - 【請求項５】 上記ステータスレジスタは、 上記データ処理装置の動作状態が、ユーザプログラムが
走行されているユーザ状態か、あるいはシステムプログ
ラムが走行されている特権状態かを択一的に示すデータ
が格納される第１制御ビットと、 上記例外事象の発生後に発生した他の例外事象を受け付
けるか無視するか否かを指示するデータが格納される第
２制御ビットとを有し、 上記制御手段は、前記内部状態と上記復帰命令アドレス
とを上記第１退避レジスタと上記第２退避レジスタヘそ
れぞれ退避した後、上記第１制御ビットに特権状態を示
すデータを設定し、上記第２制御ビットに上記例外事象
の発生後に発生した他の例外事象を無視する事を示すデ
ータを設定し、上記所定の命令アドレスに割り付けられ
た第１例外処理ハンドラに分岐させるものであることを
特徴とする請求項３記載のデータ処理装置。 - 【請求項６】 上記制御手段は、上記第１例外処理ハン
ドラ内に規定される処理にしたがって上記第２制御ビッ
トへデータを設定し、 上記第２制御ビットに設定されたデータが上記例外事象
の発生後に発生した他の例外事象を受け付ける事を指示
するデータの場合、上記制御手段は、上記第１及び第２
退避レジスタの内容をメモリに退避させるものであるこ
とを特徴とする請求項５記載のデータ処理装置。 - 【請求項７】 さらに、複数のバンクを構成する第１及
び第２汎用レジスタセットを有し、 上記第１及び第２汎用レジスタセットの一方は、前記特
権状態における汎用レジスタとして利用され、上記第１
及び第２汎用レジスタセットの他方は、前記ユーザ状態
における汎用レジスタとして利用されて成るものである
ことを特徴とする請求項５記載のデータ処理装置。 - 【請求項８】 ブレークポイントを指定する命令アドレ
スが設定される命令ブレークアドレスレジスタを含み、
上記命令ブレークアドレスレジスタに設定された命令ア
ドレスに対応する命令が中央処理装置によって実行され
た時、命令ブレーク例外を発生する命令ブレークコント
ローラを有し、 上記第２制御ビットに上記例外事象の発生後に発生した
他の例外事象を無視する事を示すデータが設定された状
態において、上記制御手段が前記命令ブレーク例外を検
出した時、上記制御手段は、前記第１及び第２退避レジ
スタへの内部状態及び復帰命令アドレスの退避を行うこ
となく、前記命令ブレーク例外に対応する命令ブレーク
例外ハンドラに分岐させ、 上記命令ブレーク例外ハンドラは、上記内部状態及び上
記復帰命令アドレスが退避されるべき上記第１及び第２
退避レジスタの内容をメモリに退避した後、前記命令ブ
レークアドレスレジスタが保有するブレークポイントア
ドレスを利用して命令ブレーク例外ハンドラからの復帰
アドレスを計算し、計算した復帰命令アドレスを前記第
２退避レジスタに書き込み、これにより、多重例外を抑
止した状態の例外ハンドラで、前記命令ブレーク例外を
処理可能としたものであることを特徴とする請求項６記
載のデータ処理装置。 - 【請求項９】 前記制御手段は、上記第２制御ビットに
上記例外事象の発生後に発生した他の例外事象を無視す
る事を示すデータが設定された状態において、前記命令
ブレーク例外以外の第１の例外事象を検出したときは、
前記要因レジスタにその要因コードを記録した後にリセ
ット例外のハンドラに分岐させ、第２の例外事象を検出
したときは前記他の例外事象を無視する状態が解除され
るまで、第２の例外事象に応答する処理への分岐を抑止
するものであることを特徴とする請求項８記載のデータ
処理装置。 - 【請求項１０】 例外事象の発生に応答することによ
り、中央処理装置の命令実行順序が変更され、その命令
実行順序変更のために、ベクタベースアドレスに対する
固定のオフセットであるベクタオフセットを、例外要因
の数よりも少ない数だけ有するデータ処理装置であっ
て、 発生した例外事象の要因に対応する要因コードを記録す
る要因レジスタと、 発生した例外事象の種別に応じて前記ベクタオフセット
を生成する演算手段と、 前記演算手段にて生成されたベクタオフセットとベクタ
ベースアドレスによって規定される命令アドレスに処理
を分岐させ、また、その分岐先において前記要因レジス
タに記録されている要因コードを更に別の処理に分岐さ
せるためのアドレスオフセットとして利用可能にする制
御手段と、を含んで成るものであることを特徴とするデ
ータ処理装置。 - 【請求項１１】 アドレス変換バッファを備えたメモリ
マネージメントユニットを含み、前記演算手段で生成さ
れるベクタオフセットは、複数の割り込み要因に割り当
てられた第１のベクタオフセット、ＴＬＢミス例外要因
に専用的に割り当てられた第２のベクタオフセット、Ｔ
ＬＢミス例外以外の一般例外に割り当てられた第３のベ
クタオフセットとされるものであることを特徴とする請
求項１０記載のデータ処理装置。
Priority Applications (4)
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|---|---|---|---|
| JP24087295A JP3672634B2 (ja) | 1994-09-09 | 1995-08-25 | データ処理装置 |
| KR1019950029112A KR100368197B1 (ko) | 1994-09-09 | 1995-09-06 | 데이타처리장치 |
| US08/524,712 US6038661A (en) | 1994-09-09 | 1995-09-07 | Single-chip data processor handling synchronous and asynchronous exceptions by branching from a first exception handler to a second exception handler |
| US09/450,894 US6425039B2 (en) | 1994-09-09 | 1999-11-29 | Accessing exception handlers without translating the address |
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|---|---|---|---|
| JP24199194 | 1994-09-09 | ||
| JP8606795 | 1995-03-17 | ||
| JP6-241991 | 1995-03-17 | ||
| JP7-86067 | 1995-03-17 | ||
| JP24087295A JP3672634B2 (ja) | 1994-09-09 | 1995-08-25 | データ処理装置 |
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| Publication Number | Publication Date |
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| JPH08320796A true JPH08320796A (ja) | 1996-12-03 |
| JP3672634B2 JP3672634B2 (ja) | 2005-07-20 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24087295A Expired - Fee Related JP3672634B2 (ja) | 1994-09-09 | 1995-08-25 | データ処理装置 |
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