JP3176093B2 - マイクロプロセッサの割込み制御装置 - Google Patents
マイクロプロセッサの割込み制御装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Description
【０００１】
【産業上の利用分野】本発明は、複数のマスク可能な割
込み要求を処理するマイクロプロセッサの割込み処理装
置に関する。
込み要求を処理するマイクロプロセッサの割込み処理装
置に関する。
【０００２】
【従来の技術】一般にマイクロプロセッサを用いたシス
テムでは、プログラムを実行中に周辺装置が割込み（Ｉ
ｎｔｅｒｒｕｐｔ）要求信号を発生した場合に、マイク
ロプロセッサが現在実行中のプログラム実行を中断して
周辺装置の割込み要求信号に対する割込み処理プログラ
ムを実行するための、割込み制御部を備えている。ここ
で割込み要求によって中断されるプログラムをメイン・
プログラムと呼ぶことにする。
テムでは、プログラムを実行中に周辺装置が割込み（Ｉ
ｎｔｅｒｒｕｐｔ）要求信号を発生した場合に、マイク
ロプロセッサが現在実行中のプログラム実行を中断して
周辺装置の割込み要求信号に対する割込み処理プログラ
ムを実行するための、割込み制御部を備えている。ここ
で割込み要求によって中断されるプログラムをメイン・
プログラムと呼ぶことにする。
【０００３】また、周辺装置の数が多いと１）複数の割
込み要求信号が同時に発生する場合、もしくは２）ある
周辺装置の割込み要求信号に対する割込み処理プログラ
ムを実行中に他の周辺装置が割込み要求信号を発生する
場合に、それぞれどの割込み要求を受け付けるのかの多
重割込み処理機能（１）に対応）、割込み要求を一時保
留する割込みマスク機能（２）に対応）が必要になる。
込み要求信号が同時に発生する場合、もしくは２）ある
周辺装置の割込み要求信号に対する割込み処理プログラ
ムを実行中に他の周辺装置が割込み要求信号を発生する
場合に、それぞれどの割込み要求を受け付けるのかの多
重割込み処理機能（１）に対応）、割込み要求を一時保
留する割込みマスク機能（２）に対応）が必要になる。
【０００４】このように複数の割込み要求信号の競合に
対処するために、各割込み信号要求信号に優先順位を設
定し、優先順位の高い割込み要求信号に対する処理プロ
グラムの実行を優先して行う優先順位制御が用意され
る。
対処するために、各割込み信号要求信号に優先順位を設
定し、優先順位の高い割込み要求信号に対する処理プロ
グラムの実行を優先して行う優先順位制御が用意され
る。
【０００５】複数の割込み要求に対応して、異なった割
込み処理プログラムに実行制御を移すために、割込み処
理プログラムの実行開始アドレスを得るための機構を持
つこともある。１）割込み要求の種類にしたがって実行
開始アドレスが固定である場合、２）周辺装置より通知
される情報（以下ベクタ番号と呼ぶ）に基づき実行開始
アドレスに変換する場合、３）選択的または同時に
１），２）の双方を持つ場合、がある。
込み処理プログラムに実行制御を移すために、割込み処
理プログラムの実行開始アドレスを得るための機構を持
つこともある。１）割込み要求の種類にしたがって実行
開始アドレスが固定である場合、２）周辺装置より通知
される情報（以下ベクタ番号と呼ぶ）に基づき実行開始
アドレスに変換する場合、３）選択的または同時に
１），２）の双方を持つ場合、がある。
【０００６】さらに、割込み処理プログラムの実行処理
後中断されたメイン・プログラムへ制御を戻す必要があ
る。このため、割込み要求を受け付けてから割込み処理
プログラムに遷移する前に、メイン・プログラムの実行
再開に必要な情報（レジスタ資源の内容）を保存する機
構を備えている。これらの情報の退避先は、メモリ部
（内部または外部）のスタック領域、あるいはレジスタ
・バンク領域であることが多い。
後中断されたメイン・プログラムへ制御を戻す必要があ
る。このため、割込み要求を受け付けてから割込み処理
プログラムに遷移する前に、メイン・プログラムの実行
再開に必要な情報（レジスタ資源の内容）を保存する機
構を備えている。これらの情報の退避先は、メモリ部
（内部または外部）のスタック領域、あるいはレジスタ
・バンク領域であることが多い。
【０００７】Ｉｎｔｅｌ社の１６ビット・マイクロプロ
セッサｉ８０８６では、２本の割込み要求端子ＩＮＴお
よびＮＭＩを持つ。ＩＮＴ端子はプログラムによりマス
ク可能な割込み要求端子で、この端子により要求される
割込みマスカブル割込みと呼ばれる。一方、ＮＭＩ端子
はプログラムによりマスク不可能な割込み要求端子で、
この端子により要求される割込みはノンマスカブル割込
みと呼ばれる。
セッサｉ８０８６では、２本の割込み要求端子ＩＮＴお
よびＮＭＩを持つ。ＩＮＴ端子はプログラムによりマス
ク可能な割込み要求端子で、この端子により要求される
割込みマスカブル割込みと呼ばれる。一方、ＮＭＩ端子
はプログラムによりマスク不可能な割込み要求端子で、
この端子により要求される割込みはノンマスカブル割込
みと呼ばれる。
【０００８】図３にｉ８０８６マイクロプロセッサを用
いたマイクロコンピュータ・システムの一構成例を示
す。ｉ８０８６マイクロプロセッサ（ＣＰＵと称する）
３１０ではマスカブル割込み要求を受け付けると、次の
処理を行う。
いたマイクロコンピュータ・システムの一構成例を示
す。ｉ８０８６マイクロプロセッサ（ＣＰＵと称する）
３１０ではマスカブル割込み要求を受け付けると、次の
処理を行う。
【０００９】（１）２回の割込み応答（Ｉｎｔｅｒｒｕ
ｐｔ Ａｃｋｎｏｗｌｅｄｇｅ）バス・サイクルを発行
し、２回目のバス・サイクルで外部周辺デバイス（Ｉ／
Ｏと称する）３３０から発行される割込み要求は割込み
コントローラ（ＩＮＴＣと称する）３４０で多重割込み
要求の優先順位が処理された結果、最も優先順位の高い
割込み要求に対応する８ビットの割込みベクタ番号をデ
ータ・バスから得る。
ｐｔ Ａｃｋｎｏｗｌｅｄｇｅ）バス・サイクルを発行
し、２回目のバス・サイクルで外部周辺デバイス（Ｉ／
Ｏと称する）３３０から発行される割込み要求は割込み
コントローラ（ＩＮＴＣと称する）３４０で多重割込み
要求の優先順位が処理された結果、最も優先順位の高い
割込み要求に対応する８ビットの割込みベクタ番号をデ
ータ・バスから得る。
【００１０】（２）得られた割込みベクタ番号から、外
部メモリ（ＭＥＭと称する）３２０に配置されている割
込みベクタ・テーブルに格納されている該割込みベクタ
番号に対応するエントリのアドレスを計算する。各エン
トリには、前もって割込み処理プログラムの実行開始ア
ドレス（ｎＯｆｆｓｅｔ ３２２およびｎＢａｓｅ ３
２３）を格納しておく。
部メモリ（ＭＥＭと称する）３２０に配置されている割
込みベクタ・テーブルに格納されている該割込みベクタ
番号に対応するエントリのアドレスを計算する。各エン
トリには、前もって割込み処理プログラムの実行開始ア
ドレス（ｎＯｆｆｓｅｔ ３２２およびｎＢａｓｅ ３
２３）を格納しておく。
【００１１】（３）割込みベクタ・テーブルの所定のエ
ントリから、割込み処理プログラムの実行開始アドレス
をデータ・バスを介してリードする。実行開始アドレス
は、１６ビットのベース値（ｎＢａｓｅ ３２３）と１
６ビットのオフセット値（ｎＯｆｆｓｅｔ ３２２）で
構成される。
ントリから、割込み処理プログラムの実行開始アドレス
をデータ・バスを介してリードする。実行開始アドレス
は、１６ビットのベース値（ｎＢａｓｅ ３２３）と１
６ビットのオフセット値（ｎＯｆｆｓｅｔ ３２２）で
構成される。
【００１２】（４）外部メモリのスタック領域（ｓｔａ
ｃｋ ３２１）に、１）マスカブル割込みの許可／不許
可フラグを制御するフラグ（以下割込み許可フラグと呼
ぶ）含むプログラム・ステータス・ワード（以下ＰＳＷ
と略す）３１１、２）プログラム・カウンタ（以下ＰＣ
と略す）３１２、３）プログラム・セグメント・レジス
タ（以下ＰＳと略す）３１３、の３本の１６ビット・レ
ジスタ資源をセーブする。
ｃｋ ３２１）に、１）マスカブル割込みの許可／不許
可フラグを制御するフラグ（以下割込み許可フラグと呼
ぶ）含むプログラム・ステータス・ワード（以下ＰＳＷ
と略す）３１１、２）プログラム・カウンタ（以下ＰＣ
と略す）３１２、３）プログラム・セグメント・レジス
タ（以下ＰＳと略す）３１３、の３本の１６ビット・レ
ジスタ資源をセーブする。
【００１３】（５）割込み許可フラグをマスカブル割込
み受付不可状態にセットする。
み受付不可状態にセットする。
【００１４】（６）割込み処理プログラムの実行開始ア
ドレスに制御を移す。
ドレスに制御を移す。
【００１５】ノンマスカブル割込みは、システムへの電
源供給の瞬断、外部メモリでのエラー発生など、システ
ムへの影響が大きいことから、マスカブル割込みより高
い優先順位を有しており、１）マスカブル割込み要求よ
りも先に処理される、２）割込み許可フラグによるマス
クできない、等の特徴を持つ。
源供給の瞬断、外部メモリでのエラー発生など、システ
ムへの影響が大きいことから、マスカブル割込みより高
い優先順位を有しており、１）マスカブル割込み要求よ
りも先に処理される、２）割込み許可フラグによるマス
クできない、等の特徴を持つ。
【００１６】ｉ８０８６マイクロプロセッサではノンマ
スカブル割込み要求を受け付けると、マスカブル割込み
における前述の処理に対応して、（１）における割込み
応答バス・サイクルの発生および割込みベクタ番号の獲
得がない、（２）におけるエントリのアドレス計算にお
いて固定アドレスを使用する、という差異がある。
スカブル割込み要求を受け付けると、マスカブル割込み
における前述の処理に対応して、（１）における割込み
応答バス・サイクルの発生および割込みベクタ番号の獲
得がない、（２）におけるエントリのアドレス計算にお
いて固定アドレスを使用する、という差異がある。
【００１７】図６（Ａ）に示すようにｉ８０８６マイク
ロプロセッサでは、割込み要求を受け付けてから割込み
処理プログラムに遷移するために７回（マスカブル割込
みの場合）または５回（ノンマスカブル割込みの場合）
のバス・サイクルを必要とする（割込み応答に２回、レ
ジスタ資源の退避に３回、割込み処理シーケンスの実行
開始アドレス獲得に２回）。このため、割込み要求を受
け付けてから割込み処理プログラムに制御が移るまで
（これに要する時間を割込み応答時間と称する）、４０
クロック以上の実行クロックを要する。メモリの動作速
度が、マイクロプロセッサのそれにより相対的に低速の
場合、各バス・サイクルにウェイト・ステート（基本ク
ロックの整数倍）が挿入され、さらに割込み応答時間が
大きくなる。
ロプロセッサでは、割込み要求を受け付けてから割込み
処理プログラムに遷移するために７回（マスカブル割込
みの場合）または５回（ノンマスカブル割込みの場合）
のバス・サイクルを必要とする（割込み応答に２回、レ
ジスタ資源の退避に３回、割込み処理シーケンスの実行
開始アドレス獲得に２回）。このため、割込み要求を受
け付けてから割込み処理プログラムに制御が移るまで
（これに要する時間を割込み応答時間と称する）、４０
クロック以上の実行クロックを要する。メモリの動作速
度が、マイクロプロセッサのそれにより相対的に低速の
場合、各バス・サイクルにウェイト・ステート（基本ク
ロックの整数倍）が挿入され、さらに割込み応答時間が
大きくなる。
【００１８】別の代表的なマイクロプロセッサの割込み
機能を説明する。
機能を説明する。
【００１９】Ｍｏｔｏｒｏｌａ社の１６ビット・マイク
ロプロセッサＭＣ６８０００では、割込み応答ならびに
割込み処理プログラムの実行開始アドレス獲得のための
バス・サイクル数の低減とともに、多重割込みに関する
外部回路の低減を図っている。図４にＭＣ６８０００マ
イクロプロセッサを用いたマイクロコンピュータ・シス
テムの一構成例を示す。
ロプロセッサＭＣ６８０００では、割込み応答ならびに
割込み処理プログラムの実行開始アドレス獲得のための
バス・サイクル数の低減とともに、多重割込みに関する
外部回路の低減を図っている。図４にＭＣ６８０００マ
イクロプロセッサを用いたマイクロコンピュータ・シス
テムの一構成例を示す。
【００２０】ＭＣ６８０００マイクロプロセッサ（ＣＰ
Ｕと称する）４１０では、割込み応答バス・サイクルは
１回だけ発行される。このバス・サイクルでは８ビット
の割込みベクタ番号がデータ・バスを介してリードされ
る。ｉ８０８６マイクロプロセッサの１回目の割込み応
答サイクルは、外部周辺デバイスが複数の割込みの優先
順位を判定し、１本の割込み要求信号（ＩＮＴ端子に接
続される）を生成するために使用される。一方、ＭＣ６
８０００マイクロプロセッサでは、外部周辺Ｉ／Ｏ（Ｉ
／Ｏと称す）４３０から接続される３本の割込み要求端
子ＩＰＬ２（−）〜ＩＰＬ０（−）を持つために、この
調停時間を不要にしている。ここで“（−）”は負論理
信号であることを表わす。ＩＰＬ２（−）〜ＩＰＬ０
（−）端子は、その入力の組合せ（コード化された値）
でレベル０〜レベル７の８種類の割込み要求を示す。レ
ベル０は、割込み要求が無いことを示し、最低優先順位
の割込み要求と等価である。３本の割込み要求端子を用
いることで、実質７種類の割込みを要求できる。
Ｕと称する）４１０では、割込み応答バス・サイクルは
１回だけ発行される。このバス・サイクルでは８ビット
の割込みベクタ番号がデータ・バスを介してリードされ
る。ｉ８０８６マイクロプロセッサの１回目の割込み応
答サイクルは、外部周辺デバイスが複数の割込みの優先
順位を判定し、１本の割込み要求信号（ＩＮＴ端子に接
続される）を生成するために使用される。一方、ＭＣ６
８０００マイクロプロセッサでは、外部周辺Ｉ／Ｏ（Ｉ
／Ｏと称す）４３０から接続される３本の割込み要求端
子ＩＰＬ２（−）〜ＩＰＬ０（−）を持つために、この
調停時間を不要にしている。ここで“（−）”は負論理
信号であることを表わす。ＩＰＬ２（−）〜ＩＰＬ０
（−）端子は、その入力の組合せ（コード化された値）
でレベル０〜レベル７の８種類の割込み要求を示す。レ
ベル０は、割込み要求が無いことを示し、最低優先順位
の割込み要求と等価である。３本の割込み要求端子を用
いることで、実質７種類の割込みを要求できる。
【００２１】レベル７を除き各割込み要求レベルは、プ
ログラムで操作可能なステータス・レジスタに割り当て
られる３ビットの割込みマスク値と比較され、この値を
超える場合のみ割込み要求が受け付けられる（マスク値
と等しいか、より小さなレベルの要求は受付を保留され
る）。
ログラムで操作可能なステータス・レジスタに割り当て
られる３ビットの割込みマスク値と比較され、この値を
超える場合のみ割込み要求が受け付けられる（マスク値
と等しいか、より小さなレベルの要求は受付を保留され
る）。
【００２２】レベレ７の割込み要求は、割込みマスクに
よる比較が行われないため、ｉ８０８６マイクロプロセ
ッサにおけるノンマスカブル割込みに類似した機能を供
する。
よる比較が行われないため、ｉ８０８６マイクロプロセ
ッサにおけるノンマスカブル割込みに類似した機能を供
する。
【００２３】ＭＣ６８０００マイクロプロセッサ４１０
は割込み要求を受け付けると、次の処理を行う。
は割込み要求を受け付けると、次の処理を行う。
【００２４】（１）３２ビット幅のプログラム・カウン
タ（ＰＣと称す）４１２のうち下位１６ビットを、外部
メモリ（ＭＥＭと称する）４２０のスタック領域（ｓｔ
ａｃｋ ４２１）にセーブする。
タ（ＰＣと称す）４１２のうち下位１６ビットを、外部
メモリ（ＭＥＭと称する）４２０のスタック領域（ｓｔ
ａｃｋ ４２１）にセーブする。
【００２５】（２）割込み応答バス・サイクルを発行
し、８ビットの割込みベクタ番号をデータ・バスから得
る。得られた割込みベクタ番号あるいは割込み要求レベ
ル（選択的に使い分けられる）から、外部メモリ４２０
に配置されている割込みベクタ・テーブルに格納されて
いる該割込みベクタに対応するエントリのアドレスを計
算する。各エントリには、前もって割込み処理プログラ
ムの実行開始アドレス（ｎＰＣ ４２２）を格納してお
く。
し、８ビットの割込みベクタ番号をデータ・バスから得
る。得られた割込みベクタ番号あるいは割込み要求レベ
ル（選択的に使い分けられる）から、外部メモリ４２０
に配置されている割込みベクタ・テーブルに格納されて
いる該割込みベクタに対応するエントリのアドレスを計
算する。各エントリには、前もって割込み処理プログラ
ムの実行開始アドレス（ｎＰＣ ４２２）を格納してお
く。
【００２６】（３）１６ビットのステータス・レジスタ
（ＰＳＷと称す）４１１、およびＰＣ ４１２の上位１
６ビットを外部メモリ（ＭＥＭと称する）４２０のスタ
ック領域（ｓｔａｃｋ ４２１）にセーブする。
（ＰＳＷと称す）４１１、およびＰＣ ４１２の上位１
６ビットを外部メモリ（ＭＥＭと称する）４２０のスタ
ック領域（ｓｔａｃｋ ４２１）にセーブする。
【００２７】（４）割込みベクタ・テーブルの所定のエ
ントリから、割込み処理プログラムの実行開始アドレス
をデータ・バスを介してリードする。実行開始アドレス
は、２４ビットで構成され、２回のバス・サイクルを要
する。
ントリから、割込み処理プログラムの実行開始アドレス
をデータ・バスを介してリードする。実行開始アドレス
は、２４ビットで構成され、２回のバス・サイクルを要
する。
【００２８】（５）ステータス・レジスタ４１１の割込
みマスクを、受け付けた割込み要求レベルと同一にセッ
トする（現在と同一あるいはより低い要求レベルの割込
みを禁止するため）。
みマスクを、受け付けた割込み要求レベルと同一にセッ
トする（現在と同一あるいはより低い要求レベルの割込
みを禁止するため）。
【００２９】（６）割込み処理プログラムの実行開始ア
ドレスに制御を移す。
ドレスに制御を移す。
【００３０】図６（Ｂ）に示すようにＭＣ６８０００マ
イクロプロセッサでは、割込み要求を受け付けてから割
込み処理プログラムに遷移するために６回のバス・サイ
クルを必要とする（割込み応答に１回、レジスタ資源の
退避に３回、割込み処理シーケンスの実行開始アドレス
獲得に２回）。このため、割込み応答時間はｉ８０８６
と同程度の４０クロック以上の実行クロックを要する。
イクロプロセッサでは、割込み要求を受け付けてから割
込み処理プログラムに遷移するために６回のバス・サイ
クルを必要とする（割込み応答に１回、レジスタ資源の
退避に３回、割込み処理シーケンスの実行開始アドレス
獲得に２回）。このため、割込み応答時間はｉ８０８６
と同程度の４０クロック以上の実行クロックを要する。
【００３１】マイクロプロセッサが、外部の割込み要求
に従ってリアルタイムに反応するためには、割込み応答
時間を極力小さくする必要がある。このためには割込み
応答時にバス・サイクルの発行回数を少なくすることが
考えられる。
に従ってリアルタイムに反応するためには、割込み応答
時間を極力小さくする必要がある。このためには割込み
応答時にバス・サイクルの発行回数を少なくすることが
考えられる。
【００３２】割込み応答に関するバス・サイクルは、
１）割込みベクタ番号を得るための割込み応答サイク
ル、２）割込み処理プログラムの開始アドレスを得るた
めのリード・サイクル、３）レジスタ資源を退避するた
めのライト・サイクル、に分割される。
１）割込みベクタ番号を得るための割込み応答サイク
ル、２）割込み処理プログラムの開始アドレスを得るた
めのリード・サイクル、３）レジスタ資源を退避するた
めのライト・サイクル、に分割される。
【００３３】これらのバス・サイクルを基本的に排除し
て、高速割込み応答性を得ようとする試みが成されてい
る。
て、高速割込み応答性を得ようとする試みが成されてい
る。
【００３４】ＭＩＰＳ社の３２ビット・マイクロプロセ
ッサＲ３０００は、従来のマイクロプロセッサでは割込
み応答時に発行されていた上記のバス・サイクルを次の
ように排除している。
ッサＲ３０００は、従来のマイクロプロセッサでは割込
み応答時に発行されていた上記のバス・サイクルを次の
ように排除している。
【００３５】（１）割込みベクタ：マスカブル割込みを
含め、命令処理で発生した例外に関するすべてのベクタ
を８０００００００ｈに固定することで、割込みベクタ
番号の獲得のためのバス・サイクルを必要としない。
含め、命令処理で発生した例外に関するすべてのベクタ
を８０００００００ｈに固定することで、割込みベクタ
番号の獲得のためのバス・サイクルを必要としない。
【００３６】（２）割込み処理開始アドレス：前述した
従来のマイクロプロセッサでは、ベクタに対応する外部
メモリに割込み処理開始アドレスを格納する、いわゆる
メモリ間接型の分岐動作を実行している。Ｒ３０００マ
イクロプロセッサでは、固定ベクタ８０００００００ｈ
に直接分岐することで、間接アドレスを獲得するための
バス・サイクルを必要としない。
従来のマイクロプロセッサでは、ベクタに対応する外部
メモリに割込み処理開始アドレスを格納する、いわゆる
メモリ間接型の分岐動作を実行している。Ｒ３０００マ
イクロプロセッサでは、固定ベクタ８０００００００ｈ
に直接分岐することで、間接アドレスを獲得するための
バス・サイクルを必要としない。
【００３７】（３）レジスタ資源の退避：プログラムで
操作できる例外プログラム・カウンタを持ち、割込み／
例外が発生するとプログラム・カウンタの内容を自動的
に退避する。また、１本のステータス・レジスタに割込
みに関連するフラグ類を、現在の値と割込み／例外発生
前の値を保持する３組を持ち、退避のためのバス・サイ
クルを必要としない。
操作できる例外プログラム・カウンタを持ち、割込み／
例外が発生するとプログラム・カウンタの内容を自動的
に退避する。また、１本のステータス・レジスタに割込
みに関連するフラグ類を、現在の値と割込み／例外発生
前の値を保持する３組を持ち、退避のためのバス・サイ
クルを必要としない。
【００３８】図５にＲ３０００マイクロプロセッサを用
いたマイクロコンピュータ・システムの一構成例（部分
的）を示す。
いたマイクロコンピュータ・システムの一構成例（部分
的）を示す。
【００３９】Ｒ３０００マイクロプロセッサ（ＣＰＵと
称す）５１０は、外部周辺Ｉ／Ｏ（Ｉ／Ｏと称す）５３
０から６本のマスカブル割込み要求端子ＩＮＴ５（−）
−ＩＮＴ０（−）を持つ。前述のＭＣ６８０００マイク
ロプロセッサとは異なり、それぞれの端子は互いに独立
（コード化された値に意味を持たない）であり、６種類
の割込み要求に対応する。
称す）５１０は、外部周辺Ｉ／Ｏ（Ｉ／Ｏと称す）５３
０から６本のマスカブル割込み要求端子ＩＮＴ５（−）
−ＩＮＴ０（−）を持つ。前述のＭＣ６８０００マイク
ロプロセッサとは異なり、それぞれの端子は互いに独立
（コード化された値に意味を持たない）であり、６種類
の割込み要求に対応する。
【００４０】それぞれの割込み要求は、ステータス・レ
ジスタ内５１１の割込み制御フラグにより、２段階にマ
スクされる。ステータス・レジスタ内の６ビットのマス
ク・フラグ（以下ＩｎｔＭａｓｋと称する）５０３は、
６本の割込み要求のそれぞれに対応してマスクを行う。
さらに、ステータス・レジスタ内の現在割込み許可フラ
グ（以下ＩＥｃと称する）５０１は、ＩｎｔＭａｓｋ５
０３でマスクされた割込み要求の論理和に対してマスク
を行う。
ジスタ内５１１の割込み制御フラグにより、２段階にマ
スクされる。ステータス・レジスタ内の６ビットのマス
ク・フラグ（以下ＩｎｔＭａｓｋと称する）５０３は、
６本の割込み要求のそれぞれに対応してマスクを行う。
さらに、ステータス・レジスタ内の現在割込み許可フラ
グ（以下ＩＥｃと称する）５０１は、ＩｎｔＭａｓｋ５
０３でマスクされた割込み要求の論理和に対してマスク
を行う。
【００４１】ＩＥｃ ５０１はマスカブル割込み要求を
受け付けると、直前のＩＥｃ ５０１の値を保持するた
めの直前割込み許可フラグ（以下ＩＥｐと称する）５０
２に複写されるとともに、二重にマスカブル割込みを受
け付けないようにクリアされる。ＩＥｐ ５０２はＩＥ
ｃ ５０１の複写の前に、直前のＩＥｐ５０２の値を保
持するための過去割込み許可フラグ（以下ＩＥｏと称す
る、図面では省略）に複写されるが、ここでの本質的な
説明にはなじまないので、以下ＩＥｏについては触れな
い。
受け付けると、直前のＩＥｃ ５０１の値を保持するた
めの直前割込み許可フラグ（以下ＩＥｐと称する）５０
２に複写されるとともに、二重にマスカブル割込みを受
け付けないようにクリアされる。ＩＥｐ ５０２はＩＥ
ｃ ５０１の複写の前に、直前のＩＥｐ５０２の値を保
持するための過去割込み許可フラグ（以下ＩＥｏと称す
る、図面では省略）に複写されるが、ここでの本質的な
説明にはなじまないので、以下ＩＥｏについては触れな
い。
【００４２】Ｒ３０００マイクロプロセッサでは、割込
み／例外に関連して、前述したステータス・レジスタ５
１１および例外プログラム・カウンタ５１３の他に、割
込み／例外の要因を示すための原因レジスタ５１４を持
つ。原因レジスタ５１４には、割込み／例外の種類を大
別する例外コード・フィールド（以下ＥｘｃＣｏｄｅと
称する）５０４、および処理が保留されているマスカブ
ル割込みの種類を示す保留割込みフィールド（以下ＩＰ
と称する）５０５を持つ。マスカブル割込みが受け付け
られると４ビットのＥｘｃＣｏｄｅ ５０４には０００
０ｂがセットされるとともに、６ビットのＩＰにはＩｎ
ｔＭａｓｋ ５０３でマスクされた６本の割込み要求が
セットされる。
み／例外に関連して、前述したステータス・レジスタ５
１１および例外プログラム・カウンタ５１３の他に、割
込み／例外の要因を示すための原因レジスタ５１４を持
つ。原因レジスタ５１４には、割込み／例外の種類を大
別する例外コード・フィールド（以下ＥｘｃＣｏｄｅと
称する）５０４、および処理が保留されているマスカブ
ル割込みの種類を示す保留割込みフィールド（以下ＩＰ
と称する）５０５を持つ。マスカブル割込みが受け付け
られると４ビットのＥｘｃＣｏｄｅ ５０４には０００
０ｂがセットされるとともに、６ビットのＩＰにはＩｎ
ｔＭａｓｋ ５０３でマスクされた６本の割込み要求が
セットされる。
【００４３】以上、Ｒ３０００マイクロプロセッサがマ
スカブル割込みを受け付けた際の動作を整理すると、次
のようになる。
スカブル割込みを受け付けた際の動作を整理すると、次
のようになる。
【００４４】（１）ステータス・レジスタ５１１のＩＥ
ｃ ５０１の値をＩＥｐ５０２にコピーした上でＩＥｃ
５０１をクリアし、引続くマスカブル割込み要求をマ
スクする。
ｃ ５０１の値をＩＥｐ５０２にコピーした上でＩＥｃ
５０１をクリアし、引続くマスカブル割込み要求をマ
スクする。
【００４５】（２）原因レジスタ５１４のＥｘｃＣｏｄ
ｅ ５０４に００００ｂを、ＩＰ５０５にＩｎｔＭａｓ
ｋ ５０３でマスクされた６本の割込み要求をセットす
る。
ｅ ５０４に００００ｂを、ＩＰ５０５にＩｎｔＭａｓ
ｋ ５０３でマスクされた６本の割込み要求をセットす
る。
【００４６】（３）プログラム・カウンタ５１２の値を
例外プログラム・カウンタ５１３に複写し、プログラム
・カウンタ５１２を８０００００００ｈにセットし、割
込み処理プログラム（ｈａｎｄｌｅｒ）５２１に制御を
移す。
例外プログラム・カウンタ５１３に複写し、プログラム
・カウンタ５１２を８０００００００ｈにセットし、割
込み処理プログラム（ｈａｎｄｌｅｒ）５２１に制御を
移す。
【００４７】このように簡便な動作の結果、マスカブル
割込みを受け付けてから割込み処理プログラムに制御が
移るまで、Ｒ３０００マイクロプロセッサでは最小３ク
ロックで処理できるため、高速な割込み応答時間を得る
ことができる。
割込みを受け付けてから割込み処理プログラムに制御が
移るまで、Ｒ３０００マイクロプロセッサでは最小３ク
ロックで処理できるため、高速な割込み応答時間を得る
ことができる。
【００４８】しかしながら、以上述べた割込み応答動作
は、前述した他の２つのマイクロプロセッサと比較する
た、非常にプリミティブな割込み処理であると言わざる
を得ない。他のマイクロプロセッサと同等の割込み処理
機能を供するためには、次のような処理をプログラム
（以下割込みハンドラと称する）で実現する必要があ
る。
は、前述した他の２つのマイクロプロセッサと比較する
た、非常にプリミティブな割込み処理であると言わざる
を得ない。他のマイクロプロセッサと同等の割込み処理
機能を供するためには、次のような処理をプログラム
（以下割込みハンドラと称する）で実現する必要があ
る。
【００４９】（１）マスカブル割込みと他の例外との切
り分け：マスカブル割込み、およびその他の例外に対し
て、単一の処理プログラム（８０００００００ｈから始
まる）に制御が移されてしまう。原因レジスタのＥｘｃ
Ｃｏｄｅによる判定が必要。
り分け：マスカブル割込み、およびその他の例外に対し
て、単一の処理プログラム（８０００００００ｈから始
まる）に制御が移されてしまう。原因レジスタのＥｘｃ
Ｃｏｄｅによる判定が必要。
【００５０】（２）優先順位の判定：６本の割込み要求
端子に、複数の割込み要求が発生した場合、原因レジス
タのＩＰを判定することによって、どの要求を受け付け
るかを判定する必要がある。
端子に、複数の割込み要求が発生した場合、原因レジス
タのＩＰを判定することによって、どの要求を受け付け
るかを判定する必要がある。
【００５１】（３）割込みマスク更新：割込み処理プロ
グラム内で、現在処理している割込み要求よりも低い割
込み要求をマスクするために、ステータス・レジスタの
ＩｎｔＭａｓｋを再設定する必要がある。
グラム内で、現在処理している割込み要求よりも低い割
込み要求をマスクするために、ステータス・レジスタの
ＩｎｔＭａｓｋを再設定する必要がある。
【００５２】（４）多重割込みに関するサポート：割込
み処理プログラム内で別の割込みを受け付ける場合、例
外プログラム・カウンタの内容をあらかじめ他のレジス
タ資源、または外部メモリに退避する必要がある。ま
た、３重以上の割込みを受け付ける場合には、ステータ
ス・レジスタの退避も必要になる。
み処理プログラム内で別の割込みを受け付ける場合、例
外プログラム・カウンタの内容をあらかじめ他のレジス
タ資源、または外部メモリに退避する必要がある。ま
た、３重以上の割込みを受け付ける場合には、ステータ
ス・レジスタの退避も必要になる。
【００５３】さらに、割込みハンドラの構成しだいで、
割込み応答性が変化してしまうという欠点がある。
割込み応答性が変化してしまうという欠点がある。
【００５４】
【発明が解決しようとする課題】以上述べたように、従
来のマイクロプロセッサでは複数のマスク可能な割込み
要求に対応する際に、次に代表される問題点がある。
来のマイクロプロセッサでは複数のマスク可能な割込み
要求に対応する際に、次に代表される問題点がある。
【００５５】（１）割込みコントローラなどの外部回路
を必要とする。
を必要とする。
【００５６】（２）複数のバス・サイクルを常時必要と
するため、割込み応答性が悪い。
するため、割込み応答性が悪い。
【００５７】（３）上記を改良したものにあっても、多
重割込みに関してサポートされておらず、割込み応答性
がプログラムに依存する。
重割込みに関してサポートされておらず、割込み応答性
がプログラムに依存する。
【００５８】
【課題を解決するための手段】本発明は、プログラム・
カウンタで示される命令を逐次実行し、複数のマスカブ
ル割込み要求を処理するマイクロプロセッサの割込み制
御装置において、外部から割込み要求を所定のコードで
表現された当該割込み要求の優先レベルとともに受ける
受信手段と、割込み許可レベルを示すコード，割込み要
求を禁止するときに立つ第１のフラグおよび割込み要求
を処理中のとき立つ第２のフラグを含むプログラムステ
ータスワードと、複数のマスカブル割込みに共通して実
行されるマスカブル割込み処理ルーチンを含んだ記憶手
段と、優先レベルと割込み許可レベルとを比較して優先
レベルが割込み許可レベル未満のときまたは第１のフラ
グおよび第２のフラグのいずれかが立っているときに割
込み要求をインアクティブ状態とする比較手段と、比較
手段を通過した割込み要求がアクティブ状態のときマス
カブル割込み処理ルーチンを起動する起動手段と、プロ
グラムステータスワードを待避する第１の待避手段と、
プログラム・カウンタを待避する第２の待避手段と、優
先レベルの所定のコードを新たな割込み許可レベルを示
すコードに変換してプログラムステータスワードに保持
する割込み許可レベル設定手段と、優先レベルの所定の
コードを含んだアドレス値を生成してプログラム・カウ
ンタに転送するアドレス生成手段とを有するマイクロプ
ロセッサの割込み制御装置であり、マスカブル割込み処
理ルーチンが起動すると、第１および第２の待避手段を
動作させ、プログラムステータスワードの第１および第
２のフラグを立たせ、割込み許可レベル設定手段を動作
させ、アドレス生成手段を動作させて、割込み処理プロ
グラムの実行を開始するものであり、外部から前記複数
のマスカブル割込み要求より優先レベルの高いノンマス
カブル割込み要求を受ける第２の受信手段と、前記プロ
グラムステータスワードを待避する第３の待避手段と、
前記プログラム・カウンタを待避する第４の待避手段と
をさらに有し、前記プログラムステータスワードはノン
マスカブル割込み要求を受け付けたとき立つ第３のフラ
グをさらに含み、前記第３のフラグが立っているときに
前記ノンマスカブル割込み要求をインアクティブ状態と
するマスク手段を さらに有し、前記記憶手段は前記ノン
マスカブル割込みに対応して実行されるノンマスカブル
割込み処理ルーチンをさらに含み、前記起動手段は前記
マスク手段を通過した前記ノンマスカブル割込み要求が
アクティブ状態のとき前記ノンマスカブル割込み処理ル
ーチンを起動し、前記ノンマスカブル割込み処理ルーチ
ンは、起動すると、前記第３および第４の待避手段を動
作させ、前記プログラムステータスワードの第１および
第３のフラグを立たせ、所定のアドレスを前記プログラ
ムカウンタに転送してノンマスカブル割込み処理プログ
ラムの実行を開始することを特徴とする。
カウンタで示される命令を逐次実行し、複数のマスカブ
ル割込み要求を処理するマイクロプロセッサの割込み制
御装置において、外部から割込み要求を所定のコードで
表現された当該割込み要求の優先レベルとともに受ける
受信手段と、割込み許可レベルを示すコード，割込み要
求を禁止するときに立つ第１のフラグおよび割込み要求
を処理中のとき立つ第２のフラグを含むプログラムステ
ータスワードと、複数のマスカブル割込みに共通して実
行されるマスカブル割込み処理ルーチンを含んだ記憶手
段と、優先レベルと割込み許可レベルとを比較して優先
レベルが割込み許可レベル未満のときまたは第１のフラ
グおよび第２のフラグのいずれかが立っているときに割
込み要求をインアクティブ状態とする比較手段と、比較
手段を通過した割込み要求がアクティブ状態のときマス
カブル割込み処理ルーチンを起動する起動手段と、プロ
グラムステータスワードを待避する第１の待避手段と、
プログラム・カウンタを待避する第２の待避手段と、優
先レベルの所定のコードを新たな割込み許可レベルを示
すコードに変換してプログラムステータスワードに保持
する割込み許可レベル設定手段と、優先レベルの所定の
コードを含んだアドレス値を生成してプログラム・カウ
ンタに転送するアドレス生成手段とを有するマイクロプ
ロセッサの割込み制御装置であり、マスカブル割込み処
理ルーチンが起動すると、第１および第２の待避手段を
動作させ、プログラムステータスワードの第１および第
２のフラグを立たせ、割込み許可レベル設定手段を動作
させ、アドレス生成手段を動作させて、割込み処理プロ
グラムの実行を開始するものであり、外部から前記複数
のマスカブル割込み要求より優先レベルの高いノンマス
カブル割込み要求を受ける第２の受信手段と、前記プロ
グラムステータスワードを待避する第３の待避手段と、
前記プログラム・カウンタを待避する第４の待避手段と
をさらに有し、前記プログラムステータスワードはノン
マスカブル割込み要求を受け付けたとき立つ第３のフラ
グをさらに含み、前記第３のフラグが立っているときに
前記ノンマスカブル割込み要求をインアクティブ状態と
するマスク手段を さらに有し、前記記憶手段は前記ノン
マスカブル割込みに対応して実行されるノンマスカブル
割込み処理ルーチンをさらに含み、前記起動手段は前記
マスク手段を通過した前記ノンマスカブル割込み要求が
アクティブ状態のとき前記ノンマスカブル割込み処理ル
ーチンを起動し、前記ノンマスカブル割込み処理ルーチ
ンは、起動すると、前記第３および第４の待避手段を動
作させ、前記プログラムステータスワードの第１および
第３のフラグを立たせ、所定のアドレスを前記プログラ
ムカウンタに転送してノンマスカブル割込み処理プログ
ラムの実行を開始することを特徴とする。
【００５９】すなわち、従来のマイクロプロセッサの割
込み制御装置では、１）多重割込み処理機能を持つが、
割込み要求の受付時に内部状態を待避するための内部レ
ジスタ資源を持たず、割込み処理プログラムの開始アド
レスを外部から可変アドレスを供給するか、あるいは
２）待避用レジスタ資源を持つが、多重割込み処理機能
を持たず、割込み処理プログラムの開始アドレスを固定
していたのに対し、本発明では、多重割込み処理機能、
および内部状態を待避するための内部レジスタ群を持
ち、割込み要求に対応した複数の固定された割込み処理
プログラムの開始アドレスを発生している。
込み制御装置では、１）多重割込み処理機能を持つが、
割込み要求の受付時に内部状態を待避するための内部レ
ジスタ資源を持たず、割込み処理プログラムの開始アド
レスを外部から可変アドレスを供給するか、あるいは
２）待避用レジスタ資源を持つが、多重割込み処理機能
を持たず、割込み処理プログラムの開始アドレスを固定
していたのに対し、本発明では、多重割込み処理機能、
および内部状態を待避するための内部レジスタ群を持
ち、割込み要求に対応した複数の固定された割込み処理
プログラムの開始アドレスを発生している。
【００６０】
【実施例】以下、実施例につき詳述する。
【００６１】図１は、１６種類のマスカブル割込みと、
ノンマスカブル割込みをサポートする３２ビット・マイ
クロプロセッサ１００の概略構成を示す図面である。
ノンマスカブル割込みをサポートする３２ビット・マイ
クロプロセッサ１００の概略構成を示す図面である。
【００６２】本マイクロプロセッサ１００はクロック入
力端子１２６に加えられる基準クロック信号ＣＬＫに同
期して動作し、パイプライン処理を行うために、命令フ
ェッチ・ユニット（以下ＩＵと称する）１０１、命令デ
コード・ユニット（以下ＤＵと称する）１０２、命令実
行ユニット（以下ＥＵと称する）１０３、実効アドレス
計算ユニット（以下ＡＵと称する）１０４、バス・イン
タフェース・ユニット（以下ＢＵと称する）１０５を持
つ。また、ＩＵ１０１、ＤＵ１０２、ＥＵ１０３がそれ
ぞれ処理している命令が格納されているアドレスを保持
するプログラム・カウンタ、ＰＣＩＵ １１１，ＰＣＤ
Ｕ １１２，ＰＣＥＵ １１３を持つ。
力端子１２６に加えられる基準クロック信号ＣＬＫに同
期して動作し、パイプライン処理を行うために、命令フ
ェッチ・ユニット（以下ＩＵと称する）１０１、命令デ
コード・ユニット（以下ＤＵと称する）１０２、命令実
行ユニット（以下ＥＵと称する）１０３、実効アドレス
計算ユニット（以下ＡＵと称する）１０４、バス・イン
タフェース・ユニット（以下ＢＵと称する）１０５を持
つ。また、ＩＵ１０１、ＤＵ１０２、ＥＵ１０３がそれ
ぞれ処理している命令が格納されているアドレスを保持
するプログラム・カウンタ、ＰＣＩＵ １１１，ＰＣＤ
Ｕ １１２，ＰＣＥＵ １１３を持つ。
【００６３】ＩＵ１０１は、フェッチ・サイクルの起動
制御、およびフェッチ・サイクルで外部より取り込んだ
命令コードを蓄積する。命令コード・キャッシュを含む
ような構成も考えられる。命令コードは、１６ビット長
あるいは３２ビット長のいずれかである。各命令コード
はメモリのハーフワード境界から（内部アドレスの最下
位ビットが０ｂ）置かれるものとする。
制御、およびフェッチ・サイクルで外部より取り込んだ
命令コードを蓄積する。命令コード・キャッシュを含む
ような構成も考えられる。命令コードは、１６ビット長
あるいは３２ビット長のいずれかである。各命令コード
はメモリのハーフワード境界から（内部アドレスの最下
位ビットが０ｂ）置かれるものとする。
【００６４】ＤＵ１０２は、ＩＵ１０１に蓄積された命
令コードをデコードし、個々の命令に特有な処理を示す
信号を発生させる。代表的な信号としては、１）命令実
行処理の種類、２）オペランドの種類（メモリ／レジス
タの番号）、３）オペランドのデータ・タイプ、４）特
殊な命令の認識、などがある。ＤＵ１０２で発生された
信号は、図面では一部省略されているがその他の各ユニ
ットに対する動作指示信号として与えられる。
令コードをデコードし、個々の命令に特有な処理を示す
信号を発生させる。代表的な信号としては、１）命令実
行処理の種類、２）オペランドの種類（メモリ／レジス
タの番号）、３）オペランドのデータ・タイプ、４）特
殊な命令の認識、などがある。ＤＵ１０２で発生された
信号は、図面では一部省略されているがその他の各ユニ
ットに対する動作指示信号として与えられる。
【００６５】ＥＵ１０３は、３２本の３２ビット幅の汎
用レジスタ、３２ビット幅の算術論理演算装置ＡＬＵ、
バレル・シフタ等を含み、ＤＵ１０２によって指定され
た命令実行処理を行う。また、乗算器、浮動小数点演算
装置を持つ様な構成も考え得る。その内部制御はハード
ワイアド論理によるもの、マイクロプログラムを用いた
もの等が考えられる。
用レジスタ、３２ビット幅の算術論理演算装置ＡＬＵ、
バレル・シフタ等を含み、ＤＵ１０２によって指定され
た命令実行処理を行う。また、乗算器、浮動小数点演算
装置を持つ様な構成も考え得る。その内部制御はハード
ワイアド論理によるもの、マイクロプログラムを用いた
もの等が考えられる。
【００６６】ＡＵ１０４は、ＤＵ１０２がメモリあるい
はＩ／Ｏに対するアクセスを含む命令であることを検知
すると、オペランドに対するアドレスを計算する。アド
レス計算に使用される要素は、命令コード中に含まれる
ディスプレースメント値、あるいは汎用レジスタの内容
がベース値として用いられる。前者はＩＵ１０１から、
後者はＥＵ１０３から供給される。
はＩ／Ｏに対するアクセスを含む命令であることを検知
すると、オペランドに対するアドレスを計算する。アド
レス計算に使用される要素は、命令コード中に含まれる
ディスプレースメント値、あるいは汎用レジスタの内容
がベース値として用いられる。前者はＩＵ１０１から、
後者はＥＵ１０３から供給される。
【００６７】オペランド・データは８／１６／３２ビッ
トのものがあり、１６ビット・データはハーフワード境
界（内部アドレスの最下位ビットが０ｂ）から、３２ビ
ット・データはワード境界（内部アドレスの最下位２ビ
ットが００ｂ）から配置されるものとする。
トのものがあり、１６ビット・データはハーフワード境
界（内部アドレスの最下位ビットが０ｂ）から、３２ビ
ット・データはワード境界（内部アドレスの最下位２ビ
ットが００ｂ）から配置されるものとする。
【００６８】ＢＵ１０５は、他のユニットから与えられ
るアドレス情報、データ情報、および起動要求に基づい
て、外部バス・サイクルを発生する。バス・サイクルで
外部から読み込まれたデータは、命令コードはＩＵ１０
１に、オペランド・データはＥＵ１０３に供給される。
るアドレス情報、データ情報、および起動要求に基づい
て、外部バス・サイクルを発生する。バス・サイクルで
外部から読み込まれたデータは、命令コードはＩＵ１０
１に、オペランド・データはＥＵ１０３に供給される。
【００６９】各ユニットは、図１に概略を示すようにバ
ス構造で内部接続される。
ス構造で内部接続される。
【００７０】ＢＵ１０５とＩＵ１０１間は命令コードを
転送するために、ＩＵ１０１とＤＵ１０２間は命令コー
ドを転送するために、ＡＵ１０４とＩＵ１０１間、およ
びＡＵ１０４とＥＵ１０３間はアドレス計算に使用され
るアドレス要素を転送するために、ＥＵ１０３とＢＵ１
０５間はリード・オペランドまたはライト・オペランド
を双方向的に転送するために、ＡＵ１０４とＢＵ１０５
間は実行アドレスを転送するために、ＥＵ１０３とＢＵ
１０５の間は任意のバス・サイクルで使用するアドレス
を転送するために、ＰＣＩＵ １１１，ＰＣＤＵ １１
２，ＰＣＥＵ １１３とＢＵ１０５の間はオペランド・
アクセス以外のバス・サイクルで使用するアドレスを転
送するために接続される。
転送するために、ＩＵ１０１とＤＵ１０２間は命令コー
ドを転送するために、ＡＵ１０４とＩＵ１０１間、およ
びＡＵ１０４とＥＵ１０３間はアドレス計算に使用され
るアドレス要素を転送するために、ＥＵ１０３とＢＵ１
０５間はリード・オペランドまたはライト・オペランド
を双方向的に転送するために、ＡＵ１０４とＢＵ１０５
間は実行アドレスを転送するために、ＥＵ１０３とＢＵ
１０５の間は任意のバス・サイクルで使用するアドレス
を転送するために、ＰＣＩＵ １１１，ＰＣＤＵ １１
２，ＰＣＥＵ １１３とＢＵ１０５の間はオペランド・
アクセス以外のバス・サイクルで使用するアドレスを転
送するために接続される。
【００７１】ＥＵ１０３の内部では、ＥＵ１０３内のデ
ータ転送に供される専用のデータ・バスＩＤ＿ｂｕｓを
持つ。
ータ転送に供される専用のデータ・バスＩＤ＿ｂｕｓを
持つ。
【００７２】図面では説明を簡略化するために、各内部
バスは３２ビット幅のバス一系統に見せているが、実際
には複数の３２ビット・バスで構成される。
バスは３２ビット幅のバス一系統に見せているが、実際
には複数の３２ビット・バスで構成される。
【００７３】ＢＵ１０５はバス・サイクルに関連して、
３１ビットのワード・アドレス（１６ビット単位アドレ
ス）を出力するアドレス・バス端子Ａ１−Ａ３１１２
１、３２ビット・データの授受を行うデータ・バス端子
Ｄ０−Ｄ３１ １２２の他、バス・サイクルの種類（た
とえばメモリ空間に対するものか、Ｉ／Ｏ空間に対する
ものか）を示すステータス出力端子、バス・サイクルの
開始を示すタイミング出力端子、バス・サイクルで行わ
れるデータ転送の方向（リード／ライト）を示すステー
タス出力端子、バス・サイクルの終了を保留しバス・サ
イクル期間を延長するためのレディ入力端子等を持つ。
３１ビットのワード・アドレス（１６ビット単位アドレ
ス）を出力するアドレス・バス端子Ａ１−Ａ３１１２
１、３２ビット・データの授受を行うデータ・バス端子
Ｄ０−Ｄ３１ １２２の他、バス・サイクルの種類（た
とえばメモリ空間に対するものか、Ｉ／Ｏ空間に対する
ものか）を示すステータス出力端子、バス・サイクルの
開始を示すタイミング出力端子、バス・サイクルで行わ
れるデータ転送の方向（リード／ライト）を示すステー
タス出力端子、バス・サイクルの終了を保留しバス・サ
イクル期間を延長するためのレディ入力端子等を持つ。
【００７４】ＥＵ１０３内の内部データ・バスＩＤ＿ｂ
ｕｓには前述のレジスタ資源の他に、命令実行の結果や
マイクロプロセッサ自身の状態を示すフラグ群で構成さ
れるプログラム・ステータス・ワード（以下ＰＳＷと称
する）１３１、マスカブル割込みまたは例外が発生した
場合にその時点でのＰＳＷ １３１の内容が待避される
待避レジスタ（以下ＥＩＰＳＷと称する）１３３、同時
点でＰＣＥＵ １１３の内容が待避される待避レジスタ
（以下ＥＩＰＣと称する）１３４、ノンマスカブル割込
みまたは二重例外（例外処理中に別の例外が発生する状
態）が発生した場合にその時点でのＰＳＷ １３１の内
容が待避される待避レジスタ（以下ＦＥＰＳＷと称す
る）１３５、同時点でＰＣＥＵ １１３の内容が待避さ
れる待避レジスタ（以下ＥＩＰＣと称する）１３６、マ
スカブル割込み／ノンマスカブル割込み／例外が発生し
た場合にその要因をコード化して保持する例外要因レジ
スタ（以下ＥＣＲと称する）１３２が接続される。
ｕｓには前述のレジスタ資源の他に、命令実行の結果や
マイクロプロセッサ自身の状態を示すフラグ群で構成さ
れるプログラム・ステータス・ワード（以下ＰＳＷと称
する）１３１、マスカブル割込みまたは例外が発生した
場合にその時点でのＰＳＷ １３１の内容が待避される
待避レジスタ（以下ＥＩＰＳＷと称する）１３３、同時
点でＰＣＥＵ １１３の内容が待避される待避レジスタ
（以下ＥＩＰＣと称する）１３４、ノンマスカブル割込
みまたは二重例外（例外処理中に別の例外が発生する状
態）が発生した場合にその時点でのＰＳＷ １３１の内
容が待避される待避レジスタ（以下ＦＥＰＳＷと称す
る）１３５、同時点でＰＣＥＵ １１３の内容が待避さ
れる待避レジスタ（以下ＥＩＰＣと称する）１３６、マ
スカブル割込み／ノンマスカブル割込み／例外が発生し
た場合にその要因をコード化して保持する例外要因レジ
スタ（以下ＥＣＲと称する）１３２が接続される。
【００７５】これらのレジスタ資源は、ロード・スペシ
ャル・レジスタ（以下Ｉｄｓｒと称する）命令、または
ストア・スペシャル・レジスタ（以下ｓｔｓｒと称す
る）命令の実行によって、汎用レジスタとの間でデータ
転送が可能である。
ャル・レジスタ（以下Ｉｄｓｒと称する）命令、または
ストア・スペシャル・レジスタ（以下ｓｔｓｒと称す
る）命令の実行によって、汎用レジスタとの間でデータ
転送が可能である。
【００７６】図７にこれらのレジスタ資源のソフトウェ
ア上のフォーマットを示す。ＰＳＷ１３１は、大別して
１）整数演算結果の状態を示すフラグ群であるｉｓｔフ
ィールド、２）浮動小数点演算結果の状態を示すフラグ
群であるｆｓｔフィールド、３）割込み／例外関連のフ
ラグ群に分割される。割込み／例外関連のフラグ群につ
いて、その機能を説明しておく。
ア上のフォーマットを示す。ＰＳＷ１３１は、大別して
１）整数演算結果の状態を示すフラグ群であるｉｓｔフ
ィールド、２）浮動小数点演算結果の状態を示すフラグ
群であるｆｓｔフィールド、３）割込み／例外関連のフ
ラグ群に分割される。割込み／例外関連のフラグ群につ
いて、その機能を説明しておく。
【００７７】ＰＳＷ １３１中のＩ３／Ｉ２／Ｉ１／Ｉ
０フラグは、４ビットのコードとして、マスカブル割込
みの許可レベルを示す。この許可レベル（ＩＥ＿ｌｅｖ
ｅｌで示す）よりも低いレベルの割込み要求（ＩＲ＿ｌ
ｅｖｅｌ）は、マスカブル割込みを受け付けない。すな
わちＩＲ＿ｌｅｖｅｌ≧ＩＥ＿ｌｅｖｅｌの場合に限
り、マスカブル割込みが受け付けられる。また、ＩＲ＿
ｌｅｖｅｌの割込み要求が受け付けられると、ＰＳＷ
１３１全体がＥＩＰＳＷ １３３またはＦＥＰＳＷ １
３５に待避された上で、ＩＥ＿ｌｅｖｅｌはＩＲ＿ｌｅ
ｖｅｌに設定される。
０フラグは、４ビットのコードとして、マスカブル割込
みの許可レベルを示す。この許可レベル（ＩＥ＿ｌｅｖ
ｅｌで示す）よりも低いレベルの割込み要求（ＩＲ＿ｌ
ｅｖｅｌ）は、マスカブル割込みを受け付けない。すな
わちＩＲ＿ｌｅｖｅｌ≧ＩＥ＿ｌｅｖｅｌの場合に限
り、マスカブル割込みが受け付けられる。また、ＩＲ＿
ｌｅｖｅｌの割込み要求が受け付けられると、ＰＳＷ
１３１全体がＥＩＰＳＷ １３３またはＦＥＰＳＷ １
３５に待避された上で、ＩＥ＿ｌｅｖｅｌはＩＲ＿ｌｅ
ｖｅｌに設定される。
【００７８】ＰＳＷ １３１中のＮＰフラグは、ノンマ
スカブル割込み処理中であることを示す。ノンマスカブ
ル割込みが受け付けられると、本フラグがセットされ、
多重にノンマスカブル割込みを受け付けることをマスク
する。
スカブル割込み処理中であることを示す。ノンマスカブ
ル割込みが受け付けられると、本フラグがセットされ、
多重にノンマスカブル割込みを受け付けることをマスク
する。
【００７９】ＰＳＷ １３１中のＥＰフラグは、マスカ
ブル割込みまたは例外の処理中であることを示す。
ブル割込みまたは例外の処理中であることを示す。
【００８０】マスカブル割込みが受け付けられるか例外
が発生すると、本フラグがセットされ、多重にマスカブ
ル割込みを受け付けることをマスクする。
が発生すると、本フラグがセットされ、多重にマスカブ
ル割込みを受け付けることをマスクする。
【００８１】ＰＳＷ １３１中のＩＤフラグは、マスカ
ブル割込みの要求をマスクすることを示す。本フラグが
クリアされた状態でマスカブル割込みが受け付けられる
と、本フラグがセットされ、多重にマスカブル割込みを
受け付けることを禁止する。
ブル割込みの要求をマスクすることを示す。本フラグが
クリアされた状態でマスカブル割込みが受け付けられる
と、本フラグがセットされ、多重にマスカブル割込みを
受け付けることを禁止する。
【００８２】ＰＳＷ １３１中のＡＥフラグの機能は、
本発明の本質的な動作に関連ないので、説明を省略す
る。
本発明の本質的な動作に関連ないので、説明を省略す
る。
【００８３】ＥＣＲ １３２中のＥＩＣＣフィールドは
マスカブル割込みを受け付けた場合、または例外が発生
した場合に、これらの要因を示す１６ビットのコードが
セットされる。同様にＦＥＣＣフィールドはノンマスカ
ブル割込みを受け付けた場合、または二重例外（マスカ
ブル割込み処理あるいは例外処理中に、例外が発生する
こと）が発生した場合に、これらの要因を示す１６ビッ
トのコードがセットされる。これらの１６ビット・コー
ドは“例外コード”と呼ばれる。
マスカブル割込みを受け付けた場合、または例外が発生
した場合に、これらの要因を示す１６ビットのコードが
セットされる。同様にＦＥＣＣフィールドはノンマスカ
ブル割込みを受け付けた場合、または二重例外（マスカ
ブル割込み処理あるいは例外処理中に、例外が発生する
こと）が発生した場合に、これらの要因を示す１６ビッ
トのコードがセットされる。これらの１６ビット・コー
ドは“例外コード”と呼ばれる。
【００８４】マイクロプロセッサ１００は、１６種類の
マスカブル割込みと、ノンマスカブル割込みをサポート
する他、プログラムの実行中に発生する例外的な事象を
検知しプログラムの実行を中断する“例外（Ｅｘｃｅｐ
ｔｉｏｎ）”処理機能を有する。代表的な例外として、
定義されていない命令コードを実行しようとした“不
正命令コード例外”、除算命令でゼロで除算しようと
した“ゼロ除算例外”、浮動小数点演算で不正な演算
が行われた“浮動小数点例外”、などが挙げられる。
マスカブル割込みと、ノンマスカブル割込みをサポート
する他、プログラムの実行中に発生する例外的な事象を
検知しプログラムの実行を中断する“例外（Ｅｘｃｅｐ
ｔｉｏｎ）”処理機能を有する。代表的な例外として、
定義されていない命令コードを実行しようとした“不
正命令コード例外”、除算命令でゼロで除算しようと
した“ゼロ除算例外”、浮動小数点演算で不正な演算
が行われた“浮動小数点例外”、などが挙げられる。
【００８５】これらの例外が発生すると、マスカブル割
込みあるいはノンマスカブル割込みが受け付けられたの
と同様に、ＰＳＷ １３１およびＰＣＥＵ １１３の待
避が行われて、例外処理プログラム（＝例外処理ハンド
ラ）に制御が移される。
込みあるいはノンマスカブル割込みが受け付けられたの
と同様に、ＰＳＷ １３１およびＰＣＥＵ １１３の待
避が行われて、例外処理プログラム（＝例外処理ハンド
ラ）に制御が移される。
【００８６】マスカブル割込み要求は、マスカブル割込
みを要求するＩＮＴ端子１２３、マスカブル割込み要求
に同期してその要求レベルを４ビット（１６種類の指定
が可能）のコード（前述のとおりＩＲ＿ｌｅｖｅｌで表
わす）で示すＩＮＴＶ３（−）−ＩＮＴＶ０（−）端子
１２４を介して、外部からＥＵ１０３に対して通知され
る。
みを要求するＩＮＴ端子１２３、マスカブル割込み要求
に同期してその要求レベルを４ビット（１６種類の指定
が可能）のコード（前述のとおりＩＲ＿ｌｅｖｅｌで表
わす）で示すＩＮＴＶ３（−）−ＩＮＴＶ０（−）端子
１２４を介して、外部からＥＵ１０３に対して通知され
る。
【００８７】マイクロプロセッサ１００は要求が通知さ
れると、ＰＳＷ １３１中のＩＤフラグがクリアされて
おり（割込み許可状態）、Ｉ３／Ｉ２／Ｉ１／Ｉ０フラ
グで示されるマスカブル割込みの許可レベル（前述のと
りＩＥ＿ｌｅｖｅｌで表わす）よりも高いレベルの要求
（ＩＲ＿ｌｅｖｅｌ≧ＩＥ＿ｌｅｖｅｌ）の場合のみ、
マスカブル割込みを受け付ける。
れると、ＰＳＷ １３１中のＩＤフラグがクリアされて
おり（割込み許可状態）、Ｉ３／Ｉ２／Ｉ１／Ｉ０フラ
グで示されるマスカブル割込みの許可レベル（前述のと
りＩＥ＿ｌｅｖｅｌで表わす）よりも高いレベルの要求
（ＩＲ＿ｌｅｖｅｌ≧ＩＥ＿ｌｅｖｅｌ）の場合のみ、
マスカブル割込みを受け付ける。
【００８８】ＩＮＴ端子１２３およびＩＮＴＶ３（−）
−ＩＮＴＶ０（−）端子１２４の状態は、マイクロプロ
セッサ１００がマスカブル要求を検知してから、ソフト
ウェアで要因をクリアするまでアクティブ状態を保持し
ておく必要がある。
−ＩＮＴＶ０（−）端子１２４の状態は、マイクロプロ
セッサ１００がマスカブル要求を検知してから、ソフト
ウェアで要因をクリアするまでアクティブ状態を保持し
ておく必要がある。
【００８９】ノンマスカブル割込み要求は、ノンマスカ
ブル割込みを要求するＮＭＩ端子１２５の立ち下がり遷
移によって、外部からＥＵ１０３に対して通知される。
ブル割込みを要求するＮＭＩ端子１２５の立ち下がり遷
移によって、外部からＥＵ１０３に対して通知される。
【００９０】マイクロプロセッサ１００は要求が通知さ
れると、ＰＳＷ １３１中のＩＤフラグの状態にかかわ
らず、ノンマスカブル割込みを受け付ける。
れると、ＰＳＷ １３１中のＩＤフラグの状態にかかわ
らず、ノンマスカブル割込みを受け付ける。
【００９１】さらに、ＥＵ１０３の割込み／例外処理に
関する構成・動作について詳細に説明する。
関する構成・動作について詳細に説明する。
【００９２】図２はＥＵ１０３の割込み／例外処理に関
する構成を示す図面である。ＥＵ１０３は、マイクロプ
ログラムＲＯＭ（以下ＭＲＯＭと略す）２０２に格納さ
れ、マイクロプログラム・カウンタ（以下ＭＰＣと略
す）２０１で指定されるアドレスに格納されているマイ
クロ命令で制御されるマイクロマシンである。
する構成を示す図面である。ＥＵ１０３は、マイクロプ
ログラムＲＯＭ（以下ＭＲＯＭと略す）２０２に格納さ
れ、マイクロプログラム・カウンタ（以下ＭＰＣと略
す）２０１で指定されるアドレスに格納されているマイ
クロ命令で制御されるマイクロマシンである。
【００９３】ＭＰＣ ２０１は、ＤＵ１０２による命令
デコード結果により、命令実行処理の開始時に特定のマ
イクロプログラムの開始アドレスＳＴＲＴＶが設定さ
れ、１）分岐フィールド命令が実行されて分岐する場
合、２）ＥＵ１０３あるいは他ユニットからマイクロ命
令の実行待合せが要求され一時的に停止する場合、以外
は１クロック毎に１インクリメントされる。
デコード結果により、命令実行処理の開始時に特定のマ
イクロプログラムの開始アドレスＳＴＲＴＶが設定さ
れ、１）分岐フィールド命令が実行されて分岐する場
合、２）ＥＵ１０３あるいは他ユニットからマイクロ命
令の実行待合せが要求され一時的に停止する場合、以外
は１クロック毎に１インクリメントされる。
【００９４】ＭＲＯＭ ２０２から読み出されたマイク
ロ命令は、マイクロ命令デコーダ（以下ＭＤＥＣと略
す）２０３でデコードされ、ＥＵ１０３ならびにマイク
ロプロセッサ１００その他の部分の制御に必要な信号を
発生する。
ロ命令は、マイクロ命令デコーダ（以下ＭＤＥＣと略
す）２０３でデコードされ、ＥＵ１０３ならびにマイク
ロプロセッサ１００その他の部分の制御に必要な信号を
発生する。
【００９５】開始アドレスが指定されマイクロプログラ
ムが起動され、終了マイクロ命令（以下ＥＮＤＭ命令と
称する）が実行されるまでの一連のマイクロ命令を、マ
イクロルーチンと呼ぶ。
ムが起動され、終了マイクロ命令（以下ＥＮＤＭ命令と
称する）が実行されるまでの一連のマイクロ命令を、マ
イクロルーチンと呼ぶ。
【００９６】ひとつのマイクロルーチンは、少なくとも
一つの命令処理を行うために用意される。
一つの命令処理を行うために用意される。
【００９７】さらにマイクロルーチンは、割込みや例外
処理を行うためにも用いられる。
処理を行うためにも用いられる。
【００９８】マイクロシーケンサ（以下ＭＳＥＱと略
す）２１１は、ＥＮＤＭ命令の実行を検知してＭＰＣ
２０１の実行開始アドレスとして、１）ＤＵ１０２によ
る命令デコード結果により決定されるＳＴＲＴＶ、２）
マスカブル割込みの処理マイクロルーチンに対応した定
数ＭＩＶ、３）ノンマスカブル割込みの処理マイクロル
ーチンに対応した定数ＮＩＶ、のそれぞれをセットする
ためのＩＮＳＳ，ＭＩＳ，ＮＩＳ信号を発生する。各信
号は、排他的にアクティブとなる。
す）２１１は、ＥＮＤＭ命令の実行を検知してＭＰＣ
２０１の実行開始アドレスとして、１）ＤＵ１０２によ
る命令デコード結果により決定されるＳＴＲＴＶ、２）
マスカブル割込みの処理マイクロルーチンに対応した定
数ＭＩＶ、３）ノンマスカブル割込みの処理マイクロル
ーチンに対応した定数ＮＩＶ、のそれぞれをセットする
ためのＩＮＳＳ，ＭＩＳ，ＮＩＳ信号を発生する。各信
号は、排他的にアクティブとなる。
【００９９】ＭＳＥＱ ２１１には、ノンマスカブル割
込み要求信号ＮＩＲＱ、およびマスカブル割込み要求信
号ＭＩＲＱが入力され、ＮＩＲＱ信号が発生していれば
ＮＩＳ信号が、ＮＩＲＱ信号が発生しておらずＭＩＲＱ
信号が発生していればＭＩＳ信号が、ＮＩＲＱ，ＭＩＲ
Ｑ信号がともに発生していなければＩＮＳＳ信号が発生
する。このように、マスカブル割込みとノンマスカブル
割込みが同時に要求された場合、先にノンマスカブル割
込み要求を受け付け、ノンマスカブル割込みが優先的に
処理される。
込み要求信号ＮＩＲＱ、およびマスカブル割込み要求信
号ＭＩＲＱが入力され、ＮＩＲＱ信号が発生していれば
ＮＩＳ信号が、ＮＩＲＱ信号が発生しておらずＭＩＲＱ
信号が発生していればＭＩＳ信号が、ＮＩＲＱ，ＭＩＲ
Ｑ信号がともに発生していなければＩＮＳＳ信号が発生
する。このように、マスカブル割込みとノンマスカブル
割込みが同時に要求された場合、先にノンマスカブル割
込み要求を受け付け、ノンマスカブル割込みが優先的に
処理される。
【０１００】ＮＭＩ（−）端子１２５に通知されるノン
マスカブル割込み要求は、ノンマスカブル割込み要求ラ
ッチ（以下ＮＩＲと略す）２０４で立ち下がり変化が検
出されてラッチされる。ＮＩＲ ２０４にラッチされた
ノンマスカブル割込み要求は、ノンマスカブル割込み処
理用のマイクロルーチン中の特定のマイクロ命令の実行
によりクリアされる。ＮＩＲ ２０４の出力は、ＰＳＷ
１３１中のＮＰフラグがノンマスカブル割込み処理中
であることを示していれば、２入力ＡＮＤゲート２０５
によって、ＮＩＲＱ出力の発生がマスクされる。
マスカブル割込み要求は、ノンマスカブル割込み要求ラ
ッチ（以下ＮＩＲと略す）２０４で立ち下がり変化が検
出されてラッチされる。ＮＩＲ ２０４にラッチされた
ノンマスカブル割込み要求は、ノンマスカブル割込み処
理用のマイクロルーチン中の特定のマイクロ命令の実行
によりクリアされる。ＮＩＲ ２０４の出力は、ＰＳＷ
１３１中のＮＰフラグがノンマスカブル割込み処理中
であることを示していれば、２入力ＡＮＤゲート２０５
によって、ＮＩＲＱ出力の発生がマスクされる。
【０１０１】ＩＮＴ端子１２３に通知されるマスカブル
割込み要求は、２入力ＡＮＤゲート２０６によりマスク
された上で、マスカブル割込み要求ラッチ（以下ＭＩＦ
Ｆと略す）２１０のセット入力に接続され、リセット入
力がアクティブでなければＭＩＦＦ ２１０をセット
し、ＭＩＲＱ信号を発生する。
割込み要求は、２入力ＡＮＤゲート２０６によりマスク
された上で、マスカブル割込み要求ラッチ（以下ＭＩＦ
Ｆと略す）２１０のセット入力に接続され、リセット入
力がアクティブでなければＭＩＦＦ ２１０をセット
し、ＭＩＲＱ信号を発生する。
【０１０２】ＭＩＦＦ ２１０はリセット優先のフリッ
プ・フロップであり、３入力ＯＲゲート２１２によりＰ
ＳＷ １３１中のＮＰ，ＥＰ，ＩＤフラグのいずれかが
セットされていることを検知すれば、セット入力の状態
にかかわらずリセットされる。このように、ノンマスカ
ブル割込み処理中、例外処理中、あるいはマスカブル割
込みが禁止されている状態ではＭＩＲＱ信号はインアク
ティブ状態になる。
プ・フロップであり、３入力ＯＲゲート２１２によりＰ
ＳＷ １３１中のＮＰ，ＥＰ，ＩＤフラグのいずれかが
セットされていることを検知すれば、セット入力の状態
にかかわらずリセットされる。このように、ノンマスカ
ブル割込み処理中、例外処理中、あるいはマスカブル割
込みが禁止されている状態ではＭＩＲＱ信号はインアク
ティブ状態になる。
【０１０３】２入力ＡＮＤゲート２０６の一方の入力
は、インバータ２０７を介して４ビット加算器（以下Ａ
ＤＤと略す）２０９の桁上げ（＝キャリ）出力信号ＣＹ
に接続され、ＡＤＤ ２０９がキャリを発生するとＩＮ
Ｔ端子１２３へのマスカブル割込みはマスクされる。Ａ
ＤＤ ２０９はＩＮＴＶ３（−）−ＩＮＴＶ０（−）端
子１２４に入力される負論理の４ビット割込み要求レベ
ル（ｎｏｔ（ＩＲ＿ｌｅｖｅｌ））と、ＰＳＷ １３１
中の４ビット割込み許可レベル（Ｉ３／Ｉ２／Ｉ１／Ｉ
０＝ＩＥ＿ｌｅｖｅｌ）を加算し、キャリ出力信号ＣＹ
により、ＩＲ＿ｌｅｖｅｌ≧ＩＥ＿ｌｅｖｅｌまたはＩ
Ｒ＿ｌｅｖｅｌ＜ＩＥ＿ｌｅｖｅｌであることを検知す
る。
は、インバータ２０７を介して４ビット加算器（以下Ａ
ＤＤと略す）２０９の桁上げ（＝キャリ）出力信号ＣＹ
に接続され、ＡＤＤ ２０９がキャリを発生するとＩＮ
Ｔ端子１２３へのマスカブル割込みはマスクされる。Ａ
ＤＤ ２０９はＩＮＴＶ３（−）−ＩＮＴＶ０（−）端
子１２４に入力される負論理の４ビット割込み要求レベ
ル（ｎｏｔ（ＩＲ＿ｌｅｖｅｌ））と、ＰＳＷ １３１
中の４ビット割込み許可レベル（Ｉ３／Ｉ２／Ｉ１／Ｉ
０＝ＩＥ＿ｌｅｖｅｌ）を加算し、キャリ出力信号ＣＹ
により、ＩＲ＿ｌｅｖｅｌ≧ＩＥ＿ｌｅｖｅｌまたはＩ
Ｒ＿ｌｅｖｅｌ＜ＩＥ＿ｌｅｖｅｌであることを検知す
る。
【０１０４】ＡＤＤ ２０９のキャリ出力ＣＹは、ｎｏ
ｔ（ＩＲ＿ｌｅｖｅｌ）＋ＩＥ＿ｌｅｖｌｅ＞１５（＝
１１１１ｂ）の時に発生する。ｎｏｔ（ＩＲ＿ｌｅｖｅ
ｌ）＝−ＩＲ＿ｌｅｖｅｌ−１と等価であるから、この
式はＩＥ＿ｌｅｖｅｌ−ＩＲ＿ｌｅｖｅｌ＞１６（＝１
００００ｂ）と変換できる。４ビット出力で“１６”は
表現できず“０”と等価であるため右辺は０とすると、
結局キャリ出力信号ＣＹはＩＥ＿ｌｅｖｅｌ＞ＩＲ＿ｌ
ｅｖｅｌの時に発生することになる。すなわち、ＩＲ＿
ｌｅｖｅｌ≧ＩＥ＿ｌｅｖｅｌの場合にＩＮＴ端子１２
３への入力が２入力ＡＮＤゲートを通過し、ＩＲ＿ｌｅ
ｖｅｌ＜ＩＥ＿ｌｅｖｅｌの場合にはマスクされる。
ｔ（ＩＲ＿ｌｅｖｅｌ）＋ＩＥ＿ｌｅｖｌｅ＞１５（＝
１１１１ｂ）の時に発生する。ｎｏｔ（ＩＲ＿ｌｅｖｅ
ｌ）＝−ＩＲ＿ｌｅｖｅｌ−１と等価であるから、この
式はＩＥ＿ｌｅｖｅｌ−ＩＲ＿ｌｅｖｅｌ＞１６（＝１
００００ｂ）と変換できる。４ビット出力で“１６”は
表現できず“０”と等価であるため右辺は０とすると、
結局キャリ出力信号ＣＹはＩＥ＿ｌｅｖｅｌ＞ＩＲ＿ｌ
ｅｖｅｌの時に発生することになる。すなわち、ＩＲ＿
ｌｅｖｅｌ≧ＩＥ＿ｌｅｖｅｌの場合にＩＮＴ端子１２
３への入力が２入力ＡＮＤゲートを通過し、ＩＲ＿ｌｅ
ｖｅｌ＜ＩＥ＿ｌｅｖｅｌの場合にはマスクされる。
【０１０５】４ビット・インクリメンタ（以下ＩＮＣと
略す）２１３、割込みレベル検出器（以下ＩＶＤと略
す）２１４、２入力４ビット・マルチプレクサ（以下Ｍ
ＰＸ）２１５は、受け付けたマスカブル割込み要求より
も１高いレベルをＰＳＷ１３１中の４ビット割込み許可
レベルに設定するための機能を供する。ＩＮＴ端子１２
４から通知されインバータ２０８で正論理に変換された
マスカブル割込みレベル（ＩＲ＿ｌｅｖｅｌ）は、ＩＶ
Ｒ信号を介してＩＮＣ ２１３およびＩＶＤ ２１４に
接続される。
略す）２１３、割込みレベル検出器（以下ＩＶＤと略
す）２１４、２入力４ビット・マルチプレクサ（以下Ｍ
ＰＸ）２１５は、受け付けたマスカブル割込み要求より
も１高いレベルをＰＳＷ１３１中の４ビット割込み許可
レベルに設定するための機能を供する。ＩＮＴ端子１２
４から通知されインバータ２０８で正論理に変換された
マスカブル割込みレベル（ＩＲ＿ｌｅｖｅｌ）は、ＩＶ
Ｒ信号を介してＩＮＣ ２１３およびＩＶＤ ２１４に
接続される。
【０１０６】ＩＮＣ ２１３では、ＩＲ＿ｌｅｖｅｌ＋
１を生成するが、ＩＲ＿ｌｅｖｅｌが最高レベル（１１
１１ｂ）である場合１インクリメントすると最低レベル
（００００ｂ）が生成されてしまう。この不合理を避け
るために、ＩＶＤ２１４はＩＲ＿ｌｅｖｅｌが最高レベ
ル（１１１１ｂ）であるかを検出し、そうであればＭＰ
Ｘ ２１５に固定的に最高レベル（１１１１ｂ）を出力
するように指示し、そうでなければＩＮＣ ２１３のイ
ンクリメント結果を出力するように指示する。
１を生成するが、ＩＲ＿ｌｅｖｅｌが最高レベル（１１
１１ｂ）である場合１インクリメントすると最低レベル
（００００ｂ）が生成されてしまう。この不合理を避け
るために、ＩＶＤ２１４はＩＲ＿ｌｅｖｅｌが最高レベ
ル（１１１１ｂ）であるかを検出し、そうであればＭＰ
Ｘ ２１５に固定的に最高レベル（１１１１ｂ）を出力
するように指示し、そうでなければＩＮＣ ２１３のイ
ンクリメント結果を出力するように指示する。
【０１０７】ＭＰＸ ２１５で生成された新たな割込み
許可レベルは、ＰＳＷ １３１中のＩ３／Ｉ２／Ｉ１／
Ｉ０フラグ１４１にストローブ信号ＩＶＳＥＴの発生に
より設定される。ＩＶＳＥＴ信号は、特定のマイクロ命
令の実行により発生する。
許可レベルは、ＰＳＷ １３１中のＩ３／Ｉ２／Ｉ１／
Ｉ０フラグ１４１にストローブ信号ＩＶＳＥＴの発生に
より設定される。ＩＶＳＥＴ信号は、特定のマイクロ命
令の実行により発生する。
【０１０８】またＩＲ＿ｌｅｖｅｌの値は、リードバッ
ファ（以下ＩＶＢと略す）２１７を介し、リード信号Ｉ
ＶＲＲの発生によりＩＤ＿ｂｕｓに出力される。ＩＶＢ
２１７はＩＤ＿ｂｕｓのビット４から接続され、ＩＲ
＿ｌｅｖｅｌがｎであれば３２ビット・データとして０
０００００ｎ０ｈがＩＤ＿ｂｕｓに得られる。ＩＶＲＲ
信号はＩＲ＿ｌｅｖｅｌを読み出す特定のマイクロ命令
の実行により発生する。
ファ（以下ＩＶＢと略す）２１７を介し、リード信号Ｉ
ＶＲＲの発生によりＩＤ＿ｂｕｓに出力される。ＩＶＢ
２１７はＩＤ＿ｂｕｓのビット４から接続され、ＩＲ
＿ｌｅｖｅｌがｎであれば３２ビット・データとして０
０００００ｎ０ｈがＩＤ＿ｂｕｓに得られる。ＩＶＲＲ
信号はＩＲ＿ｌｅｖｅｌを読み出す特定のマイクロ命令
の実行により発生する。
【０１０９】ＰＳＷ １３１中のＮＰ，ＥＰ，ＩＤフラ
グ１４２は、３ビット同時にＮＩＳＥＴ信号またはＭＩ
ＳＥＴ信号の発生により更新できる。ＮＩＳＥＴ信号が
発生すると、１）ＮＰフラグは１ｂにセットされノンマ
スカブル割込み処理を実行中であることを示し、２）Ｅ
Ｐフラグは直前の値が再セットされ現在の値を保持し、
３）ＩＤフラグは１ｂにセットされマスカブル割込みを
禁止する。ＮＩＳＥＴ信号は、ノンマスカブル割込み処
理用のマイクロルーチン中の特定のマイクロ命令の実行
により発生する。
グ１４２は、３ビット同時にＮＩＳＥＴ信号またはＭＩ
ＳＥＴ信号の発生により更新できる。ＮＩＳＥＴ信号が
発生すると、１）ＮＰフラグは１ｂにセットされノンマ
スカブル割込み処理を実行中であることを示し、２）Ｅ
Ｐフラグは直前の値が再セットされ現在の値を保持し、
３）ＩＤフラグは１ｂにセットされマスカブル割込みを
禁止する。ＮＩＳＥＴ信号は、ノンマスカブル割込み処
理用のマイクロルーチン中の特定のマイクロ命令の実行
により発生する。
【０１１０】ＭＩＳＥＴ信号が発生すると、１）ＮＰフ
ラグは直前の値が再セットされ現在の値を保持し、２）
ＥＰフラグは１ｂにセットされマスカブル割込み処理を
実行中であることを示し、３）ＩＤフラグは１ｂにセッ
トされマスカブル割込みを禁止する。ＭＩＳＥＴ信号
は、マスカブル割込み処理用のマイクロルーチン中の特
定のマイクロ命令の実行により発生する。
ラグは直前の値が再セットされ現在の値を保持し、２）
ＥＰフラグは１ｂにセットされマスカブル割込み処理を
実行中であることを示し、３）ＩＤフラグは１ｂにセッ
トされマスカブル割込みを禁止する。ＭＩＳＥＴ信号
は、マスカブル割込み処理用のマイクロルーチン中の特
定のマイクロ命令の実行により発生する。
【０１１１】ＰＳＷ １３１の３２ビット値は、リード
バッファ（以下ＰＳＷＢと略す）２１８を介し、リード
信号ＰＳＷＲの発生によりＩＤ＿ｂｕｓに出力される。
ＰＳＷＲ信号はＰＳＷ １３１を読み出す特定のマイク
ロ命令の実行により発生する。
バッファ（以下ＰＳＷＢと略す）２１８を介し、リード
信号ＰＳＷＲの発生によりＩＤ＿ｂｕｓに出力される。
ＰＳＷＲ信号はＰＳＷ １３１を読み出す特定のマイク
ロ命令の実行により発生する。
【０１１２】次にＭＲＯＭ ２０２に格納される割込み
処理用のマイクロルーチンについて述べる。
処理用のマイクロルーチンについて述べる。
【０１１３】前述のように、ＭＳＥＱ ２１１がマスカ
ブル割込みの発生を検知すると、定数ＭＩＶを開始アド
レスとするマイクロルーチン（マスカブル割込み処理ル
ーチンと呼ぶ）が起動される。
ブル割込みの発生を検知すると、定数ＭＩＶを開始アド
レスとするマイクロルーチン（マスカブル割込み処理ル
ーチンと呼ぶ）が起動される。
【０１１４】マスカブル割込み処理ルーチンでは、ＥＵ
１０３の各部、および他のユニットに対して次の処理を
行うような制御信号を発生する。
１０３の各部、および他のユニットに対して次の処理を
行うような制御信号を発生する。
【０１１５】（１）他のユニットに対して、以後の命令
処理を行わないように指示する。
処理を行わないように指示する。
【０１１６】（２）ＰＳＷ １３１の内容をＩＤ＿ｂｕ
ｓを経由してＥＩＰＳＷ１３３に転送する。
ｓを経由してＥＩＰＳＷ１３３に転送する。
【０１１７】（３）ＩＶＳＥＴ，ＭＩＳＥＴ信号を発生
し、Ｉ３／Ｉ２／Ｉ１／Ｉ０フラグ１４１およびＮＰ，
ＥＰ，ＩＤフラグ１４２を更新する。
し、Ｉ３／Ｉ２／Ｉ１／Ｉ０フラグ１４１およびＮＰ，
ＥＰ，ＩＤフラグ１４２を更新する。
【０１１８】（４）（１）の指示に対し、他のユニット
の動作が停止したことを確認するまで待ち合わせ、ＰＣ
ＥＵ １１３の値が確定するのを待つ。
の動作が停止したことを確認するまで待ち合わせ、ＰＣ
ＥＵ １１３の値が確定するのを待つ。
【０１１９】（５）受け付けた割込み要求レベルＩＶＲ
（４ビット値ｎを持つ）をＩＤ＿ｂｕｓを経由して００
００００ｎ０ｈを得、定数ｆｆｆｆｆｅ００ｈと論理和
を取り、例外コードとしてｆｅｎ０ｈをＥＣＲ １３２
中の下位１６ビットのＥＩＣＣフィールドに転送する。
（４ビット値ｎを持つ）をＩＤ＿ｂｕｓを経由して００
００００ｎ０ｈを得、定数ｆｆｆｆｆｅ００ｈと論理和
を取り、例外コードとしてｆｅｎ０ｈをＥＣＲ １３２
中の下位１６ビットのＥＩＣＣフィールドに転送する。
【０１２０】（６）ＰＣＥＵ １１３の内容をＩＤ＿ｂ
ｕｓを経由してＥＩＰＣ１３４に転送する。
ｕｓを経由してＥＩＰＣ１３４に転送する。
【０１２１】（７）（５）の論理和の結果得られた値ｆ
ｆｆｆｆｅｎ０ｈを、ＩＤ＿ｂｕｓを経由してＰＣＩＵ
１１１，ＰＣＤＵ １１２，ＰＣＥＵ １１３に同時
に転送する。
ｆｆｆｆｅｎ０ｈを、ＩＤ＿ｂｕｓを経由してＰＣＩＵ
１１１，ＰＣＤＵ １１２，ＰＣＥＵ １１３に同時
に転送する。
【０１２２】（８）他のユニットに対して、動作を再開
するように指示する。他のユニットは、ｆｆｆｆｆｅｎ
０ｈ番地への分岐命令が実行されたのと同様の動作を行
う。
するように指示する。他のユニットは、ｆｆｆｆｆｅｎ
０ｈ番地への分岐命令が実行されたのと同様の動作を行
う。
【０１２３】ＭＲＯＭ ２０２に格納されるマイクロ命
令は、上記の動作を同時に複数指示できるように、複数
の独立したフィールド命令で構成することが良く知られ
ており、（１）〜（８）までの８つの処理をより少ない
クロック数（８クロック以下）で実行できる。
令は、上記の動作を同時に複数指示できるように、複数
の独立したフィールド命令で構成することが良く知られ
ており、（１）〜（８）までの８つの処理をより少ない
クロック数（８クロック以下）で実行できる。
【０１２４】同様に、ＭＳＥＱ ２１１がノンマスカブ
ル割込みの発生を検知すると、定数ＮＩＶを開始アドレ
スとするマイクロルーチン（ノンマスカブル割込み処理
ルーチンと呼ぶ）が起動される。ノンマスカブル割込み
処理ルーチンでは、ＥＵ１０３の各部、および他のユニ
ットに対して次の処理を行うような制御信号を発生す
る。
ル割込みの発生を検知すると、定数ＮＩＶを開始アドレ
スとするマイクロルーチン（ノンマスカブル割込み処理
ルーチンと呼ぶ）が起動される。ノンマスカブル割込み
処理ルーチンでは、ＥＵ１０３の各部、および他のユニ
ットに対して次の処理を行うような制御信号を発生す
る。
【０１２５】（１）他のユニットに対して、以後の命令
処理を行わないよいに指示する。
処理を行わないよいに指示する。
【０１２６】（２）ＰＳＷ １３１の内容をＩＤ＿ｂｕ
ｓを経由してＦＥＰＳＷ１３５に転送する。
ｓを経由してＦＥＰＳＷ１３５に転送する。
【０１２７】（３）ＮＩＳＥＴ信号を発生し、ＮＰ，Ｅ
Ｐ，ＩＤフラグ１４２を更新する。さらに、ＮＩＲ ２
０４に保持されているノンマスカブル割込み要求をクリ
アする。
Ｐ，ＩＤフラグ１４２を更新する。さらに、ＮＩＲ ２
０４に保持されているノンマスカブル割込み要求をクリ
アする。
【０１２８】（４）（１）の指示に対し、他のユニット
の動作が停止したことを確認するまで待ち合わせ、ＰＣ
ＥＵ １１３の値が確定するのを待つ。
の動作が停止したことを確認するまで待ち合わせ、ＰＣ
ＥＵ １１３の値が確定するのを待つ。
【０１２９】（５）定数ｆｆｆｆｆｆｄ０ｈを発生し、
例外コードとしてｆｆｄ０ｈをＥＣＲ １３２中の上位
１６ビットのＦＥＣＣフィールドに転送する。
例外コードとしてｆｆｄ０ｈをＥＣＲ １３２中の上位
１６ビットのＦＥＣＣフィールドに転送する。
【０１３０】（６）ＰＣＥＵ １１３の内容をＩＤ＿ｂ
ｕｓを経由してＦＥＰＣ１３６に転送する。
ｕｓを経由してＦＥＰＣ１３６に転送する。
【０１３１】（７）（５）で得られた定数ｆｆｆｆｆｆ
ｄ０ｈを、ＩＤ＿ｂｕｓを経由してＰＣＩＵ １１１，
ＰＣＤＵ １１２，ＰＣＥＵ １１３に同時に転送す
る。
ｄ０ｈを、ＩＤ＿ｂｕｓを経由してＰＣＩＵ １１１，
ＰＣＤＵ １１２，ＰＣＥＵ １１３に同時に転送す
る。
【０１３２】（８）他のユニットに対して、動作を再開
するように指示する。他のユニットは、ｆｆｆｆｆｆｄ
０ｈ番地への分岐命令が実行されたのと同様の動作を行
う。
するように指示する。他のユニットは、ｆｆｆｆｆｆｄ
０ｈ番地への分岐命令が実行されたのと同様の動作を行
う。
【０１３３】以上説明した、ＥＵ１０３におけるマスカ
ブル割込み、およびノンマスカブル割込みに対する処理
手順を図８（Ａ），（Ｂ）にフローチャートに示す。
ブル割込み、およびノンマスカブル割込みに対する処理
手順を図８（Ａ），（Ｂ）にフローチャートに示す。
【０１３４】次に本実施例における割込み処理につい
て、具体的な説明をする。
て、具体的な説明をする。
【０１３５】マイクロプロセッサ１００がリセットされ
ると、ＰＳＷ １３１のＩ３／Ｉ２／Ｉ１／Ｉ０フラ
グ、ＮＰ，ＥＰ，ＩＤフラグは、それぞれ００００ｂ，
１ｂ，０ｂ，０ｂに初期化される。ＮＰフラグを１ｂに
セットすることで、リセットをノンマスカブル割込みと
同様に優先順位の高い例外的処理にみせかけている。図
８（Ａ）からもわかるように、この状態ではマスカブル
割込み要求は無視される。
ると、ＰＳＷ １３１のＩ３／Ｉ２／Ｉ１／Ｉ０フラ
グ、ＮＰ，ＥＰ，ＩＤフラグは、それぞれ００００ｂ，
１ｂ，０ｂ，０ｂに初期化される。ＮＰフラグを１ｂに
セットすることで、リセットをノンマスカブル割込みと
同様に優先順位の高い例外的処理にみせかけている。図
８（Ａ）からもわかるように、この状態ではマスカブル
割込み要求は無視される。
【０１３６】リセット処理が終了する直前に必要な割込
み許可レベルをＩ３／Ｉ２／Ｉ１／Ｉ０フラグに設定す
るとともに、ＮＰフラグをクリアする。いずれのレベル
のマスカブル割込み要求も受け付けたくない場合は、Ｉ
Ｄフラグをセットしてリセット処理を終了する。
み許可レベルをＩ３／Ｉ２／Ｉ１／Ｉ０フラグに設定す
るとともに、ＮＰフラグをクリアする。いずれのレベル
のマスカブル割込み要求も受け付けたくない場合は、Ｉ
Ｄフラグをセットしてリセット処理を終了する。
【０１３７】今、１６種類の割込み要求はすべて外部周
辺装置の割込み要求と対応するものとし、Ｉ３／Ｉ２／
Ｉ１／Ｉ０フラグには１０００ｂをセットするものと仮
定する。リセット処理後、レベル７（０１１１ｂ）以下
の割込み要求に対しては、マイクロプロセッサ１００は
これを無視してメイン・プログラムの実行を続ける。レ
ベル８（１０００ｂ）以上の割込み要求が発生すると、
マイクロプロセッサ１００はこの要求を受け付け、メイ
ンプログラムの実行を中断する。
辺装置の割込み要求と対応するものとし、Ｉ３／Ｉ２／
Ｉ１／Ｉ０フラグには１０００ｂをセットするものと仮
定する。リセット処理後、レベル７（０１１１ｂ）以下
の割込み要求に対しては、マイクロプロセッサ１００は
これを無視してメイン・プログラムの実行を続ける。レ
ベル８（１０００ｂ）以上の割込み要求が発生すると、
マイクロプロセッサ１００はこの要求を受け付け、メイ
ンプログラムの実行を中断する。
【０１３８】ここで、レベル１０（１０１０ｂ）の割込
み要求されると、図８（Ａ）に示すように１）中断した
メイン・プログラムを再開するためのＰＣＥＵ １１３
の値をＥＩＰＣ １３４に待避、２）ＰＳＷ １３１の
値をＥＩＰＳＷ １３３に待避、３）ＥＣＲ １３２の
ＥＩＣＣにｆｅａ０ｈをセット、４）マスカブル割込み
処理中であることを示すためにＥＰフラグをセット、
５）多重にマスカブル割込み要求を受け付けないように
ＩＤフラグをセット、６）より低位レベルのマスカブル
割込み要求を受け付けないようにＩ３／Ｉ２／Ｉ１／Ｉ
０フラグをレベル１１（１０１１ｂ）に更新した上で、
レベル１０のマスカブル割込み要求に対応する固有の割
込み処理プログラム（以下ｉｎｔ＿ｐｒｏｃ１０と称す
る）を実行するためにｆｆｆｆｆｅａ０ｈ番地に分岐す
る一連の処理を行う。
み要求されると、図８（Ａ）に示すように１）中断した
メイン・プログラムを再開するためのＰＣＥＵ １１３
の値をＥＩＰＣ １３４に待避、２）ＰＳＷ １３１の
値をＥＩＰＳＷ １３３に待避、３）ＥＣＲ １３２の
ＥＩＣＣにｆｅａ０ｈをセット、４）マスカブル割込み
処理中であることを示すためにＥＰフラグをセット、
５）多重にマスカブル割込み要求を受け付けないように
ＩＤフラグをセット、６）より低位レベルのマスカブル
割込み要求を受け付けないようにＩ３／Ｉ２／Ｉ１／Ｉ
０フラグをレベル１１（１０１１ｂ）に更新した上で、
レベル１０のマスカブル割込み要求に対応する固有の割
込み処理プログラム（以下ｉｎｔ＿ｐｒｏｃ１０と称す
る）を実行するためにｆｆｆｆｆｅａ０ｈ番地に分岐す
る一連の処理を行う。
【０１３９】割込み処理プログラムｉｎｔ＿ｐｒｏｃ１
０では、ＥＰ，ＩＤフラグがセットされているためレベ
ル１１以上のマスカブル割込み要求が発生しても無視さ
れるが、緊急度の高い処理が必要であればＥＰ，ＩＤフ
ラグをクリアすることもできる。さらに、特定以上のマ
スカブル割込み要求に対してのみ多重割込み処理が必要
であれば（たとえばレベル１１は逐次化処理しても良い
が、レベル１２以上は多重化処理するような場合）、Ｉ
３／Ｉ２／Ｉ１／Ｉ０フラグの値を自動的に更新した値
以上に再設定することも考えられる。
０では、ＥＰ，ＩＤフラグがセットされているためレベ
ル１１以上のマスカブル割込み要求が発生しても無視さ
れるが、緊急度の高い処理が必要であればＥＰ，ＩＤフ
ラグをクリアすることもできる。さらに、特定以上のマ
スカブル割込み要求に対してのみ多重割込み処理が必要
であれば（たとえばレベル１１は逐次化処理しても良い
が、レベル１２以上は多重化処理するような場合）、Ｉ
３／Ｉ２／Ｉ１／Ｉ０フラグの値を自動的に更新した値
以上に再設定することも考えられる。
【０１４０】多重化処理を行う場合、ＥＩＰＳＷ １３
３，ＥＩＰＣ １３４の内容を汎用レジスタまたは外部
メモリに待避し、高位レベルの割込み要求を受け付ける
ことによるこれらのレジスタ内容の破壊を避ける必要が
ある。
３，ＥＩＰＣ １３４の内容を汎用レジスタまたは外部
メモリに待避し、高位レベルの割込み要求を受け付ける
ことによるこれらのレジスタ内容の破壊を避ける必要が
ある。
【０１４１】外部メモリに待避する場合、プログラムで
待避を行うため、他の処理による外部メモリとのデータ
転送が行われないようなタイミングを考慮し、データ転
送ネックを避けることができる。
待避を行うため、他の処理による外部メモリとのデータ
転送が行われないようなタイミングを考慮し、データ転
送ネックを避けることができる。
【０１４２】次にノンマスカブル割込みの動作につい
て、具体的に説明する。
て、具体的に説明する。
【０１４３】図８（Ｂ）からもわかるように、リセット
直後はＮＰフラグがセットされているため、この状態で
はノンマスカブル割込み要求は無視される。リセット処
理が終了する直前にＮＰフラグをクリアし、ノンマスカ
ブル割込み要求を受け付け可能なようにする。
直後はＮＰフラグがセットされているため、この状態で
はノンマスカブル割込み要求は無視される。リセット処
理が終了する直前にＮＰフラグをクリアし、ノンマスカ
ブル割込み要求を受け付け可能なようにする。
【０１４４】マイクロプロセッサ１００がメインプログ
ラムの実行中ノンマスカブル割込み要求が発生すると、
この要求を受け付け、メインプログラムの実行を中断す
る。
ラムの実行中ノンマスカブル割込み要求が発生すると、
この要求を受け付け、メインプログラムの実行を中断す
る。
【０１４５】図８（Ｂ）に示すように１）中断したメイ
ン・プログラムを再開するためのＰＣＥＵ １１３の値
をＦＥＰＣ １３６に待避、２）ＰＳＷ １３１の値を
ＦＥＰＳＷ １３５に待避、３）ＥＣＲ １３２のＦＥ
ＣＣにｆｆｄ０ｈをセット、４）ノンマスカブル割込み
処理中であることを示すためにＮＰフラグをセット、
５）マスカブル割込み要求を受け付けないようにＩＤフ
ラグをセットした上で、ノンマスカブル割込み要求に対
応する固有の割込み処理プログラム（以下ｎｍｉ＿ｐｒ
ｏｃと称する）を実行するためにｆｆｆｆｆｆｄ０ｈ番
地に分岐する一連の処理を行う。
ン・プログラムを再開するためのＰＣＥＵ １１３の値
をＦＥＰＣ １３６に待避、２）ＰＳＷ １３１の値を
ＦＥＰＳＷ １３５に待避、３）ＥＣＲ １３２のＦＥ
ＣＣにｆｆｄ０ｈをセット、４）ノンマスカブル割込み
処理中であることを示すためにＮＰフラグをセット、
５）マスカブル割込み要求を受け付けないようにＩＤフ
ラグをセットした上で、ノンマスカブル割込み要求に対
応する固有の割込み処理プログラム（以下ｎｍｉ＿ｐｒ
ｏｃと称する）を実行するためにｆｆｆｆｆｆｄ０ｈ番
地に分岐する一連の処理を行う。
【０１４６】割込み処理プログラムｉｎｔ＿ｐｒｏｃ１
０では、ＮＰ，ＩＤフラグがセットされているためレベ
ルの如何にかかわらずマスカブル割込み要求が発生して
も無視される。同様に多重のノンマスカブル割込み要求
も無視される。一般に、ノンマスカブル割込み要求は非
常に緊急度の高い処理を要求しているわけであり、多重
のマスカブル／ノンマスカブル割込み処理をサポートす
る必要がない。
０では、ＮＰ，ＩＤフラグがセットされているためレベ
ルの如何にかかわらずマスカブル割込み要求が発生して
も無視される。同様に多重のノンマスカブル割込み要求
も無視される。一般に、ノンマスカブル割込み要求は非
常に緊急度の高い処理を要求しているわけであり、多重
のマスカブル／ノンマスカブル割込み処理をサポートす
る必要がない。
【０１４７】マスカブル割込み要求を受け付けた直後に
ノンマスカブル割込み要求が発生した場合、マイクロプ
ロセッサ１００は次のような多重処理を行う。前述の説
明と同様に、レベル１０マスカブル割込み要求を受け付
けたことを前提とする。
ノンマスカブル割込み要求が発生した場合、マイクロプ
ロセッサ１００は次のような多重処理を行う。前述の説
明と同様に、レベル１０マスカブル割込み要求を受け付
けたことを前提とする。
【０１４８】レベル１０マスカブル割込み要求を受け付
けても、ＮＰフラグは直前値と変化ないため、ＮＰフラ
グがクリアされていればノンマスカブル割込み要求を受
け付ける。現在状態の待避のために、マスカブル割込み
ではＥＩＰＳＷ １３３，ＥＩＰＣ １３４を、ノンマ
スカブル割込みではＦＥＰＳＷ １３５，ＦＥＰＣ１３
６を使用するため、中断されるマスカブル割込み処理プ
ログラムに関する特別な状態待避は不要である。
けても、ＮＰフラグは直前値と変化ないため、ＮＰフラ
グがクリアされていればノンマスカブル割込み要求を受
け付ける。現在状態の待避のために、マスカブル割込み
ではＥＩＰＳＷ １３３，ＥＩＰＣ １３４を、ノンマ
スカブル割込みではＦＥＰＳＷ １３５，ＦＥＰＣ１３
６を使用するため、中断されるマスカブル割込み処理プ
ログラムに関する特別な状態待避は不要である。
【０１４９】さらに、マスカブル割込み要求とノンマス
カブル割込み要求が同時に発生した場合、ＭＳＥＱ ２
１１によりノンマスカブル割込み要求の受付を優先する
ように処理される。
カブル割込み要求が同時に発生した場合、ＭＳＥＱ ２
１１によりノンマスカブル割込み要求の受付を優先する
ように処理される。
【０１５０】
【発明の効果】以上説明したように本発明を用いること
で、外部回路を必要とせずに複数のマスカブル割込み要
求に対して、高速にしかもフレキシブルに応答できるマ
イクロプロセッサを実現できる。
で、外部回路を必要とせずに複数のマスカブル割込み要
求に対して、高速にしかもフレキシブルに応答できるマ
イクロプロセッサを実現できる。
【０１５１】この結果、複数のマスカブル割込み要因に
対して高速なリアルタイム応答性を持つ、マイクロコン
ピュータ・システムの提供が可能になる。
対して高速なリアルタイム応答性を持つ、マイクロコン
ピュータ・システムの提供が可能になる。
【図１】本発明を用いたマイクロプロセッサの一実施例
の概要構成図である。
の概要構成図である。
【図２】図１における命令実行ユニットの構成の一部を
示す図である。
示す図である。
【図３】従来例のマイクロプロセッサによるシステム図
である。
である。
【図４】他の従来例のマイクロプロセッサによるシステ
ム図である。
ム図である。
【図５】さらに他の従来例のマイクロプロセッサによる
システム図である。
システム図である。
【図６】従来例による割込み受付時のバスサイクル状態
図である。
図である。
【図７】本発明一実施例における各種レジスタのフォー
マット図である。
マット図である。
【図８】本実施例におけるマスカブル割込みおよびノン
マスカブル割込み処理を示すフローチャートである。
マスカブル割込み処理を示すフローチャートである。
１００ マイクロプロセッサ １０１ 命令フェッチ・ユニット １０２ 命令デコード・ユニット １０３ 命令実行ユニット １０４ 実効アドレス計算ユニット １０５ バス・インタフェース・ユニット １１１ 命令フェッチ・ユニット用プログラム・カウ
ンタ １１２ 命令デコード・ユニット用プログラム・カウ
ンタ １１２ 命令実行ユニット用プログラム・カウンタ １２１ アドレス・バス端子 １２２ データ・バス端子 １２３ マスカブル割込み要求入力端子 １２４ マスカブル割込みレベル入力端子 １２５ ノンマスカブル割込み要求入力端子 １２６ クロック入力端子 １３１ プログラム・ステータス・ワード １３２ 例外要因レジスタ １３３ マスカブル割込み／例外用ＰＳＷ待避レジス
タ １３４ マスカブル割込み／例外用プログラム・カウ
ンタ待避レジスタ １３５ ノンマスカブル割込み／二重例外用ＰＳＷ待
避レジスタ １３６ ノンマスカブル割込み／二重例外用プログラ
ム・カウンタ待避レジスタ １４１ Ｉ３／Ｉ２／Ｉ１／Ｉ０フラグ １４２ ＮＰ，ＥＰ，ＩＤフラグ ２０１ マイクロプログラム・カウンタ ２０２ マイクロ命令ＲＯＭ ２０３ マイクロ命令デコーダ ２０４ ノンマスカブル割込み要求ラッチ ２０５，２０６ ２入力ＡＮＤゲート ２０７，２０８ インバータ ２０９ ４ビット加算器 ２１０ マスカブル割込み要求ラッチ ２１１ マイクロプログラム・シーケンサ ２１２ ３入力ＯＲゲート ２１３ ４ビット・インクリメンタ ２１４ マスカブル割込み要求レベル検出器 ２１５ マルチプレクサ ２１７，２１８ リードバッファ ３１０，４１０，５１０ マイクロプロセッサ ３２０，４２０，５２０ 外部メモリ ３３０，４３０，５３０ 入出力装置 ３４０ 割込みコントローラ ３１１ プログラム・ステータス・ワード ３１２，４１２，５１２ プログラム・カウンタ ３１３ プログラム・セグメント・レジスタ ３２１，４２１ スタック領域 ３２２ 割込み処理プログラムの開始アドレス（オフ
セット値） ３２３ 割込み処理プログラムの開始アドレス（ベー
ス値） ４２２ 割込み処理プログラムの開始アドレス ４１１，５１１ ステータス・レジスタ ５１３ 例外プログラム・カウンタ ５１４ 原因レジスタ ５２１ 割込みハンドラ ５０１ 現在割込み許可フラグ ５０２ 直前割込み許可フラグ ５０３ マスク・フラグ ５０４ 例外コード・フィールド ５０５ 保留割込みフィールド
ンタ １１２ 命令デコード・ユニット用プログラム・カウ
ンタ １１２ 命令実行ユニット用プログラム・カウンタ １２１ アドレス・バス端子 １２２ データ・バス端子 １２３ マスカブル割込み要求入力端子 １２４ マスカブル割込みレベル入力端子 １２５ ノンマスカブル割込み要求入力端子 １２６ クロック入力端子 １３１ プログラム・ステータス・ワード １３２ 例外要因レジスタ １３３ マスカブル割込み／例外用ＰＳＷ待避レジス
タ １３４ マスカブル割込み／例外用プログラム・カウ
ンタ待避レジスタ １３５ ノンマスカブル割込み／二重例外用ＰＳＷ待
避レジスタ １３６ ノンマスカブル割込み／二重例外用プログラ
ム・カウンタ待避レジスタ １４１ Ｉ３／Ｉ２／Ｉ１／Ｉ０フラグ １４２ ＮＰ，ＥＰ，ＩＤフラグ ２０１ マイクロプログラム・カウンタ ２０２ マイクロ命令ＲＯＭ ２０３ マイクロ命令デコーダ ２０４ ノンマスカブル割込み要求ラッチ ２０５，２０６ ２入力ＡＮＤゲート ２０７，２０８ インバータ ２０９ ４ビット加算器 ２１０ マスカブル割込み要求ラッチ ２１１ マイクロプログラム・シーケンサ ２１２ ３入力ＯＲゲート ２１３ ４ビット・インクリメンタ ２１４ マスカブル割込み要求レベル検出器 ２１５ マルチプレクサ ２１７，２１８ リードバッファ ３１０，４１０，５１０ マイクロプロセッサ ３２０，４２０，５２０ 外部メモリ ３３０，４３０，５３０ 入出力装置 ３４０ 割込みコントローラ ３１１ プログラム・ステータス・ワード ３１２，４１２，５１２ プログラム・カウンタ ３１３ プログラム・セグメント・レジスタ ３２１，４２１ スタック領域 ３２２ 割込み処理プログラムの開始アドレス（オフ
セット値） ３２３ 割込み処理プログラムの開始アドレス（ベー
ス値） ４２２ 割込み処理プログラムの開始アドレス ４１１，５１１ ステータス・レジスタ ５１３ 例外プログラム・カウンタ ５１４ 原因レジスタ ５２１ 割込みハンドラ ５０１ 現在割込み許可フラグ ５０２ 直前割込み許可フラグ ５０３ マスク・フラグ ５０４ 例外コード・フィールド ５０５ 保留割込みフィールド
フロントページの続き (56)参考文献 特開 平１−214939（ＪＰ，Ａ) 特開 昭54−54548（ＪＰ，Ａ) 特開 昭53−140948（ＪＰ，Ａ) 特開 昭60−204054（ＪＰ，Ａ) インターフェース、1987年６月号, Ｐ．215〜217 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/46
Claims (2)
- 【請求項１】 プログラム・カウンタで示される命令を
逐次実行し、複数のマスカブル割込み要求を処理するマ
イクロプロセッサの割込み制御装置において、 外部から割込み要求を所定のコードで表現された当該割
込み要求の優先レベルとともに受ける受信手段と、割込
み許可レベルを示すコード，割込み要求を禁止するとき
立つ第１のフラグおよび割込み要求を処理中のとき立つ
第２のフラグを含むプログラムステータスワードと、前
記複数のマスカブル割込みに共通して実行されるマスカ
ブル割込み処理ルーチンを含んだ記憶手段と、前記優先
レベルと前記割込み許可レベルとを比較して前記優先レ
ベルが前記割込み許可レベル未満のときまたは前記第１
のフラグおよび前記第２のフラグのいずれかが立ってい
るときに前記割込み要求をインアクティブ状態とする比
較手段と、前記比較手段を通過した前記割込み要求がア
クティブ状態のとき前記マスカブル割込み処理ルーチン
を起動する起動手段と、前記プログラムステータスワー
ドを待避する第１の待避手段と、前記プログラム・カウ
ンタを待避する第２の待避手段と、前記優先レベルの所
定のコードを新たな割込み許可レベルを示すコードに変
換して前記プログラムステータスワードに保持する割込
み許可レベル設定手段と、前記優先レベルの所定のコー
ドを含んだアドレス値を生成して前記プログラム・カウ
ンタに転送するアドレス生成手段とを有するマイクロプ
ロセッサの割込み制御装置であって、 前記マスカブル割込み処理ルーチンは、起動すると、前
記第１および第２の待避手段を動作させ、前記プログラ
ムステータスワードの前記第１および第２のフラグを立
たせ、前記割込み許可レベル設定手段を動作させ、前記
アドレス生成手段を動作させて割込み処理プログラムの
実行を開始するものであり、外部から前記複数のマスカブル割込み要求より優先レベ
ルの高いノンマスカブル割込み要求を受ける第２の受信
手段と、前記プログラムステータスワードを待避する第
３の待避手段と、前記プログラム・カウンタを待避する
第４の待避手段とをさらに有し、前記プログラムステー
タスワードはノンマスカブル割込み要求を受け付けたと
き立つ第３のフラグをさらに含み、前記第３のフラグが
立っているときに前記ノンマスカブル割込み要求をイン
アクティブ状態とするマスク手段を さらに有し、前記記
憶手段は前記ノンマスカブル割込みに対応して実行され
るノンマスカブル割込み処理ルーチンをさらに含み、前
記起動手段は前記マスク手段を通過した前記ノンマスカ
ブル割込み要求がアクティブ状態のとき前記ノンマスカ
ブル割込み処理ルーチンを起動し、前記ノンマスカブル
割込み処理ルーチンは、起動すると、前記第３および第
４の待避手段を動作させ、前記プログラムステータスワ
ードの第１および第３のフラグを立たせ、所定のアドレ
スを前記プログラムカウンタに転送してノンマスカブル
割込み処理プログラムの実行を開始することを特徴とす
る マイクロプロセッサの割込み制御装置。 - 【請求項２】 前記第１および第３の待避手段は、前記
プログラムステータスワードをそれぞれ第１および第２
のレジスタへと待避し、前記第２および第４の待避手段
は、前記プログラム・カウンタをそれぞれ第３および第
４のレジスタへと待避することを特徴とする請求項１記
載のマイクロプロセッサの割込み制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22555791A JP3176093B2 (ja) | 1991-09-05 | 1991-09-05 | マイクロプロセッサの割込み制御装置 |
| US07/940,924 US5349667A (en) | 1991-09-05 | 1992-09-08 | Interrupt control system for microprocessor for handling a plurality of maskable interrupt requests |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22555791A JP3176093B2 (ja) | 1991-09-05 | 1991-09-05 | マイクロプロセッサの割込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0561692A JPH0561692A (ja) | 1993-03-12 |
| JP3176093B2 true JP3176093B2 (ja) | 2001-06-11 |
Family
ID=16831164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22555791A Expired - Lifetime JP3176093B2 (ja) | 1991-09-05 | 1991-09-05 | マイクロプロセッサの割込み制御装置 |
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|---|---|---|---|---|
| JPH04306735A (ja) * | 1991-04-04 | 1992-10-29 | Toshiba Corp | 非同期割込み禁止機構 |
| DE69228980T2 (de) * | 1991-12-06 | 1999-12-02 | Nat Semiconductor Corp | Integriertes Datenverarbeitungssystem mit CPU-Kern und unabhängigem parallelen, digitalen Signalprozessormodul |
| JP3171925B2 (ja) * | 1992-04-30 | 2001-06-04 | 株式会社日立製作所 | データ処理装置 |
| US5412782A (en) | 1992-07-02 | 1995-05-02 | 3Com Corporation | Programmed I/O ethernet adapter with early interrupts for accelerating data transfer |
| US5530874A (en) * | 1993-02-02 | 1996-06-25 | 3Com Corporation | Network adapter with an indication signal mask and an interrupt signal mask |
| US5652837A (en) * | 1993-03-22 | 1997-07-29 | Digital Equipment Corporation | Mechanism for screening commands issued over a communications bus for selective execution by a processor |
| EP0621535B1 (en) * | 1993-04-23 | 2000-03-15 | Advanced Micro Devices, Inc. | Interrupt handling |
| JPH0713772A (ja) * | 1993-06-29 | 1995-01-17 | Mitsubishi Electric Corp | データ処理装置 |
| US5894577A (en) * | 1993-09-22 | 1999-04-13 | Advanced Micro Devices, Inc. | Interrupt controller with external in-service indication for power management within a computer system |
| US5745770A (en) * | 1993-12-27 | 1998-04-28 | Intel Corporation | Method and apparatus for servicing simultaneous I/O trap and debug traps in a microprocessor |
| DE4406094C2 (de) * | 1994-02-25 | 2000-04-13 | Lp Elektronik Gmbh | Vorrichtung zum Betrieb einer Steuerungsanwendung |
| JP3672634B2 (ja) * | 1994-09-09 | 2005-07-20 | 株式会社ルネサステクノロジ | データ処理装置 |
| US5623685A (en) * | 1994-12-01 | 1997-04-22 | Cray Research, Inc. | Vector register validity indication to handle out-of-order element arrival for a vector computer with variable memory latency |
| US6012135A (en) * | 1994-12-01 | 2000-01-04 | Cray Research, Inc. | Computer having multiple address ports, each having logical address translation with base and limit memory management |
| FR2737590B1 (fr) * | 1995-08-03 | 1997-10-17 | Sgs Thomson Microelectronics | Dispositif de gestion d'interruptions |
| DE19700397C1 (de) * | 1997-01-08 | 1998-04-23 | Sgs Thomson Microelectronics | Schutzschaltung für programmgesteuerte elektrische Einrichtungen |
| US6108756A (en) * | 1997-01-17 | 2000-08-22 | Integrated Device Technology, Inc. | Semaphore enhancement to allow bank selection of a shared resource memory device |
| US6212607B1 (en) | 1997-01-17 | 2001-04-03 | Integrated Device Technology, Inc. | Multi-ported memory architecture using single-ported RAM |
| US5751638A (en) * | 1997-01-17 | 1998-05-12 | Integrated Device Technology, Inc. | Mail-box design for non-blocking communication across ports of a multi-port device |
| JP3699806B2 (ja) * | 1997-06-20 | 2005-09-28 | 株式会社東芝 | 割込みコントローラ及び制御システム |
| US6170033B1 (en) * | 1997-09-30 | 2001-01-02 | Intel Corporation | Forwarding causes of non-maskable interrupts to the interrupt handler |
| US6286346B1 (en) * | 1998-04-30 | 2001-09-11 | Medtronic, Inc. | Interruptable multiply and/or divide operations for use with an interrupt in a medical device processor |
| US6496902B1 (en) | 1998-12-31 | 2002-12-17 | Cray Inc. | Vector and scalar data cache for a vector multiprocessor |
| US6647440B1 (en) | 1999-09-15 | 2003-11-11 | Koninklijke Philips Electronics N.V. | End-of-message handling and interrupt generation in a CAN module providing hardware assembly of multi-frame CAN messages |
| JP2002374257A (ja) * | 2001-06-18 | 2002-12-26 | Canon Inc | パケット通信装置、パケット通信制御方法およびプログラム |
| US6895460B2 (en) * | 2002-07-19 | 2005-05-17 | Hewlett-Packard Development Company, L.P. | Synchronization of asynchronous emulated interrupts |
| US7039771B1 (en) | 2003-03-10 | 2006-05-02 | Marvell International Ltd. | Method and system for supporting multiple external serial port devices using a serial port controller in embedded disk controllers |
| US7492545B1 (en) | 2003-03-10 | 2009-02-17 | Marvell International Ltd. | Method and system for automatic time base adjustment for disk drive servo controllers |
| US7064915B1 (en) | 2003-03-10 | 2006-06-20 | Marvell International Ltd. | Method and system for collecting servo field data from programmable devices in embedded disk controllers |
| US7099963B2 (en) * | 2003-03-10 | 2006-08-29 | Qlogic Corporation | Method and system for monitoring embedded disk controller components |
| US7870346B2 (en) | 2003-03-10 | 2011-01-11 | Marvell International Ltd. | Servo controller interface module for embedded disk controllers |
| US7080188B2 (en) | 2003-03-10 | 2006-07-18 | Marvell International Ltd. | Method and system for embedded disk controllers |
| JP2005316599A (ja) * | 2004-04-27 | 2005-11-10 | Matsushita Electric Ind Co Ltd | 割込制御装置 |
| US7738768B1 (en) | 2005-12-16 | 2010-06-15 | The Directv Group, Inc. | Method and apparatus for increasing the quality of service for digital video services for mobile reception |
| DE102008010233A1 (de) | 2008-02-21 | 2009-08-27 | Robert Bosch Gmbh | Anordnung zur Überprüfung eines Programmspeichers einer Recheneinheit |
| JP5718600B2 (ja) * | 2010-09-10 | 2015-05-13 | 日本電気通信システム株式会社 | 情報処理システム、および、情報処理方法 |
| US9740644B2 (en) * | 2014-09-26 | 2017-08-22 | Intel Corporation | Avoiding premature enabling of nonmaskable interrupts when returning from exceptions |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4023143A (en) * | 1975-10-28 | 1977-05-10 | Cincinnati Milacron Inc. | Fixed priority interrupt control circuit |
| JPS5275946A (en) * | 1975-12-22 | 1977-06-25 | Hitachi Ltd | Microprogram control equipment |
| JPS5454548A (en) * | 1977-10-08 | 1979-04-28 | Fujitsu Ltd | Central processing unit in information processing system for mocroprogram control |
| US4200912A (en) * | 1978-07-31 | 1980-04-29 | Motorola, Inc. | Processor interrupt system |
| JPS55123736A (en) * | 1979-03-16 | 1980-09-24 | Hitachi Ltd | Interrupt control system |
| US4349873A (en) * | 1980-04-02 | 1982-09-14 | Motorola, Inc. | Microprocessor interrupt processing |
| US4631659A (en) * | 1984-03-08 | 1986-12-23 | Texas Instruments Incorporated | Memory interface with automatic delay state |
| US4648029A (en) * | 1984-08-27 | 1987-03-03 | International Business Machines Corporation | Multiplexed interrupt/DMA request arbitration apparatus and method |
| US4972312A (en) * | 1985-11-04 | 1990-11-20 | U.S. Philips Corporation | Multiprocess computer and method for operating same having context switching in response to a peripheral interrupt |
| JPS62205441A (ja) * | 1986-03-05 | 1987-09-10 | Nec Corp | マイクロコンピユ−タ |
| JPH0193837A (ja) * | 1987-10-05 | 1989-04-12 | Nec Corp | デバッグ用マイクロプロセッサ |
| JP2594600B2 (ja) * | 1988-02-23 | 1997-03-26 | 日本電気株式会社 | シングルチップマイクロコンピュータ |
-
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-
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Non-Patent Citations (1)
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| インターフェース、１９８７年６月号，Ｐ．２１５〜２１７ |
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