JPH08314794A - 安定記憶装置へのアクセス待ち時間を短縮するための方法およびシステム - Google Patents

安定記憶装置へのアクセス待ち時間を短縮するための方法およびシステム

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JPH08314794A
JPH08314794A JP8040157A JP4015796A JPH08314794A JP H08314794 A JPH08314794 A JP H08314794A JP 8040157 A JP8040157 A JP 8040157A JP 4015796 A JP4015796 A JP 4015796A JP H08314794 A JPH08314794 A JP H08314794A
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flash memory
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JP8040157A
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Kaseresu Ramon
カセレス ラモン
Baashiyado Buraian
バーシャド ブライアン
Deii Maashiyu Buraian
ディー．マーシュ ブライアン
Dagurisu Furederitsuku
ダグリス フレデリック
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 安定記憶装置にフラッシュメモリを用いるシ
ステムにおいて、安定記憶装置へのアクセス待ち時間を
短縮する。 【解決手段】 データを格納するためのフラッシュメモ
リ装置(114)と、前記フラッシュメモリ装置から分離さ
れ、前記フラッシュメモリ装置よりも比較的速いアクセ
ス時間を有する、データを格納するためのメインメモリ
装置(112)と、データについてリクエストを生成するプ
ロセッサ手段(410)と、前記プロセッサ手段によるデー
タリクエストが前記メインメモリ装置に現在格納されて
いるデータについてのものではないときに、前記プロセ
ッサ手段から受け取られたリクエストに応じて、前記プ
ロセッサ手段による直接アクセスを前記フラッシュメモ
リに格納されているデータに対して行うメモリ管理ユニ
ット(420)とを備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、中央処
理装置のデータ記憶装置アクセスに関する。より詳細に
は、本発明は、組み合わせられたメインメモリとフラッ
シュメモリとのアクセスに関する。
【０００２】
【従来の技術】コンピュータシステムは、通常、CPUに
よる処理を行う前に、安定記憶装置からメインメモリへ
データのブロックを転送する。DRAMなどのメインメモリ
技術と磁気ディスクなどの安定記憶装置技術との間にな
かなか解消されない性能の不一致があるので、ブロック
ベースのI/O技術を行う動機付けがされ続けてきた。こ
れらの技術の例として、仮想記憶システムにおけるリク
エスト時ページング（Kilburnら、"One-level storage
system"、IEEE Transactions on Electronics Computer
s、1962年４月を参照）およびファイルシステムにおけ
るバッファキャッシュ（Bach、The Design of the UNIX
Operating System、1986年を参照）がある。
【０００３】新しいタイプの不揮発性記憶装置技術であ
るフラッシュメモリが近年公表された。フラッシュメモ
リは、記憶装置へのランダムなビットレベルアクセスを
行い、電源が取り外されたときにもその内容を保持する
半導体集積回路技術である。この技術によって、磁気デ
ィスクの不揮発性、ダイナミックランダムアクセスメモ
リ（DRAM)のアクセスタイムに匹敵するアクセスタイ
ム、および磁気ディスクおよびDRAMのいずれよりも低い
消費電力が得られる。
【０００４】フラッシュメモリ管理技術の現状の水準で
は、読み出し専用実行可能プログラムへの直接アクセス
あるいはデータ読み出し／書き込みへのブロックベース
のアクセスが可能である。
【０００５】スラッシュメモリは、多くの大容量記憶装
置の適用において、特に、ラップトップ、パームトップ
およびより小さな移動式コンピュータに使用される際、
磁気ディスクの代用品としてみなされている。フラッシ
ュメモリを用いるシステムは、磁気ディスクを用いるア
ウトパフォームシステムよりも潜在的能力を有してい
る。なぜなら、フラッシュメモリチップは、磁気ディス
クドライブよりもより速いアクセス時間を提供するから
である。
【０００６】
【発明が解決しようとする課題】しかし、フラッシュメ
モリはその性能の利点を無効にしてしまうようなやり方
で通常用いられている。最も重要なことに、取り外し可
能な記憶媒体のための工業規格に適合するために、多く
のフラッシュメモリ製品は二次I/Oバスを介してCPUに接
続している。取り外し可能なフラッシュメモリカード
は、フロッピーディスクの簡便性をより高い密度で提供
する。しかし、この２レベルの構成と関連づけられたオ
ーバーヘッドにより、フラッシュメモリアクセスにかな
りの待ち時間が生じる。例えば、現在のフラッシュメモ
リチップのアクセス時間は85ナノ秒であるが、PCMCIAフ
ラッシュメモリカードのアクセス時間は200ナノ秒であ
り、待ち時間が２倍以上に増加する。
【０００７】２レベルバス構造において、フラッシュメ
モリは磁気ディスクよりも速いアクセスを行うが、フラ
ッシュメモリのアクセス時間はメインメモリのアクセス
時間よりも遅い。ディスクベースの安定記憶装置におけ
るように、データへのアクセスの大部分がCPUによって
リクエストされないうちに、安定記憶装置からメインメ
モリにデータを転送することが必要になる。さもなけれ
ば、システムの性能が低下する。従って、多くの動作に
わたる安定記憶装置へのアクセス待ち時間を制動するた
めに、フラッシュメモリは通常大きなブロック単位で読
み出しおよび書き込みされる。フラッシュメモリ製品が
ブロックI/Oインタフェースを提供する別の理由は、長
い間慣用されているディスク技術で動作するように書き
込まれた既存の記憶管理ソフトウエアと互換性を保ち続
けるためである。１ビットさえ処理しないような場合で
も記憶装置のブロック全体が転送されるまで待つ必要が
あることによって、フラッシュメモリアクセスにさらに
待ち時間が付加される。
【０００８】従って、安定記憶装置にフラッシュメモリ
を用いて実行されているときでさえ、システムは安定記
憶装置へのアクセス待ち時間が長いという問題を有し続
けてきた。
【０００９】
【課題を解決するための手段】本発明は、データ処理シ
ステムおよびデータ処理方法に具現化される。
【００１０】本発明によるデータ処理システムは、デー
タを格納するためのフラッシュメモリ装置と、該フラッ
シュメモリ装置から分離され、該フラッシュメモリ装置
よりも比較的速いアクセス時間を有する、データを格納
するためのメインメモリ装置と、データについてリクエ
ストを生成するプロセッサ手段と、該プロセッサ手段に
よるデータリクエストが該メインメモリ装置に現在格納
されているデータについてのものではないときに、該プ
ロセッサ手段から受け取られた該リクエストに応じて、
該プロセッサ手段による直接アクセスを該フラッシュメ
モリに格納されているデータに対して行うメモリ管理ユ
ニットとを備え、そのことにより上記課題が解決され
る。
【００１１】上記データ処理システムは、上記プロセッ
サ手段によるデータリクエストが上記メインメモリ装置
に現在格納されているデータについてのものではないと
きに、上記メモリ管理ユニットが、該プロセッサ手段に
よってリクエストされたデータを含むデータのブロック
を上記フラッシュメモリから該メインメモリ装置に同時
に転送してもよい。
【００１２】上記メモリ管理ユニットが、上記プロセッ
サ手段によるデータリクエストが上記メインメモリ装置
に現在格納されているデータについてのものではないと
きに、該プロセッサ手段によってリクエストされた上記
データを含むデータのブロックを上記フラッシュメモリ
装置から上記メインメモリ装置に同時に転送する手段
と、該プロセッサから受け取られたデータについての各
リクエストと、該メインメモリ装置に転送された該デー
タとを比較することによって、該メインメモリ装置から
該リクエストされたデータを優先的に与える手段とを備
えていてもよい。
【００１３】上記メモリ管理ユニットは、格納されたデ
ータの少なくとも第１のアクセスについて、データをリ
クエストするために上記プロセッサによって用いられる
仮想アドレスを、上記フラッシュメモリ装置の物理アド
レスに直接マップするアドレス変換手段をさらに備えて
いてもよい。
【００１４】上記前記メモリ管理ユニットは、少なくと
も第１のアクセスについて、データをリクエストするた
めに上記プロセッサによって用いられる仮想アドレス
を、上記フラッシュメモリ装置の物理アドレスにマップ
し、該第１のアクセスの後に、該仮想アドレスを上記メ
インメモリの物理アドレスに直接マップするアドレス変
換テーブルを備えていてもよい。
【００１５】本発明によるデータ処理方法は、中央処理
ユニット（CPU）と、フラッシュメモリ装置と、メイン
メモリ装置とを備えているデータ処理システムにおいて
データをアクセスする方法であって、該CPUによってデ
ータをリクエストするステップと、該リクエストされた
データが該メインメモリに格納されているかを決定する
ステップと、直接アクセスを行う該CPUに、該フラッシ
ュメモリ装置から該データを与えるステップと、該アク
セスされたデータを該CPUに与えるステップとを包含し
ており、そのことにより上記課題が解決される。
【００１６】上記のデータ処理方法は、上記直接アクセ
スステップと同時に、上記フラッシュメモリ装置から上
記メインメモリ装置への上記リクエストされたデータを
含むデータのブロック転送を開始するステップをさらに
包含していてもよい。
【００１７】上記のデータ処理方法は、上記メインメモ
リに格納されていないデータの仮想アドレスを上記フラ
ッシュメモリ装置の物理アドレスにメモリマップするス
テップをさらに包含していてもよい。
【００１８】上記のデータ処理方法は、上記メインメモ
リに格納されていないデータの仮想アドレスを上記フラ
ッシュメモリ装置の物理アドレスにメモリマップするス
テップと、上記直接アクセスステップと同時に、該フラ
ッシュメモリ装置から該メインメモリ装置への該リクエ
ストされたデータを含むデータのブロック転送を開始す
るステップと、該ブロック転送が完了すると、該メイン
メモリに転送されたデータの該仮想アドレスが、該フラ
ッシュメモリ内の物理アドレスではなく、該メインメモ
リ内の物理アドレスに対応するように該メモリマップを
改変するステップとをさらに包含していてもよい。
【００１９】上記のデータ処理方法は、上記仮想アドレ
スをアドレス変換テーブルと比較するステップと、上記
リクエストされたデータを上記メインメモリ装置からア
クセスするべきか、該リクエストされたデータを上記フ
ラッシュメモリ装置から直接アクセスすべきかを決定す
るステップとをさらに包含していてもよい。
【００２０】本発明の局面、特徴および利点は、添付図
面と関連して読まれる以下の詳細な記載からより容易に
理解されるであろう。
【００２１】
【発明の実施の形態】本発明は、フラッシュメモリなど
の安定記憶媒体に格納されたデータにアクセスする方法
およびシステムを含む。フラッシュメモリに格納された
データは、ディスク上の同一データよりもより短い待ち
時間でアクセスされ得るが、この待ち時間は従来の揮発
性RAMよりも長い。上述したように、取り外し可能な記
憶媒体のための工業規格に適合するために、多くのフラ
ッシュメモリ製品は二次I/Oバスを介してCPUに接続して
いる。この二次I/Oバスの使用によって、潜在的な性能
が低下する。本発明は、フラッシュメモリあるいは関連
づけられるメインメモリへの書き込みアクセスへの影響
を述べていないことに留意されたい。
【００２２】本明細書においてフォールトトリクリング
(fault trickling)とも称される本発明は、フラッシュ
メモリのファイングレイン（fine-grained）アクセス能
力を利用し、失われた性能の一部を取り戻す。現状の水
準でのフラッシュメモリ管理技術は、読み出し専用実行
可能プログラムへの直接アクセスあるいは読み出し／書
き込みデータへのブロックベースアクセスを含むが、フ
ォールトトリクリング法におけるようにこれらの２つの
アクセス技術を統合して用いることは、現在まで知られ
ていない。
【００２３】図１は、本発明と共に用いるのに適したシ
ステム構成のハイレベル図を示している。図１におい
て、中央処理装置（CPU）110は命令を実行し、メモリか
らデータをリクエストする。リクエストされたデータは
メインメモリ112あるいはフラッシュメモリ114に常駐し
得る。CPU110は、一次システムバス116（すなわち、単
一レイヤバス構造）によってメインメモリ112に結合さ
れている。他方、CPU110は一次バス116および二次バス1
18を介してフラッシュメモリ114に結合されている。本
発明の実施態様において、フラッシュメモリ114は、一
次システムバス116に直接接続されていない。図４を参
照して以下に詳細に記載されるメモリ管理ユニット(MM
U）（図１に図示せず）は、いずれかのメモリへのCPU11
0のアクセスを管理するため、かつ、メモリとメモリの
間のデータ転送を管理するために用いられ得る。
【００２４】本発明において、CPU110は、メインメモリ
112およびフラッシュメモリ114への直接のファイングレ
インアクセスを備えている。フラッシュメモリ114への
直接アクセスは、フラッシュメモリのランダムアクセス
能力および公知のI/Oメモリマップ技術によって与えら
れるメモリマップされた入力／出力に対するサポートに
よって可能になる。
【００２５】本発明によれば、データがリクエストされ
ると、MMU（図４に示す）はデータがメインメモリ112か
ら利用可能であるか、あるいはCPU110がフラッシュメモ
リ114にアクセスしてデータをフェッチすることが必要
であるかを決定する。データがメインメモリ112にない
場合、データはファイングレインアクセスによってフラ
ッシュメモリ114から個別にフェッチされ、それと同時
にあるいはその直後に、データの対応するブロックがフ
ラッシュメモリ114からメインメモリ112に転送される。
フラッシュメモリ114からメインメモリ112に転送された
データのユニットは、典型的には、フラッシュメモリ11
4から直接アクセスされたデータよりもさらに大きい
（例えば、数キロバイトに対して数バイト）ことに留意
されたい。
【００２６】従来のキャッシュにおいて、データのブロ
ック全体は、データについてのCPU110によるリクエスト
が満たされないうちにメインメモリに格納される。しか
し、本発明においては、公知の直接メモリアクセス(DM
A）技術によってブロックがフェッチされる間に、ブロ
ック内のデータについてのフラッシュメモリ114に対す
る単一ワードアクセスが可能になり、かつ、満たされ
る。
【００２７】データのブロックがフラッシュメモリ114
からメインメモリ112に転送された後は、メインメモリ1
12に転送されたデータについてのいかなる次のリクエス
トあるいは未処理のリクエストも、メインメモリ112に
おけるブロックのコピーによって満たされることに留意
されたい。フラッシュメモリ114からメインメモリ112へ
の転送は、メインメモリ112に既に転送された、データ
についての次のあるいは未処理のリクエストが、ブロッ
ク全体がメインメモリ112に転送される前にメインメモ
リ112から完了され得るように、各々が別々の開始アド
レスを有するより小さい個別ブロックのグループとして
行われ得ることも考えられる。
【００２８】通常、本発明は、フラッシュメモリベース
の安定記憶装置に対しアクセス待ち時間を削減したこと
による有利な結果を与える。すなわち、本発明は、時間
内に２つの動作をオーバーラップあるいはインタリーブ
する。これらの２つの動作とは、安定記憶装置(例え
ば、フラッシュメモリ114）の個別ワードへの直接アク
セスおよび安定記憶装置（例えば、フラッシュメモリ11
4）からメインメモリ112へのデータの大きいブロックの
転送である。その結果、CPU110がブロック転送の完了を
待たなければならないよりも早く、処理のためにデータ
が利用可能になる。さらに、ブロック転送が完了する
と、ブロックはメインメモリにおいて利用可能になり、
そこではデータが安定記憶装置にある場合よりもより速
くアクセスされ得る。
【００２９】図２は、本発明のステップを図示するフロ
ーチャートである。図２に示されるように、ステップ21
0で安定記憶装置のブロックにおけるデータについての
第１のリクエストをすると、ステップ212でメインメモ
リ112あるいはフラッシュメモリ114にデータが常駐して
いるかを決定する。本発明の実施態様において、この決
定は、データが格納されている（メインあるいはフラッ
シュ）メモリに基づいて、リクエストされた仮想アドレ
スをデータについての物理アドレスに変換する変換索引
バッファ(TLB）（図４に図示）などのようなアドレス変
換テーブル(ATT）を用いて行われる。
【００３０】ステップ212において、データがフラッシ
ュメモリ114に格納されていることが分かれば、ステッ
プ214でリクエストされたデータはフラッシュメモリか
ら直接受け取られ、フラッシュメモリ114からメインメ
モリ112へのブロック転送が開始される。本発明の実施
態様において、ステップ214のブロック転送が進行して
いる間、データへの次のリクエストがフラッシュメモリ
114から直接受け取られる。ブロック転送が完了する
と、データについての別のリクエストが、メインメモリ
112における新しいコピーから受け取られる。
【００３１】図３は、メインメモリ112およびフラッシ
ュメモリ114に格納されているデータがどのように仮想
メモリ空間310にマップされているかを示す機能ブロッ
ク図である。本発明は、フラッシュメモリ114とメイン
メモリ112との間のブロック転送を行うと同時に、デー
タをフラッシュメモリから仮想メモリに直接マップす
る。ブロック転送が完了するとメインメモリ112に現在
位置しているデータのコピーがアクセスされるように、
各ブロック転送後にメモリマップが更新されることに留
意されたい。
【００３２】図４は、MMU420についてさらに詳細に示し
た、図１に類似の機能ブロック図である。図４に示され
るように、CPU110は、本質的に「補助メモリ記憶装置」
であるものに結合されるキャッシュ／コントローラ410
に結合されている。補助メモリ記憶装置は、メインメモ
リ112と、フラッシュメモリ114と、一次バス116と、二
次バス118とを備えている。さらに、補助メモリ記憶装
置は、アドレス変換テーブル430とDMAコントローラ450
とを用いるメモリ管理ユニット(MMU)420を備え、このメ
モリ管理ユニット(MMU）は一次バス116に結合されてい
る。MMU420は、CPU110を有するCPUモジュールの一部に
なることあるいは二次バス118に結合される可能性のあ
ることを含む動作の最適効率に基づいて、特定のアーキ
テクチャ内で構成され得ると考えられる。MMU420は、以
下の機能を含む幾つかの機能を行う。
【００３３】１）データリクエストに基づく、アクセス
されるメモリ（すなわち、メモリおよび／あるいはフラ
ッシュ）の管理、 ２）必要なメモリへの直接アクセスの制御、および ３）フラッシュメモリ114からメインメモリ112へのブロ
ック転送の実行。
【００３４】アドレス変換テーブル(ATT）430からフラ
ッシュメモリ114へ引かれた実線によって示されるよう
に、第１のアクセスでは、ATT430のメモリマップは、CP
U110によって供給される仮想アドレス440をフラッシュ
メモリ114の物理アドレス432にマップする。
【００３５】本発明の実施態様において、「第１のアク
セス」は、データがメインメモリ112にまだ格納されて
いない場合のデータについてのCPU110によるあらゆるリ
クエストと考えられることに留意されたい。
【００３６】引き続き図４を参照すると、第１のアクセ
スでは、MMU420はリクエストされたデータの直接のファ
イングレインアクセスをフラッシュメモリ114からCPU11
0に導く。同時に、MMU420は、DMAコントローラ450およ
び公知のDMA転送技術を用いて、元のリクエストよりも
実質的に大きいデータのブロック転送を、フラッシュメ
モリ114からメインメモリ112に導く。当業者が理解する
ように、MMU420は第１のアクセス（あるいは最初のリク
エスト）のアドレスに基づき、アドレスのブロックに順
番付けを行い、同時に、チップイネーブル、読み出し／
書き込み、チップセレクトなどのメモリの各々について
制御入力信号（図示せず）の多くを制御する。例えば、
第１のアクセスのアドレスが0100hであれば、フラッシ
ュメモリ114からメインメモリ112へ転送されるブロック
はアドレス0000hから0200hである。
【００３７】ブロック転送の完了時に、仮想アドレスを
メインメモリ内に位置させるために、ATT430はデータの
より都合のよい位置を反映するように改変される。実施
態様例において、ATT430を改変するのはMMU420であるこ
とに留意されたい。さらに、実施態様例において、 メ
インメモリ112のどの領域が有効なデータを含み、メイ
ンメモリ112のどの領域が上書きされてフラッシュメモ
リ114からのデータのブロック転送を受け取るために適
当であるかをトラックすることによって、 MMU420はメ
モリ管理をメインメモリ112について行う。
【００３８】従って、ATT430からメインメモリ112に引
かれた点線によって示されるように、同一仮想アドレス
の第２のあるいは次のアクセスが行われると、ATT430に
おけるメモリマップは、例えば、仮想アドレス領域440
に位置する仮想アドレスを、物理アドレス領域432に位
置し、メインメモリ112に対応する適切な物理アドレス
にマップする共同メモリである。
【００３９】本発明は本明細書においてある特定の実施
態様を参照して図示され、記載されているが、本発明は
詳細に示された実施態様に限定されるものではない。逆
に、本発明の精神から逸脱することなく、様々な改変を
詳細に、請求項と等価な範囲および領域内で行うことが
可能である。
【００４０】
【発明の効果】本発明によれば、読み出し専用実行可能
プログラムへの直接アクセスおよび読み出し／書き込み
データへのブロックベースアクセスの２つのアクセス技
術を統合して用いることにより、システムの安定記憶装
置へのアクセス待ち時間を短縮することができる。
【００４１】ＣＰＵがブロック転送の完了を待たなくて
も、処理のためのデータ利用が可能になる。さらに、ブ
ロック転送が完了すると、ブロックがメインメモリにお
いて利用可能になり、データが安定記憶装置にある場合
よりもより速くアクセスすることが可能になる。
【図面の簡単な説明】
【図１】本発明と共に用いられるのに適したシステムの
ハイレベルブロック図である。
【図２】本発明の一実施態様を用いている間に行われる
ステップを示すハイレベルフローチャートである。
【図３】図１のメインメモリおよびフラッシュメモリに
ついて、本発明によって用いられる仮想メモリマップの
一例を示すハイレベルブロック図である。
【図４】メモリ管理ユニットと共に図１のアーキテクチ
ャを示す機能ブロック図である。
【符号の説明】
１１０ ＣＰＵ １１２ メインメモリ １１４ フラッシュメモリ １１６ 一次バス １１８ 二次バス ３１０ 仮想メモリ ４２０ メモリ管理ユニット ４３０ アドレス変換テーブル ４３２ 物理アドレス ４４０ 仮想アドレス ４５０ DMAコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン ディー．マーシュ アメリカ合衆国 ニューヨーク 10024, ニューヨーク，ウェスト 77ティーエイチ ストリート ナンバー９ 308 (72)発明者 フレデリック ダグリス アメリカ合衆国 ニュージャージー 08873，ソマーセット，ハーリック ウェ イ 248

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 データを格納するためのフラッシュメモ
    リ装置と、 該フラッシュメモリ装置から分離され、該フラッシュメ
    モリ装置よりも比較的速いアクセス時間を有する、デー
    タを格納するためのメインメモリ装置と、 データについてリクエストを生成するプロセッサ手段
    と、 該プロセッサ手段によるデータリクエストが該メインメ
    モリ装置に現在格納されているデータについてのもので
    はないときに、該プロセッサ手段から受け取られた該リ
    クエストに応じて、該プロセッサ手段による直接アクセ
    スを該フラッシュメモリに格納されているデータに対し
    て行うメモリ管理ユニットとを備えた、データ処理シス
    テム。
  2. 【請求項２】 前記プロセッサ手段によるデータリクエ
    ストが前記メインメモリ装置に現在格納されているデー
    タについてのものではないときに、前記メモリ管理ユニ
    ットが、該プロセッサ手段によってリクエストされたデ
    ータを含むデータのブロックを前記フラッシュメモリか
    ら該メインメモリ装置に同時に転送する、請求項１に記
    載のデータ処理システム。
  3. 【請求項３】 前記メモリ管理ユニットが、 前記プロセッサ手段によるデータリクエストが前記メイ
    ンメモリ装置に現在格納されているデータについてのも
    のではないときに、該プロセッサ手段によってリクエス
    トされた前記データを含むデータのブロックを前記フラ
    ッシュメモリ装置から前記メインメモリ装置に同時に転
    送する手段と、 該プロセッサから受け取られたデータについての各リク
    エストと、該メインメモリ装置に転送された該データと
    を比較することによって、該メインメモリ装置から該リ
    クエストされたデータを優先的に与える手段とを備え
    た、請求項１に記載のデータ処理システム。
  4. 【請求項４】 前記メモリ管理ユニットが、 格納されたデータの少なくとも第１のアクセスについ
    て、データをリクエストするために前記プロセッサによ
    って用いられる仮想アドレスを、前記フラッシュメモリ
    装置の物理アドレスに直接マップするアドレス変換手段
    をさらに備えている、請求項３に記載のデータ処理シス
    テム。
  5. 【請求項５】 前記メモリ管理ユニットが、少なくとも
    第１のアクセスについて、データをリクエストするため
    に前記プロセッサによって用いられる仮想アドレスを、
    前記フラッシュメモリ装置の物理アドレスにマップし、
    該第１のアクセスの後に、該仮想アドレスを前記メイン
    メモリの物理アドレスに直接マップするアドレス変換テ
    ーブルを備えている、請求項３に記載のデータ処理シス
    テム。
  6. 【請求項６】 中央処理ユニット（CPU）と、フラッシ
    ュメモリ装置と、メインメモリ装置とを備えているデー
    タ処理システムにおいてデータをアクセスする方法であ
    って、該方法は、 該CPUによってデータをリクエストするステップと、 該リクエストされたデータが該メインメモリに格納され
    ているかを決定するステップと、 直接アクセスを行う該CPUに、該フラッシュメモリ装置
    から該データを与えるステップと、 該アクセスされたデータを該CPUに与えるステップとを
    包含する、方法。
  7. 【請求項７】 前記直接アクセスステップと同時に、 前記フラッシュメモリ装置から前記メインメモリ装置へ
    の前記リクエストされたデータを含むデータのブロック
    転送を開始するステップをさらに包含する、請求項６に
    記載の方法。
  8. 【請求項８】 前記メインメモリに格納されていないデ
    ータの仮想アドレスを前記フラッシュメモリ装置の物理
    アドレスにメモリマップするステップをさらに包含す
    る、請求項６に記載の方法。
  9. 【請求項９】 前記メインメモリに格納されていないデ
    ータの仮想アドレスを前記フラッシュメモリ装置の物理
    アドレスにメモリマップするステップと、 前記直接アクセスステップと同時に、該フラッシュメモ
    リ装置から該メインメモリ装置への該リクエストされた
    データを含むデータのブロック転送を開始するステップ
    と、 該ブロック転送が完了すると、該メインメモリに転送さ
    れたデータの該仮想アドレスが、該フラッシュメモリ内
    の物理アドレスではなく、該メインメモリ内の物理アド
    レスに対応するように該メモリマップを改変するステッ
    プとをさらに包含する、請求項６に記載の方法。
  10. 【請求項１０】 前記仮想アドレスをアドレス変換テー
    ブルと比較するステップと、 前記リクエストされたデータを前記メインメモリ装置か
    らアクセスするべきか、該リクエストされたデータを前
    記フラッシュメモリ装置から直接アクセスすべきかを決
    定するステップとをさらに包含する、請求項６に記載の
    方法。
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