JPS5954093A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5954093A JPS5954093A JP57163112A JP16311282A JPS5954093A JP S5954093 A JPS5954093 A JP S5954093A JP 57163112 A JP57163112 A JP 57163112A JP 16311282 A JP16311282 A JP 16311282A JP S5954093 A JPS5954093 A JP S5954093A
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- circuit
- signal
- output
- output buffer
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は入力アドレス信号の変化を検知するアドレスト
ランジションディテクタ回路を七かえた半導体記憶装置
に関する。
ランジションディテクタ回路を七かえた半導体記憶装置
に関する。
第1図はアドレストランジションディテクタ回路を有す
る0M08m成の2タテイックRAM(Random
Access Memory )の読み出し系回路構成
の従来例を示している。図中1はNORゲート2、イン
バータ3〜8よシなるアドレスバツブア回路、9はイン
バータ10〜12、MOS)ランジスタ13〜17よシ
なるアドレストランジションディテクタ回路、18はイ
ンバータ19,20、トランジスタ211゜211〜2
1nよりなる内部制御パルス発生回路、22はNAND
ゲート23、インバータ24〜26よシなるプリチャー
ジパルス発生回路、27はトランジスタ28〜30よシ
なるプリチャージ回路、31はメモリセル、WL1〜W
Lnはワード線、BL、BLはビット線、32は行デコ
ーダ配線33、NANDゲート34、インバータ35よ
シなる行デコーダ、3θは列デコーダ配線37、NAN
Dゲート38.インバータ39よシなる列デコーダ、4
0はトランジスタ41〜45よシなるセンス増幅回路、
46.47はビット線電位増幅用インバータ、411.
49は列選択転送ゲート、50はNANDゲート51、
インバータ52〜54よシなるセンスラッチパルス発生
回路、55はデータ線、56はNANDゲート57、N
ORゲート58、インバータ59〜63.トランジスタ
64゜65よすなる出力バツファ回路、OLは負荷容量
である。
る0M08m成の2タテイックRAM(Random
Access Memory )の読み出し系回路構成
の従来例を示している。図中1はNORゲート2、イン
バータ3〜8よシなるアドレスバツブア回路、9はイン
バータ10〜12、MOS)ランジスタ13〜17よシ
なるアドレストランジションディテクタ回路、18はイ
ンバータ19,20、トランジスタ211゜211〜2
1nよりなる内部制御パルス発生回路、22はNAND
ゲート23、インバータ24〜26よシなるプリチャー
ジパルス発生回路、27はトランジスタ28〜30よシ
なるプリチャージ回路、31はメモリセル、WL1〜W
Lnはワード線、BL、BLはビット線、32は行デコ
ーダ配線33、NANDゲート34、インバータ35よ
シなる行デコーダ、3θは列デコーダ配線37、NAN
Dゲート38.インバータ39よシなる列デコーダ、4
0はトランジスタ41〜45よシなるセンス増幅回路、
46.47はビット線電位増幅用インバータ、411.
49は列選択転送ゲート、50はNANDゲート51、
インバータ52〜54よシなるセンスラッチパルス発生
回路、55はデータ線、56はNANDゲート57、N
ORゲート58、インバータ59〜63.トランジスタ
64゜65よすなる出力バツファ回路、OLは負荷容量
である。
第1図の構成の動作は第2図に示すように、時刻1.に
アドレス信号Atが変化すると、直ちにアドレストラン
ジションディテクタ回路(以下A、T、D、回路と略称
する)9が動作し、時刻t1にパルスφ1が出力される
。内部制御パルス発生回路18では各A、T、D、回路
出力の論理和をとるため内部制御パルス発生回路18の
出力φ!はφIの立ち上が夛によシ立ち下がると共にプ
リチャージ制御信号φp。
アドレス信号Atが変化すると、直ちにアドレストラン
ジションディテクタ回路(以下A、T、D、回路と略称
する)9が動作し、時刻t1にパルスφ1が出力される
。内部制御パルス発生回路18では各A、T、D、回路
出力の論理和をとるため内部制御パルス発生回路18の
出力φ!はφIの立ち上が夛によシ立ち下がると共にプ
リチャージ制御信号φp。
ラッチ信号φLは共に立ち下がシ、ビット線BL、BL
がラッチから解放されると共にプリチャージされてゆく
。その間信号φIの立ち下がシによって、今まで高電位
レベルにあった選択ワード線も含めて全てのワード線が
アドレスデコーダ信号に無関係に立ち下がシ状態す麦わ
ち非選択状態となシ、時刻型、に新たなアドレスバッフ
ァ出力人+”’AI”が決まシ、これが行デコーダ32
に入力される。一方ブリチャージがかなシなされたとこ
ろで時刻t4に信号φIが立ち上がシ、選択ワード線W
Li は立ち上がる。
がラッチから解放されると共にプリチャージされてゆく
。その間信号φIの立ち下がシによって、今まで高電位
レベルにあった選択ワード線も含めて全てのワード線が
アドレスデコーダ信号に無関係に立ち下がシ状態す麦わ
ち非選択状態となシ、時刻型、に新たなアドレスバッフ
ァ出力人+”’AI”が決まシ、これが行デコーダ32
に入力される。一方ブリチャージがかなシなされたとこ
ろで時刻t4に信号φIが立ち上がシ、選択ワード線W
Li は立ち上がる。
そして充分にプリチャージされて時刻t、にプリチャー
ジ、は終わシ、その後選択されたセルの駆動によシ、−
対のビット線BL、BLの一方はゆつくυ立ち下がる。
ジ、は終わシ、その後選択されたセルの駆動によシ、−
対のビット線BL、BLの一方はゆつくυ立ち下がる。
そして時刻t6にセンス増幅器40のラッチ信号φLが
立ち上がシ、ビット線電位は増幅され一方のビット線は
VDD電位にそして他方のビット線はVss電位となシ
、選択セルの電位情報が出力バツブア回路56に転送さ
れ選択セルの電位情報に従った電位が時刻t、にVou
t として出力される。このような一連の動作におい
て、ビット線のプリチャージによる一対のビット線の昇
圧とセル情報の転送とによって読み出し出力は、前のサ
イクルいかんにかかわらず時刻t、に一担1H”(高)
レベルに−eb、その後ビット線電位に対応して時刻t
、にIH”レベルもしくは6L”(低)レベル(第2図
では1L”レベルの場合を図示)を出力する。
立ち上がシ、ビット線電位は増幅され一方のビット線は
VDD電位にそして他方のビット線はVss電位となシ
、選択セルの電位情報が出力バツブア回路56に転送さ
れ選択セルの電位情報に従った電位が時刻t、にVou
t として出力される。このような一連の動作におい
て、ビット線のプリチャージによる一対のビット線の昇
圧とセル情報の転送とによって読み出し出力は、前のサ
イクルいかんにかかわらず時刻t、に一担1H”(高)
レベルに−eb、その後ビット線電位に対応して時刻t
、にIH”レベルもしくは6L”(低)レベル(第2図
では1L”レベルの場合を図示)を出力する。
これが一連の読み出し動作であり、出力Voutはいっ
たん1lLH”レベルになったのちセルの記憶情報に従
って1″H”レベルもしくuuL”レベルを出力すると
いう段階的変化をさせる理由は読み出し動作の高速化に
ある。すなわち、負荷トランジスタは駆動トランジスタ
に比べて、0−M0g型回路構成ではそのキャリヤ移動
度が小さく、E/D型回路構成ではゲート電位が、相対
的には十分大きくはかいため、コンダクタンスが小さく
表って卦シ、その結果、出力に要する時間は出力の変化
が遅い立ち上が多出力時の遷移速度で制限されている。
たん1lLH”レベルになったのちセルの記憶情報に従
って1″H”レベルもしくuuL”レベルを出力すると
いう段階的変化をさせる理由は読み出し動作の高速化に
ある。すなわち、負荷トランジスタは駆動トランジスタ
に比べて、0−M0g型回路構成ではそのキャリヤ移動
度が小さく、E/D型回路構成ではゲート電位が、相対
的には十分大きくはかいため、コンダクタンスが小さく
表って卦シ、その結果、出力に要する時間は出力の変化
が遅い立ち上が多出力時の遷移速度で制限されている。
そこで、読み出し動作中に出力な一担−IH”レベルと
するならば、”H”レベルの出力に対しては出力はその
まま変化せずそのため出力の遷移時間はゼロとカシ、一
方I″L”レベルの出力に対しては出力に要する時間は
遷移速度の大きい立ち下がル出力で決まる。そのため出
力に要する時間は出力の変化が速い立ち下が多出力時の
遷移速度で決マシ結局読み出し動作を高速化することが
できる。このような読み出し動作においてこのスタティ
ックRAMはノイズを発生しやすくなっている。それは
、上記のように時刻t、からt。
するならば、”H”レベルの出力に対しては出力はその
まま変化せずそのため出力の遷移時間はゼロとカシ、一
方I″L”レベルの出力に対しては出力に要する時間は
遷移速度の大きい立ち下がル出力で決まる。そのため出
力に要する時間は出力の変化が速い立ち下が多出力時の
遷移速度で決マシ結局読み出し動作を高速化することが
できる。このような読み出し動作においてこのスタティ
ックRAMはノイズを発生しやすくなっている。それは
、上記のように時刻t、からt。
の間に一担出力はIH”レベルとなシ、その後出力情報
が決まる場合、その出力がL”レベルであって出力ノー
ドにつながる負荷容量OLが大きいと、1L″レベル出
力即ちVout が立ち下がるとき%NチャネルMO
8)ラソジスタ65で負荷容量OLを放電する必要があ
る。このとき高速読み出しのためには容、IOLをトラ
ンジスタ65で急速に放電しなければならず、トランジ
スタ65につながる電源Vss (接地)の半導体記憶
装置内の配線には大きな電流が流れる。これによってこ
のスタティック1’LAMの電源Vssの配線は、この
半導体記憶装置が実装されているボードのN’ss線よ
ルも抵抗値が高く、またボードのVas線がインダクタ
ンスを持っているため、負荷容量OLの放電時にはこの
スタティックRAM内のvs$は本来のVss電位よシ
高くなってしまう。これは、外部から供給されている電
源Vssに対する内部発生ノイズである。
が決まる場合、その出力がL”レベルであって出力ノー
ドにつながる負荷容量OLが大きいと、1L″レベル出
力即ちVout が立ち下がるとき%NチャネルMO
8)ラソジスタ65で負荷容量OLを放電する必要があ
る。このとき高速読み出しのためには容、IOLをトラ
ンジスタ65で急速に放電しなければならず、トランジ
スタ65につながる電源Vss (接地)の半導体記憶
装置内の配線には大きな電流が流れる。これによってこ
のスタティック1’LAMの電源Vssの配線は、この
半導体記憶装置が実装されているボードのN’ss線よ
ルも抵抗値が高く、またボードのVas線がインダクタ
ンスを持っているため、負荷容量OLの放電時にはこの
スタティックRAM内のvs$は本来のVss電位よシ
高くなってしまう。これは、外部から供給されている電
源Vssに対する内部発生ノイズである。
このように内部の電源Vssが外部のそれよジー瞬高く
なることは、上記従来回路においては誤動作の原因とな
る。力ぜなら通常のMO8デバイスではT T L (
Transistor TransistorLogi
c ) コンパチブルとたっておシ、例えば入力電圧
は0.8v以下が” L ’ L’ ヘル、2.4v以
上がl″H”レベルと検知されるように設計し7てあシ
、この場合入力の反転レベルは通常上記値の半分即ち1
.6v付近の値としている。そこでもしアドレス入力が
2.4vの@H#レベルであったとし、そのアドレスに
対応する出力がl″L”レベルであったとすると、アド
レスが入力されてビット線がプリチャージされ、出力が
一担@H#レベルになシ、次に出力データである@L#
レベル電圧が出力されると、そのとき内部ノVss[位
が一瞬浮き上がる。その浮き上0 がシミ圧が例えば1v程度であるとすると、この半導体
記憶装置から見たさきほどのアドレス入力電圧2.4v
は一瞬の間2.4 V−I V −1,4Vとなシ、ア
ドレスバツブア入力はこれによって反転し、入力を”L
”レベルとして検知する。
なることは、上記従来回路においては誤動作の原因とな
る。力ぜなら通常のMO8デバイスではT T L (
Transistor TransistorLogi
c ) コンパチブルとたっておシ、例えば入力電圧
は0.8v以下が” L ’ L’ ヘル、2.4v以
上がl″H”レベルと検知されるように設計し7てあシ
、この場合入力の反転レベルは通常上記値の半分即ち1
.6v付近の値としている。そこでもしアドレス入力が
2.4vの@H#レベルであったとし、そのアドレスに
対応する出力がl″L”レベルであったとすると、アド
レスが入力されてビット線がプリチャージされ、出力が
一担@H#レベルになシ、次に出力データである@L#
レベル電圧が出力されると、そのとき内部ノVss[位
が一瞬浮き上がる。その浮き上0 がシミ圧が例えば1v程度であるとすると、この半導体
記憶装置から見たさきほどのアドレス入力電圧2.4v
は一瞬の間2.4 V−I V −1,4Vとなシ、ア
ドレスバツブア入力はこれによって反転し、入力を”L
”レベルとして検知する。
即ちアドレスが変わったことになシ、直ちに新しいアド
レス入力が入ったかのように再び一連の動作をく如返し
はじめる。しかしこの動作の途中においては内部のVs
s電位は浮かずしばらくのちには本来の外部電源のVs
s電位に復帰し2.4vのアドレス入力はこの半導体記
憶装置において再び@H”レベルと見なされ、新しいア
ドレスが入ったとしてもう一匪一連の動作を始め、また
出力バッファで電源ノイズを発生させ同じ誤動作のサイ
クルをく)返えす。これはと多も直さず、このスタティ
ックRAMが発振していることを示すものである。
レス入力が入ったかのように再び一連の動作をく如返し
はじめる。しかしこの動作の途中においては内部のVs
s電位は浮かずしばらくのちには本来の外部電源のVs
s電位に復帰し2.4vのアドレス入力はこの半導体記
憶装置において再び@H”レベルと見なされ、新しいア
ドレスが入ったとしてもう一匪一連の動作を始め、また
出力バッファで電源ノイズを発生させ同じ誤動作のサイ
クルをく)返えす。これはと多も直さず、このスタティ
ックRAMが発振していることを示すものである。
このよう力誤動作以外にも、出力がビット線のプリチャ
ージ時に一部1H”レベルに1LこのスタティックRA
M内部のVDD電源線の電1 位が下がることによりサージ電涌が扉れ、それがこのス
タティックRAMの電源線のインダクタンスを介して一
部の回路のVDD電圧を一瞬上げる。それによって、例
えばアドレスバッファ回路のVDD電源が局部的に一瞬
上がり、それがA、T、D、回路において一瞬アドレス
信号の変化であるかのように検知されることにより、ん
、T、D、回路9が働いて該A、T、D、回路出力のφ
Iパルスが出力され、それによって一連の読み出し動作
がおこシ、もう一度一連の動作なくシ返えす。このよう
な機構によっても誤動作ないしは発振動作を生じるもの
である。
ージ時に一部1H”レベルに1LこのスタティックRA
M内部のVDD電源線の電1 位が下がることによりサージ電涌が扉れ、それがこのス
タティックRAMの電源線のインダクタンスを介して一
部の回路のVDD電圧を一瞬上げる。それによって、例
えばアドレスバッファ回路のVDD電源が局部的に一瞬
上がり、それがA、T、D、回路において一瞬アドレス
信号の変化であるかのように検知されることにより、ん
、T、D、回路9が働いて該A、T、D、回路出力のφ
Iパルスが出力され、それによって一連の読み出し動作
がおこシ、もう一度一連の動作なくシ返えす。このよう
な機構によっても誤動作ないしは発振動作を生じるもの
である。
本発明は上記実情(:@みてなされたもので、読み出し
データを出力することによシ出力バッファ回路が発生す
るノイズが記憶装置内の電源線にのシ、上記ノイズによ
シ内部回路(A、T、D。
データを出力することによシ出力バッファ回路が発生す
るノイズが記憶装置内の電源線にのシ、上記ノイズによ
シ内部回路(A、T、D。
回路または内部制御パルス発生回路)が自然に働き、誤
動作ないし発振動作を生じることを防ぐため、出力バッ
ファ回路に入力されるデータ2 信号を制御する信号によシ、出力バッファ回路で読み出
しデータが出力中の一部期間或いは全期間の間は1人、
T、D、回路或いは内部制御パルス発生回路が動作しな
いようにした半導体記憶装置を提供しようとするもので
ある。
動作ないし発振動作を生じることを防ぐため、出力バッ
ファ回路に入力されるデータ2 信号を制御する信号によシ、出力バッファ回路で読み出
しデータが出力中の一部期間或いは全期間の間は1人、
T、D、回路或いは内部制御パルス発生回路が動作しな
いようにした半導体記憶装置を提供しようとするもので
ある。
本発明は上記のような誤動作ないし発振動作を防ぐため
に、出力バッファ回路からデータが出力される期間の中
で最も内部の電源配線の電源電圧が浮きやすい状態とな
るデータが出力される出力開始期間或いはデータが出力
される全期間、或いはビット線のプリチャージにともな
う出力バッファ回路出力の立ち上がシ期間も含めた全期
間の間は、A、T、D、回路或いは内部制御パルス発生
回路が動作しないようにしたものである。
に、出力バッファ回路からデータが出力される期間の中
で最も内部の電源配線の電源電圧が浮きやすい状態とな
るデータが出力される出力開始期間或いはデータが出力
される全期間、或いはビット線のプリチャージにともな
う出力バッファ回路出力の立ち上がシ期間も含めた全期
間の間は、A、T、D、回路或いは内部制御パルス発生
回路が動作しないようにしたものである。
以下図面を参照して本発明の詳細な説明する。第3図は
本実施例で用いる制御パルスφ8L、φ81.と他のパ
ルスの関係図である。第3図の3 例では、ビット線のプリチャージ信号の終了を意味する
φpの立ち上が多信号を受けて制御パルスφILLとφ
IILをそれぞれ3重の時間の間蝮H#或いは@lL”
レベルとし、これらの信号によって人、T、D、回路9
或いは内部制御パルス発生回路18を静止させるもので
、この場合出力Vout がビット線のプリチャージ
により時刻t、に立ち上がったのち、時刻t、からデー
タが出力されたしばらくのちの時刻1.1でのΔtを静
止時間とするものである。第4図の例で社、一対のピッ
)[1ilBL、BLの電位のセンス増幅の開始を意味
するセンスラッチ信号φLの立ち上がり信号を受けて、
パルスφ8Lとφ8LをΔt′の間@H#或いは1L”
レベルとし、これらの信号によってA、T、D、回路9
或いは内部制卸パルス発生回路18を静止させるもので
、この場合バッファ出力Vout が立ち上がっての
ち、時刻t、よりデータが出力されたしばらくのちの時
刻t 、 I までのΔt′を静止時間としたものであ
る。
本実施例で用いる制御パルスφ8L、φ81.と他のパ
ルスの関係図である。第3図の3 例では、ビット線のプリチャージ信号の終了を意味する
φpの立ち上が多信号を受けて制御パルスφILLとφ
IILをそれぞれ3重の時間の間蝮H#或いは@lL”
レベルとし、これらの信号によって人、T、D、回路9
或いは内部制御パルス発生回路18を静止させるもので
、この場合出力Vout がビット線のプリチャージ
により時刻t、に立ち上がったのち、時刻t、からデー
タが出力されたしばらくのちの時刻1.1でのΔtを静
止時間とするものである。第4図の例で社、一対のピッ
)[1ilBL、BLの電位のセンス増幅の開始を意味
するセンスラッチ信号φLの立ち上がり信号を受けて、
パルスφ8Lとφ8LをΔt′の間@H#或いは1L”
レベルとし、これらの信号によってA、T、D、回路9
或いは内部制卸パルス発生回路18を静止させるもので
、この場合バッファ出力Vout が立ち上がっての
ち、時刻t、よりデータが出力されたしばらくのちの時
刻t 、 I までのΔt′を静止時間としたものであ
る。
4
次にA、T、D、回路を、制御パルスφ8L或いはφ8
LによってΔを或いはΔt′の時間静止状態とする具体
的回路例を説明する。第5図はその一例で、信号φp或
いはφLを回路静止用のへカパルスφSとし、その立ち
上がシな検出する回路71によって制御パルスφ8L
、φ8Lをつくる。立ち上がシ検出回路71はインバー
タ72〜75、NANDゲート76より−aる。上記パ
ルスφIIL 、φ8Lを%A、T、D、回路に付加し
たNチャネルトランジスタ77とPチャネルトランジス
タ78のゲートに入力し、静止時間の間はアドレスバッ
ファ回路1からA、T、D、回路9への入力がノイズに
よシ変化しても、ノード人を。
LによってΔを或いはΔt′の時間静止状態とする具体
的回路例を説明する。第5図はその一例で、信号φp或
いはφLを回路静止用のへカパルスφSとし、その立ち
上がシな検出する回路71によって制御パルスφ8L
、φ8Lをつくる。立ち上がシ検出回路71はインバー
タ72〜75、NANDゲート76より−aる。上記パ
ルスφIIL 、φ8Lを%A、T、D、回路に付加し
たNチャネルトランジスタ77とPチャネルトランジス
タ78のゲートに入力し、静止時間の間はアドレスバッ
ファ回路1からA、T、D、回路9への入力がノイズに
よシ変化しても、ノード人を。
強制的に@H”レベル、φlをwI、”レベルとし、こ
のA、T、D、回路出力φ量をL”レベルに保って発振
などの誤動作を防いでいる。
のA、T、D、回路出力φ量をL”レベルに保って発振
などの誤動作を防いでいる。
第6図は人、T、D、回路の電源Vss側のNチャネル
トランジスタ14.16の共通ソースにNチャネルトラ
ンジスタ81を介挿し、更にノードAと電源VDD間に
Pチャネル型トランジスタ5 78を介挿し、静止時間Δを或いはΔt′の間パルスφ
8Lによシトランジスタ81を遮断状態、トランジスタ
78を導通状態として強制的にノード人を“H”ビベル
とし、その結果信号φiヲ−I I、 #レベルに保っ
て誤動作を防止する回路例である。
トランジスタ14.16の共通ソースにNチャネルトラ
ンジスタ81を介挿し、更にノードAと電源VDD間に
Pチャネル型トランジスタ5 78を介挿し、静止時間Δを或いはΔt′の間パルスφ
8Lによシトランジスタ81を遮断状態、トランジスタ
78を導通状態として強制的にノード人を“H”ビベル
とし、その結果信号φiヲ−I I、 #レベルに保っ
て誤動作を防止する回路例である。
第7図は、A、T、D、回路の出力インバータ12に、
トランジスタ91〜94からなるグロツクドインバータ
を逆並列につなぎ、静止時間Δを或いはΔt′の間トラ
ンジスタ91.94を導通とし、パルスφ8Lの立ち上
がル期間あるいはφaLの立ち下がシ期間即ちA、T、
D、回路の静止時間のA、T、D、回路出力φiのレベ
ルをラッチする回路である。勿論このφ量のラッチされ
るレベルは、第3図、第4図から分るように1L”レベ
ルである。
トランジスタ91〜94からなるグロツクドインバータ
を逆並列につなぎ、静止時間Δを或いはΔt′の間トラ
ンジスタ91.94を導通とし、パルスφ8Lの立ち上
がル期間あるいはφaLの立ち下がシ期間即ちA、T、
D、回路の静止時間のA、T、D、回路出力φiのレベ
ルをラッチする回路である。勿論このφ量のラッチされ
るレベルは、第3図、第4図から分るように1L”レベ
ルである。
上記説明は、人、T、D、回路を時間Δを或いはΔt′
の間静止状態とするものであったが、第8図ないし第1
0図は内部ケロックパルス発生回路(以下1.0.P、
G、回路と略す)18におい6 いて、第5図ないし第7図に示したA、T、D。
の間静止状態とするものであったが、第8図ないし第1
0図は内部ケロックパルス発生回路(以下1.0.P、
G、回路と略す)18におい6 いて、第5図ないし第7図に示したA、T、D。
回路の静止回路を適用した実施例である。従って両者間
で相対応する個所には同一符号を用い、適宜添字″11
”を付している。第8図ではI。
で相対応する個所には同一符号を用い、適宜添字″11
”を付している。第8図ではI。
0、P、G、回路1Bのインバータ19の入力と出力を
トランジスタ781と771 とによシ強制的に1H”
レベルと1L#レベルとし、信号φlをl″H”レベル
に保った回路である。第9図は1.O,P、G、回路1
8のインバータ19の入力ノードの電源Vssへのtf
M経路をトランジスタ811によシ遮断し、トランジス
タ78.によ)強制的に6H”レベルにして信号φ!を
RH”レベルに保った回路である。第10図は1、O,
P、G、 回路18のインバータ19の入力と出力部
分に、トランジスタ91.〜914で構成されたグロツ
クドインバータを接続し、静止状態開始の時インバータ
19の入出力電圧をそのままラッチし、信号φ!を@H
”レベルに保った回路である。
トランジスタ781と771 とによシ強制的に1H”
レベルと1L#レベルとし、信号φlをl″H”レベル
に保った回路である。第9図は1.O,P、G、回路1
8のインバータ19の入力ノードの電源Vssへのtf
M経路をトランジスタ811によシ遮断し、トランジス
タ78.によ)強制的に6H”レベルにして信号φ!を
RH”レベルに保った回路である。第10図は1、O,
P、G、 回路18のインバータ19の入力と出力部
分に、トランジスタ91.〜914で構成されたグロツ
クドインバータを接続し、静止状態開始の時インバータ
19の入出力電圧をそのままラッチし、信号φ!を@H
”レベルに保った回路である。
上記説明は0M08回路構成の例を示したが、7
次にエンハンスメソト型トランジスタとデプレッション
型トランジスタを用いたいわゆるPi/D型回路構成の
スタティックRA M l:おける実施例を示す、第1
1図はそのPi/D型スタテスタティックRAM出し系
回路構成図でアシ、第1図と構成的に対応させた例であ
るから、対応個所には同一符号を用い、適宜添字″12
”を付しておく。この回路は、プリチャージ信号が第1
図とは逆相のφpが用いられていることが異な)、定性
的には同じ動作である。この場合も回路静止用パルスφ
$としては、プリチャージパルスφpの逆相パルスφp
或いはセンスラッチ用パルスφLを用いる。従ってパル
スφpを用いるときには、φpを入力とする1段のイン
バータの出力を用いる。なお、第11図においてトラン
ジスタ28.〜10.,64.はしきい値電圧がOv付
近のいわゆるイントリンシック型、トランジスタ77、
、jla、はデプレッション型、他のトランジスタはエ
ンへンスメント型である。
型トランジスタを用いたいわゆるPi/D型回路構成の
スタティックRA M l:おける実施例を示す、第1
1図はそのPi/D型スタテスタティックRAM出し系
回路構成図でアシ、第1図と構成的に対応させた例であ
るから、対応個所には同一符号を用い、適宜添字″12
”を付しておく。この回路は、プリチャージ信号が第1
図とは逆相のφpが用いられていることが異な)、定性
的には同じ動作である。この場合も回路静止用パルスφ
$としては、プリチャージパルスφpの逆相パルスφp
或いはセンスラッチ用パルスφLを用いる。従ってパル
スφpを用いるときには、φpを入力とする1段のイン
バータの出力を用いる。なお、第11図においてトラン
ジスタ28.〜10.,64.はしきい値電圧がOv付
近のいわゆるイントリンシック型、トランジスタ77、
、jla、はデプレッション型、他のトランジスタはエ
ンへンスメント型である。
8
第12図、第13図はE/D型A、T、D、回路を静止
状態とする実施例である。即ち第12図では、信号φL
或いはφpを入力φ$とする立ち上がり検出回路71.
によって作られる信号φ8Lによって、静止時間の間ト
ランジスタ78、と77!と°は導通状態となシ、ノー
ド人は強制的に1H”レベルに、そして信号φIti強
制的に”L”レベルにされかつこのレベルに保持され、
誤動作を防いでいる。第13図では、立ち上がシ検出回
路71tによって作られる信号φ8L 、φBLによシ
、静止時間の間トランジスタ81.は遮断状態に、そし
てトランジスタ78、は導通状態と1.信号φiは1L
”レベルに保たれ、誤動作を防いでいる。
状態とする実施例である。即ち第12図では、信号φL
或いはφpを入力φ$とする立ち上がり検出回路71.
によって作られる信号φ8Lによって、静止時間の間ト
ランジスタ78、と77!と°は導通状態となシ、ノー
ド人は強制的に1H”レベルに、そして信号φIti強
制的に”L”レベルにされかつこのレベルに保持され、
誤動作を防いでいる。第13図では、立ち上がシ検出回
路71tによって作られる信号φ8L 、φBLによシ
、静止時間の間トランジスタ81.は遮断状態に、そし
てトランジスタ78、は導通状態と1.信号φiは1L
”レベルに保たれ、誤動作を防いでいる。
第14図、第15図はE/D型回路構成の1、O,P、
G、回路18を静止状態とする実施例を示している。即
ち第14図では、立ち上がシ検出回路71.で作られた
パルスφ8Lによる静止時間の間はトランジスタ783
と77、が導通状態となシ、インバータ190入力と出
力を、9 それぞれ強制的に@H”レベルとl″L”レベルにし、
それによって信号φ■は1H”レベルに保持され、誤動
作を防いでいる。第15図では信号φ8LとφaLとに
より、静止時間の間はトランジスタ78.が導通状態に
、トランジスタ81、は遮断状態とな如、インバータ1
9の入力を強制的に1H”レベルにし、それによって信
号φIは1H”レベルに保たれ、誤動作を防いでいる。
G、回路18を静止状態とする実施例を示している。即
ち第14図では、立ち上がシ検出回路71.で作られた
パルスφ8Lによる静止時間の間はトランジスタ783
と77、が導通状態となシ、インバータ190入力と出
力を、9 それぞれ強制的に@H”レベルとl″L”レベルにし、
それによって信号φ■は1H”レベルに保持され、誤動
作を防いでいる。第15図では信号φ8LとφaLとに
より、静止時間の間はトランジスタ78.が導通状態に
、トランジスタ81、は遮断状態とな如、インバータ1
9の入力を強制的に1H”レベルにし、それによって信
号φIは1H”レベルに保たれ、誤動作を防いでいる。
上記説明では、プリチャージ終了時刻或いはビット線の
センス増幅開始時刻からA、T、D、回路9或いは1.
O,P、(j、回路18を静止状態とする場合である。
センス増幅開始時刻からA、T、D、回路9或いは1.
O,P、(j、回路18を静止状態とする場合である。
次に更にバッファ回路出力Vout がビット線のプ
リチャージによシ、′H”レベルにガるときに生ずるV
DD ’If源ノイズによる誤動作を防ぐ方法として、
第19図1al 、 lblに示すようにプリチャージ
信号φp或いはセンスラッチ信号φLの立ち上がシ遅延
信号をっく夛、これを信号φ8L或いはφ8Lとして用
いることによシ、ビット線のプリチャージによるVou
t の0 立ち上がシの始まる少し前よりVout の出力デー
タが出力し終えるまでの間人、T、D、回路9もしくは
1.O,P、G、回路18を静止状態とすることができ
る。ここで上記の立ち上がり遅延回路によるφ8Lとφ
8Lの発生回路は第17図に示される。これはインバー
タ100〜103による遅延回路とNANDゲート10
5と信号反転用インバータ104で構成することができ
る。またA、T、D、回路が第18図に示すようなイン
バータ110〜115、NORゲート116〜118よ
)なる他の回路形式である場合には、まず0MO8構成
の場合、A、T、D、回路9の出力にあるNORゲート
118に対して第19図1al t (b) 、 (c
)のような静止回路がある。第19図1alはトランジ
スタ120〜122で強制的に、NORゲート118の
入力と出力の電位を静止時間には1H”と”L”レベル
にするものである。第19図1b)はNOR,ゲート1
18を3人力NORゲートとし、そのうちの1人力に信
号φ8Lを入力し、静止時間に出力を−IL”レベル1 とするものである。第19図(e)はN0FLゲート1
18の1人力と出力との間に、トランジスタ130〜1
33よシなるグロツクドインバータとさらにその1人力
と前段のNORゲート出力の間にスイッチ用のトランジ
スタ134゜135を接続し、静止時間にNORゲート
118の出力をラッチするものである。
リチャージによシ、′H”レベルにガるときに生ずるV
DD ’If源ノイズによる誤動作を防ぐ方法として、
第19図1al 、 lblに示すようにプリチャージ
信号φp或いはセンスラッチ信号φLの立ち上がシ遅延
信号をっく夛、これを信号φ8L或いはφ8Lとして用
いることによシ、ビット線のプリチャージによるVou
t の0 立ち上がシの始まる少し前よりVout の出力デー
タが出力し終えるまでの間人、T、D、回路9もしくは
1.O,P、G、回路18を静止状態とすることができ
る。ここで上記の立ち上がり遅延回路によるφ8Lとφ
8Lの発生回路は第17図に示される。これはインバー
タ100〜103による遅延回路とNANDゲート10
5と信号反転用インバータ104で構成することができ
る。またA、T、D、回路が第18図に示すようなイン
バータ110〜115、NORゲート116〜118よ
)なる他の回路形式である場合には、まず0MO8構成
の場合、A、T、D、回路9の出力にあるNORゲート
118に対して第19図1al t (b) 、 (c
)のような静止回路がある。第19図1alはトランジ
スタ120〜122で強制的に、NORゲート118の
入力と出力の電位を静止時間には1H”と”L”レベル
にするものである。第19図1b)はNOR,ゲート1
18を3人力NORゲートとし、そのうちの1人力に信
号φ8Lを入力し、静止時間に出力を−IL”レベル1 とするものである。第19図(e)はN0FLゲート1
18の1人力と出力との間に、トランジスタ130〜1
33よシなるグロツクドインバータとさらにその1人力
と前段のNORゲート出力の間にスイッチ用のトランジ
スタ134゜135を接続し、静止時間にNORゲート
118の出力をラッチするものである。
第20図1al * (bJ 、 (c)はE/D型回
路の場合を示したもので、第20図+a)は静止時間に
、トランジスタ1201〜122.でNORゲート11
8の入力と出力を強制的に@H”と6L”レベルにする
ものである。第20図1alは2人力NORゲート11
8を3人力化し、静止時間には信号φ8Lによjl)N
ORゲート118の出力をIL”レベルとするものであ
る。第20図tc>は2人力NORゲート118のVD
D電源側にトランジスタ141を接続し、静止時間には
出力φlと電源VDDとの間の電流径路を遮断する程度
にまでコンダクタンスを極端に下げると同時に、トラン
ジスタ142を導通させて信号φ12 をt″L”レベルに保つ回路である。
路の場合を示したもので、第20図+a)は静止時間に
、トランジスタ1201〜122.でNORゲート11
8の入力と出力を強制的に@H”と6L”レベルにする
ものである。第20図1alは2人力NORゲート11
8を3人力化し、静止時間には信号φ8Lによjl)N
ORゲート118の出力をIL”レベルとするものであ
る。第20図tc>は2人力NORゲート118のVD
D電源側にトランジスタ141を接続し、静止時間には
出力φlと電源VDDとの間の電流径路を遮断する程度
にまでコンダクタンスを極端に下げると同時に、トラン
ジスタ142を導通させて信号φ12 をt″L”レベルに保つ回路である。
上記実施例によれば、4にピットのOMOSスタティッ
クRAMにおいて従来のA、T、D、回路を有するもの
ではVDD−5,5Vで発振状態とかつたが、本発明で
はいずれの方法でも、発振開始UVnn −10,5〜
15 Vの範囲内υ■、発振に強くなったことが分る。
クRAMにおいて従来のA、T、D、回路を有するもの
ではVDD−5,5Vで発振状態とかつたが、本発明で
はいずれの方法でも、発振開始UVnn −10,5〜
15 Vの範囲内υ■、発振に強くなったことが分る。
またE/D構成では、従来例ではVDD −6,OVで
発振状態となったが、本発明ではいずれの方法でも発振
開始電圧はVIID −11〜16Vとかった。即ち電
源電圧が高いと誤動作ないし発振現象がおきやすくなる
が、本実施例によればそれがおきにくくなった。
発振状態となったが、本発明ではいずれの方法でも発振
開始電圧はVIID −11〜16Vとかった。即ち電
源電圧が高いと誤動作ないし発振現象がおきやすくなる
が、本実施例によればそれがおきにくくなった。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。伺えば実施例ではスタティックRんMを例にした
が、n OM (Read OnlyMemory)の
場合でもセル構造が異彦るだけで、本発明を適用できる
。
ある。伺えば実施例ではスタティックRんMを例にした
が、n OM (Read OnlyMemory)の
場合でもセル構造が異彦るだけで、本発明を適用できる
。
以上説明した如く本発明によれば、データの3
出力にともなう電源ノイズによシ生ずる半導体記憶装置
の誤動作表いし発振現象を防止することができるもので
ある。
の誤動作表いし発振現象を防止することができるもので
ある。
第1図は0MO8スタティックRAMの読み出し系回路
図、第2図は同回路の動作を示すタイミング波形図、第
3図、第4図は本発明の詳細な説明する信号のタイミン
グ波形図、第5図ないし第7図は本発明の実施例の要部
回路図、第8図ないし第10図は本発明の他の実施例の
要部回路図、第11図はB/D型スメスタテイックRA
Mみ出し系回路図、第12図と第13図はE/D回路に
おける本発明の実施例の要部回路図、第14図と第15
図はE/D型回路における本発明の他の実施例の要部[
用路図、第16図は本発明の他の実施例を説明するため
のタイミング波形図、第17図ないし第20図は本発明
の他の実施例の要部回路図である。 1・・・アドレスバッファ回路、9・・・アドレストラ
ンルヨンデイテクタ(人、T、D、)回路、184 ・・・内部制御パルス発生(1,O,P、G、 )回路
、22・・・プリチャージパルス発生回路、27・・・
プリチャージ回路、3 J 用メモリセル、32゜36
・・・デコーダ回路、4o・・・センス増幅回路、56
・・・出力バッファ回路、OL・・・負苛容量。 出願人代理人 弁理土鈴 江 武 彦 2.5 @ * ?
図、第2図は同回路の動作を示すタイミング波形図、第
3図、第4図は本発明の詳細な説明する信号のタイミン
グ波形図、第5図ないし第7図は本発明の実施例の要部
回路図、第8図ないし第10図は本発明の他の実施例の
要部回路図、第11図はB/D型スメスタテイックRA
Mみ出し系回路図、第12図と第13図はE/D回路に
おける本発明の実施例の要部回路図、第14図と第15
図はE/D型回路における本発明の他の実施例の要部[
用路図、第16図は本発明の他の実施例を説明するため
のタイミング波形図、第17図ないし第20図は本発明
の他の実施例の要部回路図である。 1・・・アドレスバッファ回路、9・・・アドレストラ
ンルヨンデイテクタ(人、T、D、)回路、184 ・・・内部制御パルス発生(1,O,P、G、 )回路
、22・・・プリチャージパルス発生回路、27・・・
プリチャージ回路、3 J 用メモリセル、32゜36
・・・デコーダ回路、4o・・・センス増幅回路、56
・・・出力バッファ回路、OL・・・負苛容量。 出願人代理人 弁理土鈴 江 武 彦 2.5 @ * ?
Claims (1)
- 【特許請求の範囲】 (1)複数個のメモリセルと、これらメモリセルのうち
の特定のセルを選択するための入力アドレスバッファ回
路及びデコーダ回路と、前記メモリセルの情報を増幅し
データ信号として出力する回路と、そのデータ信号を外
部回路へ出力する出力バッファ回路と、入力アドレス信
号の変化を検知するアドレストランジションディテクタ
回路と、前記出力バッファ回路へ入力されるデータ信号
を制御する信号を前記アドレストランジションディテク
タ回路の動作を制御する原信号として該アドレストラン
ジション、ディテクタ回路に入力し、前記出力バッファ
回路によシ前記メモリセルの情報に対応する電位が前記
出力バッファ回路から出力される一部の期間または全部
の期間中には前記アドレストランジションディテクタ回
路を動作させない手段とを具備したことを特徴とする半
導体記憶装置。 (2)前記出力バッファ回路へ入力されるデータ信号を
制卸する信号には、複数のメモリセルが接続されたビッ
ト線をセンス増幅する制卸信号を用いることを特徴とす
る特許請求の範囲第1項に記載の半導体記憶装置。 (3)前記出力バッファ回路へ入力されるデータ信号を
制卸する信号には、複数のメモリセルが接続されたビッ
ト線をプリチャージするための制卸信号を用いることを
特徴とする特許請求の範囲第1項に記載の半導体記憶装
置。 (4) 前記アドレストランジションデイテグタ回路
が動作しないための手段として、該アドレストランジシ
ョンディテクタ回路にラッチ機能が具備されていること
を特徴とする特許請求の範囲第1項に記載の半導体記憶
回路。 +5) 複aのメモリセルと、これらメモリセルのう
ちの特定のセルを選択するための入力アドレスバッファ
回路及びデコーダ回路と、前記メモリセルの情報を増幅
しデータ信号として出力する回路と、そのデータ信号を
外部回路へ出力する出力バッファ回路と、入力アドレス
信号の変化を検知するアドレストランジションディテク
タ回路と、この回路の出力を入力とし内部制御パルスを
発生する内部制御パルス発生回路と、前記出力バッファ
回路へ入力されるデータ信号を制御する信号を前記内部
制御パルス発生回路を制御する信号の原信号として前記
内部側副パルス発生回路に入力し、前記出力バッファ回
路によシ前記メモリセルの情報に対応する電位が前期出
力バッファ回路から出力される一部の期間または全部の
期間中には前記内部制御パルス発生回路の出力を変化さ
せない手段とを具備したことを特徴とする半導体記憶装
置。 :6)前記出力バッファ回路へ入力されるデータ信号を
制御する信号には、複数のメモリセルが接続されたビッ
ト線をセンス増幅する制卸信号を用いることを特徴とす
る特許請求の範囲第5項に記載の半導体記憶装置。 (7)前記出力バッファ回路へ入力されるデータ信号を
制御する信号には、複数のメモリセルが接続されたビッ
ト線をプリチャージするための制御信号を用いることを
特徴とする特許請求の範囲第5項に記載の半導体記憶装
置。 (8)前記内部制御パルス発生回路の出力を変化させな
い手段として、該内部制御パルス発生回路にラッチ機能
が具備されていることを特徴とする特許請求の範囲第5
項に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57163112A JPS5954093A (ja) | 1982-09-21 | 1982-09-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57163112A JPS5954093A (ja) | 1982-09-21 | 1982-09-21 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5954093A true JPS5954093A (ja) | 1984-03-28 |
Family
ID=15767387
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57163112A Pending JPS5954093A (ja) | 1982-09-21 | 1982-09-21 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5954093A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6224494A (ja) * | 1985-07-24 | 1987-02-02 | Hitachi Ltd | 半導体記憶回路 |
JPS63318000A (ja) * | 1987-06-22 | 1988-12-26 | Matsushita Electronics Corp | スタチックram回路 |
JPS6442097A (en) * | 1987-08-07 | 1989-02-14 | Nippon Electric Ic Microcomput | Semiconductor memory |
JPH01307992A (ja) * | 1988-06-07 | 1989-12-12 | Nec Corp | 半導体記憶装置 |
JPH0218789A (ja) * | 1988-07-06 | 1990-01-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH0528770A (ja) * | 1991-07-25 | 1993-02-05 | Mitsubishi Electric Corp | マルチポートメモリ回路 |
US6037815A (en) * | 1996-05-24 | 2000-03-14 | Nec Corporation | Pulse generating circuit having address transition detecting circuit |
-
1982
- 1982-09-21 JP JP57163112A patent/JPS5954093A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6224494A (ja) * | 1985-07-24 | 1987-02-02 | Hitachi Ltd | 半導体記憶回路 |
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