JPH0831004B2 - Bus circuit - Google Patents
Bus circuitInfo
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- JPH0831004B2 JPH0831004B2 JP1187115A JP18711589A JPH0831004B2 JP H0831004 B2 JPH0831004 B2 JP H0831004B2 JP 1187115 A JP1187115 A JP 1187115A JP 18711589 A JP18711589 A JP 18711589A JP H0831004 B2 JPH0831004 B2 JP H0831004B2
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- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバス信号伝送に利用する。本発明はバス回路
に関し、特に情報処理装置に広く使用されるバス信号伝
送において外来ノイズを受けにくくするためのバス回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is used for bus signal transmission. The present invention relates to a bus circuit, and more particularly to a bus circuit for making it less susceptible to external noise in bus signal transmission widely used in information processing devices.
本発明は複数のトランシーバがバスラインを介して接
続されたバス回路において、 バスラインにクロストークノイズが現れたときに加算
された状態に長時間接続されないようにすることによ
り、 クロストークノイズの重なりによる誤動作をなくすよ
うにしたものである。The present invention, in a bus circuit in which a plurality of transceivers are connected via a bus line, prevents cross-talk noise from overlapping for a long time when crosstalk noise appears on the bus line, so that the crosstalk noise overlaps. It is intended to eliminate malfunctions caused by.
従来、TTL回路（トランジスタトランジスタ論理回
路）あるいはCMOS回路（相補形金属酸化膜半導体回路）
で構成されるバス信号伝送回路においてはすべてのドラ
イバが高インピーダンス状態となった場合にバスにおけ
る信号レベルを論理“1"あるいは“0"に確定させるため
通常バスラインにプルアップ抵抗またはプルダウン抵抗
を付加していた。Conventionally, TTL circuit (transistor transistor logic circuit) or CMOS circuit (complementary metal oxide semiconductor circuit)
In the bus signal transmission circuit composed of, in order to determine the signal level on the bus to logic "1" or "0" when all the drivers are in a high impedance state, a pull-up resistor or a pull-down resistor is usually added to the bus line. Had been added.
上述したようにバスラインにはプルアップ抵抗または
プルダウン抵抗が付加されバスに接続されたすべてのバ
スドライバ回路が高インピーダンスになった場合このバ
スラインの論理レベルを“1"または“0"に保っている。
このプルアップ抵抗値またはプルダウン抵抗値はドライ
バ回路の駆動能力から一段大きな値に設定されている。As described above, when a pull-up resistor or a pull-down resistor is added to the bus line and all the bus driver circuits connected to the bus become high impedance, keep the logic level of this bus line at "1" or "0". ing.
The pull-up resistance value or pull-down resistance value is set to a value that is one step larger than the driving capability of the driver circuit.
すべてのバスドライバ回路が高インピーダンス状態の
ときこのバスラインにクロストークノイズが乗るとプル
アップ抵抗値またはプルダウン抵抗値が大きいためにこ
のノイズは長時間持続する。したがって複数本の信号線
からクロストークノイズを受けるとそれらのノイズは加
算され結果として大きなクロストークノイズがバスライ
ンに現れることになり、このノイズのために誤動作を起
こす欠点があった。When all bus driver circuits are in a high impedance state, if crosstalk noise is present on this bus line, this noise lasts for a long time because the pull-up resistance value or pull-down resistance value is large. Therefore, when crosstalk noise is received from a plurality of signal lines, these noises are added, and as a result, a large crosstalk noise appears on the bus line, and this noise causes a malfunction.
本発明はこのような欠点を除去するもので、複数の信
号線からのクロストークノイズが重なり合うことを防
ぎ、その重なりによる誤動作を防止できる回路を提供す
ることを目的とする。The present invention eliminates such drawbacks, and an object of the present invention is to provide a circuit capable of preventing crosstalk noises from a plurality of signal lines from overlapping and preventing malfunction due to the overlapping.
本発明は、複数のトランシーバが接続されるバスライ
ンと、このバスラインと共通電位との間に接続されたプ
ルダウン抵抗とを備えたバス回路において、前記バスラ
インに伝送される信号のクロック周期と等しい周期パル
スを発生するパルス発生回路と、前記バスラインの論理
レベルが“0"のときに前記パルス発生回路からの周期パ
ルスを出力するゲート回路と、このゲート回路の出力を
入力とし、コレクタ出力が前記バスラインに接続された
オープンコレクタ回路とを備えたことを特徴とする。The present invention relates to a bus circuit including a bus line to which a plurality of transceivers are connected and a pull-down resistor connected between the bus line and a common potential, and a clock cycle of a signal transmitted to the bus line. A pulse generation circuit that generates equal periodic pulses, a gate circuit that outputs a periodic pulse from the pulse generation circuit when the logic level of the bus line is "0", and an output of this gate circuit as an input and a collector output And an open collector circuit connected to the bus line.
バスラインを介して接続されたバストランシーバが高
インピーダンスになると、プルダウン抵抗によりバスラ
インは論理“0"になり、ゲート回路の出力にパルス発生
回路のパルスが現れる。ここでバスラインに信号線から
のクロストークノイズが現れてもオープンコレクタ回路
が加算された状態を持続させずに定常レベルに戻す。When the bus transceiver connected through the bus line becomes high impedance, the bus line becomes a logical "0" due to the pull-down resistor, and the pulse of the pulse generation circuit appears at the output of the gate circuit. Here, even if crosstalk noise from the signal line appears on the bus line, the open collector circuit does not maintain the added state but returns it to a steady level.
これにより、クロストークノイズの重なりによって生
じる誤動作を防止することができる。As a result, it is possible to prevent malfunction caused by overlapping of crosstalk noise.
次に、本発明実施例を図面に基づいて説明する。第１
図は本発明実施例の構成を示す図である。Next, embodiments of the present invention will be described with reference to the drawings. First
The figure shows the configuration of an embodiment of the present invention.
本発明実施例は、二つのバストランシーバ10および20
が接続されるバスライン30と、このバスライン30と共通
電位との間に接続されたプルダウン抵抗70とを備え、さ
らに本発明の特徴として、周期パルスを発生するパルス
発生回路40と、バスライン30の論理レベルが“0"のとき
にパルス発生回路40からの周期パルスを出力するゲート
回路50と、このゲート回路50の出力を入力とし、コレク
タ出力がバスライン30に接続されたオープンコレクタ回
路60とを備える。The embodiment of the present invention uses two bus transceivers 10 and 20.
And a pull-down resistor 70 connected between the bus line 30 and a common potential. Further, as a feature of the present invention, a pulse generation circuit 40 for generating a periodic pulse, and a bus line A gate circuit 50 that outputs a periodic pulse from the pulse generation circuit 40 when the logic level of 30 is "0", and an open collector circuit in which the output of this gate circuit 50 is input and the collector output is connected to the bus line 30. With 60.
パルス発生回路40が発生する周期パルスの周期は、バ
スライン30またはそれに隣接し雑音源となるバスライン
30に伝送される信号のクロック周期と等しくすることが
望ましい。The period of the periodic pulse generated by the pulse generation circuit 40 is the bus line 30 or a bus line adjacent to the bus line 30 and serving as a noise source.
It is desirable to equal the clock period of the signal transmitted to 30.
プルダウン抵抗70はバストランシーバ10および20が高
インピーダンスのときバスライン30のレベルを論理“0"
になるようにするための抵抗である。The pull-down resistor 70 sets the level of the bus line 30 to a logical "0" when the bus transceivers 10 and 20 have high impedance.
It is a resistance to become.
第３図はバストランシーバ10および20が高インピーダ
ンスのときプルダウン抵抗70によりバスライン30が論理
“0"になっている場合に別の２本の信号ラインから時間
t1だけずれたクロストークノイズがバスライン30にのっ
た場合の従来技術におけるノイズ波形を示したものであ
る。FIG. 3 shows the time from another two signal lines when the bus line 30 is at logic "0" by the pull-down resistor 70 when the bus transceivers 10 and 20 have high impedance.
7 is a diagram showing a noise waveform in the related art when crosstalk noise deviated by t 1 is on the bus line 30.
１本の信号ラインからのクロストーク量v1はバストラ
ンシーバ10および20、プルダウン抵抗70が高インピーダ
ンスであるため長時間接続しバスライン30にあらわれる
クロストーク量VNはVN2v1となっている。このノイズ
がバストランシーバ10および20のスレッショルド電圧V
thを越え論理“0"であったものが“1"となり誤動作をす
る。The crosstalk amount v 1 from one signal line is V N 2v 1 which is the crosstalk amount V N appearing on the bus line 30 after long-time connection because the bus transceivers 10 and 20 and the pull-down resistor 70 have high impedance. There is. This noise causes the threshold voltage V
A logic "0" that exceeds th becomes "1" and malfunctions.
ここで本発明は、パルス発生回路40、ゲート回路50お
よびオープンコレクタ回路60を備えたことを特徴とする
もので、パルス発生回路40はパルス発生器であり、ゲー
ト回路50はバスライン30が論理“0"のときにパルス発生
回路40の出力パルスを出力するゲート回路であり、オー
プンコレクタ回路60はトランジスタ61を備え、ゲート回
路50の出力を入力とし、出力をバスライン30に接続した
回路である。Here, the present invention is characterized by including a pulse generation circuit 40, a gate circuit 50, and an open collector circuit 60, the pulse generation circuit 40 is a pulse generator, and the gate circuit 50 has a bus line 30 of which logic It is a gate circuit that outputs the output pulse of the pulse generation circuit 40 when it is "0". The open collector circuit 60 includes a transistor 61, the output of the gate circuit 50 is input, and the output is connected to the bus line 30. is there.
バストランシーバ10および20が高インピーダンスとす
るとプルダウン抵抗70によりバスライン30は論理“0"に
なっておりゲート回路50の出力にパルス発生回路40のパ
ルスが現れる。バスライン30には１本の信号線からのク
ロストークノイズV1があらわれるがオープンコレクタ回
路60により長時間接続せずすぐに定常レベル（GNDレベ
ル）になる。第２図はこの状態を示したものである。When the bus transceivers 10 and 20 have high impedance, the pull-down resistor 70 causes the bus line 30 to be logic "0", and the pulse of the pulse generation circuit 40 appears at the output of the gate circuit 50. The crosstalk noise V 1 from one signal line appears on the bus line 30, but the open collector circuit 60 immediately connects to the steady level (GND level) without connecting for a long time. FIG. 2 shows this state.
したがって２本の信号線からのクロストークノイズが
重なり合うことはなく結局バスライン30にあらわれるク
ロストーク量VNは VN＝v1 となる。Therefore, the crosstalk noises from the two signal lines do not overlap with each other, and the crosstalk amount V N appearing on the bus line 30 is V N = v 1 .
この値はスレッショルド電圧Vthを越えないためクロ
ストークノイズによる誤動作を防ぐことができる。Since this value does not exceed the threshold voltage V th , malfunction due to crosstalk noise can be prevented.
以上説明したように本発明によれば、パルス発生器、
ゲート回路およびオープンコレクタ回路を追加し、複数
本の信号線からのクロストークノイズが重なり合うこと
を防ぐことにより、クロストークノイズの重なりによる
誤動作を防止することができる効果がある。As described above, according to the present invention, the pulse generator,
By adding a gate circuit and an open collector circuit to prevent the crosstalk noises from a plurality of signal lines from overlapping, it is possible to prevent malfunction due to the overlap of the crosstalk noises.
第１図は本発明実施例の構成を示すブロック図。 第２図は本発明実施例のバスラインに現れるノイズ波形
を示す図。 第３図は従来例のバスラインに現れるノイズ波形を示す
図。 10、20…バストランシーバ、30…バスライン、40…パル
ス発生回路、50…ゲート回路、60…オープンコレクタ回
路、70…プルダウン抵抗。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. FIG. 2 is a diagram showing a noise waveform appearing on the bus line of the embodiment of the present invention. FIG. 3 is a diagram showing a noise waveform appearing on a conventional bus line. 10, 20 ... Bus transceiver, 30 ... Bus line, 40 ... Pulse generation circuit, 50 ... Gate circuit, 60 ... Open collector circuit, 70 ... Pull-down resistor.
Claims (1)
ンと、このバスラインと共通電位との間に接続されたプ
ルダウン抵抗とを備えたバス回路において、 前記バスラインに伝送される信号のクロック周期と等し
い周期パルスを発生するパルス発生回路と、 前記バスラインの論理レベルが“0"のときに前記パルス
発生回路からの周期パルスを出力するゲート回路と、 このゲート回路の出力を入力とし、コレクタ出力が前記
バスラインに接続されたオープンコレクタ回路と を備えたことを特徴とするバス回路。1. A bus circuit comprising a bus line to which a plurality of transceivers are connected and a pull-down resistor connected between the bus line and a common potential, wherein a clock cycle of a signal transmitted to the bus line. A pulse generating circuit that generates a periodic pulse equal to the following: a gate circuit that outputs a periodic pulse from the pulse generating circuit when the logic level of the bus line is "0"; And an open collector circuit whose output is connected to the bus line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187115A JPH0831004B2 (en) | 1989-07-19 | 1989-07-19 | Bus circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187115A JPH0831004B2 (en) | 1989-07-19 | 1989-07-19 | Bus circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0351904A JPH0351904A (en) | 1991-03-06 |
| JPH0831004B2 true JPH0831004B2 (en) | 1996-03-27 |
Family
ID=16200370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187115A Expired - Lifetime JPH0831004B2 (en) | 1989-07-19 | 1989-07-19 | Bus circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831004B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833739A (en) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | Bus line driving circuit |
| JPS60224356A (en) * | 1984-04-23 | 1985-11-08 | Nec Corp | Bus circuit |
-
1989
- 1989-07-19 JP JP1187115A patent/JPH0831004B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351904A (en) | 1991-03-06 |
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