JPH0351904A - Bus circuit - Google Patents
Bus circuitInfo
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- 230000000737 periodic effect Effects 0.000 claims description 6
- 230000007257 malfunction Effects 0.000 abstract description 9
- 125000004122 cyclic group Chemical group 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバス信号伝送に利用する。本発明はバス回路に
関し、特に情報処理装置に広く使用されるバス信号伝送
において外来ノイズを受けにくくするためのバス回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention is utilized for bus signal transmission. The present invention relates to a bus circuit, and more particularly to a bus circuit for making bus signal transmission, which is widely used in information processing devices, less susceptible to external noise.
本発明は複数のトランシーバがバスラインを介して接続
されたバス回路において、
バスラインにクロストークノイズが現れたときに加算さ
れた状態に長時間接続されないようにすることにより、
クロストークノイズの重なりによる誤動作をなくすよう
にしたものである。In a bus circuit in which a plurality of transceivers are connected via a bus line, the present invention prevents crosstalk noise from being connected for a long time when crosstalk noise appears on the bus line, thereby reducing the overlap of crosstalk noise. This is to eliminate malfunctions caused by
従来、ＴＴＬ回路（トランジスタトランジスタ論理回路
）あるいはＣＭＯＳ回路（相補形金属酸化膜半導体回路
）で構或されるバス信号伝送回路においてはすべてのド
ライバが高インピーダンス状態となった場合にバスにお
ける信号レベルを論理“１″あるいは“０”に確定させ
るため通常バスラインにプルアップ抵抗またはプルダウ
ン抵抗を付加していた。Conventionally, in bus signal transmission circuits made up of TTL circuits (transistor transistor logic circuits) or CMOS circuits (complementary metal oxide film semiconductor circuits), the signal level on the bus is changed when all drivers are in a high impedance state. Usually, a pull-up resistor or pull-down resistor is added to the bus line to determine the logic "1" or "0".
上述したようにバスラインにはプルアップ抵抗またはプ
ルダウン抵抗が付加されバスに接続されたすべてのバス
ドライバ回路が高インピーダンスになった場合このバス
ラインの論理レベルを“１”または“０”に保っている
。このプルアップ抵抗値またはプルダウン抵抗値はドラ
イバ回路の駆動能力から一段大きな値に設定されている
。As mentioned above, a pull-up resistor or pull-down resistor is added to the bus line, and when all the bus driver circuits connected to the bus become high impedance, the logic level of this bus line is kept at "1" or "0". ing. This pull-up resistance value or pull-down resistance value is set to a value that is one step larger than the driving ability of the driver circuit.
すべてのバスドライバ回路が高インピーダンス状態のと
きこのバスラインにクロストークノイズが乗るとプルア
ップ抵抗値またはプルダウン抵抗値が大きいためにこの
ノイズは長時間持続する。When all the bus driver circuits are in a high impedance state, if crosstalk noise is applied to this bus line, this noise will persist for a long time because the pull-up resistance value or pull-down resistance value is large.
したがって複数本の信号線からクロストークノイズを受
けるとそれらのノイズは加算され結果として大きなクロ
ストークノイズがバスラインに現れることになり、この
ノイズのために誤動作を起こす欠点があった。Therefore, when crosstalk noise is received from a plurality of signal lines, those noises are added together, resulting in large crosstalk noise appearing on the bus line, which has the disadvantage of causing malfunctions due to this noise.
本発明はこのような欠点を除去するもので、複数の信号
線からのクロストークノイズが重なり合うことを防ぎ、
その重なりによる誤動作を防止できる回路を提供するこ
とを目的とする。The present invention eliminates these drawbacks by preventing crosstalk noise from multiple signal lines from overlapping,
It is an object of the present invention to provide a circuit that can prevent malfunctions due to such overlap.
本発明は、複数のトランシーバが接続されるバスライン
と、このバスラインと共通電位との間に接続されたプル
ダウン抵抗とを備えたバス回路において、周期パルスを
発生するパルス発生回路と、前記バスラインの論理レベ
ルが“０”のときに前記パルス発生回路からの周期パル
スを出力するゲート回路と、このゲート回路の出力を入
力とし、コレクタ出力が前記バスラインに接続されたオ
ープンコレクタ回路とを備えたことを特徴とする。The present invention provides a bus circuit that includes a bus line to which a plurality of transceivers are connected and a pull-down resistor connected between the bus line and a common potential, and a pulse generation circuit that generates periodic pulses; A gate circuit that outputs a periodic pulse from the pulse generation circuit when the logic level of the line is "0", and an open collector circuit whose input is the output of this gate circuit and whose collector output is connected to the bus line. It is characterized by having
バスラインを介して接続されたバストランシーバが高イ
ンピーダンスになると、プルダウン抵抗によりバスライ
ンは論理“０”になり、ゲート回路の出力にパルス発生
回路のパルスが現れる。ここでバスラインに信号線から
のクロストークノイズが現れてもオーブンコレクタ回路
が加算された状態を持続させずに定常レベルに戻す。When the bus transceiver connected via the bus line becomes high impedance, the bus line becomes logic "0" due to the pull-down resistor, and a pulse from the pulse generation circuit appears at the output of the gate circuit. Here, even if crosstalk noise from the signal line appears on the bus line, the oven collector circuit returns it to a steady level without sustaining the added state.
これにより、ク口ストークノイズの重なりによって生じ
る誤動作を防止することができる。This makes it possible to prevent malfunctions caused by overlapping noises.
次に、本発明実施例を図面に基づいて説明する。 Next, embodiments of the present invention will be described based on the drawings.
第１図は本発明実施例の構或を示す図である。FIG. 1 is a diagram showing the structure of an embodiment of the present invention.
本発明実施例は、二つのバストランシーバ１１よび２０
が接続されるバスライン３０と、このバスライン３０と
共通電位乏の間に接続されたプルダウン抵抗７０とを備
え、さらに本発明の特徴として、周期パルスを発生する
パルス発生回路４０と、バスライン３０の論理レベルが
“０”のときにパルス発生回路４０からの周期パルスを
出力するゲート回路５０と、このゲート回路５０の出力
を人力とし、コレクタ出力がバスライン３０に接続され
たオーブンコレクタ回路６０とを備える。The embodiment of the present invention has two bus transceivers 11 and 20.
The invention includes a bus line 30 to which the bus line 30 is connected, and a pull-down resistor 70 connected between the bus line 30 and the common potential. a gate circuit 50 that outputs a periodic pulse from the pulse generating circuit 40 when the logic level of the gate circuit 30 is "0"; and an oven collector circuit in which the output of the gate circuit 50 is human-powered and the collector output is connected to the bus line 30. 60.
パルス発生回路４０が発生する周期パルスの周期は、バ
スライン３０またはそれに隣接し雑音源となるバスライ
ン３０に伝送される信号のクロツク周期と等しくするこ
とが望ましい。It is desirable that the period of the periodic pulse generated by the pulse generating circuit 40 be equal to the clock period of the signal transmitted to the bus line 30 or the bus line 30 adjacent to the bus line 30, which is a noise source.
プルダウン抵抗７０はバストランシーバ１０および２０
が高インピーダンスのときバスライン３０のレベルを論
理“０”になるようにするための抵抗である。Pull-down resistor 70 connects bus transceivers 10 and 20
This resistor is used to set the level of the bus line 30 to logic "0" when the impedance is high.
第３図はバストランシーバ１０および２０が高インピー
ダンスのときプルダウン抵抗７０によりバスライン３０
が論理“０”になっている場合に別の２本の信号ライン
から時間ｔ１だけずれたクロス｝一クノイズがバスライ
ン３０にのった場合の従来技術におけるノイズ波形を示
したものである。FIG. 3 shows that when the bus transceivers 10 and 20 are at high impedance, the pull-down resistor 70 causes the bus line 30 to
3 shows a noise waveform in the prior art when a cross noise shifted by a time t1 from two other signal lines is placed on the bus line 30 when the signal line is at logic "0".
１本の信号ラインからのクロストーク量ｖ１ はバスト
ランシーバ１０および２０，プルダウン抵抗７０が高イ
ンピーダンスであるため長時間接続しバスライン３０に
あらわれるクロストークｌｖイはｖＮ＝２ｙ，となって
いる。このノイズがバストランシーバ１０および２０の
スレッショルド電圧Ｖｔｈを越え論理“０”であったも
のが“１″となり誤動作をする。Since the bus transceivers 10 and 20 and the pull-down resistor 70 have high impedance, the amount of crosstalk from one signal line v1 is such that the crosstalk lv appearing on the bus line 30 due to long-term connection is vN=2y. This noise exceeds the threshold voltage Vth of the bus transceivers 10 and 20, and the logic "0" becomes "1" and malfunctions.
ここで本発明は、パルス発生回路４０、ゲート回路５０
およびオーブンコレクタ回路６０を備えたことを特徴と
するもので、パルス発生回路４０はパルス発生器であり
、ゲート回路５０はバスライン３０が論理“０”のとき
にパルス発生回路４０の出力パルスを出力するゲート回
路であり、オーブンコレクタ回路６０はトランジスタ６
１を備え、ゲート回路５０の出力を入力とし、出力をバ
スライン３０に接続した回路である。Here, the present invention provides a pulse generation circuit 40, a gate circuit 50,
and an oven collector circuit 60, the pulse generation circuit 40 is a pulse generator, and the gate circuit 50 generates the output pulse of the pulse generation circuit 40 when the bus line 30 is at logic "0". The oven collector circuit 60 is a gate circuit for outputting the transistor 6.
1, the output of the gate circuit 50 is used as an input, and the output is connected to the bus line 30.
バストランシーバ１０および２０が高インピーダンスと
するとプルダウン抵抗７０によりバスライン３０は論理
“０”になっておりゲート回路５０の出力にパルス発生
回路４０のパルスが現れる。バスライン３０には１本の
信号線からのクロストークノイズＶがあらわれるがオー
ブンコレクタ回路６０により長時間接続せずすぐに定常
レベル（ＧＮＤレベル）になる。第２図はこの状態を示
したものである。When the bus transceivers 10 and 20 have high impedance, the bus line 30 is set to logic "0" by the pull-down resistor 70, and the pulse of the pulse generating circuit 40 appears at the output of the gate circuit 50. Crosstalk noise V from one signal line appears on the bus line 30, but due to the oven collector circuit 60, it quickly becomes a steady level (GND level) without being connected for a long time. FIG. 2 shows this state.
したがって２本の信号線からのクロストークノイズが重
なり合うことはなく結局バスライン３０にあらわれるク
ロストーク量ＶＮは
Ｖや＝ｖ，
となる。Therefore, the crosstalk noises from the two signal lines do not overlap, and the amount of crosstalk VN appearing on the bus line 30 becomes V or =v.
この値はスレッショルド電圧ｖｔｈを越えないためクロ
ストークノイズによる誤動作を防ぐことができる。Since this value does not exceed the threshold voltage vth, malfunctions due to crosstalk noise can be prevented.
以上説明したように本発明によれば、パルス発生器、ゲ
ート回路およびオープンコレクタ回路を追加し、複数本
の信号線からのクロストークノイズが重なり合うことを
防ぐことにより、クロストークノイズの重なりによる誤
動作を防止することができる効果がある。As explained above, according to the present invention, a pulse generator, a gate circuit, and an open collector circuit are added to prevent crosstalk noise from multiple signal lines from overlapping, thereby preventing malfunctions caused by overlapping crosstalk noise. It is effective in preventing
第１図は本発明実施例の構或を示すブロック図。
第２図は本発明実施例のバスラインに現れるノイズ波形
を示す図。
第３図は従来例のバスラインに現れるノイズ波形を示す
図。
１０、２０・・・バストランシーバ、３０・・・バスラ
イン、４０・・・パルス発生回路、５０・・・ゲート回
路、６０・・・オープンコレクタ回路、７０・・・プル
ダウン抵抗。FIG. 1 is a block diagram showing the structure of an embodiment of the present invention. FIG. 2 is a diagram showing noise waveforms appearing on the bus line according to the embodiment of the present invention. FIG. 3 is a diagram showing a noise waveform appearing on a conventional bus line. DESCRIPTION OF SYMBOLS 10, 20... Bus transceiver, 30... Bus line, 40... Pulse generation circuit, 50... Gate circuit, 60... Open collector circuit, 70... Pull-down resistor.
Claims (1)
のバスラインと共通電位との間に接続されたプルダウン
抵抗とを備えたバス回路において、周期パルスを発生す
るパルス発生回路と、 前記バスラインの論理レベルが“０”のときに前記パル
ス発生回路からの周期パルスを出力するゲート回路と、 このゲート回路の出力を入力とし、コレクタ出力が前記
バスラインに接続されたオープンコレクタ回路と を備えたことを特徴とするバス回路。[Claims] 1. A pulse generation circuit that generates periodic pulses in a bus circuit that includes a bus line to which a plurality of transceivers are connected and a pull-down resistor connected between the bus line and a common potential. a gate circuit that outputs a periodic pulse from the pulse generation circuit when the logic level of the bus line is "0"; and an open gate circuit whose collector output is connected to the bus line and whose input is the output of the gate circuit. A bus circuit characterized by comprising a collector circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187115A JPH0831004B2 (en) | 1989-07-19 | 1989-07-19 | Bus circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187115A JPH0831004B2 (en) | 1989-07-19 | 1989-07-19 | Bus circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0351904A true JPH0351904A (en) | 1991-03-06 |
| JPH0831004B2 JPH0831004B2 (en) | 1996-03-27 |
Family
ID=16200370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187115A Expired - Lifetime JPH0831004B2 (en) | 1989-07-19 | 1989-07-19 | Bus circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831004B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833739A (en) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | Bus line driving circuit |
| JPS60224356A (en) * | 1984-04-23 | 1985-11-08 | Nec Corp | Bus circuit |
-
1989
- 1989-07-19 JP JP1187115A patent/JPH0831004B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833739A (en) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | Bus line driving circuit |
| JPS60224356A (en) * | 1984-04-23 | 1985-11-08 | Nec Corp | Bus circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831004B2 (en) | 1996-03-27 |
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