JPH08307731A - Clamping circuit - Google Patents
Clamping circuitInfo
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- JPH08307731A JPH08307731A JP7104320A JP10432095A JPH08307731A JP H08307731 A JPH08307731 A JP H08307731A JP 7104320 A JP7104320 A JP 7104320A JP 10432095 A JP10432095 A JP 10432095A JP H08307731 A JPH08307731 A JP H08307731A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ビデオ信号等を規定電
位にクランプするクランプ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clamp circuit for clamping a video signal or the like at a specified potential.
【０００２】[0002]
【従来の技術】従来、この種のクランプ回路は、図３に
示すように、フィードバック電圧Ｅ1を電流Ｉに変換す
るＶ／Ｉ変換回路１と、入力ビデオ信号Ｓ1 のレベルを
シフトし、出力ビデオ信号Ｓ2 として出力するオフセッ
ト発生回路２とを備えている。2. Description of the Related Art Conventionally, as shown in FIG. 3, a clamp circuit of this type has a V / I conversion circuit 1 for converting a feedback voltage E1 into a current I and a level of an input video signal S1 for shifting an output video signal. And an offset generation circuit 2 for outputting as a signal S2.
【０００３】Ｖ／Ｉ変換回路１は、フィードバック電圧
Ｅ1 がベースに接続されたトランジスタＱ1 と、このト
ランジスタＱ1 にダーリントン接続されたトランジスタ
Ｑ2と、トランジスタＱ2 のエミッタに接続された抵抗
Ｒ1 と、抵抗Ｒ1 にダイオード接続されたトランジスタ
Ｑ3 とで構成されている。これにより、トランジスタＱ
1 のベースのフィードバック電圧Ｅ1 が、トランジスタ
Ｑ1 ，Ｑ2 による電圧降下，抵抗Ｒ1 による電圧降下，
及びトランジスタＱ3 による電圧降下に対応した電流Ｉ
に変換され、トランジスタＱ3 に流される。The V / I conversion circuit 1 includes a transistor Q1 having a feedback voltage E1 connected to its base, a transistor Q2 having a Darlington connection to the transistor Q1, a resistor R1 connected to the emitter of the transistor Q2, and a resistor R1. And a diode-connected transistor Q3. As a result, the transistor Q
The feedback voltage E1 at the base of 1 is the voltage drop due to the transistors Q1 and Q2, the voltage drop due to the resistor R1,
And the current I corresponding to the voltage drop due to the transistor Q3
Is converted into a signal and is supplied to the transistor Q3.
【０００４】一方、オフセット発生回路２は、比例係数
１でＶ／Ｉ変換回路１のトランジスタＱ3 にカレントミ
ラー接続されたトランジスタＱ4 と、このトランジスタ
Ｑ４のコレクタに接続された抵抗Ｒ２ と、エミッタが
抵抗Ｒ2 に接続されたトランジスタＱ5 とで構成されて
いる。これにより、トランジスタＱ5 のベースに入力さ
れた入力ビデオ信号Ｓ1 が抵抗Ｒ2 による電圧降下分だ
けレベルシフトされ、その出力ビデオ信号Ｓ2 が抵抗Ｒ
2 から出力される。On the other hand, in the offset generation circuit 2, a transistor Q4 is connected to the transistor Q3 of the V / I conversion circuit 1 with a proportional coefficient of 1, a resistor Q2 connected to the collector of this transistor Q4, and an emitter is a resistor. It is composed of a transistor Q5 connected to R2. As a result, the input video signal S1 input to the base of the transistor Q5 is level-shifted by the voltage drop caused by the resistor R2, and the output video signal S2 is shifted by the resistor R2.
It is output from 2.
【０００５】すなわち、図４に示すように、実線レベル
よりもレベルアップした入力ビデオ信号Ｓ1 （破線）が
トランジスタＱ5 のベースに入力されていると、図示し
ないレベル検出回路で出力ビデオ信号Ｓ2 のレベルを検
出し、その検出結果に応じてフィードバック電圧Ｅ1 を
調整する。すると、Ｖ／Ｉ変換回路１において、フィー
ドバック電圧Ｅ1 が、トランジスタＱ1 ，Ｑ2 による電
圧降下，抵抗Ｒ1 による電圧降下，及びトランジスタＱ
3による電圧降下に対応した電流Ｉに変換され、トラン
ジスタＱ3 に流れる。この結果、オフセット発生回路２
のトランジスタＱ3 とカレントミラー接続されたトラン
ジスタＱ4 に、電流Ｉが流れ、この電流Ｉに対応した電
流が抵抗Ｒ2に流れることとなる。これにより、抵抗Ｒ2
にＲ2 ・Ｉの電圧降下が生じ、入力ビデオ信号Ｓ1 の
レベルがこの電圧降下分だけ負方向にレベルシフトさ
れ、図４の実線で示すような規定値の出力ビデオ信号Ｓ
2 になる。That is, as shown in FIG. 4, when an input video signal S1 (dashed line) whose level is higher than the solid line level is input to the base of the transistor Q5, the level of the output video signal S2 is output by a level detection circuit (not shown). Is detected and the feedback voltage E1 is adjusted according to the detection result. Then, in the V / I conversion circuit 1, the feedback voltage E1 is reduced by the voltage drop by the transistors Q1, Q2, the voltage drop by the resistor R1, and the transistor Q1.
It is converted into a current I corresponding to the voltage drop due to 3, and flows into the transistor Q3. As a result, the offset generation circuit 2
The current I flows through the transistor Q3, which is current-mirror connected to the transistor Q3, and a current corresponding to this current I flows through the resistor R2. As a result, the resistance R2
A voltage drop of R2.I occurs in the input video signal S1, and the level of the input video signal S1 is level-shifted in the negative direction by this voltage drop.
Becomes 2.
【０００６】しかし、このクランプ回路では、入力ビデ
オ信号Ｓ1 をレベルシフトさせる方向が負方向に限定さ
れる。このため、入力ビデオ信号Ｓ1 を予め正方向にレ
ベルシフトさせておき、見掛け上、入力ビデオ信号Ｓ1
を正負両方向にレベルシフトさせる方法が採られる。と
ころが、入力ビデオ信号Ｓ1 を予め正方向にレベルシフ
トさせて入力すると、ダイナミックレンジが狭くなって
しまうという問題が生じる。また、この状態で、クラン
プ回路の電源電圧ＶCCを例えば３（Ｖ）に低下させる
と、ダイナミックレンジもこの電源電圧ＶCCの低下に応
じて狭くなってしまうので、低電圧電源が要求される集
積回路にこのクランプ回路を適用することは困難であっ
た。However, in this clamp circuit, the direction of level shifting the input video signal S1 is limited to the negative direction. Therefore, the input video signal S1 is level-shifted in the positive direction in advance, and the input video signal S1 is apparently displayed.
A method of shifting the level in both positive and negative directions is adopted. However, if the input video signal S1 is level-shifted and input in the positive direction in advance, the dynamic range becomes narrower. Further, in this state, if the power supply voltage Vcc of the clamp circuit is lowered to, for example, 3 (V), the dynamic range also narrows in accordance with the drop in the power supply voltage Vcc, so an integrated circuit requiring a low voltage power supply. It was difficult to apply this clamp circuit to.
【０００７】そこで、図５に示すようなクランプ回路が
考案されている。このクランプ回路も、Ｖ／Ｉ変換回路
３とオフセット発生回路４とを備えているが、オフセッ
ト発生回路４において、入力ビデオ信号Ｓ3 を正負両方
向にレベルシフトすることができるように改善されてい
る。すなわち、Ｖ／Ｉ変換回路３に、ダーリントン接続
されたトランジスタＱ6 ，Ｑ7 が設けられ、このトラン
ジスタＱ6 ，Ｑ7 のコレクタに、抵抗Ｒ3 を介してトラ
ンジスタＱ3 がダイオード接続されている。一方、オフ
セット発生回路４には、カレントミラー接続されたトラ
ンジスタＱ10，Ｑ11が設けられ、これらのトランジスタ
Ｑ10，Ｑ11のコレクタに、 トランジスタＱ8 ，Ｑ9 の
コレクタが接続されている。そして、このトランジスタ
Ｑ8 ，Ｑ9 のエミッタに、トランジスタＱ4 と定電流源
４０とがそれぞれ接続され、トランジスタＱ8 ，Ｑ9 の
エミッタ間に抵抗Ｒ4 が接続されている。また、トラン
ジスタＱ4 は、トランジスタＱ3 とカレントミラー接続
されている。Therefore, a clamp circuit as shown in FIG. 5 has been devised. This clamp circuit also includes a V / I conversion circuit 3 and an offset generation circuit 4, but the offset generation circuit 4 is improved so that the input video signal S3 can be level-shifted in both positive and negative directions. That is, the V / I conversion circuit 3 is provided with Darlington-connected transistors Q6 and Q7, and the collectors of these transistors Q6 and Q7 are diode-connected to the transistor Q3 via a resistor R3. On the other hand, the offset generation circuit 4 is provided with transistors Q10 and Q11 connected in current mirror, and the collectors of these transistors Q10 and Q11 are connected to the collectors of transistors Q8 and Q9. The emitters of the transistors Q8 and Q9 are connected to the transistor Q4 and the constant current source 40, respectively, and the resistor R4 is connected between the emitters of the transistors Q8 and Q9. Further, the transistor Q4 is current-mirror connected to the transistor Q3.
【０００８】このような構成により、Ｖ／Ｉ変換回路３
のトランジスタＱ3 に、フィードバック電圧Ｅ1 に対応
した電流Ｉ1 を生成すると、オフセット発生回路４のト
ランジスタＱ4 に電流Ｉ1 が流れる。この結果、抵抗Ｒ
4 にＩ0 −Ｉ1 の電流が流れ、抵抗Ｒ4 にＲ4 ・（Ｉ0
−Ｉ1 ）の電圧降下が生じる。ここで、抵抗Ｒ4 に流れ
る電流が、Ｉ0 ＝Ｉ1 であるならば、抵抗Ｒ4 の電圧降
下がゼロとなり、出力ビデオ信号Ｓ4 の電圧レベルと入
力ビデオ信号Ｓ3 の電圧レベルとが等しくなる。この状
態において、図６の破線で示すように、入力ビデオ信号
Ｓ3 がレベルアップ又はレベルダウンしていると、フィ
ードバック電圧Ｅ1 が調整され、トランジスタＱ2 に流
れる電流がΔＩだけ増加又は減少し、Ｉ1 ＋ΔＩ又はＩ
1 −ΔＩの電流がトランジスタＱ4 に流れる。この結
果、抵抗Ｒ4 にΔＩ／２又は−ΔＩ／２が流れて、電圧
降下が生じ、図６に示すように、破線の入力ビデオ信号
Ｓ3 がレベルダウン又はレベルアップして、実線で示す
規定値の出力ビデオ信号Ｓ4 として出力される。With this configuration, the V / I conversion circuit 3
When a current I1 corresponding to the feedback voltage E1 is generated in the transistor Q3, the current I1 flows in the transistor Q4 of the offset generation circuit 4. As a result, the resistance R
A current of I0-I1 flows through 4 and R4. (I0
-I1) voltage drop occurs. Here, if the current flowing through the resistor R4 is I0 = I1, the voltage drop of the resistor R4 becomes zero, and the voltage level of the output video signal S4 becomes equal to the voltage level of the input video signal S3. In this state, as shown by the broken line in FIG. 6, when the input video signal S3 is leveled up or down, the feedback voltage E1 is adjusted, the current flowing through the transistor Q2 is increased or decreased by ΔI, and I1 + ΔI Or I
A current of 1-ΔI flows through the transistor Q4. As a result, .DELTA.I / 2 or -.DELTA.I / 2 flows through the resistor R4, causing a voltage drop. As shown in FIG. 6, the broken line input video signal S3 is leveled down or leveled up, and the specified value shown by the solid line is reached. Is output as the output video signal S4.
【０００９】[0009]
【発明が解決しようとする課題】図５に示した従来のク
ランプ回路では、正負両方向にレベルシフトすることが
できるので、図３のクランプ回路に比べて特性が向上し
ている。しかし、このクランプ回路は、オフセット発生
回路４の差動回路を構成するトランジスタＱ8 ，Ｑ9 の
エミッタ間に抵抗Ｒ4 を接続して、入力ビデオ信号Ｓ3
をレベルシフトする構造であるので、周波数特性に大き
な歪が生じ、２０ＭＨｚ帯域幅のハイビジョン信号等を
通すことは不可能であった。また、図３及び図５に示し
た両クランプ回路とも、オフセット感度が悪い。例え
ば、図５のクランプ回路では、電流Ｉ1 の変化量ΔＩに
対して、その半分の電流しか抵抗Ｒ4 に流すことができ
ないので、変化量ΔＩに対する入力ビデオ信号Ｓ3 のレ
ベルシフト量が小さい。したがって、大きなレベルシフ
ト量を得るためには、大きな消費電流を必要とする。さ
らに、両クランプ回路とも、ビデオ信号の入力端と出力
端との間に、抵抗だけでなく、トランジスタをも設けて
いるので、入，出力端間の回路構造が複雑になるという
問題もある。In the conventional clamp circuit shown in FIG. 5, the level can be shifted in both positive and negative directions, so that the characteristic is improved as compared with the clamp circuit in FIG. However, in this clamp circuit, the resistor R4 is connected between the emitters of the transistors Q8 and Q9 that form the differential circuit of the offset generating circuit 4, and the input video signal S3 is obtained.
Since it has a structure of level shifting, the frequency characteristic is greatly distorted and it is impossible to pass a high-definition signal having a bandwidth of 20 MHz. Further, both the clamp circuits shown in FIGS. 3 and 5 have poor offset sensitivity. For example, in the clamp circuit of FIG. 5, only a half of the change amount ΔI of the current I1 can flow through the resistor R4, so that the level shift amount of the input video signal S3 with respect to the change amount ΔI is small. Therefore, a large current consumption is required to obtain a large level shift amount. Further, both clamp circuits are provided with not only a resistor but also a transistor between the input end and the output end of the video signal, so that there is a problem that the circuit structure between the input and output ends becomes complicated.
【００１０】本発明は上述した課題を解決するためにな
されたもので、入力信号を正負両方向にレベルシフトす
ることができ、しかも、オフセット感度の良い広範囲の
レベルシフトを行うことができると共に、信号の入，出
力端間の回路構造をシンプルにすることができるクラン
プ回路を提供することを目的としている。The present invention has been made in order to solve the above-mentioned problems, and can level shift an input signal in both positive and negative directions, and can perform level shift in a wide range with good offset sensitivity and at the same time, The purpose is to provide a clamp circuit that can simplify the circuit structure between the input and output terminals.
【００１１】[0011]
【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明に係るクランプ回路は、制御電圧を
第１の電流に変換する電圧電流変換回路と、上記第１の
電流と定電流との差である第２の電流を発生する差電流
発生回路と、信号の入力側と出力側との間に第１の抵抗
を有し、上記第１の電流に対応した電流と上記第２の電
流に対応した電流とを互に逆方向から上記第１の抵抗に
入力し、その電圧降下により、上記入力信号をレベルシ
フトさせるオフセット発生回路とを具備する構成とし
た。In order to solve the above problems, a clamp circuit according to the invention of claim 1 is a voltage-current conversion circuit for converting a control voltage into a first current; A differential current generating circuit that generates a second current that is a difference from the constant current, and a first resistor between the input side and the output side of the signal, and the current corresponding to the first current A current corresponding to the second current is input to the first resistor in opposite directions to each other, and an offset generating circuit for level shifting the input signal by the voltage drop is provided.
【００１２】請求項２の発明は、請求項１に記載のクラ
ンプ回路において、上記電圧電流変換回路の第１の電流
の折返電流を生成し、この折返電流を上記第１の抵抗の
一方端に入力する第１の折返電流生成部と、上記第１の
抵抗の他方端から出力する上記折返電流を生成する第２
の折返電流生成部と、上記差電流発生回路の第２の電流
の折返差電流を生成し、この折返差電流を上記第１の抵
抗の他方端に入力する第１の折返差電流生成部と、上記
第１の抵抗の一方端から出力する上記折返差電流を生成
する第２の折返差電流生成部とを具備する構成とした。According to a second aspect of the present invention, in the clamp circuit according to the first aspect, a folding current of the first current of the voltage-current conversion circuit is generated, and this folding current is applied to one end of the first resistor. A first return current generator for input and a second return current for output from the other end of the first resistor.
And a first aliasing current generator that generates an aliasing current of the second current of the differential current generating circuit and inputs the aliasing current to the other end of the first resistor. And a second folding back current generating unit that generates the folding back current output from one end of the first resistor.
【００１３】請求項３の発明は、請求項２に記載のクラ
ンプ回路において、上記電圧電流変換回路は、上記第１
の電流が流れる第２の抵抗と、この第２の抵抗の出力側
にダイオード接続された第１のトランジスタとを有し、
上記差電流発生回路は、上記定電流を出力する定電流源
と、この定電流源の出力側にダイオード接続され、上記
第２の電流が流れる第２のトランジスタとを有し、上記
オフセット発生回路は、上記第１のトランジスタとカレ
ントミラー接続されて上記第１の折返電流生成部を構成
し、その出力端が上記第１の抵抗の一方端に接続された
第３のトランジスタと、上記第１のトランジスタとカレ
ントミラー接続されて上記第２の折返電流生成部を構成
し、その入力端が上記第１の抵抗の他方端に接続された
第４のトランジスタと、上記第２のトランジスタとカレ
ントミラー接続されて上記第１の折返差電流生成部を構
成し、その出力端が上記第１の抵抗の他方端に接続され
た第５のトランジスタと、上記第２のトランジスタとカ
レントミラー接続されて上記第２の折返差電流生成部を
構成し、その入力端が上記第１の抵抗の一方端に接続さ
れた第６のトランジスタとを有する構成とした。According to a third aspect of the present invention, in the clamp circuit according to the second aspect, the voltage / current conversion circuit is the first circuit.
Has a second resistor through which the current flows and a first transistor diode-connected to the output side of the second resistor,
The offset current generation circuit includes a constant current source that outputs the constant current and a second transistor that is diode-connected to the output side of the constant current source and that flows the second current. Includes a third transistor connected to the first transistor in a current mirror configuration to form the first folded current generation unit, the output terminal of which is connected to one end of the first resistor, and the first transistor. Connected to a current mirror to form a second folded current generation unit, and a fourth transistor whose input end is connected to the other end of the first resistor, the second transistor and the current mirror. A fifth transistor having the output terminal connected to the other end of the first resistor, and the second transistor connected to form a current mirror connection. Is to constitute the second folding back current generator, its input is configured to have a sixth transistor connected to one end of said first resistor.
【００１４】[0014]
【作用】請求項１の発明によれば、電圧電流変換回路に
おいて、制御電圧が第１の電流に変換されると共に、差
電流発生回路において、第１の電流と定電流との差であ
る第２の電流が発生する。すると、オフセット発生回路
において、信号の入力側と出力側との間の第１の抵抗
に、第１の電流に対応した電流と第２の電流に対応した
電流とが互に逆方向から流れる。この結果、第１の電流
に対応した電流と第２の電流に対応した電流との差と、
第１の抵抗との積で示される電圧分だけ、入力信号がレ
ベルシフトする。したがって、第１の電流に対応した電
流と第２の電流に対応した電流との差電流の方向を変え
ることで、入力信号のレベルを増，減することができ
る。また、第１の電流の大きさと第２の電流の大きさと
を等しく設定しておけば、第１の電流の増加量に対して
２倍の増加量で入力信号をレベルシフトさせることがで
きる。According to the invention of claim 1, the control voltage is converted into the first current in the voltage-current conversion circuit, and the difference between the first current and the constant current is generated in the difference current generation circuit. A current of 2 is generated. Then, in the offset generation circuit, a current corresponding to the first current and a current corresponding to the second current flow in opposite directions to each other in the first resistance between the input side and the output side of the signal. As a result, the difference between the current corresponding to the first current and the current corresponding to the second current,
The input signal is level-shifted by the voltage indicated by the product of the first resistance. Therefore, the level of the input signal can be increased or decreased by changing the direction of the difference current between the current corresponding to the first current and the current corresponding to the second current. Further, if the magnitude of the first current and the magnitude of the second current are set to be equal to each other, the level of the input signal can be level-shifted by an increase amount that is twice the increase amount of the first current.
【００１５】請求項２の発明によれば、第１の折返電流
生成部において、電圧電流変換回路の第１の電流の折返
電流が発生し、この折返電流が第１の抵抗の一方端に入
力するとと共に、この折返電流が第１の抵抗の他方端か
ら出力して、第２の折返電流生成部に流れる。この作用
と並行して、第１の折返差電流生成部において、差電流
発生回路の第２の電流の折返差電流が発生し、この折返
差電流が第１の抵抗の他方端に入力すると共に、この折
返差電流が第１の抵抗の一方端から出力して、第２の折
返差電流生成部に流れる。According to the second aspect of the present invention, in the first folding current generator, the folding current of the first current of the voltage-current conversion circuit is generated, and this folding current is input to one end of the first resistor. At the same time, the folding current is output from the other end of the first resistor and flows into the second folding current generating unit. In parallel with this action, a folding current of the second current of the differential current generating circuit is generated in the first folding current generator, and this folding current is input to the other end of the first resistor. The aliasing current is output from one end of the first resistor and flows into the second aliasing current generator.
【００１６】請求項３の発明によれば、電圧電流変換回
路の第２の抵抗から出力した第１の電流が、第１のトラ
ンジスタに流れると共に、この第１の電流と差電流発生
回路の定電流源の定電流との差である第２の電流が、第
２のトランジスタに流れる。すると、第１のトランジス
タとカレントミラー接続された第３のトランジスタに第
１の電流と対応した折返電流が生成され、この折返電流
が第１の抵抗の一方端から入力されると共に、第１の抵
抗の他方端から出力された折返電流が、第１のトランジ
スタとカレントミラー接続された第４のトランジスタに
流れる。この作用と並行して、第２のトランジスタとカ
レントミラー接続された第５のトランジスタに第２の電
流と対応した折返差電流が生成され、この折返差電流
が、第１の抵抗の他方端から入力されると共に、第１の
抵抗の一方端から出力された折返差電流が、第２のトラ
ンジスタとカレントミラー接続された第６のトランジス
タに流れる。According to the third aspect of the present invention, the first current output from the second resistor of the voltage-current conversion circuit flows through the first transistor and the constant current of the first current and the difference current generating circuit is determined. A second current, which is the difference from the constant current of the current source, flows through the second transistor. Then, a folding current corresponding to the first current is generated in the third transistor which is current-mirror connected to the first transistor, the folding current is input from one end of the first resistor, and the first The folding current output from the other end of the resistor flows through the fourth transistor, which is current-mirror connected to the first transistor. In parallel with this action, a folding current corresponding to the second current is generated in the fifth transistor, which is current-mirror connected to the second transistor, and the folding current flows from the other end of the first resistor. The aliasing current that is input and output from one end of the first resistor flows through the sixth transistor that is current-mirror connected to the second transistor.
【００１７】[0017]
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例に係るクランプ
回路を示すブロック図である。図１に示すように、本実
施例のクランプ回路は、フィードバック電圧Ｅ1 （制御
電圧）を電流Ｉ1 （第１の電流）に変換するためのＶ／
Ｉ変換回路５（電圧電流変換回路）と、定電流Ｉ0 と電
流Ｉ1 との差電流Ｉ2 （第２の電流）を発生するための
差電流発生回路６と、Ｖ／Ｉ変換回路５からの電流Ｉ1
と差電流発生回路６からの差電流Ｉ2 とに基づいて、入
力ビデオ信号Ｓ5 をレベルシフトし、その出力ビデオ信
号Ｓ6 を生成するオフセット発生回路７とを備えてい
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a clamp circuit according to an embodiment of the present invention. As shown in FIG. 1, the clamp circuit of this embodiment has a voltage V / for converting a feedback voltage E1 (control voltage) into a current I1 (first current).
A current from the V / I conversion circuit 5 and an I conversion circuit 5 (voltage / current conversion circuit), a difference current generation circuit 6 for generating a difference current I2 (second current) between the constant current I0 and the current I1. I1
And an offset generating circuit 7 for level-shifting the input video signal S5 based on the differential current I2 from the differential current generating circuit 6 and generating an output video signal S6 thereof.
【００１８】Ｖ／Ｉ変換回路５には、フィードバック電
圧Ｅ1 の正極にベースが接続されたＮＰＮ型トランジス
タＱ12が設けられ、このトランジスタＱ12のコレクタと
エミッタとに、ＰＮＰ型トランジスタＱ13のベースとコ
レクタとがそれぞれ接続されて、ダーリントン回路が構
成されている。そして、これらのトランジスタＱ12，Ｑ
13の出力側接続点Ｐ1 には、抵抗Ｒ5（第２の抵抗）が
接続され、この抵抗Ｒ5 の出力端Ｐ2 に、ＮＰＮ型トラ
ンジスタＱ14がダイオード接続されている。これによ
り、トランジスタＱ12・接続点Ｐ1 間の電圧降下と抵抗
Ｒ5 の出力端Ｐ2 ・接地間の電圧降下とを、それぞれＶ
F とし、トランジスタＱ14に流れる電流をＩ1 とする
と、下記(1) 式が成立する。 Ｅ1 ＝ＶF ＋Ｒ5 ・Ｉ1 ＋ＶF ・・・(1) この結果、下記(2) 式で表される大きさの電流Ｉ1 がト
ランジスタＱ14に生成される。 Ｉ1 ＝（Ｅ1 −２ＶF ）／Ｒ5 ・・・(2) The V / I conversion circuit 5 is provided with an NPN transistor Q12 whose base is connected to the positive electrode of the feedback voltage E1. The collector and emitter of this transistor Q12 are the base and collector of the PNP transistor Q13. Are connected to each other to form a Darlington circuit. And these transistors Q12, Q
A resistor R5 (second resistor) is connected to the output side connecting point P1 of 13, and an NPN transistor Q14 is diode-connected to the output terminal P2 of the resistor R5. As a result, the voltage drop between the transistor Q12 and the connection point P1 and the voltage drop between the output terminal P2 of the resistor R5 and ground are respectively V
Let F be the current flowing in the transistor Q14 and I1 be the following equation (1). E1 = VF + R5.multidot.I1 + VF (1) As a result, a current I1 having a magnitude represented by the following equation (2) is generated in the transistor Q14. I1 = (E1 -2VF) / R5 (2)
【００１９】そして、このような電流Ｉ1 を流すトラン
ジスタＱ14には、ＮＰＮ型トランジスタＱ15が比例係数
１でカレントミラー接続され、このトランジスタＱ15の
コレクタに、ＰＮＰ型トランジスタＱ16のコレクタが接
続されている。これにより、トランジスタＱ14の電流Ｉ
1 がトランジスタＱ15に写され、トランジスタＱ15とト
ランジスタＱ16とに、電流Ｉ1 が生成されるようになっ
ている。An NPN-type transistor Q15 is current-mirror connected to the transistor Q14 for supplying such a current I1 with a proportional coefficient of 1, and a collector of the transistor Q15 is connected to a collector of a PNP-type transistor Q16. As a result, the current I of the transistor Q14
1 is copied to the transistor Q15, and the current I1 is generated in the transistor Q15 and the transistor Q16.
【００２０】差電流発生回路６には、定電流Ｉ0 を出力
する定電流源６０が設けられ、比例係数１でトランジス
タＱ14とカレントミラー接続されたＮＰＮ型トランジス
タＱ17が、この定電流源６０の出力端に接続されてい
る。さらに、定電流源６０に出力端には、ＮＰＮ型トラ
ンジスタＱ18がダイオード接続されている。これによ
り、Ｖ／Ｉ変換回路５のトランジスタＱ14に流れる電流
Ｉ1 がトランジスタＱ17に写されて流れるので、トラン
ジスタＱ18には、Ｉ0 −Ｉ1 の大きさの差電流Ｉ2 が生
成される。すなわち、下記(3) 式で表される大きさの差
電流Ｉ2 がトランジスタＱ18に流れる。 Ｉ2 ＝（Ｅ1 −２ＶF −Ｒ5 ・Ｉ0 ）／Ｒ5 ・・・(3) The differential current generating circuit 6 is provided with a constant current source 60 which outputs a constant current I0, and an NPN type transistor Q17 which is current-mirror connected to the transistor Q14 with a proportionality factor of 1 is output from the constant current source 60. Connected to the end. Further, an NPN transistor Q18 is diode-connected to the output terminal of the constant current source 60. As a result, the current I1 flowing through the transistor Q14 of the V / I conversion circuit 5 is copied to the transistor Q17 and flows, so that a difference current I2 having a magnitude of I0 -I1 is generated in the transistor Q18. That is, the difference current I2 having the magnitude represented by the following equation (3) flows through the transistor Q18. I2 = (E1-2VF-R5.I0) / R5 (3)
【００２１】そして、このような差電流Ｉ2 を流すトラ
ンジスタＱ18には、ＮＰＮ型トランジスタＱ19が比例係
数１でカレントミラー接続され、このトランジスタＱ19
のコレクタに、ＰＮＰ型トランジスタＱ20のコレクタが
接続されている。これにより、トランジスタＱ18の差電
流Ｉ2 がトランジスタＱ19に写され、トランジスタＱ19
とトランジスタＱ20とに、差電流Ｉ2 が生成されるよう
になっている。An NPN-type transistor Q19 is current-mirror connected to the transistor Q18 for supplying such a difference current I2 with a proportionality coefficient of 1.
The collector of the PNP transistor Q20 is connected to the collector of the. As a result, the differential current I2 of the transistor Q18 is copied to the transistor Q19, and the transistor Q19
And a differential current I2 is generated in the transistor Q20.
【００２２】オフセット発生回路７には、Ｖ／Ｉ変換回
路５のトランジスタＱ16と比例係数１でカレントミラー
接続されたＰＮＰ型トランジスタＱ21と、トランジスタ
Ｑ１４と比例係数１でカレントミラー接続されたＮＰＮ
型トランジスタＱ２２とが設けられている。これによ
り、トランジスタＱ14，Ｑ16にそれぞれ流れる電流Ｉ1
がトランジスタＱ22，Ｑ21に写されるので、電流Ｉ1 が
トランジスタＱ21，Ｑ22にそれぞれ流れることとなる。
さらに、オフセット発生回路７には、差電流発生回路６
のトランジスタＱ20と比例係数１でカレントミラー接続
されたＰＮＰ型トランジスタＱ23と、トランジスタＱ18
と比例係数１でカレントミラー接続されたＮＰＮ型トラ
ンジスタＱ24とが設けられている。これにより、トラン
ジスタＱ18，Ｑ20にそれぞれ流れる差電流Ｉ2 がトラン
ジスタＱ24，Ｑ23に写されるので、差電流Ｉ2 がトラン
ジスタＱ23，Ｑ24にそれぞれ流れることとなる。The offset generation circuit 7 includes a PNP transistor Q21, which is current-mirror connected to the transistor Q16 of the V / I conversion circuit 5 with a proportional coefficient of 1, and an NPN transistor, which is current-mirror connected to the transistor Q14 with a proportional coefficient of 1.
Type transistor Q22. As a result, the current I1 flowing through the transistors Q14 and Q16, respectively.
Is transferred to the transistors Q22 and Q21, the current I1 flows in the transistors Q21 and Q22, respectively.
Further, the offset generation circuit 7 includes a difference current generation circuit 6
Transistor Q20, and a PNP transistor Q23 connected in a current mirror with a proportionality factor of 1, and a transistor Q18.
And an NPN transistor Q24 connected in a current mirror with a proportionality factor of 1. As a result, the difference current I2 flowing through the transistors Q18 and Q20 is copied to the transistors Q24 and Q23, so that the difference current I2 flows through the transistors Q23 and Q24, respectively.
【００２３】すなわち、トランジスタＱ14（第１のトラ
ンジスタ）とトランジスタＱ15，Ｑ16とトランジスタＱ
21（第３のトランジスタ）とのカレントミラー接続によ
って、第１の折返電流生成部を構成し、トランジスタＱ
14とトランジスタＱ22（第４のトランジスタ）とのカレ
ントミラー接続によって、第２の折返電流生成部を構成
することにより、トランジスタＱ14の電流Ｉ1 の折返電
流をトランジスタＱ21，Ｑ22に生成するようにしてい
る。また、トランジスタＱ18（第２のトランジスタ）と
トランジスタＱ19，Ｑ20とトランジスタＱ23（第５のト
ランジスタ）とのカレントミラー接続によって、第１の
折返差電流生成部を構成し、トランジスタＱ18とトラン
ジスタＱ24（第６のトランジスタ）とのカレントミラー
接続によって、第２の折返差電流生成部を構成すること
により、トランジスタＱ18の差電流Ｉ2 の折返差電流を
トランジスタＱ23，Ｑ24に生成するようにしている。That is, the transistor Q14 (first transistor), the transistors Q15 and Q16, and the transistor Q
The first mirror current generator is configured by the current mirror connection with the 21 (third transistor), and the transistor Q
The current mirror connection between the transistor 14 and the transistor Q22 (fourth transistor) constitutes a second folded current generator, so that the folded current of the current I1 of the transistor Q14 is generated in the transistors Q21 and Q22. . Further, the current mirror connection of the transistor Q18 (second transistor), the transistors Q19 and Q20, and the transistor Q23 (fifth transistor) constitutes a first folding back current generating section, and the transistor Q18 and the transistor Q24 (second transistor) are formed. The second folding difference current generating section is constituted by a current mirror connection with the transistor Q6, and the folding current difference of the difference current I2 of the transistor Q18 is generated in the transistors Q23 and Q24.
【００２４】また、オフセット発生回路７のトランジス
タＱ21，Ｑ24及びトランジスタＱ22，Ｑ23は、それぞれ
コレクタ同士が接続されている。そして、その中間の端
子Ｐ3 ，Ｐ4 間には、レベルシフト用の抵抗Ｒ6 （第１
の抵抗）が接続され、入力ビデオ信号Ｓ5 を端子Ｐ3 か
ら入力してこの抵抗Ｒ6 に通し、その出力ビデオ信号Ｓ
6 を端子Ｐ4 から出力するようになっている。すなわ
ち、抵抗Ｒ6 にＩ1 −Ｉ2 の電流が流れ、端子Ｐ3 から
入力された入力ビデオ信号Ｓ5 が、この抵抗Ｒ6 の電圧
降下によってレベルシフトされ、その出力ビデオ信号Ｓ
6 が端子Ｐ4 から出力されるようになっている。The collectors of the transistors Q21, Q24 and the transistors Q22, Q23 of the offset generating circuit 7 are connected to each other. Between the terminals P3 and P4 in the middle, a resistor R6 for level shifting (first
Is connected to the input video signal S5 from the terminal P3 and is passed through the resistor R6 to output the output video signal S5.
6 is output from the terminal P4. That is, the current I1 -I2 flows through the resistor R6, the input video signal S5 input from the terminal P3 is level-shifted by the voltage drop of the resistor R6, and the output video signal S5 thereof is output.
6 is output from the terminal P4.
【００２５】なお、出力ビデオ信号Ｓ6 のレベルは、図
示しないレベル検出回路に監視されている。そして、フ
ィードバック電圧Ｅ1 は、コンデンサによる電圧であ
り、上記レベル検出器が、出力ビデオ信号Ｓ6 のレベル
検出結果に応じてコンデンサの電圧を調整することで、
フィードバック電圧Ｅ1 の大きさを変化させることがで
きるようになっている。また、図１において符号ＶCCは
電源電圧であり、この電源電圧ＶCCは、トランジスタＱ
13，Ｑ16，Ｑ20，Ｑ21，Ｑ23のエミッタと、定電流源６
０の入力端とに印加されている。そして、トランジスタ
Ｑ14，Ｑ15，Ｑ17，Ｑ18，Ｑ19，Ｑ22，Ｑ24のエミッタ
側は全て接地されている。The level of the output video signal S6 is monitored by a level detection circuit (not shown). The feedback voltage E1 is a voltage due to the capacitor, and the level detector adjusts the voltage of the capacitor according to the level detection result of the output video signal S6,
The magnitude of the feedback voltage E1 can be changed. Further, in FIG. 1, reference numeral VCC is a power supply voltage, and this power supply voltage VCC is a transistor Q.
Emitters of 13, Q16, Q20, Q21, Q23 and constant current source 6
0 input terminal. The emitters of the transistors Q14, Q15, Q17, Q18, Q19, Q22 and Q24 are all grounded.
【００２６】次に、本実施例のクランプ回路が示す動作
について説明する。図２は、本実施例のクランプ回路に
よるレベルシフト動作を示す波形図であり、実線は規定
値にある状態を示し、破線は規定値からレベルアップし
ている状態を示し、一点鎖線は規定値からレベルダウン
している状態を示す。Next, the operation of the clamp circuit of this embodiment will be described. FIG. 2 is a waveform diagram showing the level shift operation by the clamp circuit of the present embodiment, the solid line shows the state where the value is at the specified value, the broken line shows the state where the level is increased from the specified value, and the chain line shows the specified value. Indicates that the level is down from.
【００２７】クランプ回路を駆動させると、Ｖ／Ｉ変換
回路５のトランジスタＱ14に、上記(2) 式の大きさの電
流Ｉ1 が流れると共に、トランジスタＱ14の電流Ｉ1 が
トランジスタＱ15に写されて、トランジスタＱ16にも電
流Ｉ1 が流れる。これにより、Ｖ／Ｉ変換回路５のトラ
ンジスタＱ14，Ｑ16の電流Ｉ1 が、オフセット発生回路
７のトランジスタＱ22，Ｑ21に写され、電流Ｉ1 がトラ
ンジスタＱ22，Ｑ21に流れる。When the clamp circuit is driven, the current I1 of the above formula (2) flows through the transistor Q14 of the V / I conversion circuit 5, and the current I1 of the transistor Q14 is copied to the transistor Q15, so that The current I1 also flows through Q16. As a result, the current I1 of the transistors Q14 and Q16 of the V / I conversion circuit 5 is copied to the transistors Q22 and Q21 of the offset generation circuit 7, and the current I1 flows through the transistors Q22 and Q21.
【００２８】この動作と並行して、Ｖ／Ｉ変換回路５の
トランジスタＱ14の電流Ｉ1 が、差電流発生回路６のト
ランジスタＱ17に写されるので、トランジスタＱ18に、
Ｉ0-I1 の大きさの差電流Ｉ2 が流れると共に、この差
電流Ｉ2 がトランジスタＱ19に写されて、トランジスタ
Ｑ20にも差電流Ｉ2 が流れる。これにより、差電流発生
回路６のトランジスタＱ18，Ｑ20の差電流Ｉ2 がオフセ
ット発生回路７のトランジスタＱ24，Ｑ23に写され、差
電流Ｉ2 がトランジスタＱ24，Ｑ23に流れる。その結
果、オフセット発生回路７の抵抗Ｒ6 にＩ1 −Ｉ2 の電
流が流れることとなる。In parallel with this operation, the current I1 of the transistor Q14 of the V / I conversion circuit 5 is transferred to the transistor Q17 of the difference current generating circuit 6, so that the transistor Q18
A difference current I2 of the magnitude of I0-I1 flows, and this difference current I2 is copied to the transistor Q19 so that the difference current I2 also flows in the transistor Q20. As a result, the difference current I2 between the transistors Q18 and Q20 of the difference current generating circuit 6 is copied to the transistors Q24 and Q23 of the offset generating circuit 7, and the difference current I2 flows through the transistors Q24 and Q23. As a result, a current I1 -I2 flows through the resistor R6 of the offset generating circuit 7.
【００２９】ここで、抵抗Ｒ6 に流れる電流が、Ｉ1 −
Ｉ2 ＝０（Ｉ0 ＝２Ｉ1 ）であるならば、抵抗Ｒ6 によ
る電圧降下Ｖ6 は、下記(4) 式となる。 Ｖ6 ＝Ｒ6 ・（Ｉ1 −Ｉ2 ） ＝０ ・・・(4) したがって、上記(4) 式から、出力ビデオ信号Ｓ6 の電
圧レベルＶS6は下記(5) 式のごとく、入力ビデオ信号Ｓ
5 の電圧レベルＶS5と等しくなる。 ＶS6＝ＶS5−Ｖ6 ＝ＶS5 ・・・(5) すなわち、この状態では、入力端子Ｐ3 に入力された入
力ビデオ信号Ｓ5 と同レベルの出力ビデオ信号Ｓ6 が出
力端子Ｐ4 から出力される。したがって、この状態で、
入力ビデオ信号Ｓ5 が、図２の破線で示すように、実線
で示すレベルよりもレベルアップしていると、これと同
レベルの出力ビデオ信号Ｓ6 が出力されてしまう。Here, the current flowing through the resistor R6 is I1-
If I2 = 0 (I0 = 2I1), the voltage drop V6 due to the resistor R6 is given by the following equation (4). V6 = R6.multidot. (I1 -I2) = 0 (4) Therefore, from the above formula (4), the voltage level VS6 of the output video signal S6 is expressed by the following formula (5).
5 equal to the voltage level VS5. VS6 = VS5-V6 = VS5 (5) That is, in this state, the output video signal S6 having the same level as the input video signal S5 input to the input terminal P3 is output from the output terminal P4. Therefore, in this state,
If the input video signal S5 is higher than the level shown by the solid line, as shown by the broken line in FIG. 2, the output video signal S6 at the same level as this is output.
【００３０】この場合には、上記レベル検出回路によっ
て、フィードバック電圧Ｅ1 の大きさが調整され、当初
の電流Ｉ1 からΔＩだけ増加した下記(6) 式で示される
電流Ｉ1 ′が、Ｖ／Ｉ変換回路５のトランジスタＱ14に
生成される。これに対応して、オフセット発生回路７の
トランジスタＱ21，Ｑ22に、電流Ｉ1 ′が流れる。 Ｉ1 ′＝Ｉ1 ＋ΔＩ ・・・(6) これにより、差電流発生回路６のトランジスタＱ18に下
記(7) 式で示す差電流Ｉ2 ′が流れることとなり、これ
に対応して、オフセット発生回路７のトランジスタＱ2
3，Ｑ24に差電流Ｉ2 ′が流れる。 Ｉ2 ′＝Ｉ0 −Ｉ1 ′ ＝Ｉ0 −（Ｉ1 ＋ΔＩ） ・・・(7)In this case, the level detection circuit adjusts the magnitude of the feedback voltage E1 and increases the current I1 from the initial current I1 by .DELTA.I, and the current I1 'shown by the following equation (6) is converted into V / I. It is generated in the transistor Q14 of the circuit 5. In response to this, a current I1 'flows through the transistors Q21 and Q22 of the offset generating circuit 7. I1 '= I1 + ΔI (6) As a result, the differential current I2' shown in the following equation (7) flows through the transistor Q18 of the differential current generating circuit 6, and correspondingly, the offset generating circuit 7 Transistor Q2
A differential current I2 'flows through 3, Q24. I2 '= I0-I1' = I0- (I1 + ΔI) (7)
【００３１】この結果、上記(6) 及び(7) 式から、オフ
セット発生回路７の抵抗Ｒ6 の電圧降下Ｖ6 が下記(8)
式に示す大きさに変化する。 Ｖ6 ＝Ｒ6 ・（Ｉ1 ′−Ｉ2 ′） ＝Ｒ6 ・（Ｉ1 ＋ΔＩ−（Ｉ0 −（Ｉ1 ＋ΔＩ）） ＝Ｒ6 ・（２Ｉ1 −Ｉ0 ＋２ΔＩ） ・・・(8) ここで、Ｉ0 ＝２Ｉ1 であるので、上記(8) 式から、電
圧降下Ｖ6 が下記(9)式で示す大きさになる。 Ｖ6 ＝Ｒ6 ・２ΔＩ ・・・(9) したがって、上記(9) 式から、出力ビデオ信号Ｓ6 の電
圧レベルＶS6は下記(10)式のごとく変化する。 ＶS6＝ＶS5−Ｖ6 ＝ＶS5−Ｒ6 ・２ΔＩ ・・・(10) この結果、レベルアップした図２の破線で示す入力ビデ
オ信号Ｓ5 は、抵抗Ｒ6 の電圧降下Ｖ6 によって、「Ｒ
6 ・２ΔＩ」だけ負方向にレベルシフトされ、図２の実
線で示す規定値の出力ビデオ信号Ｓ6 として出力され
る。As a result, from the above equations (6) and (7), the voltage drop V6 of the resistor R6 of the offset generating circuit 7 is as follows (8)
It changes to the size shown in the formula. V6 = R6. (I1'-I2 ') = R6. (I1 + .DELTA.I- (I0- (I1 + .DELTA.I)) = R6. (2I1-I0 + 2.DELTA.I) (8) Here, I0 = 2I1. From the above equation (8), the voltage drop V6 becomes the magnitude shown by the following equation (9): V6 = R6 · 2ΔI (9) Therefore, from the above equation (9), the voltage of the output video signal S6 is The level VS6 changes according to the following equation (10): VS6 = VS5-V6 = VS5-R6.multidot.2.DELTA.I (10) As a result, the input video signal S5 shown by the broken line in FIG. The voltage drop V6 of
The signal is level-shifted in the negative direction by 6 · 2ΔI ”and output as the output video signal S6 having the specified value shown by the solid line in FIG.
【００３２】また、逆に、図２の一点鎖線で示すよう
に、入力ビデオ信号Ｓ5 がレベルダウンしていると、当
初の電流Ｉ1 からΔＩだけ減少した下記(11)式で示され
る電流Ｉ1 ′が、トランジスタＱ14に生成されて、ラン
ジスタＱ21，Ｑ22に流れる。 Ｉ1 ′＝Ｉ1 −ΔＩ ・・・(11) これにより、トランジスタＱ18に下記(12)式で示す差電
流Ｉ2 ′が流れ、トランジスタＱ23，Ｑ24にこの差電流
Ｉ2 ′が流れる。 Ｉ2 ′＝Ｉ0 −Ｉ1 ′ ＝Ｉ0 −（Ｉ1 −ΔＩ） ・・・(12)On the contrary, as shown by the alternate long and short dash line in FIG. 2, when the level of the input video signal S5 is lowered, the current I1 'shown by the following equation (11) is decreased by ΔI from the initial current I1. Is generated in the transistor Q14 and flows into the transistors Q21 and Q22. I1 '= I1 -.DELTA.I (11) As a result, the difference current I2' shown in the following equation (12) flows through the transistor Q18, and this difference current I2 'flows through the transistors Q23 and Q24. I2 '= I0-I1' = I0- (I1-.DELTA.I) (12)
【００３３】この結果、抵抗Ｒ6 の電圧降下Ｖ6 が下記
(13)式に示す大きさに変化する。 Ｖ6 ＝Ｒ6 ・（Ｉ1 ′−Ｉ2 ′） Ｖ6 ＝−Ｒ6 ・２ΔＩ ・・・(13) したがって、出力ビデオ信号Ｓ6 の電圧レベルＶS6は下
記(14)式のごとく変化する。 ＶS6＝ＶS5−Ｖ6 ＝ＶS5＋Ｒ6 ・２ΔＩ ・・・(14) この結果、レベルダウンした図２の一点鎖線で示す入力
ビデオ信号Ｓ5 は、抵抗Ｒ6 の電圧降下Ｖ6 によって、
「Ｒ6 ・２ΔＩ」だけ正方向にレベルシフトされ、図２
の実線で示す規定値の出力ビデオ信号Ｓ6 として出力さ
れる。As a result, the voltage drop V6 across the resistor R6 is as follows:
It changes to the size shown in equation (13). V6 = R6.multidot. (I1'-I2 ') V6 = -R6.multidot.2.DELTA.I (13) Therefore, the voltage level VS6 of the output video signal S6 changes as shown in the following equation (14). VS6 = VS5-V6 = VS5 + R6.multidot.2.DELTA.I (14) As a result, the level-down input video signal S5 shown by the one-dot chain line in FIG. 2 is caused by the voltage drop V6 of the resistor R6.
The level is shifted in the positive direction by “R6 · 2ΔI”, and
Is output as the output video signal S6 having the specified value shown by the solid line.
【００３４】このように、本実施例のクランプ回路よれ
ば、フィードバック電圧Ｅ1 を調整し、Ｖ／Ｉ変換回路
５のトランジスタＱ14に流れる電流を当初の電流Ｉ1 に
対してΔＩだけ、増加，減少させることで、入力ビデオ
信号Ｓ5 を正，負両方向にレベルシフトさせることがで
きる。しかも、オフセット感度が非常に良い。すなわ
ち、トランジスタＱ14に流れる電流をΔＩだけ変化させ
ると、上記(9)及び(13)式に示すように、抵抗Ｒ6 にそ
の２倍の電流（±２ΔＩ）が流れる。したがって、小さ
な電流をトランジスタＱ14に流すだけで、入力ビデオ信
号Ｓ5 を大きくレベルシフトさせることができるので、
トランジスタＱ14に流す消費電流の低減化を図ることが
できる。As described above, according to the clamp circuit of the present embodiment, the feedback voltage E1 is adjusted to increase or decrease the current flowing through the transistor Q14 of the V / I conversion circuit 5 by ΔI with respect to the initial current I1. As a result, the input video signal S5 can be level-shifted in both positive and negative directions. Moreover, the offset sensitivity is very good. That is, when the current flowing through the transistor Q14 is changed by ΔI, a double current (± 2ΔI) flows through the resistor R6 as shown in the equations (9) and (13). Therefore, the input video signal S5 can be largely level-shifted by passing a small current through the transistor Q14.
The consumption current flowing through the transistor Q14 can be reduced.
【００３５】また、本実施例のクランプ回路によれば、
定電流Ｉ0 と電流Ｉ1 、及び抵抗Ｒ5 と抵抗Ｒ6 との比
を変化させることで、入力ビデオ信号Ｓ5 に対するレベ
ルシフト量、すなわち、オフセット感度を自由かつ容易
に設定することができる。さらに、上記のごとく、オフ
セット発生回路７は、トランジスタＱ21，Ｑ22に流れる
電流Ｉ1 を増，減させて、トランジスタＱ23，Ｑ24に流
れる差電流Ｉ2 を減，増させることで、入力ビデオ信号
Ｓ5 をレベルシフトさせる構造となっている。このた
め、「接地電位＋サチレーション電位」〜「電源電圧Ｖ
CC−サチレーション電位」という広範囲で、入力ビデオ
信号Ｓ5 のレベルシフト量の限界範囲を調整することが
できる。この結果、小さい電源電圧ＶCCで十分なレベル
シフト量を得ることができ、低電圧電源が要求される集
積回路においても、このクランプ回路を適用することが
できる。According to the clamp circuit of this embodiment,
By changing the ratio of the constant current I0 and the current I1 and the ratio of the resistors R5 and R6, the level shift amount with respect to the input video signal S5, that is, the offset sensitivity can be freely and easily set. Further, as described above, the offset generating circuit 7 increases or decreases the current I1 flowing through the transistors Q21 and Q22, and decreases or increases the differential current I2 flowing through the transistors Q23 and Q24, thereby leveling the input video signal S5. It has a structure to shift. Therefore, "ground potential + saturation potential" to "power supply voltage V"
It is possible to adjust the limit range of the level shift amount of the input video signal S5 in a wide range of "CC-saturation potential". As a result, a sufficient level shift amount can be obtained with a small power supply voltage Vcc, and the clamp circuit can be applied to an integrated circuit that requires a low voltage power supply.
【００３６】また、端子Ｐ3 から端子Ｐ4 に信号を通し
たときの周波数特性は、抵抗Ｒ6 と、出力端子Ｐ4 に付
く寄生容量Ｃとで決まる。すなわち、この周波数は、単
純に「１／２πＲ6 Ｃ」の式で決定されるので、周波数
特性が極めて良くなる。しかも、入力端子Ｐ3 から入力
した電流Ｉ1 が出力端子Ｐ4 から出力し、出力端子Ｐ4
から入力した差電流Ｉ2 が入力端子Ｐ3 から出力する構
造となっているので、オフセット発生回路７の電流変化
による影響が、抵抗Ｒ6 の前，後段回路に及ばず、歪特
性が極めて良い。これらのことから、ハイビジョン信号
に必要な帯域付近までフラットな周波数特性を得ること
ができ、しかも、２次歪も極めて良好であり、ハイビジ
ョン信号に必要な帯域で十分な利得を得ることができ
る。この結果、端子Ｐ3 ，Ｐ4 間にハイビジョン信号等
も通すことができるようになった。The frequency characteristic when a signal is passed from the terminal P3 to the terminal P4 is determined by the resistance R6 and the parasitic capacitance C attached to the output terminal P4. That is, since this frequency is simply determined by the expression "1 / 2πR6 C", the frequency characteristic becomes extremely good. Moreover, the current I1 input from the input terminal P3 is output from the output terminal P4, and the output terminal P4
Since the differential current I2 input from the input terminal P3 is output from the input terminal P3, the influence of the change in the current of the offset generating circuit 7 does not extend to the front and rear circuits of the resistor R6, and the distortion characteristic is very good. From these facts, it is possible to obtain flat frequency characteristics up to near the band required for a high-definition signal, extremely good second-order distortion, and obtain sufficient gain in the band required for a high-definition signal. As a result, high-definition signals can now be passed between the terminals P3 and P4.
【００３７】さらに、入力ビデオ信号Ｓ5 を入力させる
入力端子Ｐ3 と出力ビデオ信号Ｓ6を出力する出力端子
Ｐ4 との間に、抵抗Ｒ6 しか設けていないので、回路構
造が非常にシンプルである。Further, since only the resistor R6 is provided between the input terminal P3 for inputting the input video signal S5 and the output terminal P4 for outputting the output video signal S6, the circuit structure is very simple.
【００３８】なお、上記では、入力ビデオ信号Ｓ5 を端
子Ｐ3 に入力して、端子Ｐ4 から出力ビデオ信号Ｓ6 を
出力するようにした。しかし、切換器等を設けて、入力
ビデオ信号Ｓ5 を端子Ｐ4 に入力し、端子Ｐ3 から出力
ビデオ信号Ｓ6 を出力するようにしても、上記と同様の
作用，効果を得ることができる。すなわち、入力信号の
種類によっては、端子Ｐ4 側から入力しなければならな
い場合があるが、本実施例のクランプ回路は、このよう
な場合でも対応することができる。In the above, the input video signal S5 is input to the terminal P3, and the output video signal S6 is output from the terminal P4. However, even if a switching device or the like is provided and the input video signal S5 is input to the terminal P4 and the output video signal S6 is output from the terminal P3, the same action and effect as described above can be obtained. That is, depending on the type of input signal, it may be necessary to input from the terminal P4 side, but the clamp circuit of the present embodiment can handle such a case.
【００３９】また、入力ビデオ信号Ｓ5 を正方向又は負
方向にのみレベルシフトしたい場合には、電流が、オフ
セット発生回路７のトランジスタＱ23，Ｑ24のみ又はト
ランジスタＱ21，Ｑ22のみに流れるようにコントロール
すれば良い。例えば、負方向にのみレベルシフトしたい
場合には、オフセット発生回路７のトランジスタＱ23，
Ｑ24への差電流Ｉ2 を断ち、トランジスタＱ21，Ｑ22に
のみ、電流Ｉ1 を流す。そして、この電流Ｉ1 を上記の
ごとく増減させることで、入力ビデオ信号Ｓ5 を負方向
に所望の量だけレベルシフトさせることができる。逆
に、正方向にのみレベルシフトしたい場合には、オフセ
ット発生回路７のトランジスタＱ21，Ｑ22への電流Ｉ1
を断ち、トランジスタＱ23，Ｑ24にのみ、差電流Ｉ2 を
流す。そして、この差電流Ｉ2 を増減させることで、入
力ビデオ信号Ｓ5 を正方向に所望の量だけレベルシフト
させることができる。When it is desired to level shift the input video signal S5 only in the positive direction or the negative direction, the current should be controlled so that it flows only in the transistors Q23 and Q24 or only the transistors Q21 and Q22 of the offset generating circuit 7. good. For example, when it is desired to shift the level only in the negative direction, the transistor Q23,
The differential current I2 to Q24 is cut off, and the current I1 is passed only to the transistors Q21 and Q22. The input video signal S5 can be level-shifted in the negative direction by a desired amount by increasing or decreasing the current I1 as described above. On the contrary, when it is desired to shift the level only in the positive direction, the current I1 to the transistors Q21 and Q22 of the offset generating circuit 7
And the differential current I2 is flowed only to the transistors Q23 and Q24. By increasing or decreasing the difference current I2, the input video signal S5 can be level-shifted in the positive direction by a desired amount.
【００４０】なお、本発明は、上記実施例に限定される
ものではなく、発明の要旨の範囲内において種々の変形
や変更が可能である。例えば、上記実施例では、Ｖ／Ｉ
変換回路５において、ＮＰＮ型トランジスタＱ12のコレ
クタとＰＮＰ型トランジスタＱ13のベースとを接続する
と共に、トランジスタＱ12のエミッタとトランジスタＱ
13のコレクタを接続したダーリントン回路を用いたが、
これに限らず、各種のダーリントン回路を適用すること
ができる。また、上記実施例では、トランジスタＱ14，
Ｑ15と、トランジスタＱ14，Ｑ22と、トランジスタＱ1
4，Ｑ17と、トランジスタＱ16，Ｑ21と、トランジスタ
Ｑ18，Ｑ19と、トランジスタＱ18，Ｑ24と、トランジス
タＱ20，Ｑ23とのカレントミラー回路における比例係数
を「１」としたが、これに限るものではなく、比例係数
を任意に設定することができることは勿論である。ま
た、トランジスタＱ15，Ｑ16，Ｑ19，Ｑ20を設けず、ト
ランジスタＱ14にトランジスタＱ21を直接カレントミラ
ー接続すると共に、トランジスタＱ18にトランジスタＱ
23を直接カレントミラー接続した構成としても良い。ま
た、第１及び第２の折返電流生成部を、トランジスタＱ
14，Ｑ15，Ｑ16，Ｑ21，Ｑ22のカレントミラー接続によ
って構成し、第１及び第２の折返差電流生成部を、トラ
ンジスタＱ18，Ｑ19，Ｑ20，Ｑ24のカレントミラー接続
によって構成したが、この構成に限定されるものではな
く、抵抗Ｒ6 の端子Ｐ3 ，Ｐ4 に入，出力できる電流Ｉ
1 の折返電流と、端子Ｐ4 ，Ｐ3 に入，出力できる差電
流Ｉ2の折返電流とを生成できる構成であれば良い。The present invention is not limited to the above embodiments, but various modifications and changes can be made within the scope of the invention. For example, in the above embodiment, V / I
In the conversion circuit 5, the collector of the NPN type transistor Q12 and the base of the PNP type transistor Q13 are connected, and the emitter of the transistor Q12 and the transistor Q12 are connected.
I used a Darlington circuit with 13 collectors connected,
Not limited to this, various Darlington circuits can be applied. In the above embodiment, the transistors Q14,
Q15, transistors Q14 and Q22, and transistor Q1
4, Q17, transistors Q16, Q21, transistors Q18, Q19, transistors Q18, Q24, and transistors Q20, Q23 in the current mirror circuit the proportionality coefficient is set to "1", but it is not limited to this. Of course, the proportional coefficient can be set arbitrarily. Further, the transistors Q15, Q16, Q19 and Q20 are not provided, the transistor Q21 is directly connected to the transistor Q21 by a current mirror, and the transistor Q18 is connected to the transistor Q18.
23 may be directly connected to the current mirror. In addition, the first and second folding current generators are connected to the transistor Q.
The current mirror connection of 14, Q15, Q16, Q21, and Q22 is used, and the first and second folding difference current generation parts are configured by the current mirror connection of the transistors Q18, Q19, Q20, and Q24. The current I that can be input to and output from the terminals P3 and P4 of the resistor R6 is not limited.
Any configuration may be used as long as it can generate the folding current of 1 and the folding current of the differential current I2 that can be input to and output from the terminals P4 and P3.
【００４１】[0041]
【発明の効果】以上詳しく説明したように、請求項１の
発明によれば、第１の電流に対応した電流と第２の電流
に対応した電流との差電流が第１の抵抗を流れ、この差
電流のの方向を変えることで、入力信号のレベルを正負
両方向に増，減させることができるという効果がある。
また、第１の電流の大きさと第２の電流の大きさとを等
しく設定しておけば、第１の電流の増加量に対して２倍
の増加量で入力信号をレベルシフトさせることができる
ので、消費電流の低減化を図ることができるという効果
もある。さらに、オフセット発生回路の信号入力側と出
力側との間には、第１の抵抗しか設けないので、信号の
入，出力端間の回路構造をシンプルにすることができる
と共に、信号を第１の抵抗のどちら側からでも入力する
ことができる。また、信号を第１の抵抗に通したときの
周波数特性は、第１の抵抗の抵抗値と、出力側に付く寄
生容量とで決まるので、周波数特性と歪特性が極めて良
くなり、ハイビジョン信号等も通すことができる。As described in detail above, according to the invention of claim 1, the difference current between the current corresponding to the first current and the current corresponding to the second current flows through the first resistor, By changing the direction of this difference current, there is an effect that the level of the input signal can be increased or decreased in both positive and negative directions.
Further, if the magnitude of the first current and the magnitude of the second current are set to be equal to each other, the input signal can be level-shifted with an increase amount that is twice the increase amount of the first current. There is also an effect that the consumption current can be reduced. Further, since only the first resistor is provided between the signal input side and the output side of the offset generation circuit, the circuit structure between the signal input and output terminals can be simplified and the signal You can enter from either side of the resistor. Further, the frequency characteristic when the signal is passed through the first resistor is determined by the resistance value of the first resistor and the parasitic capacitance attached to the output side, so that the frequency characteristic and the distortion characteristic become extremely good, and the high-definition signal etc. You can also pass through.
【００４２】請求項２の発明によれば、第１及び第２の
折返電流生成部により、電圧電流変換回路の第１の電流
の折返電流を生成し、第１及び第２の折返差電流生成部
により、差電流発生回路の第２の電流の折返差電流を発
する構成としたので、所望の大きさの折返電流と折返差
電流とを第１の抵抗に入，出力させるとができるという
効果がある。According to the second aspect of the present invention, the first and second folding current generators generate the folding current of the first current of the voltage-current conversion circuit and generate the first and second folding difference currents. Since the second portion of the differential current generating circuit generates the folding current of the second current, the folding current and the folding current of a desired magnitude can be input to and output from the first resistor. There is.
【００４３】請求項３の発明によれば、オフセット発生
回路が、出力端が第１の抵抗の一方端に接続された第３
のトランジスタと、入力端が第１の抵抗の他方端に接続
された第４のトランジスタと、出力端が第１の抵抗の他
方端に接続された第５のトランジスタと、入力端が第１
の抵抗の一方端に接続された第６のトランジスタとを有
する構成になっているので、「（第４及び第６のトラン
ジスタの出力端電位）＋（サチレーション電位）」の電
圧から「（第３ないし第６のトランジスタの入力端電
圧）−（サチレーション電位）」の電圧までという広範
囲で、入力信号のレベルシフト量の限界範囲を調整する
ことができる。この結果、小さい電源電圧で十分なレベ
ルシフト量を得ることができ、低電圧電源が要求される
集積回路においても、このクランプ回路を適用すること
ができるという効果がある。According to the invention of claim 3, in the offset generating circuit, the output end is connected to one end of the first resistor.
, A fourth transistor whose input end is connected to the other end of the first resistor, a fifth transistor whose output end is connected to the other end of the first resistor, and an input end which is the first
And a sixth transistor connected to one end of the resistor, the voltage from “(output terminal potential of the fourth and sixth transistors) + (saturation potential)” to “(third potential). Or the input terminal voltage of the sixth transistor) − (saturation potential) ”, the limit range of the level shift amount of the input signal can be adjusted. As a result, it is possible to obtain a sufficient level shift amount with a small power supply voltage, and it is possible to apply the clamp circuit to an integrated circuit that requires a low voltage power supply.
【図１】本発明の一実施例に係るクランプ回路を示すブ
ロック図である。FIG. 1 is a block diagram showing a clamp circuit according to an embodiment of the present invention.
【図２】図１のクランプ回路によるレベルシフト動作を
示す波形図である。FIG. 2 is a waveform diagram showing a level shift operation by the clamp circuit of FIG.
【図３】従来例に係るクランプ回路を示すブロック図で
ある。FIG. 3 is a block diagram showing a clamp circuit according to a conventional example.
【図４】図３のクランプ回路によるレベルシフト動作を
示す波形図である。FIG. 4 is a waveform diagram showing a level shift operation by the clamp circuit of FIG.
【図５】他の従来例に係るクランプ回路を示すブロック
図である。FIG. 5 is a block diagram showing a clamp circuit according to another conventional example.
【図６】図５のクランプ回路によるレベルシフト動作を
示す波形図である。6 is a waveform diagram showing a level shift operation by the clamp circuit of FIG.
５ Ｖ／Ｉ変換回路 ６ 差電流発生回路 ７ オフセット発生回路 ６０ 定電流源 Ｅ1 フィードバック電圧 Ｉ1 ，Ｉ2 電流 Ｉ0 定電流 Ｑ12〜Ｑ24 トランジスタ Ｒ5 ，Ｒ6 抵抗 Ｐ3 ，Ｐ4 端子 ＶCC 電源電圧 5 V / I conversion circuit 6 Differential current generation circuit 7 Offset generation circuit 60 Constant current source E1 Feedback voltage I1, I2 current I0 Constant current Q12 to Q24 Transistor R5, R6 Resistor P3, P4 terminal VCC Power supply voltage
Claims (3)
流変換回路と、 上記第１の電流と定電流との差である第２の電流を発生
する差電流発生回路と、 信号の入力側と出力側との間に第１の抵抗を有し、上記
第１の電流に対応した電流と上記第２の電流に対応した
電流とを互に逆方向から上記第１の抵抗に入力し、その
電圧降下により、上記入力信号をレベルシフトさせるオ
フセット発生回路と、 を具備することを特徴とするクランプ回路。1. A voltage-current conversion circuit for converting a control voltage into a first current, a differential current generation circuit for generating a second current which is a difference between the first current and a constant current, and a signal input A first resistor is provided between the output side and the output side, and a current corresponding to the first current and a current corresponding to the second current are input to the first resistor from opposite directions. A clamp circuit, comprising: an offset generation circuit that level-shifts the input signal by the voltage drop thereof.
て、 上記電圧電流変換回路の第１の電流の折返電流を生成
し、この折返電流を上記第１の抵抗の一方端に入力する
第１の折返電流生成部と、 上記第１の抵抗の他方端から出力する上記折返電流を生
成する第２の折返電流生成部と、 上記差電流発生回路の第２の電流の折返差電流を生成
し、この折返差電流を上記第１の抵抗の他方端に入力す
る第１の折返差電流生成部と、 上記第１の抵抗の一方端から出力する上記折返差電流を
生成する第２の折返差電流生成部と、 を具備することを特徴とするクランプ回路。2. The clamp circuit according to claim 1, wherein a folding current of the first current of the voltage-current conversion circuit is generated, and the folding current is input to one end of the first resistor. A folding current generator, a second folding current generator that generates the folding current output from the other end of the first resistor, and a folding current difference of the second current of the differential current generating circuit, A first aliasing current generator that inputs this aliasing current to the other end of the first resistor, and a second aliasing current that generates the aliasing current output from one end of the first resistor. A clamp circuit comprising: a generator.
て、 上記電圧電流変換回路は、上記第１の電流が流れる第２
の抵抗と、この第２の抵抗の出力側にダイオード接続さ
れた第１のトランジスタとを有し、 上記差電流発生回路は、上記定電流を出力する定電流源
と、この定電流源の出力側にダイオード接続され、上記
第２の電流が流れる第２のトランジスタとを有し、 上記オフセット発生回路は、上記第１のトランジスタと
カレントミラー接続されて上記第１の折返電流生成部を
構成し、その出力端が上記第１の抵抗の一方端に接続さ
れた第３のトランジスタと、上記第１のトランジスタと
カレントミラー接続されて上記第２の折返電流生成部を
構成し、その入力端が上記第１の抵抗の他方端に接続さ
れた第４のトランジスタと、上記第２のトランジスタと
カレントミラー接続されて上記第１の折返差電流生成部
を構成し、その出力端が上記第１の抵抗の他方端に接続
された第５のトランジスタと、上記第２のトランジスタ
とカレントミラー接続されて上記第２の折返差電流生成
部を構成し、その入力端が上記第１の抵抗の一方端に接
続された第６のトランジスタとを有する、 ことを特徴とするクランプ回路。3. The clamp circuit according to claim 2, wherein the voltage-current conversion circuit is a second circuit in which the first current flows.
And a first transistor diode-connected to the output side of the second resistor, the differential current generating circuit includes a constant current source for outputting the constant current, and an output of the constant current source. A second transistor that is diode-connected to the side and through which the second current flows, and the offset generation circuit is current-mirror connected to the first transistor to form the first folding current generation unit. , A third transistor whose output end is connected to one end of the first resistor, and a current mirror connection with the first transistor to form the second folding current generation unit, the input end of which is A fourth transistor connected to the other end of the first resistor and a current mirror connection to the second transistor constitute the first folding back current generation unit, the output end of which is the first resistance A fifth transistor connected to the other end and a current mirror connection to the second transistor constitute the second folding back current generation unit, the input end of which is connected to one end of the first resistor. And a sixth transistor that is formed into a clamp circuit.
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| JP10432095A JP3528318B2 (en) | 1995-04-27 | 1995-04-27 | Clamp circuit |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258813A (en) * | 2009-04-24 | 2010-11-11 | Mitsumi Electric Co Ltd | Image signal input circuit |
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- 1995-04-27 JP JP10432095A patent/JP3528318B2/en not_active Expired - Fee Related
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