JPH08306883A - Semiconductor memory and its preparation - Google Patents
Semiconductor memory and its preparationInfo
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- JPH08306883A JPH08306883A JP8035260A JP3526096A JPH08306883A JP H08306883 A JPH08306883 A JP H08306883A JP 8035260 A JP8035260 A JP 8035260A JP 3526096 A JP3526096 A JP 3526096A JP H08306883 A JPH08306883 A JP H08306883A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体のメモリ装置
及びその製造方法に係り、さらに詳細には、ビットライ
ンを酸化させて電気的な特性を向上させた半導体メモリ
装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device having a bit line oxidized to improve electrical characteristics and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】最近半導体の製造技術の発達と半導体メ
モリ装置の応用分野の拡大により、大容量、高集積、高
機能のメモリ装置の開発が進んでおり、特に一つのトラ
ンジスタと一つのキャパシターで一つのメモリセルを構
成するＤＲＡＭ(Dynamic Randam Access Memory)の刮目
に値する技術の進歩は、６４メガＤＲＡＭの量産初期及
び２５６メガＤＲＡＭの試製品の製作が可能な水準にま
で至っている。2. Description of the Related Art Recently, with the development of semiconductor manufacturing technology and the expansion of application fields of semiconductor memory devices, the development of large capacity, highly integrated and highly functional memory devices has progressed, especially with one transistor and one capacitor. The remarkable technological progress of DRAM (Dynamic Random Access Memory) that constitutes one memory cell has reached the level where mass production of 64M DRAM and trial manufacture of 256M DRAM are possible.
【０００３】これによりデザインルールが次第に縮小さ
れ、これによりコンタクトや各種のパターンのピッチな
どが次第に小さくなっていくので、ライン、例えばビッ
トラインと関連づけられた抵抗（表面抵抗やコンタクト
抵抗）値が増加し抵抗値の均一性が不良になるなどの諸
問題が発生するようになった。従って抵抗値を減らし、
均一性も確保し得る構造や製造方法の開発が要求されて
いる。特に、６４メガＤＲＡＭ級のデザインルール、例
えばビットラインの線幅が０．３〜０．５μｍ、そして
メモリセル内でビットラインが下部のドーピングされた
導電層に連結されるようにするコンタクトホール（以
下、セル内のコンタクトホールとする）の大きさが０．
４×０．４〜０．６×０．６μｃｍ2程度を使用する半
導体メモリ装置で、前記した問題点が製品の機能と収率
向上に深刻な障害となっている。As a result, the design rule is gradually reduced, and the pitches of contacts and various patterns are gradually reduced, so that the resistance (surface resistance or contact resistance) associated with a line, for example, a bit line is increased. However, various problems such as poor uniformity of resistance have come to occur. Therefore, reduce the resistance value,
Development of a structure and manufacturing method that can ensure uniformity is required. In particular, a 64M DRAM grade design rule, for example, a line width of the bit line is 0.3 to 0.5 μm, and a contact hole that allows the bit line to be connected to the lower doped conductive layer in the memory cell ( Hereinafter, the size of the contact hole in the cell) is 0.
In the semiconductor memory device using about 4 × 0.4 to 0.6 × 0.6 μcm 2 , the above-mentioned problems are serious obstacles to improving the function and yield of the product.
【０００４】図１は、従来の技術によるビットラインを
有する半導体メモリ装置の製造方法を説明するために示
した断面図である。FIG. 1 is a cross-sectional view showing a conventional method of manufacturing a semiconductor memory device having bit lines.
【０００５】先ず、半導体基板上に素子分離膜３を形成
して活性領域間の素子分離を実現した後、第１絶縁膜５
とゲート電極７、第２絶縁膜９、ソースとドレイン１１
及びスペーサ１３を具備するトランジスタを形成する。
次いで、後続コンタクトホール工程の大変さを減らすた
めにランディングパッド１５を形成する。前記ランディ
ングパッド１５は、微細コンタクト形成時半導体基板上
に直接コンタクトホールを形成しようとする場合発生し
得る諸問題、例えば写真工程の整列不良やコンタクト抵
抗の増加などを緩和させ得る。次いで、前記ランディン
グパッド１５を覆う層間絶縁膜１７を形成させた後、後
続工程のビットラインとランディングパッド１５を連結
させるためにコンタクトホール１９、１９′を形成させ
る。First, a device isolation film 3 is formed on a semiconductor substrate to realize device isolation between active regions, and then a first insulating film 5 is formed.
And gate electrode 7, second insulating film 9, source and drain 11
And a transistor including the spacer 13 is formed.
Next, the landing pad 15 is formed to reduce the difficulty of the subsequent contact hole process. The landing pad 15 can mitigate various problems that may occur when a contact hole is directly formed on a semiconductor substrate when forming a fine contact, such as misalignment in a photolithography process and an increase in contact resistance. Next, an interlayer insulating layer 17 covering the landing pad 15 is formed, and then contact holes 19 and 19 'are formed to connect the bit line and the landing pad 15 in a subsequent process.
【０００６】次に、前記半導体基板１の全面にポリシリ
コン膜２１とタングステンシリサイド２３を順次に形成
させ、写真蝕刻工程を行いポリシリコン膜２１とタング
ステンシリサイド２３よりなるビットラインを形成す
る。以降の工程は通常の半導体メモリ装置に対する製造
工程と同一である。Next, a polysilicon film 21 and a tungsten silicide 23 are sequentially formed on the entire surface of the semiconductor substrate 1, and a photoetching process is performed to form a bit line composed of the polysilicon film 21 and the tungsten silicide 23. The subsequent process is the same as the manufacturing process for a normal semiconductor memory device.
【０００７】図１に説明された半導体メモリ装置のゲー
ト電極（７、あるいはセルアレイ部ではワードラインと
言う）は、メモリ装置の高集積化によりデザインルール
が次第に縮むにつれ次第に増加しているワードライン７
の信号遅れを減らすためにポリサイド構造、例えばポリ
シリコン膜とタングステンシリサイドとよりなるゲート
電極７を使用する。このような場合、前記周辺回路部に
形成されたコンタクトホール１９′を通じて連結される
上部と下部の膜質が全てポリサイド構造を有する。従っ
て、上下部のポリサイド構造ではビットラインを構成す
るポリシリコン膜２１に含まれた不純物が後続工程の熱
処理効果により上下に位置したタングステンシリサイド
に吸い込まれ、コンタクトホール形成時蝕刻によりゲー
ト電極の表面が不良になる。その結果、ビットラインの
コンタクト抵抗の均一性が悪くなりコンタクト抵抗自体
も高い値を有する問題がある。The gate electrode (7, or word line in the cell array portion) of the semiconductor memory device illustrated in FIG. 1 is gradually increased as the design rule is gradually reduced due to the higher integration of the memory device.
In order to reduce the signal delay, the gate electrode 7 made of a polycide structure, for example, a polysilicon film and tungsten silicide is used. In this case, the upper and lower films connected through the contact hole 19 'formed in the peripheral circuit part have a polycide structure. Therefore, in the upper and lower polycide structures, the impurities contained in the polysilicon film 21 forming the bit line are sucked into the tungsten silicide located above and below due to the heat treatment effect of the subsequent process, and the surface of the gate electrode is etched by the etching when the contact hole is formed. breaking bad. As a result, there is a problem that the contact resistance of the bit line becomes less uniform and the contact resistance itself has a high value.
【０００８】[0008]
【発明が解決しようとする課題】本発明の目的はビット
ラインのコンタクト抵抗を減らすことができ均一性も向
上させ得る半導体メモリ装置を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor memory device capable of reducing the contact resistance of bit lines and improving the uniformity.
【０００９】本発明の他の目的は前記半導体メモリ装置
を製造するに適した製造方法を提供することにある。Another object of the present invention is to provide a manufacturing method suitable for manufacturing the semiconductor memory device.
【００１０】[0010]
【課題を解決するための手段】前記の目的を達成するた
めに、本発明による半導体メモリ装置は、不純物のドー
ピングされた下部導電層と、前記下部導電層上にコンタ
クトホールを有する層間絶縁層と、前記コンタクトホー
ルを通じて前記下部導電層と連結されているビットライ
ンと、前記ビットラインを酸化させて形成される酸化層
を含む。To achieve the above object, a semiconductor memory device according to the present invention comprises a lower conductive layer doped with impurities, and an interlayer insulating layer having a contact hole on the lower conductive layer. A bit line connected to the lower conductive layer through the contact hole and an oxide layer formed by oxidizing the bit line.
【００１１】前記下部導電層は半導体基板に形成された
ソース又はドレイン領域及びゲート電極になることがで
き、前記酸化層の厚さは３００Å以内に構成し前記ビッ
トライン及びゲート電極はポリシリコン膜とタングステ
ンシリサイドの積層されたポリサイドの形態で形成し得
る。The lower conductive layer may be a source or drain region and a gate electrode formed on a semiconductor substrate, the oxide layer has a thickness of less than 300Å, and the bit line and the gate electrode are formed of a polysilicon film. It may be formed in the form of a laminated polycide of tungsten silicide.
【００１２】本発明の他の目的を達成するために、本発
明の半導体メモリ装置の製造方法は、不純物のドーピン
グされた下部導電層を形成する段階と、前記下部導電層
上に層間絶縁層を形成させる段階と、前記層間絶縁層に
コンタクトホールを形成する段階と、前記コンタクトホ
ールを通じて前記下部導電層にビットラインを連結させ
る段階と、前記ビットラインを酸化させてビットライン
上に酸化層を形成する段階を含む。In order to achieve another object of the present invention, a method of manufacturing a semiconductor memory device according to the present invention comprises the steps of forming a lower conductive layer doped with impurities, and forming an interlayer insulating layer on the lower conductive layer. Forming, forming a contact hole in the interlayer insulating layer, connecting a bit line to the lower conductive layer through the contact hole, and oxidizing the bit line to form an oxide layer on the bit line. Including the step of doing.
【００１３】前記酸化層を形成する段階は乾式酸化方法
又は湿式酸化方法を利用して行い、前記酸化層の厚さは
３００Å以内に形成する。さらに、前記酸化段階は急速
熱酸化方法を利用して行うこともでき、前記乾式酸化方
法は７００〜１１００℃の温度で行われる。The step of forming the oxide layer is performed using a dry oxidation method or a wet oxidation method, and the thickness of the oxide layer is formed within 300Å. Further, the oxidation step may be performed using a rapid thermal oxidation method, and the dry oxidation method is performed at a temperature of 700 to 1100 ° C.
【００１４】[0014]
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in detail below with reference to the accompanying drawings.
【００１５】図２は本発明による半導体メモリ装置に対
するレイアウト図であり、図３Ａ及び図３Ｂはそれぞれ
前記図２のＡ−Ａ′線及びＢ−Ｂ′線に沿って本発明の
ビットラインの構造を説明するために示した半導体メモ
リ装置の断面図である。FIG. 2 is a layout diagram of a semiconductor memory device according to the present invention, and FIGS. 3A and 3B are structures of bit lines of the present invention taken along lines AA 'and BB' of FIG. 2, respectively. 3 is a cross-sectional view of the semiconductor memory device shown for explaining FIG.
【００１６】図２を参照すれば、部材番号４３と３３は
それぞれ素子分離領域と活性領域を示し、部材番号４７
と５５はそれぞれワードラインとランディングパッドを
示す。更に部材番号５９と３９はコンタクトホールとビ
ットラインを示す。Referring to FIG. 2, member numbers 43 and 33 indicate an element isolation region and an active region, respectively, and a member number 47.
Reference numerals 55 and 55 denote word lines and landing pads, respectively. Further, member numbers 59 and 39 indicate contact holes and bit lines.
【００１７】図３Ａ及び図３Ｂを参照すれば、半導体基
板４１に素子分離膜４３が形成されて活性領域を限定
し、半導体基板上４１に第１絶縁膜４５（ゲート絶縁
膜）とゲート電極４７、第２絶縁膜４９、ソースとドレ
イン５１及びスペーサ５３を具備するトランジスタが形
成されている。それに、ソース及びドレイン５１と接続
されるランディングパッド５５が備えられており、前記
ランディングパッド５５を絶縁するために層間絶縁膜５
７が形成されており、後続工程に形成されるセルアレイ
部におけるビットラインとランディングパット５５及び
周辺回路部のゲート電極４７とビットラインとを連結さ
せるためにコンタクトホール５９，５９′が備えられて
いる。さらに前記半導体基板４１の全面に形成され、ラ
ンディングパッド及びゲート電極と接続され、ポリシリ
コン膜６１と金属シリサイド６３とよりなるビットライ
ンが形成されている。Referring to FIGS. 3A and 3B, a device isolation film 43 is formed on the semiconductor substrate 41 to define an active region, and a first insulating film 45 (gate insulating film) and a gate electrode 47 are formed on the semiconductor substrate 41. , A second insulating film 49, a source / drain 51, and a spacer 53 are formed. In addition, a landing pad 55 connected to the source and drain 51 is provided, and the interlayer insulating film 5 is provided to insulate the landing pad 55.
7 are formed, and contact holes 59 and 59 'are provided to connect the bit line and the landing pad 55 in the cell array portion formed in the subsequent process and the gate electrode 47 and the bit line in the peripheral circuit portion. . Further, a bit line is formed on the entire surface of the semiconductor substrate 41, is connected to the landing pad and the gate electrode, and is composed of a polysilicon film 61 and a metal silicide 63.
【００１８】特に、前記図３Ａに示された本発明は図１
の従来の半導体装置の構造と比較する時、通常のトラン
ジスタとランディングパッド５５、コンタクトホールと
ビットラインを具備することは同一であるが、前記ビッ
トラインの表面に酸化膜６５が追加されている。前記酸
化膜６５の形成時提供される高い温度によってビットラ
インを成しているポリシリコン膜６１内に含有された不
純物がさらに活性化されビットラインと下部導電層（ラ
ンディングパッド５５）間のコンタクト抵抗値が減りそ
の分布も均一になる効果を得ることができる。同時に前
記酸化膜６５が不純物の移動に対する遮断膜として作用
することにより、ビットラインの上部に後工程で形成さ
れる層間絶縁膜がＢＰＳＧ(Boro-Phospo-Silicate-Glas
s)膜である場合、不純物の離脱現象によって発生する気
泡も防止し得る。In particular, the invention shown in FIG.
Compared with the structure of the conventional semiconductor device, the same thing as having a normal transistor and a landing pad 55, a contact hole and a bit line, but an oxide film 65 is added to the surface of the bit line. Due to the high temperature provided during the formation of the oxide film 65, the impurities contained in the polysilicon film 61 forming the bit line are further activated, and the contact resistance between the bit line and the lower conductive layer (landing pad 55) is increased. It is possible to obtain the effect of reducing the value and making the distribution uniform. At the same time, the oxide film 65 acts as a barrier film against the movement of impurities, so that an interlayer insulating film formed in a post process on the bit line may be replaced with BPSG (Boro-Phospo-Silicate-Glass).
In the case of the film s), it is possible to prevent bubbles generated due to the phenomenon of separation of impurities.
【００１９】さらに、本発明はビットラインの表面に形
成される酸化膜６５を有するので前記酸化膜６５の形成
時酸化剤の一部が下部に浸透して図３Ａ及び図３Ｂに示
したようにランディングパッド５５の表面はある程度酸
化されて酸化膜６５ａが形成されるので、もしランディ
ングパッド５５の間に薄い導電性の残留物が存する場合
これを比導電性に変化させ得る。Further, since the present invention has the oxide film 65 formed on the surface of the bit line, a part of the oxidizer permeates to the lower portion when the oxide film 65 is formed, as shown in FIGS. 3A and 3B. Since the surface of the landing pad 55 is oxidized to some extent to form an oxide film 65a, if a thin conductive residue exists between the landing pads 55, it can be changed to a specific conductivity.
【００２０】次に、本発明による半導体メモリ装置の製
造方法を説明する。Next, a method of manufacturing the semiconductor memory device according to the present invention will be described.
【００２１】図４Ａないし図５Ｃは本発明による半導体
メモリ装置の製造方法を示した断面図である。4A to 5C are sectional views showing a method of manufacturing a semiconductor memory device according to the present invention.
【００２２】図４Ａはスペーサ５３を有するトランジス
タ、ランディングパッド５５及び層間絶縁膜５７を形成
する段階を示す。FIG. 4A shows a step of forming a transistor having a spacer 53, a landing pad 55 and an interlayer insulating film 57.
【００２３】具体的に、半導体基板４１上に素子分離膜
４３を形成して活性領域を限定する素子分離を実現した
後、第１絶縁膜４５とゲート電極４７、第２絶縁膜４
９、ソースとドレイン５１及びスペーサ５３を具備する
トランジスタを形成する。Specifically, after the device isolation film 43 is formed on the semiconductor substrate 41 to realize device isolation that limits the active region, the first insulating film 45, the gate electrode 47, and the second insulating film 4 are formed.
9. A transistor including the source / drain 51 and the spacer 53 is formed.
【００２４】前記トランジスタのゲート電極４７は不純
物のドーピングされたポリシリコン膜や不純物のドーピ
ングされたポリシリコン膜とタングステンシリサイドの
積層された構造で形成し、前記ゲート電極４７は２００
０〜３０００Å、第２絶縁膜４９は約１０００Åの厚さ
に形成する。The gate electrode 47 of the transistor is formed of an impurity-doped polysilicon film or a laminated structure of an impurity-doped polysilicon film and tungsten silicide.
The second insulating film 49 has a thickness of 0 to 3000 Å and a thickness of about 1000 Å.
【００２５】前記ゲート電極４７を形成する物質中不純
物のドーピングされたポリシリコン膜は種々の方法で形
成可能であって、例えば不純物のドーピングされたポリ
シリコン膜を用いたりイオン注入、ＰＯＣＩ3処理など
の方法で不純物をドーピングして使用し得る。さらに、
前記ゲート電極形成用の物質の一種であるタングステン
シリサイドも化学的気相蒸着法や物理的蒸着気相法など
の様々な方法で形成し得る。The polysilicon film doped with impurities in the material forming the gate electrode 47 may be formed by various methods. For example, a polysilicon film doped with impurities may be used, ion implantation, or POCI 3 treatment. It can be used after being doped with impurities by the above method. further,
Tungsten silicide, which is one of the materials for forming the gate electrode, may be formed by various methods such as a chemical vapor deposition method and a physical vapor deposition method.
【００２６】特に、図４Ａのようにコンタクトホールの
余裕度を確保するために後工程でランディングパッドを
使用する場合ランディングパッド形成のための写真蝕刻
工程時、過度な蝕刻によりランディングパッドとゲート
電極を構成するポリサイド膜間に起こる短絡も前記第２
絶縁膜４９によって防止することができる。無論このよ
うに短絡防止の役割を果たすためには第２絶縁膜４９の
厚さは一定の厚さ、例えば５００〜１５００Å位以上に
形成させるべきである。In particular, as shown in FIG. 4A, when a landing pad is used in a subsequent process to secure a margin of a contact hole, a landing pad and a gate electrode are excessively etched during a photo-etching process for forming a landing pad. The short circuit that occurs between the constituent polycide films is also the second
This can be prevented by the insulating film 49. Of course, the thickness of the second insulating film 49 should be set to a certain value, for example, 500 to 1500Å or more, in order to prevent the short circuit.
【００２７】次に、約２５００Å程度のポリシリコンを
半導体基板４１の全面に蒸着させエッチパックや化学機
械的研磨法などを用いてポリシリコンを５００〜１５０
０Åほど取り除き且つ平坦化させた後写真蝕刻工程を利
用してランディングパッド５５を形成する。前記ランデ
ィングパッド５５も不純物をドーピングする時に、ゲー
ト電極４７に用いられた物質であるポリシリコンのドー
ピングと同じように種々の方法を用い得る。前記ランデ
ィングパッド５５は、後続コンタクトホールの工程の大
変さを減らすために形成するが、前記ランダィングパッ
ド５５は微細コンタクト形成時、半導体基板上に直接コ
ンタクトホールを形成しようとする場合発生し得る諸問
題、例えば写真工程の整列不良やコンタクト抵抗の増加
などを緩和させ得る。Next, polysilicon of about 2500 Å is vapor-deposited on the entire surface of the semiconductor substrate 41, and the polysilicon is 500 to 150 by an etch pack or a chemical mechanical polishing method.
A landing pad 55 is formed by using a photo-etching process after removing and flattening about 0 Å. When the landing pad 55 is doped with impurities, various methods may be used as in the case of doping polysilicon, which is the material used for the gate electrode 47. The landing pad 55 is formed to reduce the difficulty of the subsequent contact hole process. However, the landing pad 55 may occur when a contact hole is directly formed on a semiconductor substrate when forming a fine contact. Problems such as misalignment in the photolithography process and increase in contact resistance can be alleviated.
【００２８】次に、半導体基板の全面に層間絶縁膜、例
えばＢＰＳＧを約３５００Åの厚さに蒸着させ化学機械
的研磨法、エッチバック、ＢＰＳＧフロー中のいずれか
一つを用いて平坦化させる。Next, an interlayer insulating film, for example, BPSG is vapor-deposited on the entire surface of the semiconductor substrate to a thickness of about 3500 Å and planarized by using any one of a chemical mechanical polishing method, an etch back method and a BPSG flow method.
【００２９】図４Ｂは層間絶縁膜にコンタクトホールを
形成した後、ビットラインを形成する段階を示す。FIG. 4B shows a step of forming a bit line after forming a contact hole in the interlayer insulating film.
【００３０】具体的に、層間絶縁膜５７に後続工程で形
成されるビットラインとセルアレイ部で下部導電層５５
（ランディングパッド）及び周辺回路部のゲート電極４
７を連結させるコンタクトホール５９，５９′を形成さ
せた後、前記半導体基板の全面にポリサイド層、例えば
ポリシリコン膜６１とタングステンシリサイド６３をそ
れぞれ１０００，１５００Å程度に順次に蒸着させてビ
ットラインを形成する。この際使用されるポリシリコン
膜も不純物をドーピングするに前記の種々の方法を用い
得る。More specifically, the lower conductive layer 55 is formed in the bit line and cell array portions formed in the subsequent process on the interlayer insulating film 57.
(Landing pad) and gate electrode 4 in the peripheral circuit section
After forming contact holes 59 and 59 'for connecting 7 with each other, a polycide layer, for example, a polysilicon film 61 and a tungsten silicide 63 are sequentially deposited on the entire surface of the semiconductor substrate to a thickness of 1000 and 1500 Å, respectively, to form a bit line. To do. The polysilicon film used at this time can also use the above-mentioned various methods for doping impurities.
【００３１】図５Ｃはビットラインの表面を酸化させる
段階を示す。FIG. 5C shows a step of oxidizing the surface of the bit line.
【００３２】具体的に、ポリシリコン膜６１とタングス
テンシリサイド６３とよりなるビットラインの表面を酸
化させる。前記ビットラインの酸化は本実施例では熱酸
化、例えば８５０〜９００℃で３０分位の乾式酸化方法
を利用し、前記ビットラインの表面上に酸化層６５を形
成する。ところで、前記ビットラインの酸化は湿式酸化
方法や急速熱酸化方法などの多様な工程により達成され
ることもでき、酸化膜を形成することなく不純物活性化
の効果を有する高温アニーリング方法によって達成され
ることもできる。Specifically, the surface of the bit line made of the polysilicon film 61 and the tungsten silicide 63 is oxidized. In this embodiment, the bit line is oxidized by using a thermal oxidation method, for example, a dry oxidation method at 850 to 900 ° C. for about 30 minutes to form an oxide layer 65 on the surface of the bit line. By the way, the oxidation of the bit line may be achieved by various processes such as a wet oxidation method and a rapid thermal oxidation method, and is achieved by a high temperature annealing method having an effect of activating impurities without forming an oxide film. You can also
【００３３】以上の順序により本発明による半導体メモ
リ装置は完成され、以降の第２層間絶縁膜、キャパシタ
ー及び金属配線の工程は通常の方法を使用する。The semiconductor memory device according to the present invention is completed in the above order, and the subsequent processes of the second interlayer insulating film, the capacitor and the metal wiring are performed by the usual method.
【００３４】図６は本発明によりゲート電極上にコンタ
クトホールを通じて連結されたビットラインのコンタク
ト抵抗の分布グラフである。FIG. 6 is a distribution graph of a contact resistance of a bit line connected to a gate electrode through a contact hole according to the present invention.
【００３５】具体的に、ビットラインの表面に形成され
る酸化膜を作るために乾式酸化を３０分間行った時、工
程温度による０．６×０．６μｍ2の大きさを有するコ
ンタクトホールの抵抗値及び均一性を示した。工程温度
が増加するにつれ抵抗値が減少しながら均一になってお
り、特に８５０℃以上の温度でコンタクト抵抗が減りそ
の値が著しく均一になる傾向が判る。Specifically, when dry oxidation is performed for 30 minutes to form an oxide film formed on the surface of the bit line, the resistance of the contact hole having a size of 0.6 × 0.6 μm 2 depending on the process temperature. Values and uniformity were shown. It can be seen that as the process temperature increases, the resistance value decreases and becomes uniform, and in particular, at a temperature of 850 ° C. or higher, the contact resistance decreases and the value becomes significantly uniform.
【００３６】図７及び図８は、それぞれ図６と同一の工
程条件で工程温度の増加によるビットライン及びワード
ラインの表面抵抗を示したものである。7 and 8 show the surface resistance of the bit line and the word line due to the increase of the process temperature under the same process conditions as FIG. 6, respectively.
【００３７】具体的に、工程温度が８００℃より９００
℃に増加することにより、ビットライン及びワードライ
ンの表面抵抗値が減少しながら均一になる傾向が判る。Specifically, the process temperature is from 800 ° C. to 900
It can be seen that the surface resistance values of the bit lines and word lines decrease and become uniform as the temperature increases to ° C.
【００３８】本発明によれば、ビットラインとゲート電
極間のコンタクト抵抗が減りその均一性が増加し、ビッ
トラインやワードラインの表面抵抗も減り均一になっ
た。このようにビットラインと関連した抵抗の特性が改
善される原因は次の通りである。According to the present invention, the contact resistance between the bit line and the gate electrode is reduced and its uniformity is increased, and the surface resistance of the bit line and the word line is also reduced and made uniform. The reason why the characteristic of the resistance associated with the bit line is improved is as follows.
【００３９】第一、コンタクトホールとゲート電極とが
会う界面は蝕刻工程などで多くの損傷を被るようになる
が、本発明の酸化工程を通じて広く知られた高温アニー
リングの効果を有することにより接触界面に存する欠陥
を無くすことができる。First, the interface where the contact hole and the gate electrode meet is subject to a lot of damage during the etching process, etc., but the contact interface is obtained by the effect of high temperature annealing widely known through the oxidation process of the present invention. It is possible to eliminate the existing defects.
【００４０】第二、酸化工程で提供される高温の環境が
ビットラインを成しているポリシリコン内に含まれた不
純物をさらに活性化させる。Second, the high temperature environment provided in the oxidation process further activates the impurities contained in the polysilicon forming the bit line.
【００４１】従って、従来の技術はポリシリコン膜内の
不純物が上部と下部のタングステンシリサイドに漏れて
ビットラインと下部導電層を連結するコンタクト抵抗値
が不均一になったが、これに対し本発明は接触界面の欠
陥を無くし、ポリシリコン膜内の不純物は上部と下部と
のタングステンシリサイドに漏れても、漏れた不純物を
充分に補償しても残る程に活性化され、コンタクト抵抗
値が減り、コンタクト抵抗値の分布も均一になるものと
解釈される。さらに、本発明はワードラインとビットラ
インの面抵抗が減り均一になる現象もまた、ポリシリコ
ン内に存する不純物が活性化された結果と言える。Therefore, in the prior art, the impurities in the polysilicon film leaked to the upper and lower tungsten silicides, and the contact resistance value connecting the bit line and the lower conductive layer became non-uniform. Eliminates defects at the contact interface, and impurities in the polysilicon film are activated enough to remain even if they leak to the upper and lower tungsten silicide, or even if the leaked impurities are sufficiently compensated, and the contact resistance value decreases. It is understood that the distribution of contact resistance values will also be uniform. Further, in the present invention, the phenomenon that the surface resistances of the word line and the bit line decrease and become uniform can also be said to be a result of the activation of impurities existing in the polysilicon.
【００４２】[0042]
【発明の効果】従来の技術はビットラインの形成以後の
後続工程であり、第２層間絶縁膜がＢＰＳＧで形成する
場合、ＢＰＳＧ内に含まれたＢ，Ｐなどの不純物がビッ
トラインを形成するタングステンシリサイドに漏れて気
泡が発生するが、これに対し本発明は酸化膜が不純物の
移動を防ぐ役割をするのでこれを防止し得る。同時に本
発明の実施例のようにランディングパッドを使用する工
程で発生するランディングパッド間の導電性の残留物に
よる短絡も、図３Ｂに示したように酸化膜形成の工程時
酸化剤が浸透してランディングパッドを酸化させること
により、ランディングパッドとの間に残るかも知れない
導電性の残留物が酸化膜質に変わり、ランディングパッ
ド間を電気的に完璧に絶縁させ得る。The conventional technique is a subsequent process after the formation of the bit line. When the second interlayer insulating film is formed of BPSG, impurities such as B and P contained in the BPSG form the bit line. Although air bubbles are generated by leaking to the tungsten silicide, the present invention can prevent this because the oxide film plays a role of preventing the movement of impurities. At the same time, as in the embodiment of the present invention, a short circuit due to a conductive residue between the landing pads, which occurs in the process of using the landing pads, may be permeated by the oxidizer during the process of forming the oxide film as shown in FIG. By oxidizing the landing pad, conductive residues that may remain between the landing pad and the landing pad are converted into an oxide film quality, and the landing pads can be electrically completely insulated.
【００４３】本発明は前記実施例に限定されず、ランデ
ィングパッドを使用せずにシリコンの基板上に直接ビッ
トラインが連結されるコンタクトホールを形成する場
合、ゲート電極をポリシリコンの単層で形成する場合、
層間絶縁膜でＵＳＧ(undoped silicate glass)、ＨＴＯ
(high temperature oxide)などの物質を使用する場合の
ように、本発明の技術的思想を外れない範囲内で当分野
の通常の知識を持つ者により様々な応用が可能であるこ
とは無論である。The present invention is not limited to the above embodiment, and when the contact hole for directly connecting the bit line is formed on the silicon substrate without using the landing pad, the gate electrode is formed of a single layer of polysilicon. If you do
Interlayer insulation film USG (undoped silicate glass), HTO
It is needless to say that various applications can be made by a person having ordinary skill in the art within a range not departing from the technical idea of the present invention, such as when using a substance such as (high temperature oxide). .
【図１】 従来の技術によるビツトラインを有する半導
体メモリ装置の製造方法を説明するために示した断面図
である。FIG. 1 is a cross-sectional view illustrating a method of manufacturing a semiconductor memory device having a bit line according to a conventional technique.
【図２】 本発明による半導体メモリ装置に対するレイ
アウト図である。FIG. 2 is a layout diagram of a semiconductor memory device according to the present invention.
【図３】 （Ａ）及び（Ｂ）はそれぞれ前記図２のＡ−
Ａ′線及びＢ−Ｂ′線に沿って本発明のビットライン構
造をを説明するために示した半導体メモリ装置の断面図
である。3 (A) and (B) are each the same as in FIG.
3 is a cross-sectional view of a semiconductor memory device shown to explain the bit line structure of the present invention along line A ′ and line BB ′.
【図４】 （Ａ）及び（Ｂ）は本発明による半導体メモ
リ装置の製造方法を示した断面図である。4A and 4B are cross-sectional views showing a method of manufacturing a semiconductor memory device according to the present invention.
【図５】 （Ｃ）は本発明による半導体メモリ装置の製
造方法を示した断面図である。FIG. 5C is a cross-sectional view showing a method of manufacturing a semiconductor memory device according to the present invention.
【図６】 本発明によりゲート電極上にコンタクトホー
ルを通じて連結されたビットラインのコンタクト抵抗の
分布グラフである。FIG. 6 is a distribution graph of contact resistance of a bit line connected to a gate electrode through a contact hole according to the present invention.
【図７】 本発明によるビットライン及びワードライン
の表面抵抗の分布グラフである。FIG. 7 is a distribution graph of surface resistances of bit lines and word lines according to the present invention.
【図８】 本発明によるビットライン及びワードライン
の表面抵抗の分布グラフである。FIG. 8 is a distribution graph of surface resistances of bit lines and word lines according to the present invention.
３３ 活性領域、３９ ビットライン、４１ 半導体基
板、４３ 素子分離領域、４５ 第１絶縁膜、４７ ゲ
ート電極（ワードライン）、４９ 第２絶縁膜、５１
ソースとドレイン、５３ スペーサ、５５ ランディン
グパッド、５７層間絶縁膜、５９，５９’ コンタクト
ホール、６１ ポリシリコン膜、６３金属シリサイド、
６５ 酸化膜33 active region, 39 bit line, 41 semiconductor substrate, 43 element isolation region, 45 first insulating film, 47 gate electrode (word line), 49 second insulating film, 51
Source and drain, 53 spacer, 55 landing pad, 57 interlayer insulating film, 59, 59 ′ contact hole, 61 polysilicon film, 63 metal silicide,
65 oxide film
Claims (13)
と、 前記下部導電層上にコンタクトホールを有する中間絶縁
層と、 前記コンタクトホールを通じて前記下部導電層と連結さ
れているビットラインと、 前記ビットラインを酸化させて形成される酸化層を含む
ことを特徴とする半導体メモリ装置。1. A lower conductive layer doped with impurities, an intermediate insulating layer having a contact hole on the lower conductive layer, a bit line connected to the lower conductive layer through the contact hole, and the bit line. A semiconductor memory device including an oxide layer formed by oxidizing a semiconductor.
を特徴とする請求項１記載の半導体メモリ装置。2. The semiconductor memory device according to claim 1, wherein the lower conductive layer is a gate electrode.
はドレイン領域であることを特徴とする請求項１記載の
半導体メモリ装置。3. The semiconductor memory device of claim 1, wherein the lower conductive layer is a source or drain region of a semiconductor substrate.
ことを特徴とする請求項１記載の半導体メモリ装置。4. The semiconductor memory device of claim 1, wherein the oxide layer has a thickness of 300 Å or less.
属シリサイドの積層されたポリサイド構造であることを
特徴とする請求項１記載の半導体メモリ装置。5. The semiconductor memory device according to claim 1, wherein the bit line has a polycide structure in which a polysilicon film and a metal silicide are stacked.
シリサイドとが積層されたポリサイド構造であることを
特徴とする請求項２記載の半導体メモリ装置。6. The semiconductor memory device according to claim 2, wherein the gate electrode has a polycide structure in which a polysilicon film and a metal silicide are stacked.
サイドであることを特徴とする請求項５記載の半導体メ
モリ装置。7. The semiconductor memory device according to claim 5, wherein the metal silicide is tungsten silicide.
形成する段階と、 前記下部導電層上に層間絶縁層を蒸着させる段階と、 前記層間絶縁層にコンタクトホールを形成する段階と、 前記コンタクトホールを通じ前記下部導電層にビットラ
インを連結させる段階と、 前記ビットラインを酸化させ前記ビットライン上に酸化
層を形成する段階を含むことを特徴とする半導体メモリ
装置の製造方法。8. A step of forming a lower conductive layer doped with impurities, a step of depositing an interlayer insulating layer on the lower conductive layer, a step of forming a contact hole in the interlayer insulating layer, and a step of forming the contact hole. A method of manufacturing a semiconductor memory device, comprising the steps of connecting a bit line to the lower conductive layer through an oxide layer and oxidizing the bit line to form an oxide layer on the bit line.
とする請求項８記載の半導体メモリ装置の製造方法。9. The method of manufacturing a semiconductor memory device according to claim 8, wherein the oxide layer is a thermal oxide layer.
化方法又は湿式酸化方法を利用して行うことを特徴とす
る請求項８記載の半導体メモリ装置の製造方法。10. The method of claim 8, wherein the oxidizing process of the bit line is performed using a dry oxidation method or a wet oxidation method.
成することを特徴とする請求項８記載の半導体メモリ装
置の製造方法。11. The method of manufacturing a semiconductor memory device according to claim 8, wherein the thickness of the oxide layer is formed within 300Å.
速熱酸化方法を利用して行うことを特徴とする請求項８
記載の半導体メモリ装置の製造方法。12. The method of claim 8, wherein oxidizing the bit line is performed using a rapid thermal oxidation method.
The manufacturing method of the semiconductor memory device described in the above.
ート電極であることを特徴とするする請求項８記載の半
導体メモリ装置の製造方法。13. The method of manufacturing a semiconductor memory device according to claim 8, wherein the lower conductive layer is a gate electrode having a polycide structure.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950011620A KR960043196A (en) | 1995-05-11 | 1995-05-11 | Semiconductor memory device and manufacturing method thereof |
| KR1995-P-011620 | 1995-05-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306883A true JPH08306883A (en) | 1996-11-22 |
Family
ID=19414242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8035260A Pending JPH08306883A (en) | 1995-05-11 | 1996-02-22 | Semiconductor memory and its preparation |
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| Country | Link |
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| KR (1) | KR960043196A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021158320A1 (en) * | 2020-02-04 | 2021-08-12 | Micron Technology, Inc. | Configurable resistivity for lines in a memory device |
-
1995
- 1995-05-11 KR KR1019950011620A patent/KR960043196A/en not_active Application Discontinuation
-
1996
- 1996-02-22 JP JP8035260A patent/JPH08306883A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021158320A1 (en) * | 2020-02-04 | 2021-08-12 | Micron Technology, Inc. | Configurable resistivity for lines in a memory device |
| US11495293B2 (en) | 2020-02-04 | 2022-11-08 | Micron Technology, Inc. | Configurable resistivity for lines in a memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043196A (en) | 1996-12-23 |
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