JP3302190B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＤＲＡＭ等の半導体装
置の製造方法に係わり、特にトレンチキャパシタ或いは
スタック型キャパシタの改良をはかった半導体装置の製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device such as a DRAM, and more particularly to a method for manufacturing a semiconductor device in which a trench capacitor or a stacked capacitor is improved.
【０００２】[0002]
【従来の技術】近年、半導体基板に設けた溝（トレン
チ）内にキャパシタ絶縁膜を介して蓄積電極を埋込み、
基板側のｎ層をプレートとしたトレンチ型のキャパシタ
を持つＤＲＡＭセルが発表されている（IEDM.Tech.Dig.
p627(1993)）。このようなセルでは、基板面より下にキ
ャパシタを形成するので、平坦性に優れ、配線の加工が
容易であるという利点がある。2. Description of the Related Art In recent years, a storage electrode is buried in a trench (trench) provided in a semiconductor substrate via a capacitor insulating film.
A DRAM cell with a trench-type capacitor using the n-layer on the substrate as a plate has been announced (IEDM.Tech.Dig.
p627 (1993)). In such a cell, since the capacitor is formed below the substrate surface, there is an advantage that the flatness is excellent and the wiring is easily processed.
【０００３】しかしながら、１ＧビットＤＲＡＭの世代
（０．１５μｍデザインルール）になると、キャパシタ
容量を十分に確保するためにトレンチキャパシタでは、
アスペクト比４０〜６０のトレンチを形成する技術が不
可欠となる。このような深いトレンチを形成するには、
トレンチ内のエッチングガスのイオンの直進性を保証す
るなどの難しいプロセス技術が必要となり、現状では実
現できていない。However, in the generation of the 1 Gbit DRAM (design rule of 0.15 μm), in order to secure a sufficient capacitance of the capacitor, a trench capacitor is used.
A technique for forming a trench having an aspect ratio of 40 to 60 is indispensable. To form such a deep trench,
A difficult process technology such as guaranteeing the straightness of ions of the etching gas in the trench is required, and has not been realized at present.
【０００４】また、基板上に導電膜，絶縁膜，導電膜を
積層形成するなどして得られるスタック型のキャパシタ
においては、その表面積を増加させてキャパシタ容量を
増加させようとすると、段差が大きくなってその上の配
線の加工が困難となる問題があった。Further, in a stacked capacitor obtained by laminating a conductive film, an insulating film, and a conductive film on a substrate, if the surface area of the capacitor is increased to increase the capacitance, a large step is formed. As a result, there has been a problem that it is difficult to process wiring thereon.
【０００５】[0005]
【発明が解決しようとする課題】このように従来、トレ
ンチキャパシタを有するＤＲＡＭ等の半導体装置におい
ては、素子の微細化，高密度化に伴いアスペクト比の大
きな深いトレンチを形成することが難しくなっており、
キャパシタ容量を十分に確保することが困難となりつつ
ある。また、スタック型キャパシタを有する半導体装置
においても、段差によるプロセスの歩留まりの点からキ
ャパシタ容量を十分に確保することは難しい。As described above, conventionally, in a semiconductor device such as a DRAM having a trench capacitor, it is difficult to form a deep trench having a large aspect ratio with miniaturization and high density of elements. Yes,
It is becoming difficult to secure sufficient capacitor capacity. Further, even in a semiconductor device having a stacked capacitor, it is difficult to sufficiently secure the capacitance of the capacitor from the viewpoint of the process yield due to the step.
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、難しいプロセス技術を
必要とすることなく、キャパシタ容量の増大をはかるこ
とができる半導体装置の製造方法を提供することにあ
る。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of increasing the capacitance of a capacitor without requiring a difficult process technique. To provide.
【０００７】[0007]
【課題を解決するための手段】本発明の骨子は、キャパ
シタ形成面を凹凸に加工することにより、キャパシタ面
積の増大をはかることにある。即ち、本発明（請求項
１）は、トレンチキャパシタを有する半導体装置の製造
方法において、半導体基板に設けられたトレンチの内面
の少なくとも一部に酸化膜を介して多結晶シリコン膜を
堆積する工程と、熱処理を施して前記酸化膜を凝集させ
る工程と、等方性エッチングにより前記トレンチ内の多
結晶シリコン膜，酸化膜及び基板表面をエッチングする
工程と、前記トレンチの内面にキャパシタ絶縁膜を形成
する工程と、前記トレンチ内に前記キャパシタ絶縁膜を
介して蓄積電極を形成する工程とを含むことを特徴とす
る。The gist of the present invention is to increase the capacitor area by processing the surface on which the capacitor is formed into irregularities. That is, according to the present invention (claim 1), in a method of manufacturing a semiconductor device having a trench capacitor, a polycrystalline silicon film is formed on at least a part of an inner surface of a trench provided in a semiconductor substrate via an oxide film. Depositing and heat treating to aggregate the oxide film
That step and, by isotropic etching multi within said trench
Etching a crystalline silicon film, an oxide film, and a substrate surface; forming a capacitor insulating film on an inner surface of the trench; and forming a storage electrode in the trench via the capacitor insulating film. It is characterized by.
【０００８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。(1) 熱処理工程により、多結晶シリコン膜から不純物を
基板内に拡散させると共に、多結晶シリコン膜下の薄い
酸化膜を凝集させて、トレンチ内面に該酸化膜の粒状体
を形成すること。(2) 半導体膜としての多結晶シリコン膜，酸化膜及び基
板表面のエッチングを連続して行うこと。(3) トレンチ内に形成する導電膜は蓄積電極であり、基
板側をプレート電極とすること。(4) 基板上にＭＯＳトランジスタを形成し、このＭＯＳ
トランジスタのソースまたはドレイン拡散層とトレンチ
内の導電膜を接続してＤＲＡＭセルを構成すること。Here, preferred embodiments of the present invention include the following. (1) In the heat treatment step, impurities are diffused from the polycrystalline silicon film into the substrate, and a thin oxide film under the polycrystalline silicon film is agglomerated to form a granular material of the oxide film on the inner surface of the trench. (2) The polycrystalline silicon film as a semiconductor film, the oxide film, and the etching of the substrate surface are continuously performed. (3) The conductive film formed in the trench is a storage electrode, and the substrate side is a plate electrode. (4) A MOS transistor is formed on a substrate,
A source or drain diffusion layer of a transistor is connected to a conductive film in a trench to form a DRAM cell.
【０００９】また、本発明（請求項２）は、トレンチキ
ャパシタを有する半導体装置の製造方法において、半導
体基板に設けられたトレンチの内面の上部を除く部分に
第１の酸化膜を介して酸化防止膜を形成する工程と、熱
処理を施して前記酸化防止膜のない部分に第２の酸化膜
を形成する工程と、等方性エッチングにより前記酸化防
止膜，第１の酸化膜及び基板表面をエッチングする工程
と、前記トレンチの内面にキャパシタ絶縁膜を形成する
工程と、前記トレンチ内に前記キャパシタ絶縁膜を介し
て導電膜を形成する工程とを有し、前記酸化防止膜，第
１の酸化膜及び基板表面をエッチングするに際し、基板
表面を構成する基板材料のエッチング速度が第１の酸化
膜を構成する酸化膜材料のエッチング速度よりも速くな
るエッチング条件を選択したことを特徴とする。ここ
で、本発明の望ましい実施態様としては、次のものがあ
げられる。 (1) トレンチ内に形成する導電膜は蓄積電極であり、基
板側をプレート電極とすること。 (2) 酸化防止膜，第１の酸化膜及び基板表面のエッチン
グを連続して行うこと。 (3) 基板上にＭＯＳトランジスタを形成し、このＭＯＳ
トランジスタのソース拡散層とトレンチ内の導電膜を接
続してＤＲＡＭセルを構成すること。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a trench capacitor, wherein a portion other than an upper portion of an inner surface of a trench provided in a semiconductor substrate is prevented from being oxidized via a first oxide film. A step of forming a film, a step of performing a heat treatment to form a second oxide film in a portion without the antioxidant film, and etching the antioxidant film, the first oxide film, and the substrate surface by isotropic etching Forming a capacitor insulating film on the inner surface of the trench, and forming a conductive film in the trench via the capacitor insulating film, wherein the oxidation preventing film and the first oxide film are formed. And when etching the substrate surface, the substrate
An etching condition is selected in which the etching rate of the substrate material forming the surface is faster than the etching rate of the oxide film material forming the first oxide film . Here, preferred embodiments of the present invention include the following. (1) The conductive film formed in the trench is a storage electrode, and the substrate side is a plate electrode. (2) The anti-oxidation film, the first oxide film and the etching of the substrate surface are to be continuously performed. (3) Form a MOS transistor on the substrate, and
Connecting a source diffusion layer of a transistor and a conductive film in a trench to form a DRAM cell.
【００１０】[0010]
【００１１】また、本発明（請求項３）は、キャパシタ
を有する半導体装置の製造方法において、基板上に形成
された半導体膜の表面の少なくとも一部に酸化膜を介し
て多結晶シリコン膜を堆積する工程と、熱処理を施して
前記酸化膜を凝集させる工程と、等方性エッチングによ
り前記多結晶シリコン膜及び半導体膜をエッチングする
工程と、前記半導体膜上にキャパシタ絶縁膜を形成する
工程と、前記キャパシタ絶縁膜上に導電膜を形成する工
程とを含むことを特徴とする。According to a third aspect of the present invention, in the method of manufacturing a semiconductor device having a capacitor, a polycrystalline silicon film is deposited via an oxide film on at least a part of a surface of a semiconductor film formed on a substrate. Performing a heat treatment, coagulating the oxide film by heat treatment, etching the polycrystalline silicon film and the semiconductor film by isotropic etching, and forming a capacitor insulating film on the semiconductor film. Forming a conductive film on the capacitor insulating film.
【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１，第２の半導体膜は多結晶シリコン膜であり、
第２の多結晶シリコン膜を第１の多結晶シリコン膜の表
面に薄い酸化膜を介して堆積すること。 (2) 熱処理工程により、第２の多結晶シリコン膜から不
純物を基板内に拡散させると共に、第２の多結晶シリコ
ン膜下の薄い酸化膜を凝集させて、第１の多結晶シリコ
ン膜の表面に該酸化膜の粒状体を形成すること。 (3) 第１，第２の半導体膜としての多結晶シリコン膜の
エッチングを連続して行うこと。 (4) キャパシタ絶縁膜上に形成する導電膜はプレート電
極であり、基板側を蓄積電極とすること。 (5) 基板上にＭＯＳトランジスタを形成し、このＭＯＳ
トランジスタのソース又はドレイン拡散層と第１の半導
体膜を接続してＤＲＡＭセルを構成すること。Here, preferred embodiments of the present invention include the following. (1) The first and second semiconductor films are polycrystalline silicon films,
Depositing a second polycrystalline silicon film on the surface of the first polycrystalline silicon film via a thin oxide film; (2) In the heat treatment step, impurities are diffused from the second polycrystalline silicon film into the substrate, and a thin oxide film under the second polycrystalline silicon film is aggregated to form a surface of the first polycrystalline silicon film. Forming a granular material of the oxide film. (3) The polycrystalline silicon films as the first and second semiconductor films are continuously etched. (4) The conductive film formed on the capacitor insulating film should be a plate electrode, and the substrate side should be a storage electrode. (5) Form a MOS transistor on the substrate, and
A DRAM cell is formed by connecting a source or drain diffusion layer of a transistor and a first semiconductor film.
【００１３】[0013]
【作用】本発明（請求項１）によれば、トレンチ内に半
導体膜を形成して熱処理した後に、等方性エッチングに
よりトレンチ内の半導体膜と基板表面をエッチングする
ことにより、トレンチ内の基板表面に凹凸を形成するこ
とができる。即ち、トレンチ内に半導体膜を形成する際
に基板表面に自然酸化膜等の薄い酸化膜が形成されるた
め、この酸化膜が熱処理により凝集して粒状体となり、
この酸化膜の影響でトレンチ内面が凹凸になると考えら
れる。According to the present invention (claim 1 ), after a semiconductor film is formed in a trench and subjected to a heat treatment, the semiconductor film and the substrate surface in the trench are etched by isotropic etching to thereby form a substrate in the trench. Irregularities can be formed on the surface. That is, when a semiconductor film is formed in a trench, a thin oxide film such as a natural oxide film is formed on the surface of the substrate.
It is considered that the inner surface of the trench becomes uneven due to the influence of the oxide film.
【００１４】具体的には、トレンチを形成した後に１ｎ
ｍ程度の酸化膜（例えば自然酸化膜）を介して不純物が
ドープされた多結晶シリコンを堆積し、アニールによっ
て前記酸化膜を凝集させると共に、不純物を基板に拡散
させ高濃度層（〜１０20／ｃｍ3 ）を形成し、等方性エ
ッチングにより多結晶シリコンをエッチングすると同時
に基板をエッチングする。このとき、凝集した酸化膜が
マスクとなり、基板のエッチングを阻害するので、トレ
ンチ内面が凹凸となる。この凹凸によりトレンチ内面の
表面積が約２倍となる。Specifically, after forming the trench, 1n
Polycrystalline silicon doped with impurities is deposited through an oxide film (for example, a natural oxide film) of about m, and the oxide film is aggregated by annealing, and the impurities are diffused into the substrate to form a high concentration layer (層 10 20 / cm 3 ), and the substrate is etched at the same time as the polycrystalline silicon is etched by isotropic etching. At this time, the aggregated oxide film serves as a mask and inhibits etching of the substrate, so that the inner surface of the trench becomes uneven. Due to this unevenness, the surface area of the inner surface of the trench is approximately doubled.
【００１５】従って、キャパシタ容量が２倍程度にな
り、同じ容量でよいならトレンチ深さは半分にできる。
このため、例えばＤＲＡＭにおいては、トレンチのアス
ペクト比は１ＧビットＤＲＡＭ世代でも２０〜３０程度
でよく、現状のプロセス技術でも十分に製造可能とな
る。Therefore, the capacitance of the capacitor is doubled, and the trench depth can be reduced to half if the same capacitance is sufficient.
For this reason, for example, in the case of a DRAM, the aspect ratio of the trench may be about 20 to 30 even in the 1 Gbit DRAM generation, and it is possible to sufficiently manufacture the current process technology.
【００１６】また、本発明（請求項２）によれば、酸化
防止膜下に形成される第１の酸化膜は一般にその膜厚が
不均一であり、選択酸化のための熱処理を施すことによ
り膜厚の不均一性はより大きくなる。そして、等方性エ
ッチングにより酸化防止膜，第１の酸化膜及び基板表面
をエッチングする際に、第１の酸化膜の膜厚の不均一性
がエッチング表面に反映され、エッチング表面に凹凸を
形成することができる。特に、半導体基板のエッチング
速度が第１の酸化膜のエッチング速度よりも速くなるエ
ッチング条件を選択すれば、第１の酸化膜の膜厚不均一
性が拡大されて基板表面に反映することになり、エッチ
ング表面に凹凸を効率良く形成することが可能となる。According to the present invention (claim 2 ), the first oxide film formed under the antioxidant film generally has a non-uniform film thickness, and is subjected to a heat treatment for selective oxidation. The non-uniformity of the film thickness is greater. When the antioxidant film, the first oxide film, and the substrate surface are etched by isotropic etching, the unevenness of the thickness of the first oxide film is reflected on the etched surface, and irregularities are formed on the etched surface. can do. In particular, if etching conditions are selected such that the etching rate of the semiconductor substrate is faster than the etching rate of the first oxide film, the non-uniformity of the thickness of the first oxide film is enlarged and reflected on the substrate surface. As a result, it is possible to efficiently form irregularities on the etched surface.
【００１７】また、本発明（請求項３）によれば、第１
の半導体膜の表面上に第２の半導体膜を形成して熱処理
した後に、等方性エッチングにより第１，第２の半導体
膜をエッチングすることにより、第１の半導体膜表面に
凹凸を形成することができる。即ち、第１の半導体膜の
表面上に第２の半導体膜を形成する際に第１の半導体膜
の表面に自然酸化膜等の薄い酸化膜が形成されるため、
この酸化膜が熱処理により凝集して粒状体となり、この
酸化膜の影響で第１の半導体膜の表面が凹凸になると考
えられる。According to the present invention (claim 3 ), the first
After forming a second semiconductor film on the surface of the first semiconductor film and performing a heat treatment, the first and second semiconductor films are etched by isotropic etching to form irregularities on the surface of the first semiconductor film. be able to. That is, when forming the second semiconductor film on the surface of the first semiconductor film, a thin oxide film such as a natural oxide film is formed on the surface of the first semiconductor film.
It is considered that the oxide film is aggregated into a granular material by the heat treatment, and the surface of the first semiconductor film becomes uneven due to the influence of the oxide film.
【００１８】具体的には、第１の半導体膜を形成した後
に１ｎｍ程度の酸化膜（例えば自然酸化膜）を介して不
純物がドープされた多結晶シリコン（第２の半導体膜）
を堆積し、アニールによって前記酸化膜を凝集させると
共に、不純物を第１の半導体膜に拡散させ高濃度層（〜
１０20／ｃｍ3 ）を形成し、等方性エッチングにより多
結晶シリコン（第２の半導体膜）をエッチングすると同
時に第１の半導体膜をエッチングする。このとき、凝集
した酸化膜がマスクとなり、第１の半導体膜のエッチン
グを阻害するので、第１の半導体膜の表面が凹凸とな
る。この凹凸により第１の半導体膜の表面積が約２倍と
なる。More specifically, polycrystalline silicon (second semiconductor film) doped with impurities via an oxide film (eg, a natural oxide film) of about 1 nm after forming the first semiconductor film.
Is deposited, the oxide film is aggregated by annealing, and impurities are diffused into the first semiconductor film to form a high-concentration layer (.about.
10 20 / cm 3 ), the polycrystalline silicon (second semiconductor film) is etched by isotropic etching, and simultaneously the first semiconductor film is etched. At this time, the aggregated oxide film serves as a mask and inhibits etching of the first semiconductor film, so that the surface of the first semiconductor film becomes uneven. Due to this unevenness, the surface area of the first semiconductor film is approximately doubled.
【００１９】従って、キャパシタ容量が２倍程度にな
り、同じ容量でよいならスタック型キャパシタの占める
面積は半分にでき、またその段差の大きさも半分程度に
できる。このため、例えばＤＲＡＭにおいては、１Ｇビ
ットＤＲＡＭ世代でも現状のプロセス技術でも十分に製
造可能となる。Therefore, the capacitance of the capacitor is doubled. If the same capacitance is sufficient, the area occupied by the stacked capacitor can be reduced to half, and the size of the step can be reduced to approximately half. For this reason, for example, in the case of a DRAM, it can be sufficiently manufactured by the 1 Gbit DRAM generation and the current process technology.
【００２０】[0020]
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わる半
導体装置、特にＤＲＡＭセルの概略構成を示す断面図で
ある。Embodiments of the present invention will be described below with reference to the drawings. (Embodiment 1) FIG. 1 is a sectional view showing a schematic structure of a semiconductor device, particularly a DRAM cell, according to a first embodiment of the present invention.
【００２１】Ｓｉ基板（図示せず）上に、ｎ型ウェル１
１，ｐ型ウェル１２が順に形成されている。ｐ型ウェル
１２の表面にはｎ型のソース・ドレイン拡散層１３，１
４が形成され、さらにその上にゲート絶縁膜１５を介し
てゲート電極１６が形成されてＭＯＳトランジスタが構
成されている。このＭＯＳトランジスタのソース拡散層
１３に隣接してｐウェル１２の表面からｎウェル１１内
にトレンチ２１が形成されている。An n-type well 1 is formed on a Si substrate (not shown).
1, a p-type well 12 is formed in order. On the surface of the p-type well 12, n-type source / drain diffusion layers 13, 1 are formed.
4 are formed, and a gate electrode 16 is further formed thereon via a gate insulating film 15 to form a MOS transistor. A trench 21 is formed in the n-well 11 from the surface of the p-well 12 adjacent to the source diffusion layer 13 of the MOS transistor.
【００２２】トレンチ２１の内面は、ｎ型ウェル１１の
部分で後述するように凹凸に加工されている。ｎ型ウェ
ル１１のトレンチ２１内に露出する部分にはｎ+ 型の拡
散層（プレート）２２が形成されている。トレンチ２１
の上部には、ｐ型ウェル１２と絶縁分離するための酸化
膜２５が形成されている。トレンチ２１内には、キャパ
シタ絶縁膜２３を介して蓄積電極２４が埋込み形成され
ている。そして、蓄積電極２４はストラップ電極２６に
よりＭＯＳトランジスタのソース拡散層１３と接続され
ている。The inner surface of the trench 21 is processed to be uneven at the portion of the n-type well 11 as described later. An n + -type diffusion layer (plate) 22 is formed in a portion of the n-type well 11 exposed in the trench 21. Trench 21
An oxide film 25 for insulating and isolating from the p-type well 12 is formed on the upper part of FIG. In the trench 21, a storage electrode 24 is buried via a capacitor insulating film 23. The storage electrode 24 is connected to the source diffusion layer 13 of the MOS transistor by the strap electrode 26.
【００２３】ここで、プレート２２，キャパシタ絶縁膜
２３及び蓄積電極２４からトレンチキャパシタが構成さ
れ、このキャパシタの一端がＭＯＳトランジスタのソー
ス拡散層１３に接続されることにより、１トランジスタ
／１キャパシタのＤＲＡＭセルが構成されている。な
お、図には示さないがこのＤＲＡＭセルは、基板表面に
対して行方向及び列方向にそれぞれ複数個配列されてい
る。また、図中の２７は層間絶縁膜、２８はビット線、
２９は素子分離絶縁膜を示している。Here, a trench capacitor is constituted by the plate 22, the capacitor insulating film 23 and the storage electrode 24, and one end of the capacitor is connected to the source diffusion layer 13 of the MOS transistor, whereby a one transistor / one capacitor DRAM is formed. A cell is configured. Although not shown, a plurality of DRAM cells are arranged in the row direction and the column direction with respect to the substrate surface. In the figure, 27 is an interlayer insulating film, 28 is a bit line,
Reference numeral 29 denotes an element isolation insulating film.
【００２４】次に、本実施例装置の製造方法について説
明する。まず、図２（ａ）に示すように、基板（ウェル
１１，１２）上にＳｉＮマスク３１を形成し、ＲＩＥで
トレンチ２１を形成する。トレンチ２１の上部のｐ型ウ
ェル１２の部分を除いて、トレンチ２１の内面にＳｉＮ
酸化防止膜３２を形成し、選択酸化によりトレンチ上部
に酸化膜２５を形成する。この酸化膜２５は寄生ＭＯＳ
ＦＥＴが生じるのを防止するためである。また、酸化防
止膜３２の下には薄い自然酸化膜３４が形成されてい
る。Next, a method of manufacturing the device of this embodiment will be described. First, as shown in FIG. 2A, a SiN mask 31 is formed on a substrate (wells 11 and 12), and a trench 21 is formed by RIE. Except for the portion of the p-type well 12 above the trench 21, SiN is formed on the inner surface of the trench 21.
An oxidation preventing film 32 is formed, and an oxide film 25 is formed on the trench by selective oxidation. This oxide film 25 is a parasitic MOS
This is to prevent the occurrence of the FET. Further, a thin natural oxide film 34 is formed below the oxidation preventing film 32.
【００２５】次いで、図２（ｂ）に示すように、選択酸
化に用いたＳｉＮ酸化防止膜３２を剥離する。次いで、
図３（ｃ）に示すように、露出したトレンチ内面に厚さ
〜１μｍの薄い酸化膜３５を形成し、さらにその上に燐
又は砒素がドープされた多結晶シリコン膜３６を堆積す
る。ここで、薄い酸化膜３５は必ずしも積極的に形成す
る必要はなく、多結晶シリコン膜３６の形成の際に生じ
る自然酸化膜でもよい。また、多結晶シリコン膜３６の
膜厚は５０ｎｍ、ドープする不純物としては燐を用い、
その濃度は３×１０21ｃｍ-3とした。Next, as shown in FIG. 2B, the SiN oxidation preventing film 32 used for the selective oxidation is peeled off. Then
As shown in FIG. 3C, a thin oxide film 35 having a thickness of about 1 μm is formed on the exposed inner surface of the trench, and a polycrystalline silicon film 36 doped with phosphorus or arsenic is deposited thereon. Here, the thin oxide film 35 does not necessarily need to be formed positively, and may be a natural oxide film generated when the polycrystalline silicon film 36 is formed. The thickness of the polycrystalline silicon film 36 is 50 nm, and phosphorus is used as an impurity to be doped.
Its concentration was 3 × 10 21 cm −3 .
【００２６】次いで、図３（ｄ）に示すように、８００
〜１０００℃の温度で１０〜３０分間アニールすること
により、酸化膜３５を凝集させると共に、多結晶シリコ
ン膜３６からの拡散によりトレンチ側面にｎ+ 型拡散層
２２を形成する。このｎ+ 型拡散層２２はキャパシタの
プレート電極となる。Next, as shown in FIG.
Annealing is performed at a temperature of about 1000 ° C. for about 10 to 30 minutes to coagulate the oxide film 35 and form an n + -type diffusion layer 22 on the side surface of the trench by diffusion from the polycrystalline silicon film. This n + type diffusion layer 22 becomes a plate electrode of the capacitor.
【００２７】次いで、図４（ｅ）に示すように、等方性
エッチングにより、多結晶シリコン膜３６をエッチング
すると共に、トレンチ２１の内面をエッチングする。こ
のとき、凝集された酸化膜３５の影響でトレンチ２１の
内面には凹凸が形成される。このエッチングはＣＤＥ
（ケミカルドライエッチング）で行い、エッチングガス
としてＣＦ4 とＯ2 を用いた。ＣＦ4 の流量は１００cc
/min、Ｏ2 の流量は３５cc/min、パワーは２００〜３０
０Ｗ、時間は２０〜３０sec とした。Next, as shown in FIG. 4E, the polycrystalline silicon film 36 is etched by isotropic etching, and the inner surface of the trench 21 is etched. At this time, unevenness is formed on the inner surface of the trench 21 due to the effect of the aggregated oxide film 35. This etching is CDE
(Chemical dry etching) using CF 4 and O 2 as etching gas. The flow rate of CF 4 is 100cc
/ min, O 2 flow rate is 35cc / min, power is 200-30
0 W and the time was 20 to 30 sec.
【００２８】次いで、図４（ｆ）に示すように、トレン
チ２１の内面にＳｉＯ2 等のキャパシタ絶縁膜２３を形
成した後に、多結晶シリコンからなる蓄積電極（ストレ
ージノード）２４を埋め込み形成した。これにより、ｎ
型基板をプレートとして埋込みポリシリコンを対向電極
としたトレンチキャパシタが作成される。Next, as shown in FIG. 4F, after forming a capacitor insulating film 23 such as SiO 2 on the inner surface of the trench 21, a storage electrode (storage node) 24 made of polycrystalline silicon was buried. This gives n
A trench capacitor is formed using the mold substrate as a plate and buried polysilicon as a counter electrode.
【００２９】このように本実施例によれば、熱処理によ
る酸化膜３５の凝集作用と、その後に続く酸化膜３５を
マスクとした多結晶シリコン膜３６及び基板表面の同時
エッチングによって、キャパシタ絶縁膜２３を形成する
前のトレンチ２１の内面を凹凸状に加工することができ
る。なお、酸化膜３５はこのエッチングの工程中に最終
的に除去される。従って、キャパシタ面積の増大をはか
ることができ、キャパシタ容量の増大をはかることがで
きる。これにより、同じキャパシタ容量を得るのであれ
ば、従来よりもトレンチ２１のアスペクト比を小さくす
ることができ、ＤＲＡＭの高密度化に極めて有効であ
る。 （実施例２）図５は、本発明の第２の実施例に係わるト
レンチキャパシタの製造工程を示す断面図である。な
お、図２〜図４と同一部分には同一符号を付して、その
詳しい説明は省略する。As described above, according to the present embodiment, the capacitor insulating film 23 is formed by the cohesive action of the oxide film 35 due to the heat treatment and the subsequent simultaneous etching of the polycrystalline silicon film 36 and the substrate surface using the oxide film 35 as a mask. The inner surface of the trench 21 before forming is formed into an uneven shape. The oxide film 35 is finally removed during this etching process. Therefore, the area of the capacitor can be increased, and the capacitance of the capacitor can be increased. As a result, if the same capacitor capacity is obtained, the aspect ratio of the trench 21 can be made smaller than in the conventional case, which is extremely effective in increasing the density of the DRAM. (Embodiment 2) FIG. 5 is a sectional view showing a manufacturing process of a trench capacitor according to a second embodiment of the present invention. The same parts as those in FIGS. 2 to 4 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００３０】この実施例では、まず図５（ａ）に示すよ
うに、先の実施例と同様にＳｉＮマスク３１を用いてＲ
ＩＥによりトレンチ２１を形成した後、トレンチ２１内
にその上部を除いてＳｉＮ酸化防止膜３２を形成する。
そして、選択酸化によりトレンチ上部に酸化膜２５を形
成する。このとき、酸化防止膜３２の下には１ｎｍ程度
の薄い酸化膜３７が形成される。なお、酸化防止膜３２
の形成前にトレンチ表面に自然酸化膜や薄い酸化膜を形
成しておいてもよい。In this embodiment, first, as shown in FIG. 5 (a), an RN
After the trench 21 is formed by IE, the SiN oxidation preventing film 32 is formed in the trench 21 except for the upper portion.
Then, an oxide film 25 is formed over the trench by selective oxidation. At this time, a thin oxide film 37 of about 1 nm is formed under the oxidation prevention film 32. Note that the antioxidant film 32
Before the formation, a natural oxide film or a thin oxide film may be formed on the trench surface.
【００３１】次いで、図５（ｂ）に示すように、ＣＤＥ
等の等方性エッチングにより酸化防止膜３２をエッチン
グし、同時に基板もエッチングする。このとき、薄い酸
化膜３７は膜厚が不均一なので、基板にエッチングが到
達する時間が異なり、エッチング表面は凹凸形状とな
る。ここで、基板シリコンのエッチング速度が酸化膜３
７のエッチング速度よりも速くなるエッチング条件、例
えば実施例１に示す条件にしておけば、エッチング表面
に酸化膜３７の膜厚不均一性よりも大きな凹凸を形成す
ることができる。Next, as shown in FIG.
The antioxidant film 32 is etched by isotropic etching such as, and the substrate is etched at the same time. At this time, since the thickness of the thin oxide film 37 is not uniform, the time required for the etching to reach the substrate is different, and the etched surface has an uneven shape. Here, the etching rate of the substrate silicon is reduced by the oxide film 3.
By setting the etching conditions higher than the etching rate of 7, for example, the conditions shown in the first embodiment, it is possible to form irregularities larger than the nonuniformity of the thickness of the oxide film 37 on the etched surface.
【００３２】これ以降は、第１の実施例と同様に、キャ
パシタ絶縁膜２３及び蓄積電極２４を形成することによ
り、トレンチキャパシタが完成する。このような方法で
あっても、トレンチ２１の内面に凹凸が形成されるの
で、第１の実施例と同様の効果が得られる。 （実施例３）図６は、本発明の第３の実施例に係わるト
レンチキャパシタの製造工程を示す断面図である。この
実施例は、ＳＯＩ基板を用いた例である。Thereafter, similarly to the first embodiment, the trench capacitor is completed by forming the capacitor insulating film 23 and the storage electrode 24. Even with such a method, since the unevenness is formed on the inner surface of the trench 21, the same effect as that of the first embodiment can be obtained. (Embodiment 3) FIG. 6 is a sectional view showing a manufacturing process of a trench capacitor according to a third embodiment of the present invention. This embodiment is an example using an SOI substrate.
【００３３】まず、図６（ａ）に示すように、基板４１
上にＳｉＯ2 膜４２を介してＳｉ層４３を形成したＳＯ
Ｉ基板を用い、このＳＯＩ基板上に薄いＳｉＯ2 膜４４
を介してＳｉＮ膜４５及びＳｉＯ2 膜４６からなるマス
クを形成する。そして、ＲＩＥでマスク下のＳＯＩ基
板、即ちＳｉ膜４３とＳｉＯ2 膜４２をエッチングして
開口部を形成する。その後、開口部の側面に堆積膜の側
壁残し技術により、ＳｉＮ等からなるサイドウォール５
３を形成する。First, as shown in FIG.
SO on which a Si layer 43 is formed via a SiO 2 film 42
Using an I substrate, a thin SiO 2 film 44 is formed on the SOI substrate.
A mask made of the SiN film 45 and the SiO 2 film 46 is formed through the mask. Then, an opening is formed by etching the SOI substrate under the mask, that is, the Si film 43 and the SiO 2 film 42 by RIE. Then, the sidewall 5 made of SiN or the like is formed on the side surface of the opening by the technique of leaving the sidewall of the deposited film.
Form 3
【００３４】次いで、図６（ｂ）に示すように、ＲＩＥ
で基板４１を選択エッチングしてトレンチ５１を形成す
る。次いで、図６（ｃ）に示すように、第１の実施例と
同様にして、薄い酸化膜５５（〜１ｎｍ）と多結晶シリ
コン膜５６の堆積、アニールによる酸化膜５５の凝集と
多結晶シリコン膜５６からの不純物の拡散を行い、プレ
ートとなるｎ+ 型拡散層５２を形成する。Next, as shown in FIG.
The substrate 41 is selectively etched to form a trench 51. Next, as shown in FIG. 6C, a thin oxide film 55 (up to 1 nm) and a polycrystalline silicon film 56 are deposited, and the aggregation of the oxide film 55 by annealing and the polycrystalline silicon are performed in the same manner as in the first embodiment. Impurities are diffused from the film 56 to form an n + -type diffusion layer 52 serving as a plate.
【００３５】次いで、図６（ｄ）に示すように、ＣＤＥ
等の等方性エッチングにより、多結晶シリコン膜５６を
エッチングすると同時に基板４１をエッチングする。こ
れにより、トレンチ５１の内面のエッチング表面が凹凸
に加工される。Next, as shown in FIG.
The substrate 41 is etched simultaneously with the etching of the polycrystalline silicon film 56 by isotropic etching such as. Thereby, the etched surface on the inner surface of the trench 51 is processed into irregularities.
【００３６】このように本実施例によれば、第１の実施
例と同様にトレンチ５１の内面に凹凸形状を作成するこ
とができるので、第１の実施例と同様の効果が得られ
る。また本実施例では、ＳＯＩ基板を用いてマスク形成
時のサイドウォール５３を形成することによってＳｉ側
面が保護されるため、通常基板の時のように選択酸化が
不要となり、工程数が削減できる利点もある。As described above, according to the present embodiment, as in the first embodiment, an uneven shape can be formed on the inner surface of the trench 51, and the same effect as that of the first embodiment can be obtained. Further, in this embodiment, since the side surface of the Si is protected by forming the sidewall 53 at the time of forming the mask using the SOI substrate, the selective oxidation is not required as in the case of the normal substrate, and the number of steps can be reduced. There is also.
【００３７】なお、本発明は上述した各実施例に限定さ
れるものではない。例えば、トレンチの内面に形成する
半導体膜は必ずしも多結晶シリコンに限るものではな
く、後に基板と同時にエッチングできるものであればよ
い。また、半導体膜，酸化膜及び基板等をエッチングす
る際に用いるＣＤＥの条件は実施例に限るものではな
く、仕様に応じて適宜変更可能である。さらに、このエ
ッチングはＣＤＥに限るものではなく、等方性エッチン
グであればよい。The present invention is not limited to the above embodiments. For example, the semiconductor film formed on the inner surface of the trench is not necessarily limited to polycrystalline silicon, but may be any film that can be etched simultaneously with the substrate later. Further, the conditions of CDE used for etching a semiconductor film, an oxide film, a substrate, and the like are not limited to the embodiment, and can be appropriately changed according to specifications. Further, this etching is not limited to CDE, but may be any isotropic etching.
【００３８】また、実施例では基板側をキャパシタのプ
レートとしたが、これとは逆に基板側をストレージノー
ドとし、トレンチ内に形成する導電膜をプレートとして
もよい。また、本発明はＤＲＡＭの製造に限らず、トレ
ンチキャパシタを有する各種の半導体装置の製造に対し
ても適用することができる。Further, in the embodiment, the substrate side is a plate of the capacitor. However, on the contrary, the substrate side may be a storage node and the conductive film formed in the trench may be a plate. The present invention can be applied not only to the manufacture of DRAMs but also to the manufacture of various semiconductor devices having trench capacitors.
【００３９】また、本発明はスタック型キャパシタに対
しても適用可能である。例えば、ＭＯＳ型トランジスタ
等が形成された半導体基板上に層間絶縁膜を形成し、前
記ＭＯＳ型トランジスタのソース・ドレイン領域に接続
するコンタクトホールを開口する。その後、このコンタ
クトホール内にタングステン等の選択プラグを埋め込
み、このプラグと導通する第１の多結晶シリコン膜を蓄
積電極としてパターン形成する。次に、この第１の多結
晶シリコン膜の表面上に第２の多結晶シリコン膜を形成
して熱処理した後に、等方性エッチングにより第１，第
２の多結晶シリコン膜をエッチングすることにより、第
１の多結晶シリコン膜表面に凹凸を形成することができ
る。即ち、第１の多結晶シリコン膜の表面上に第２の多
結晶シリコン膜を形成する際に第１の多結晶シリコン膜
の表面に自然酸化膜等の薄い酸化膜が形成されるため、
この酸化膜が熱処理により凝集して粒状体となり、この
酸化膜の影響で第１の多結晶シリコン膜の表面が凹凸に
なると考えられる。The present invention is also applicable to stacked capacitors. For example, an interlayer insulating film is formed on a semiconductor substrate on which a MOS transistor or the like is formed, and a contact hole connected to a source / drain region of the MOS transistor is opened. Thereafter, a selective plug of tungsten or the like is buried in the contact hole, and a pattern is formed using a first polycrystalline silicon film which is electrically connected to the plug as a storage electrode. Next, after forming a second polycrystalline silicon film on the surface of the first polycrystalline silicon film and performing a heat treatment, the first and second polycrystalline silicon films are etched by isotropic etching. As a result, irregularities can be formed on the surface of the first polycrystalline silicon film. That is, when forming the second polycrystalline silicon film on the surface of the first polycrystalline silicon film, a thin oxide film such as a natural oxide film is formed on the surface of the first polycrystalline silicon film.
It is considered that the oxide film is agglomerated by heat treatment to form a granular material, and the surface of the first polycrystalline silicon film becomes uneven due to the influence of the oxide film.
【００４０】具体的には、第１の多結晶シリコン膜を形
成した後に１ｎｍ程度の酸化膜（例えば自然酸化膜）を
介して不純物がドープされた第２の多結晶シリコン膜を
堆積し、アニールによって前記酸化膜を凝集させると共
に、不純物を第１の多結晶シリコン膜に拡散させ高濃度
層（〜１０20／ｃｍ3 ）を形成し、等方性エッチングに
より第２の多結晶シリコン膜をエッチングすると同時に
第１の多結晶シリコン膜をエッチングする。このとき、
凝集した酸化膜がマスクとなり、第１の多結晶シリコン
膜のエッチングを阻害するので、第１の多結晶シリコン
膜の表面が凹凸となる。この凹凸により第１の多結晶シ
リコン膜の表面積が約２倍となる。Specifically, after forming the first polycrystalline silicon film, a second polycrystalline silicon film doped with impurities is deposited via an oxide film (eg, a natural oxide film) of about 1 nm, and annealed. And the impurities are diffused into the first polycrystalline silicon film to form a high concentration layer (〜１０10 20 / cm 3 ), and the second polycrystalline silicon film is etched by isotropic etching. At the same time, the first polycrystalline silicon film is etched. At this time,
Since the aggregated oxide film serves as a mask and hinders the etching of the first polycrystalline silicon film, the surface of the first polycrystalline silicon film becomes uneven. Due to this unevenness, the surface area of the first polycrystalline silicon film is approximately doubled.
【００４１】従って、キャパシタ容量が２倍程度にな
り、同じ容量でよいならスタック型キャパシタの占める
面積は半分にでき、またその段差の大きさも半分程度に
できる。このため、例えばＤＲＡＭにおいては、１Ｇビ
ットＤＲＡＭ世代でも現状のプロセス技術でも十分に製
造可能となる。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。Therefore, the capacitance of the capacitor is doubled. If the same capacitance is sufficient, the area occupied by the stacked capacitor can be reduced to half and the size of the step can be reduced to approximately half. For this reason, for example, in the case of a DRAM, it can be sufficiently manufactured by the 1 Gbit DRAM generation and the current process technology. In addition, various modifications can be made without departing from the scope of the present invention.
【００４２】[0042]
【発明の効果】以上詳述したように本発明によれば、ト
レンチのキャパシタ形成面を凹凸に加工することがで
き、キャパシタ容量の増大をはかることができる半導体
装置の製造方法を実現することが可能となる。As described above in detail, according to the present invention, it is possible to realize a method of manufacturing a semiconductor device in which the surface of the trench where the capacitor is formed can be processed into irregularities and the capacitance of the capacitor can be increased. It becomes possible.
【図１】第１の実施例に係わる半導体装置の概略構成を
示す断面図。FIG. 1 is a sectional view showing a schematic configuration of a semiconductor device according to a first embodiment.
【図２】第１の実施例に係わるトレンチキャパシタの製
造工程を示す断面図。FIG. 2 is a sectional view showing a manufacturing process of the trench capacitor according to the first embodiment.
【図３】第１の実施例に係わるトレンチキャパシタの製
造工程を示す断面図。FIG. 3 is a sectional view showing the manufacturing process of the trench capacitor according to the first embodiment.
【図４】第１の実施例に係わるトレンチキャパシタの製
造工程を示す断面図。FIG. 4 is a sectional view showing the manufacturing process of the trench capacitor according to the first embodiment.
【図５】第２の実施例に係わるトレンチキャパシタの製
造工程を示す断面図。FIG. 5 is a sectional view showing a manufacturing step of the trench capacitor according to the second embodiment.
【図６】第３の実施例に係わるトレンチキャパシタの製
造工程を示す断面図。FIG. 6 is a sectional view showing a manufacturing process of the trench capacitor according to the third embodiment.
１１…ｎ型ウェル １２…ｐ型ウェル １３…ソース拡散層 １４…ドレイン拡散層 １５…ゲート絶縁膜 １６…ゲート電極 ２１…トレンチ ２２…ｎ+ 型拡散層（プレート） ２３…キャパシタ絶縁膜 ２４…蓄積電極（ストレージノード） ２５…選択酸化による酸化膜 ２６…ストラップ電極 ２７…層間絶縁膜 ２８…ビット線 ２９…素子分離絶縁膜 ３１…ＳｉＮマスク ３２…酸化防止膜 ３４…自然酸化膜 ３５…薄い酸化膜 ３６…多結晶シリコン膜（半導体膜）DESCRIPTION OF SYMBOLS 11 ... n-type well 12 ... p-type well 13 ... source diffusion layer 14 ... drain diffusion layer 15 ... gate insulating film 16 ... gate electrode 21 ... trench 22 ... n + type diffusion layer (plate) 23 ... capacitor insulating film 24 ... accumulation | storage Electrode (storage node) 25 oxide film by selective oxidation 26 strap electrode 27 interlayer insulating film 28 bit line 29 element isolation insulating film 31 SiN mask 32 antioxidant film 34 natural oxide film 35 thin oxide film 36 ... Polycrystalline silicon film (semiconductor film)
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−188385（ＪＰ，Ａ) 特開 平５−110023（ＪＰ，Ａ) 特開 昭63−133658（ＪＰ，Ａ) 特開 平６−151756（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/306 H01L 21/822 H01L 27/04 H01L 27/108 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-6-188385 (JP, A) JP-A-5-110023 (JP, A) JP-A-63-133658 (JP, A) JP-A-6-133658 151756 (JP, A) (58) Field surveyed (Int. Cl. 7 , DB name) H01L 21/8242 H01L 21/306 H01L 21/822 H01L 27/04 H01L 27/108
Claims (3)
少なくとも一部に酸化膜を介して多結晶シリコン膜を堆
積する工程と、熱処理を施して前記酸化膜を凝集させる
工程と、等方性エッチングにより前記トレンチ内の多結
晶シリコン膜，酸化膜及び基板表面をエッチングする工
程と、前記トレンチの内面にキャパシタ絶縁膜を形成す
る工程と、前記トレンチ内に前記キャパシタ絶縁膜を介
して蓄積電極を形成する工程とを含むことを特徴とする
半導体装置の製造方法。A step of depositing a polycrystalline silicon film via an oxide film on at least a part of an inner surface of a trench provided in a semiconductor substrate; a step of performing heat treatment to agglomerate the oxide film; Etching a polycrystalline silicon film, an oxide film and a substrate surface in the trench by etching, forming a capacitor insulating film on the inner surface of the trench, and forming a storage electrode in the trench via the capacitor insulating film. Forming a semiconductor device.
上部を除く部分に第１の酸化膜を介して酸化防止膜を形
成する工程と、熱処理を施して前記トレンチの内面の前
記酸化防止膜のない部分に第２の酸化膜を形成する工程
と、等方性エッチングにより前記酸化防止膜，第１の酸
化膜及び基板表面をエッチングする工程と、前記トレン
チの内面にキャパシタ絶縁膜を形成する工程と、前記ト
レンチ内に前記キャパシタ絶縁膜を介して蓄積電極を形
成する工程とを有し、前記酸化防止膜，第１の酸化膜及
び基板表面をエッチングするに際し、基板表面を構成す
る基板材料のエッチング速度が第１の酸化膜を構成する
酸化膜材料のエッチング速度よりも速くなるエッチング
条件を選択したことを特徴とする半導体装置の製造方
法。2. A step of forming an anti-oxidation film via a first oxide film on a portion excluding an upper portion of an inner surface of a trench provided in a semiconductor substrate, and performing a heat treatment on the anti-oxidation film on an inner surface of the trench. Forming a second oxide film in a portion having no oxide film, etching the antioxidant film, the first oxide film and the substrate surface by isotropic etching, and forming a capacitor insulating film on the inner surface of the trench. And forming a storage electrode in the trench with the capacitor insulating film interposed therebetween. When the oxidation preventing film, the first oxide film and the substrate surface are etched, the substrate surface is formed.
Etching rate of the substrate material constituting the first oxide film
A method of manufacturing a semiconductor device, wherein an etching condition that is higher than an etching rate of an oxide film material is selected.
くとも一部に酸化膜を介して多結晶シリコン膜を堆積す
る工程と、熱処理を施して前記酸化膜を凝集させる工程
と、等方性エッチングにより前記多結晶シリコン膜及び
半導体膜をエッチングする工程と、前記半導体膜上にキ
ャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁
膜上に導電膜を形成する工程とを含むことを特徴とする
半導体装置の製造方法。3. A step of depositing a polycrystalline silicon film on at least a part of the surface of a semiconductor film formed on a substrate via an oxide film, and a step of performing heat treatment to aggregate the oxide film. Etching the polycrystalline silicon film and the semiconductor film by reactive etching, forming a capacitor insulating film on the semiconductor film, and forming a conductive film on the capacitor insulating film. Semiconductor device manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22377894A JP3302190B2 (en) | 1994-09-19 | 1994-09-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22377894A JP3302190B2 (en) | 1994-09-19 | 1994-09-19 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888333A JPH0888333A (en) | 1996-04-02 |
| JP3302190B2 true JP3302190B2 (en) | 2002-07-15 |
Family
ID=16803570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22377894A Expired - Fee Related JP3302190B2 (en) | 1994-09-19 | 1994-09-19 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3302190B2 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5770484A (en) * | 1996-12-13 | 1998-06-23 | International Business Machines Corporation | Method of making silicon on insulator buried plate trench capacitor |
| US6008103A (en) * | 1998-02-27 | 1999-12-28 | Siemens Aktiengesellschaft | Method for forming trench capacitors in an integrated circuit |
| US6396121B1 (en) | 2000-05-31 | 2002-05-28 | International Business Machines Corporation | Structures and methods of anti-fuse formation in SOI |
| KR100532509B1 (en) * | 2004-03-26 | 2005-11-30 | 삼성전자주식회사 | Trench capacitor using SiGe layer and method of fabricating the same |
| JP6183599B2 (en) * | 2013-08-20 | 2017-08-23 | セイコーエプソン株式会社 | Piezoelectric element manufacturing method, liquid jet head manufacturing method, and ultrasonic transducer manufacturing method |
| US9837271B2 (en) | 2014-07-18 | 2017-12-05 | Asm Ip Holding B.V. | Process for forming silicon-filled openings with a reduced occurrence of voids |
| US9443730B2 (en) | 2014-07-18 | 2016-09-13 | Asm Ip Holding B.V. | Process for forming silicon-filled openings with a reduced occurrence of voids |
| US10460932B2 (en) | 2017-03-31 | 2019-10-29 | Asm Ip Holding B.V. | Semiconductor device with amorphous silicon filled gaps and methods for forming |
-
1994
- 1994-09-19 JP JP22377894A patent/JP3302190B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0888333A (en) | 1996-04-02 |
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| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080426 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090426 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100426 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |