JP2785821B2 - デイジタル信号発生回路 - Google Patents
デイジタル信号発生回路Info
- Publication number
- JP2785821B2 JP2785821B2 JP58187973A JP18797383A JP2785821B2 JP 2785821 B2 JP2785821 B2 JP 2785821B2 JP 58187973 A JP58187973 A JP 58187973A JP 18797383 A JP18797383 A JP 18797383A JP 2785821 B2 JP2785821 B2 JP 2785821B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- supplied
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
- G06F1/0353—Reduction of table size by using symmetrical properties of the function, e.g. using most significant bits for quadrant control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Processing Of Color Television Signals (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、正弦波のような周期性を有する信号をデ
イジタル的に発生することができるデイジタル信号発生
回路に関する。 「背景技術とその問題点」 メモリ例えばROMに正弦波の１周期内の多数のサンプ
ルデータを記憶しておき、所定の間隔でROMのアドレス
をステツプ的に変化させることにより、デイジタルの正
弦波信号を発生させることができる。この種のデイジタ
ル信号発生回路のROMのアドレスの最大値は、アドレス
入力のビツト数と出力信号の周波数とクロツク周波数と
で定まり、一般には、（2n−１）とならない。このた
め、アドレス発生回路の構成が面倒になる問題点があつ
た。 また、ROMに正弦波の１周期の一部のデータを記憶さ
せておき、負の極性のデータは、ROMの読出しデータの
極性を反転させることで形成し、アドレスを反転させる
ことで上昇及び下降の両方の変化を行なわせる構成が考
えられる。このようにすれば、ROMの容量を小さいもの
とすることができる。この場合において、ROMのアドレ
スが2n個でないと、読出されたデータの極性反転を制御
したり、アドレスの上昇及び下降を制御したりするため
の制御信号を形成するのに、複雑な回路を用いなければ
ならず、動作速度が遅くなる。 「発明の目的」 したがつて、この発明の目的は、正弦波，余弦波など
の周期性を有するデイジタル信号のデータを記憶するメ
モリのアドレスを2n個とし、アドレス生成回路の構成の
簡略化を図るようにしたデイジタル信号発生回路を提供
することにある。 この発明の他の目的は、周期性を有するデイジタル信
号の1/4周期のデータを記憶すれば良く、メモリの必要
とする容量が少なくてすむデイジタル信号発生回路を提
供することにある。更に、この発明は、1/4周期のデー
タを記憶する時に、メモリの読出しデータ又はアドレス
の極性反転を制御する信号を簡単な回路構成により形成
することができ、高速動作が可能なデイジタル信号発生
回路の提供を目的とするものである。 「発明の概要」 この発明は、所望の周波数で周期的な変化を有するデ
ィジタル信号を発生するディジタル信号発生回路におい
て、 2n個のアドレスを有し、ディジタル信号の1/4周期の
データが書き込まれているメモリと、 入力値ａに対して係数ｋを乗じた出力akを発生すると
共に、ディジタル信号の1/4周期のデータを読出すのに
必要なアクセス回数と出力akとを乗じることで定まる、
メモリのアクセスされるアドレスの数が2nに等しくなる
ようにするための係数器と、 係数器の出力を所定のサンプリング周期で順次累算す
る構成とされ、メモリに対するｎビットのアドレスを発
生すると共に、（ｎ＋１）番目の最上位ビットを発生す
る積分器と、 積分器の出力が供給され、最上位ビットが“1"になる
ごとに、積分器からメモリに供給されるアドレスを極性
反転させる第１の極性反転回路と、 最上位ビットを1/2分周した信号によって、メモリの
読出し出力をディジタル信号の1/2周期毎に極性反転さ
せる第２の極性反転回路とを備えたことを特徴とするデ
ィジタル信号発生回路である。 「実施例」 第１図は、この発明を適用することができるカラービ
デオ信号の記録再生装置の全体の構成を示す。このカラ
ービデオ信号記録再生装置は、１で示される固定の磁気
ヘツドにより、磁気シート（図示せず）に１フレーム
（１フイールドでも良い）のカラー静止画信号を１本或
いは２本の円形トラツクとして記録するものである。１
枚の磁気シートは、ハードシエル内に回転自在に収納さ
れ、数十本の円形トラツクを形成することが可能であ
る。この磁気シートカセツトは、小形であり、静止画ビ
デオカメラの記録媒体として用いることができる。 第１図は、カラービデオ信号の記録時及びその再生時
の信号処理の構成を示すものである。この信号処理につ
いて、要約して以下に説明する。 まず、この一実施例は、例えばNTSC方式の複合カラー
ビデオ信号と３原色信号からなるコンポーネントカラー
ビデオ信号との何れをも記録することができる。再生出
力は、複合カラービデオ信号がメインで、モニター用に
コンポーネントカラービデオ信号が出力される。磁気シ
ートに記録される信号は、FM変調された輝度信号YFMとF
M変調されたライン順次化色信号とからなる。一例とし
て、FM変調された輝度信号YFMの中心周波数Ｙが６〜
7.5MHzの範囲内の所定周波数とされ、赤の色差信号Ｒ−
ＹのFM変調中心周波数Ｒが例えば1.2MHzとされ、青の
色差信号Ｂ−ＹのFM変調中心周波数Ｂが例えば1.3MHz
とされる。この２つの色差信号は、1H（１水平周期）毎
に交互に現れるように、ライン順次化されている。ライ
ン順次化によつて、記録信号帯域をせまくすることがで
きる。２つの色差信号の互いの中心周波数がオフセツト
を持つているのは、ライン順次の色シーケンスを識別す
るためである。 また、信号処理は、殆どデイジタル的に行なわれ、動
作の安定化，集積回路構成の実現の容易化が図られてい
る。更に、信号処理部の入力側に設けられるA/Dコンバ
ータとその出力側に設けられるD/Aコンバータとは、記
録回路及び再生回路の両者に共通に用いられている。モ
ニター用のコンポーネントカラービデオ信号を形成する
ためのD/Aコンバータが更に設けられている。 第１図を参照して記録用及び再生用の信号処理の構成
について更に詳述する。第１図において、２がNTSCカラ
ービデオ信号が供給される入力端子、3,4及び５がカラ
ービデオカメラ，マイクロコーピユータなどから３原色
信号R,G,Bが夫々供給される入力端子、６がこの３原色
信号からなるコンポーネントカラービデオ信号と対応す
る複合同期信号SYNCが供給される入力端子である。 ３原色信号は、マトリクス回路７に供給され、輝度信
号Ｙと赤の色差信号Ｒ−Ｙと青の色差信号Ｂ−Ｙとに変
換される。マトリクス回路７から出力される２個の色差
信号がスイツチング回路８の入力端子に供給され、端子
９からのスイツチングパルスによつて1H毎に交互にその
出力端子に取り出される。このスイツチング回路８は、
線順次化色信号LSCを発生する。第１図において、アナ
ログ信号及びデイジタル信号を区別せずに、同様に記録
信号及び再生信号を区別せずに、輝度信号がＹとして表
わされ、赤の色差信号及び青の色差信号が夫々Ｒ−Y,B
−Ｙとして表わされ、複合カラービデオ信号がNTSCとし
て表わされ、線順次化色信号がLSCとして表わされ、３
原色信号の各コンポーネントがR,G,Bとして表わされて
いる。 11,12,13,14,15,16,17は、夫々記録再生切替スイツチ
である。これらの記録再生切替スイツチ11〜17は、記録
側端子（黒丸で示す）と再生側端子（白丸で示す）と夫
々有している。第１図では、これらの記録再生切替スイ
ツチ11〜17が記録時の接続状態を示している。18は、コ
ンポジツト入力とコンポーネント入力との違いで切替え
られるスイツチである。入力端子２からの複合カラービ
デオ信号がスイツチ18の入力端子19に供給され、マトリ
クス回路７からの輝度信号がスイツチ18の入力端子20に
供給され、スイツチ18で選択された一方の信号が記録再
生切替スイツチ11を介してA/Dコンバータ31に供給され
る。スイツチング回路８からの線順次化色信号LSCが記
録再生切替スイツチ12を介してA/Dコンバータ32に供給
される。 A/Dコンバータ31には、クロツク発生回路33から４
sc（sc:カラーサブキヤリア周波数）のサンプリング
クロツクが供給される。A/Dコンバータ32には、クロツ
ク発生回路33からのサンプリングクロツクが1/2分周回
路34を介して供給される。これらのA/Dコンバータ31及
び32の夫々の出力には、１サンプルが８ビツトのデイジ
タルデータが得られる。クロツク発生回路33は、その周
波数及び位相が入力信号と同期したサンプリングクロツ
クを発生するもので、デイジタルカラーデコーダ35から
の制御データがクロツク発生回路33に供給される。 A/Dコンバータ31の出力データが記録再生切替スイツ
チ13の記録側端子を通じてデイジタルカラーデコーダ35
に供給される。デイジタルカラーデコーダ35は、複合カ
ラービデオ信号を輝度信号と搬送色信号に分離する処理
と、搬送色信号に含まれるバースト信号からクロツク発
生回路33に対する制御信号を発生する処理と、搬送色信
号をデイジタル復調する処理と、復調出力である２つの
色差信号を線順次化色信号LSCに変換する処理とを行な
う。 デイジタルカラーデコーダ35からの輝度信号がデイジ
タルプリエンフアシス回路41に供給される。デイジタル
カラーデコーダ35からの線順次化色信号LSCは、２sc
のサンプリングレートのもので、この線順次化色信号LS
Cがスイツチ36の一方の入力端子37に供給される。スイ
ツチ36の他方の入力端子38には、記録再生切替スイツチ
14を介してA/Dコンバータ32からの線順次化色信号LSCが
供給される。このスイツチ回路36を介された線順次化色
信号が加算回路39に供給される。 加算回路39には、端子40からIDデータが供給される。
このIDデータは、赤の色差信号Ｒ−Ｙのラインと青の色
差信号Ｂ−Ｙのラインとで値が異なるものである。この
IDデータによつて、FM変調がされてない時の周波数が２
つの色差信号の間で異ならされている。加算回路39の出
力がデイジタルプリエンフアシス回路42に供給される。
プリエンフアシス回路41及び42の夫々の出力がデイジタ
ルFM変調器43及び44に供給され、両者の変調された出力
がミキサー45でミツクスされる。 ミキサー45の出力が記録再生切替スイツチ15の記録側
端子を通じてD/Aコンバータ46に供給される。このD/Aコ
ンバータ46からアナログ記録信号が取り出される。この
記録信号が記録再生切替スイツチ16の記録側端子と記録
アンプ47と記録再生切替スイツチ17の記録側端子とを介
して磁気ヘツド１に供給される。この磁気ヘツド１によ
つて磁気シートに記録信号が記録される。 磁気ヘツド１により磁気シートから再生された信号が
再生アンプ51を介してハイパスフイルタ52及びローパス
フイルタ53に供給される。 ハイパスフイルタ52からFM変調された輝度信号が取り
出され、ローパスフイルタ53からFM変調たれた線順次化
色信号が取り出される。ハイパスフイルタ52及びローパ
スフイルタ53の夫夫の出力がアナログFM復調回路54及び
55に供給され、夫々の復調出力がデイエンフアシス回路
56及び57に供給される。 デイエンフアシス回路56から取り出された輝度信号Ｙ
が記録再生切替スイツチ11の再生側端子を通じてA/Dコ
ンバータ31に供給され、このA/Dコンバータ31によりデ
イジタル信号に変換される。デイエンフアシス回路57か
ら取り出された線順次化色信号LSCが記録再生切替スイ
ツチ12の再生側端子を通じてA/Dコンバータ32に供給さ
れ、このA/Dコンバータ32によりデイジタル信号に変換
される。A/Dコンバータ31からのデイジタル輝度信号が
記録再生切替スイツチ13の再生側端子を通じて遅延回路
61に供給される。A/Dコンバータ32からのデイジタル線
順次化色信号が記録再生切替スイツチ14の再生側端子を
通じて同時化回路62に供給される。 同時化回路62は、線順次の２つの色差信号を２個の1H
遅延回路の直列接続に供給し、この1H遅延回路の直列接
続の入力及び出力を加算し、この加算出力を1/2にして
第１及び第３の出力端子に取り出し、1H遅延回路の接続
点から第２及び第４の出力端子を取り出す構成のもので
ある。この同時化回路62の第１及び第３の出力端子に連
続する３ラインの第１番目及び第３番目のラインの一方
の色差信号の平均値が取り出されると共に、第２番目の
ラインの他方の色差信号が第２及び第４の出力端子に取
り出される。したがつて、第１及び第２の出力端子の一
方を選択するスイツチ回路により、同時化された赤の色
差信号Ｒ−Ｙを分離することができ、第３及び第４の出
力端子の一方のスイツチ回路により、同時化された青の
色差信号Ｂ−Ｙを分離することができる。 この同時化回路62のスイツチ回路の動作を正しく行な
わせるために、ID検出回路63が設けられている。ID検出
回路63は、記録時に付加されたIDデータを検出し、この
検出によりスイツチ回路を制御するパルスの位相を正し
いものに規定する。同時化回路62から取り出される２つ
の色差信号が補間回路64及び65に供給される。これらの
補間回路64及び65は、例えば前後の２つのデータの平均
値をこのデータ間に内挿するもので、補間回路64及び65
からサンプリングレートが４scに変換された色差信号
Ｒ−Ｙ及びＢ−Ｙが得られる。このサンプリングレート
の変換は、デイジタル輝度信号と同一のサンプリングレ
ートにするために必要である。 補間回路64及び65の夫々から取り出されるデイジタル
色差信号がヒユー補正回路66に供給される。このヒユー
補正回路66は、２個の色差信号の値を変更することによ
り、両者が合成された色信号の位相即ちヒユーを調整す
るものである。このヒユー補正回路66から取り出された
色差信号と遅延回路61からの輝度信号とデイジタルマト
リクス回路67に供給される。遅延回路61は、同時化回路
62からマトリクス回路67の入力までの間に生じる色差信
号の遅れと同一の遅延量を有している。 マトリクス回路67から取り出されたデイジタル３原色
信号が色温度補正回路68に供給される。ヒュー補正回路
66及び色温度補正回路68には、マイクロプロセツサ及び
メモリからなる制御部69から補正用のデータが供給され
る。補正用のデータは、端子70からのコントロール信号
によつて指定される。このコントロール信号は、オペレ
ータがモニター画像のヒユー及び色温度をモニターしな
がらキー，レバーを操作することにより形成される。 色温度補正回路68から取り出されたデイジタル３原色
信号がデイジタルマトリクス回路71とD/Aコンバータ72,
73,74とに供給される。これらのD/Aコンバータ72,73,74
の夫々の出力端子75,76,77には、アナログコンポーネン
トカラービデオ信号R,G,Bが取り出される。図示せず
も、このコンポーネントカラービデオ信号がカラーモニ
ター受像機の入力端子に供給される。 デイジタルマトリクス回路71の出力には、ヒユー及び
色温度の補正がなされたデイジタルの輝度信号及びデイ
ジタルの２つの色差信号が取り出される。このマトリク
ス回路71の出力がカラーエンコーダ78に供給される。カ
ラーエンコーダ78に関連して、同期信号SYNC及びバース
トフラツグパルスBFPを発生する同期及びバーストフラ
ツグ発生回路79が設けられている。このカラーエンコー
ダ78の出力には、デイジタルのNTSC複合カラービデオ信
号が取り出され、この複合カラービデオ信号が記録再生
切替スイツチ15の再生側端子を通じてD/Aコンバータ46
に供給される。D/Aコンバータ46の出力から記録再生切
替スイツチの再生側端子を通じて出力端子80にアナログ
複合カラービデオ信号の形で再生信号が取り出される。 この発明は、上述のクロツク発生回路33又はデイジタ
ルFM変調器43,44に適用されるデイジタル信号発生回路
である。 この種のディジタル信号発生回路としては、第２図に
示すように、１周期分のデータを記憶する構成が考えら
れる。この例について以下に説明する。第２図におい
て、81がROMを示す。このROM81に対して積分器82からの
アドレス入力が供給される。積分器82には、定数入力ａ
が係数器84を介された定数入力akが供給される。ROM81
は、2n個のアドレスを有し、このアドレスに正弦波デー
タの１周期分のデータが記憶されている。ROM81に対す
る読出しについて説明すると、発生したい周波数のディ
ジタル信号の１周期をサンプリング周期で割った値がこ
の１周期の波形を読出すのに必要なアクセス回数Ｎとな
る。従って、積分器81の出力をakとすると、１周期の波
形を読出す時にROM81のアドレスがＮ×akまでアクセス
されることになる。ROM81のこのようにアクセスされる
アドレスの数Ａ及び定数入力ａは、発生しようとする正
弦波の周波数及びサンプリング周波数によつて所定の値
となり、ROM81のアドレス数Ａは、必ずしも2nとならな
い。このため、係数器84が設けられ、 とされている。 説明の簡単のため、（ｎ＝５）（2n＝32）個のアドレ
スをROM81が有しているものとする。ROM81の32個のアド
レスには、第３図に示すように、正弦波の１周期を32等
分した時の振幅に相当するデイジタルデータが記憶され
ている。このデイジタルデータは、２を補数とするコー
ドで５ビツトのものである。但し、第３図では、ROM81
に記憶されているデータをアナログ波形として表わして
いる。また、ROM81のアドレスは、２を補数とする５ビ
ツトのもので、アドレスの０から−16までにデータの正
の半周期のデータが順次記憶されており、アドレスの−
15から０までに負の半周期のデータが順次記憶されてい
る。 積分器82には、端子83からサンプリングクロツクが供
給され、（ｂ＝ak）とすると、サンプリングクロツクが
供給される毎に、０からb,2b,3b……とｂ毎にステツプ
的に上昇する出力がアドレスとして発生する。（ｂ＝
１）とすると、積分器82の出力が0,1,2,……とステツプ
的に上昇し、これが（01111）即ち＋15となり、次のサ
ンプリングクロツクが供給されると、−16即ち（1000
0）に反転する。それから、−15,−14,−13……−１即
ち（11111）となり、（00000）となる。したがつて、サ
ンプリング周波数をｓとすると、（ｂ＝１）の時は、
（s/32）の周波数の正弦波データがROM81から発生す
る。 第４図Ａは、（ｂ＝３）とした時の積分器82から発生
するアドレスを示す。このアドレスは、サンプリング周
期Tr（＝1/ｓ）でステツプ的に変化する、これによつ
て、ROM81から第３図において、白いドツトで示すデー
タが順次読出され、第４図Ｂにおいて、85で示すよう
に、ステツプ的に変化する（3/32ｓ）の周波数の正弦
波データが読出される。積分器82に供給される定数入力
ｂ（＝ak）を変えることで、ROM81からの正弦波データ
の周波数を可変することができる。（ｂ＝２）とする時
には、第３図において、黒いドツトで示すデータが順次
読出され、第４図Ｂにおいて、破線86で示すように、
（2/36ｓ）の周波数の正弦波データが発生する。 上述のように、アドレス数を2nとすることができる
が、ROM81が１周期分のデータを記憶する必要があるた
めに、ROM81の容量が大きくなる。そこで、この発明に
よるディジタル信号発生回路は、1/4周期分のデータを
記憶すれば良いようにしたものである。 第５図は、この発明の一実施例を示す。ROM81には、
積分器82の出力データが極性反転回路87を介して供給さ
れ、ROM81からの読出しデータが極性反転回路88を介し
て出力データとして取り出される。ROM81のアドレス
は、2n個とされており、極性反転回路87から（ｎ＋１）
ビツトの２を補数とするコードであるアドレスが供給さ
れる。極性反転回路87は、積分器82の（ｎ＋１）ビツト
の出力の最上位ビツトx0により制御され、極性反転回路
88は、この最上位ビツトx0をフリツプフロツプ89により
分周した制御信号PIにより制御される。 簡単のため、ROM81のアドレスを23個とすると、極性
反転回路87は、第６図に示す構成とされている。積分器
82の出力データをx0,x1,x2,x3の４ビツトとすると、こ
の各ビツトがイクスクルーシブORゲート90,91,92,93の
一方の入力端子に供給される。イクスクルーシブORゲー
ト90〜93の他方の入力端子に最上位ビツトx0が共通に供
給される。このイクスクルーシブORゲート90〜93の出力
が加算器94に供給され、イクスクルーシブORゲート93の
出力にのみ最上位ビツトx0が加算される。この加算器94
の４ビツトの出力y0y1y2y3は、入力の極性を反転したも
のとなる。極性反転回路88も、極性反転回路87と同様の
構成とされている。 ROM81には、例えば正弦波データの０から＋１までの
ものが記憶されている。（ｎ＝３）の時は、第７図に示
すように、８個のアドレスに０から＋１までの振幅で８
通りの値のデータが記憶されている。第８図Ａは、極性
反転回路87からROM81に供給されるアドレスの一例を示
す。積分器82に供給される定数入力ｂ（＝ak）を１とし
た事のアドレスの変化が第８図Ａに示されている。 積分器82に供給されるサンプリング周期Trごとに、そ
の出力が0,1,2……と上昇し、＋７即ち（0111）となる
と、第８図Ａにおいて破線で示すように、積分器82の出
力が−７即ち（1001）に反転し、以後、−6,−5,−４…
…と上昇する。そして、−１即ち（1111）の次に（000
0）となる。したがつて、積分器82の出力データの最上
位ビツトx0は、第８図Ｂに示すように変化する。この最
上位ビツトx0が１の区間では、極性反転回路87によつ
て、積分器82の出力データの極性が反転され、最上位ビ
ツトx0が０の区間では、積分器82の出力データの極性が
反転されない。したがつて、この極性反転回路87から出
力されるアドレスは、第８図Ａにおいて実線で示すよう
に、上昇及び下降を交互に繰り返す。 第８図Ｂに示す最上位ビツトx0がフリツプフロツプ89
に供給されることによつて、第８図Ｃに示す制御信号PI
が形成される。この制御信号PIが１の区間では、極性反
転回路88によつて、ROM81からの読出しデータの極性が
反転される。 一例として、積分器82に対する定数入力ｂ（＝ak）を
３とすると、第７図において、白いドツトで示すよう
に、ROM81からS1,S2,S3,S4,S5,S6……の順序でデータが
読出され、第９図に示すように変化する正弦波データが
極性反転回路88から取り出される。この正弦波の周波数
は、サンプリングクロツクの周波数をｓとすると、
（b/32ｓ）として表わされる。したがつて、係数器84
に供給される入力データとして、輝度信号又は線順次化
色信号を供給することで、FM変調出力を得ることができ
る。 また、係数器84を設け、係数器84からの出力akが積分
器82に供給され、積分器82によって、サンプリング周期
毎にakが累算される。この構成は、前述した第２図の構
成と同様である。従って、発生したいディジタル信号の
1/4周期をサンプリング周期で割った値がこの1/4周期の
波形を読出すのに必要なアクセス回数Ｎとなる。従っ
て、積分器81の出力をakとすると、1/4周期の波形を読
出す時にROM81のアドレスがＮ×akまでアクセスされる
ことになる。このようにアクセスされるアドレスの数Ａ
は、発生したい正弦波の周波数及びサンプリング周波数
によって、必ずしも2nとならない。しかしながら、係数
器84を設け、係数ｋを（2n/A）とすることによって、ア
クセスされるアドレスの数を2nとすることができる。ま
た、それによって、積分器の最上位ビツトの反転を利用
して、アドレスの反転及びROM81の読出し出力の反転を
行うことが可能となる。また、ROMには、正極性に限ら
ず、負極性のデータを記憶するようにしても良い。ま
た、この発明は、正弦波以外の余弦波,sin2波,cos2波な
どの周期的なデイジタルデータの発生回路にも適用する
ことができる。更に、メモリとして、RAMを用い、このR
AMにマイクロプロセツサなどにより演算された所定のデ
ータを書き込むようにしても良い。 「発明の効果」 この発明に依れば、アナログのVCO（電圧制御発振
器）と同様の機能を有するデイジタル信号発生回路を実
現することができ、温度変化，経年変化の影響が小さく
て安定且つIC化に好適な構成とできる。 この発明は、メモリのアドレスを2n個としているの
で、このメモリのアドレスを発生する積分器の構成を簡
単なものとできる。然も、この発明では、係数器に対す
るディジタル信号を可変することによって、所望の周波
数の出力信号を得ることができると共に、この出力信号
の周波数にかかわらず、係数器によって積分器の出力の
（ｎ＋１）番目の最上位ビットによって、積分器の出力
の極性反転及びメモリからの読出しデータの極性反転を
制御することができ、構成を簡略化することができる。
この発明と異なり、メモリのアドレスが2n個でないと、
積分器の出力データが所定値に達したことを検出する比
較回路が必要となり、回路構成の複雑化のみならず、動
作速度が低下する。この発明の依れば、かかる問題点を
生ぜず、デイジタルビデオ信号のような高いサンプリン
グレートのデータの処理を行なうことができる。
イジタル的に発生することができるデイジタル信号発生
回路に関する。 「背景技術とその問題点」 メモリ例えばROMに正弦波の１周期内の多数のサンプ
ルデータを記憶しておき、所定の間隔でROMのアドレス
をステツプ的に変化させることにより、デイジタルの正
弦波信号を発生させることができる。この種のデイジタ
ル信号発生回路のROMのアドレスの最大値は、アドレス
入力のビツト数と出力信号の周波数とクロツク周波数と
で定まり、一般には、（2n−１）とならない。このた
め、アドレス発生回路の構成が面倒になる問題点があつ
た。 また、ROMに正弦波の１周期の一部のデータを記憶さ
せておき、負の極性のデータは、ROMの読出しデータの
極性を反転させることで形成し、アドレスを反転させる
ことで上昇及び下降の両方の変化を行なわせる構成が考
えられる。このようにすれば、ROMの容量を小さいもの
とすることができる。この場合において、ROMのアドレ
スが2n個でないと、読出されたデータの極性反転を制御
したり、アドレスの上昇及び下降を制御したりするため
の制御信号を形成するのに、複雑な回路を用いなければ
ならず、動作速度が遅くなる。 「発明の目的」 したがつて、この発明の目的は、正弦波，余弦波など
の周期性を有するデイジタル信号のデータを記憶するメ
モリのアドレスを2n個とし、アドレス生成回路の構成の
簡略化を図るようにしたデイジタル信号発生回路を提供
することにある。 この発明の他の目的は、周期性を有するデイジタル信
号の1/4周期のデータを記憶すれば良く、メモリの必要
とする容量が少なくてすむデイジタル信号発生回路を提
供することにある。更に、この発明は、1/4周期のデー
タを記憶する時に、メモリの読出しデータ又はアドレス
の極性反転を制御する信号を簡単な回路構成により形成
することができ、高速動作が可能なデイジタル信号発生
回路の提供を目的とするものである。 「発明の概要」 この発明は、所望の周波数で周期的な変化を有するデ
ィジタル信号を発生するディジタル信号発生回路におい
て、 2n個のアドレスを有し、ディジタル信号の1/4周期の
データが書き込まれているメモリと、 入力値ａに対して係数ｋを乗じた出力akを発生すると
共に、ディジタル信号の1/4周期のデータを読出すのに
必要なアクセス回数と出力akとを乗じることで定まる、
メモリのアクセスされるアドレスの数が2nに等しくなる
ようにするための係数器と、 係数器の出力を所定のサンプリング周期で順次累算す
る構成とされ、メモリに対するｎビットのアドレスを発
生すると共に、（ｎ＋１）番目の最上位ビットを発生す
る積分器と、 積分器の出力が供給され、最上位ビットが“1"になる
ごとに、積分器からメモリに供給されるアドレスを極性
反転させる第１の極性反転回路と、 最上位ビットを1/2分周した信号によって、メモリの
読出し出力をディジタル信号の1/2周期毎に極性反転さ
せる第２の極性反転回路とを備えたことを特徴とするデ
ィジタル信号発生回路である。 「実施例」 第１図は、この発明を適用することができるカラービ
デオ信号の記録再生装置の全体の構成を示す。このカラ
ービデオ信号記録再生装置は、１で示される固定の磁気
ヘツドにより、磁気シート（図示せず）に１フレーム
（１フイールドでも良い）のカラー静止画信号を１本或
いは２本の円形トラツクとして記録するものである。１
枚の磁気シートは、ハードシエル内に回転自在に収納さ
れ、数十本の円形トラツクを形成することが可能であ
る。この磁気シートカセツトは、小形であり、静止画ビ
デオカメラの記録媒体として用いることができる。 第１図は、カラービデオ信号の記録時及びその再生時
の信号処理の構成を示すものである。この信号処理につ
いて、要約して以下に説明する。 まず、この一実施例は、例えばNTSC方式の複合カラー
ビデオ信号と３原色信号からなるコンポーネントカラー
ビデオ信号との何れをも記録することができる。再生出
力は、複合カラービデオ信号がメインで、モニター用に
コンポーネントカラービデオ信号が出力される。磁気シ
ートに記録される信号は、FM変調された輝度信号YFMとF
M変調されたライン順次化色信号とからなる。一例とし
て、FM変調された輝度信号YFMの中心周波数Ｙが６〜
7.5MHzの範囲内の所定周波数とされ、赤の色差信号Ｒ−
ＹのFM変調中心周波数Ｒが例えば1.2MHzとされ、青の
色差信号Ｂ−ＹのFM変調中心周波数Ｂが例えば1.3MHz
とされる。この２つの色差信号は、1H（１水平周期）毎
に交互に現れるように、ライン順次化されている。ライ
ン順次化によつて、記録信号帯域をせまくすることがで
きる。２つの色差信号の互いの中心周波数がオフセツト
を持つているのは、ライン順次の色シーケンスを識別す
るためである。 また、信号処理は、殆どデイジタル的に行なわれ、動
作の安定化，集積回路構成の実現の容易化が図られてい
る。更に、信号処理部の入力側に設けられるA/Dコンバ
ータとその出力側に設けられるD/Aコンバータとは、記
録回路及び再生回路の両者に共通に用いられている。モ
ニター用のコンポーネントカラービデオ信号を形成する
ためのD/Aコンバータが更に設けられている。 第１図を参照して記録用及び再生用の信号処理の構成
について更に詳述する。第１図において、２がNTSCカラ
ービデオ信号が供給される入力端子、3,4及び５がカラ
ービデオカメラ，マイクロコーピユータなどから３原色
信号R,G,Bが夫々供給される入力端子、６がこの３原色
信号からなるコンポーネントカラービデオ信号と対応す
る複合同期信号SYNCが供給される入力端子である。 ３原色信号は、マトリクス回路７に供給され、輝度信
号Ｙと赤の色差信号Ｒ−Ｙと青の色差信号Ｂ−Ｙとに変
換される。マトリクス回路７から出力される２個の色差
信号がスイツチング回路８の入力端子に供給され、端子
９からのスイツチングパルスによつて1H毎に交互にその
出力端子に取り出される。このスイツチング回路８は、
線順次化色信号LSCを発生する。第１図において、アナ
ログ信号及びデイジタル信号を区別せずに、同様に記録
信号及び再生信号を区別せずに、輝度信号がＹとして表
わされ、赤の色差信号及び青の色差信号が夫々Ｒ−Y,B
−Ｙとして表わされ、複合カラービデオ信号がNTSCとし
て表わされ、線順次化色信号がLSCとして表わされ、３
原色信号の各コンポーネントがR,G,Bとして表わされて
いる。 11,12,13,14,15,16,17は、夫々記録再生切替スイツチ
である。これらの記録再生切替スイツチ11〜17は、記録
側端子（黒丸で示す）と再生側端子（白丸で示す）と夫
々有している。第１図では、これらの記録再生切替スイ
ツチ11〜17が記録時の接続状態を示している。18は、コ
ンポジツト入力とコンポーネント入力との違いで切替え
られるスイツチである。入力端子２からの複合カラービ
デオ信号がスイツチ18の入力端子19に供給され、マトリ
クス回路７からの輝度信号がスイツチ18の入力端子20に
供給され、スイツチ18で選択された一方の信号が記録再
生切替スイツチ11を介してA/Dコンバータ31に供給され
る。スイツチング回路８からの線順次化色信号LSCが記
録再生切替スイツチ12を介してA/Dコンバータ32に供給
される。 A/Dコンバータ31には、クロツク発生回路33から４
sc（sc:カラーサブキヤリア周波数）のサンプリング
クロツクが供給される。A/Dコンバータ32には、クロツ
ク発生回路33からのサンプリングクロツクが1/2分周回
路34を介して供給される。これらのA/Dコンバータ31及
び32の夫々の出力には、１サンプルが８ビツトのデイジ
タルデータが得られる。クロツク発生回路33は、その周
波数及び位相が入力信号と同期したサンプリングクロツ
クを発生するもので、デイジタルカラーデコーダ35から
の制御データがクロツク発生回路33に供給される。 A/Dコンバータ31の出力データが記録再生切替スイツ
チ13の記録側端子を通じてデイジタルカラーデコーダ35
に供給される。デイジタルカラーデコーダ35は、複合カ
ラービデオ信号を輝度信号と搬送色信号に分離する処理
と、搬送色信号に含まれるバースト信号からクロツク発
生回路33に対する制御信号を発生する処理と、搬送色信
号をデイジタル復調する処理と、復調出力である２つの
色差信号を線順次化色信号LSCに変換する処理とを行な
う。 デイジタルカラーデコーダ35からの輝度信号がデイジ
タルプリエンフアシス回路41に供給される。デイジタル
カラーデコーダ35からの線順次化色信号LSCは、２sc
のサンプリングレートのもので、この線順次化色信号LS
Cがスイツチ36の一方の入力端子37に供給される。スイ
ツチ36の他方の入力端子38には、記録再生切替スイツチ
14を介してA/Dコンバータ32からの線順次化色信号LSCが
供給される。このスイツチ回路36を介された線順次化色
信号が加算回路39に供給される。 加算回路39には、端子40からIDデータが供給される。
このIDデータは、赤の色差信号Ｒ−Ｙのラインと青の色
差信号Ｂ−Ｙのラインとで値が異なるものである。この
IDデータによつて、FM変調がされてない時の周波数が２
つの色差信号の間で異ならされている。加算回路39の出
力がデイジタルプリエンフアシス回路42に供給される。
プリエンフアシス回路41及び42の夫々の出力がデイジタ
ルFM変調器43及び44に供給され、両者の変調された出力
がミキサー45でミツクスされる。 ミキサー45の出力が記録再生切替スイツチ15の記録側
端子を通じてD/Aコンバータ46に供給される。このD/Aコ
ンバータ46からアナログ記録信号が取り出される。この
記録信号が記録再生切替スイツチ16の記録側端子と記録
アンプ47と記録再生切替スイツチ17の記録側端子とを介
して磁気ヘツド１に供給される。この磁気ヘツド１によ
つて磁気シートに記録信号が記録される。 磁気ヘツド１により磁気シートから再生された信号が
再生アンプ51を介してハイパスフイルタ52及びローパス
フイルタ53に供給される。 ハイパスフイルタ52からFM変調された輝度信号が取り
出され、ローパスフイルタ53からFM変調たれた線順次化
色信号が取り出される。ハイパスフイルタ52及びローパ
スフイルタ53の夫夫の出力がアナログFM復調回路54及び
55に供給され、夫々の復調出力がデイエンフアシス回路
56及び57に供給される。 デイエンフアシス回路56から取り出された輝度信号Ｙ
が記録再生切替スイツチ11の再生側端子を通じてA/Dコ
ンバータ31に供給され、このA/Dコンバータ31によりデ
イジタル信号に変換される。デイエンフアシス回路57か
ら取り出された線順次化色信号LSCが記録再生切替スイ
ツチ12の再生側端子を通じてA/Dコンバータ32に供給さ
れ、このA/Dコンバータ32によりデイジタル信号に変換
される。A/Dコンバータ31からのデイジタル輝度信号が
記録再生切替スイツチ13の再生側端子を通じて遅延回路
61に供給される。A/Dコンバータ32からのデイジタル線
順次化色信号が記録再生切替スイツチ14の再生側端子を
通じて同時化回路62に供給される。 同時化回路62は、線順次の２つの色差信号を２個の1H
遅延回路の直列接続に供給し、この1H遅延回路の直列接
続の入力及び出力を加算し、この加算出力を1/2にして
第１及び第３の出力端子に取り出し、1H遅延回路の接続
点から第２及び第４の出力端子を取り出す構成のもので
ある。この同時化回路62の第１及び第３の出力端子に連
続する３ラインの第１番目及び第３番目のラインの一方
の色差信号の平均値が取り出されると共に、第２番目の
ラインの他方の色差信号が第２及び第４の出力端子に取
り出される。したがつて、第１及び第２の出力端子の一
方を選択するスイツチ回路により、同時化された赤の色
差信号Ｒ−Ｙを分離することができ、第３及び第４の出
力端子の一方のスイツチ回路により、同時化された青の
色差信号Ｂ−Ｙを分離することができる。 この同時化回路62のスイツチ回路の動作を正しく行な
わせるために、ID検出回路63が設けられている。ID検出
回路63は、記録時に付加されたIDデータを検出し、この
検出によりスイツチ回路を制御するパルスの位相を正し
いものに規定する。同時化回路62から取り出される２つ
の色差信号が補間回路64及び65に供給される。これらの
補間回路64及び65は、例えば前後の２つのデータの平均
値をこのデータ間に内挿するもので、補間回路64及び65
からサンプリングレートが４scに変換された色差信号
Ｒ−Ｙ及びＢ−Ｙが得られる。このサンプリングレート
の変換は、デイジタル輝度信号と同一のサンプリングレ
ートにするために必要である。 補間回路64及び65の夫々から取り出されるデイジタル
色差信号がヒユー補正回路66に供給される。このヒユー
補正回路66は、２個の色差信号の値を変更することによ
り、両者が合成された色信号の位相即ちヒユーを調整す
るものである。このヒユー補正回路66から取り出された
色差信号と遅延回路61からの輝度信号とデイジタルマト
リクス回路67に供給される。遅延回路61は、同時化回路
62からマトリクス回路67の入力までの間に生じる色差信
号の遅れと同一の遅延量を有している。 マトリクス回路67から取り出されたデイジタル３原色
信号が色温度補正回路68に供給される。ヒュー補正回路
66及び色温度補正回路68には、マイクロプロセツサ及び
メモリからなる制御部69から補正用のデータが供給され
る。補正用のデータは、端子70からのコントロール信号
によつて指定される。このコントロール信号は、オペレ
ータがモニター画像のヒユー及び色温度をモニターしな
がらキー，レバーを操作することにより形成される。 色温度補正回路68から取り出されたデイジタル３原色
信号がデイジタルマトリクス回路71とD/Aコンバータ72,
73,74とに供給される。これらのD/Aコンバータ72,73,74
の夫々の出力端子75,76,77には、アナログコンポーネン
トカラービデオ信号R,G,Bが取り出される。図示せず
も、このコンポーネントカラービデオ信号がカラーモニ
ター受像機の入力端子に供給される。 デイジタルマトリクス回路71の出力には、ヒユー及び
色温度の補正がなされたデイジタルの輝度信号及びデイ
ジタルの２つの色差信号が取り出される。このマトリク
ス回路71の出力がカラーエンコーダ78に供給される。カ
ラーエンコーダ78に関連して、同期信号SYNC及びバース
トフラツグパルスBFPを発生する同期及びバーストフラ
ツグ発生回路79が設けられている。このカラーエンコー
ダ78の出力には、デイジタルのNTSC複合カラービデオ信
号が取り出され、この複合カラービデオ信号が記録再生
切替スイツチ15の再生側端子を通じてD/Aコンバータ46
に供給される。D/Aコンバータ46の出力から記録再生切
替スイツチの再生側端子を通じて出力端子80にアナログ
複合カラービデオ信号の形で再生信号が取り出される。 この発明は、上述のクロツク発生回路33又はデイジタ
ルFM変調器43,44に適用されるデイジタル信号発生回路
である。 この種のディジタル信号発生回路としては、第２図に
示すように、１周期分のデータを記憶する構成が考えら
れる。この例について以下に説明する。第２図におい
て、81がROMを示す。このROM81に対して積分器82からの
アドレス入力が供給される。積分器82には、定数入力ａ
が係数器84を介された定数入力akが供給される。ROM81
は、2n個のアドレスを有し、このアドレスに正弦波デー
タの１周期分のデータが記憶されている。ROM81に対す
る読出しについて説明すると、発生したい周波数のディ
ジタル信号の１周期をサンプリング周期で割った値がこ
の１周期の波形を読出すのに必要なアクセス回数Ｎとな
る。従って、積分器81の出力をakとすると、１周期の波
形を読出す時にROM81のアドレスがＮ×akまでアクセス
されることになる。ROM81のこのようにアクセスされる
アドレスの数Ａ及び定数入力ａは、発生しようとする正
弦波の周波数及びサンプリング周波数によつて所定の値
となり、ROM81のアドレス数Ａは、必ずしも2nとならな
い。このため、係数器84が設けられ、 とされている。 説明の簡単のため、（ｎ＝５）（2n＝32）個のアドレ
スをROM81が有しているものとする。ROM81の32個のアド
レスには、第３図に示すように、正弦波の１周期を32等
分した時の振幅に相当するデイジタルデータが記憶され
ている。このデイジタルデータは、２を補数とするコー
ドで５ビツトのものである。但し、第３図では、ROM81
に記憶されているデータをアナログ波形として表わして
いる。また、ROM81のアドレスは、２を補数とする５ビ
ツトのもので、アドレスの０から−16までにデータの正
の半周期のデータが順次記憶されており、アドレスの−
15から０までに負の半周期のデータが順次記憶されてい
る。 積分器82には、端子83からサンプリングクロツクが供
給され、（ｂ＝ak）とすると、サンプリングクロツクが
供給される毎に、０からb,2b,3b……とｂ毎にステツプ
的に上昇する出力がアドレスとして発生する。（ｂ＝
１）とすると、積分器82の出力が0,1,2,……とステツプ
的に上昇し、これが（01111）即ち＋15となり、次のサ
ンプリングクロツクが供給されると、−16即ち（1000
0）に反転する。それから、−15,−14,−13……−１即
ち（11111）となり、（00000）となる。したがつて、サ
ンプリング周波数をｓとすると、（ｂ＝１）の時は、
（s/32）の周波数の正弦波データがROM81から発生す
る。 第４図Ａは、（ｂ＝３）とした時の積分器82から発生
するアドレスを示す。このアドレスは、サンプリング周
期Tr（＝1/ｓ）でステツプ的に変化する、これによつ
て、ROM81から第３図において、白いドツトで示すデー
タが順次読出され、第４図Ｂにおいて、85で示すよう
に、ステツプ的に変化する（3/32ｓ）の周波数の正弦
波データが読出される。積分器82に供給される定数入力
ｂ（＝ak）を変えることで、ROM81からの正弦波データ
の周波数を可変することができる。（ｂ＝２）とする時
には、第３図において、黒いドツトで示すデータが順次
読出され、第４図Ｂにおいて、破線86で示すように、
（2/36ｓ）の周波数の正弦波データが発生する。 上述のように、アドレス数を2nとすることができる
が、ROM81が１周期分のデータを記憶する必要があるた
めに、ROM81の容量が大きくなる。そこで、この発明に
よるディジタル信号発生回路は、1/4周期分のデータを
記憶すれば良いようにしたものである。 第５図は、この発明の一実施例を示す。ROM81には、
積分器82の出力データが極性反転回路87を介して供給さ
れ、ROM81からの読出しデータが極性反転回路88を介し
て出力データとして取り出される。ROM81のアドレス
は、2n個とされており、極性反転回路87から（ｎ＋１）
ビツトの２を補数とするコードであるアドレスが供給さ
れる。極性反転回路87は、積分器82の（ｎ＋１）ビツト
の出力の最上位ビツトx0により制御され、極性反転回路
88は、この最上位ビツトx0をフリツプフロツプ89により
分周した制御信号PIにより制御される。 簡単のため、ROM81のアドレスを23個とすると、極性
反転回路87は、第６図に示す構成とされている。積分器
82の出力データをx0,x1,x2,x3の４ビツトとすると、こ
の各ビツトがイクスクルーシブORゲート90,91,92,93の
一方の入力端子に供給される。イクスクルーシブORゲー
ト90〜93の他方の入力端子に最上位ビツトx0が共通に供
給される。このイクスクルーシブORゲート90〜93の出力
が加算器94に供給され、イクスクルーシブORゲート93の
出力にのみ最上位ビツトx0が加算される。この加算器94
の４ビツトの出力y0y1y2y3は、入力の極性を反転したも
のとなる。極性反転回路88も、極性反転回路87と同様の
構成とされている。 ROM81には、例えば正弦波データの０から＋１までの
ものが記憶されている。（ｎ＝３）の時は、第７図に示
すように、８個のアドレスに０から＋１までの振幅で８
通りの値のデータが記憶されている。第８図Ａは、極性
反転回路87からROM81に供給されるアドレスの一例を示
す。積分器82に供給される定数入力ｂ（＝ak）を１とし
た事のアドレスの変化が第８図Ａに示されている。 積分器82に供給されるサンプリング周期Trごとに、そ
の出力が0,1,2……と上昇し、＋７即ち（0111）となる
と、第８図Ａにおいて破線で示すように、積分器82の出
力が−７即ち（1001）に反転し、以後、−6,−5,−４…
…と上昇する。そして、−１即ち（1111）の次に（000
0）となる。したがつて、積分器82の出力データの最上
位ビツトx0は、第８図Ｂに示すように変化する。この最
上位ビツトx0が１の区間では、極性反転回路87によつ
て、積分器82の出力データの極性が反転され、最上位ビ
ツトx0が０の区間では、積分器82の出力データの極性が
反転されない。したがつて、この極性反転回路87から出
力されるアドレスは、第８図Ａにおいて実線で示すよう
に、上昇及び下降を交互に繰り返す。 第８図Ｂに示す最上位ビツトx0がフリツプフロツプ89
に供給されることによつて、第８図Ｃに示す制御信号PI
が形成される。この制御信号PIが１の区間では、極性反
転回路88によつて、ROM81からの読出しデータの極性が
反転される。 一例として、積分器82に対する定数入力ｂ（＝ak）を
３とすると、第７図において、白いドツトで示すよう
に、ROM81からS1,S2,S3,S4,S5,S6……の順序でデータが
読出され、第９図に示すように変化する正弦波データが
極性反転回路88から取り出される。この正弦波の周波数
は、サンプリングクロツクの周波数をｓとすると、
（b/32ｓ）として表わされる。したがつて、係数器84
に供給される入力データとして、輝度信号又は線順次化
色信号を供給することで、FM変調出力を得ることができ
る。 また、係数器84を設け、係数器84からの出力akが積分
器82に供給され、積分器82によって、サンプリング周期
毎にakが累算される。この構成は、前述した第２図の構
成と同様である。従って、発生したいディジタル信号の
1/4周期をサンプリング周期で割った値がこの1/4周期の
波形を読出すのに必要なアクセス回数Ｎとなる。従っ
て、積分器81の出力をakとすると、1/4周期の波形を読
出す時にROM81のアドレスがＮ×akまでアクセスされる
ことになる。このようにアクセスされるアドレスの数Ａ
は、発生したい正弦波の周波数及びサンプリング周波数
によって、必ずしも2nとならない。しかしながら、係数
器84を設け、係数ｋを（2n/A）とすることによって、ア
クセスされるアドレスの数を2nとすることができる。ま
た、それによって、積分器の最上位ビツトの反転を利用
して、アドレスの反転及びROM81の読出し出力の反転を
行うことが可能となる。また、ROMには、正極性に限ら
ず、負極性のデータを記憶するようにしても良い。ま
た、この発明は、正弦波以外の余弦波,sin2波,cos2波な
どの周期的なデイジタルデータの発生回路にも適用する
ことができる。更に、メモリとして、RAMを用い、このR
AMにマイクロプロセツサなどにより演算された所定のデ
ータを書き込むようにしても良い。 「発明の効果」 この発明に依れば、アナログのVCO（電圧制御発振
器）と同様の機能を有するデイジタル信号発生回路を実
現することができ、温度変化，経年変化の影響が小さく
て安定且つIC化に好適な構成とできる。 この発明は、メモリのアドレスを2n個としているの
で、このメモリのアドレスを発生する積分器の構成を簡
単なものとできる。然も、この発明では、係数器に対す
るディジタル信号を可変することによって、所望の周波
数の出力信号を得ることができると共に、この出力信号
の周波数にかかわらず、係数器によって積分器の出力の
（ｎ＋１）番目の最上位ビットによって、積分器の出力
の極性反転及びメモリからの読出しデータの極性反転を
制御することができ、構成を簡略化することができる。
この発明と異なり、メモリのアドレスが2n個でないと、
積分器の出力データが所定値に達したことを検出する比
較回路が必要となり、回路構成の複雑化のみならず、動
作速度が低下する。この発明の依れば、かかる問題点を
生ぜず、デイジタルビデオ信号のような高いサンプリン
グレートのデータの処理を行なうことができる。
【図面の簡単な説明】
第１図はこの発明を適用することができるカラービデオ
信号の記録再生装置の一例のブロツク図、第２図は１周
期分のデータを記憶するようにしたディジタル信号発生
回路のブロツク図、第３図及び第４図は第２図の構成の
動作説明に用いる略線図、第５図はこの発明の他の実施
例のブロツク図、第６図はこの発明の他の実施例の一部
のブロツク図、第７図，第８図及び第９図はこの発明の
他の実施例の動作説明に用いる略線図である。 １……磁気ヘツド、２……NTSC複合カラービデオ信号の
入力端子、33……クロツク発生回路、35……デイジタル
カラーデコーダ、43,44……デイジタルFM変調器、81…
…ROM、82……積分器、84……係数器、86,87……極性反
転回路。
信号の記録再生装置の一例のブロツク図、第２図は１周
期分のデータを記憶するようにしたディジタル信号発生
回路のブロツク図、第３図及び第４図は第２図の構成の
動作説明に用いる略線図、第５図はこの発明の他の実施
例のブロツク図、第６図はこの発明の他の実施例の一部
のブロツク図、第７図，第８図及び第９図はこの発明の
他の実施例の動作説明に用いる略線図である。 １……磁気ヘツド、２……NTSC複合カラービデオ信号の
入力端子、33……クロツク発生回路、35……デイジタル
カラーデコーダ、43,44……デイジタルFM変調器、81…
…ROM、82……積分器、84……係数器、86,87……極性反
転回路。
Claims (1)
- (57)【特許請求の範囲】 １．所望の周波数で周期的な変化を有するディジタル信
号を発生するディジタル信号発生回路において、 2n個のアドレスを有し、ディジタル信号の1/4周期のデ
ータが書き込まれているメモリと、 入力値ａに対して係数ｋを乗じた出力akを発生すると共
に、上記ディジタル信号の1/4周期のデータを読出すの
に必要なアクセス回数と上記出力akとを乗じることで定
まる、上記メモリのアクセスされるアドレスの数が2nに
等しくなるようにするための係数器と、 上記係数器の出力を所定のサンプリング周期で順次累算
する構成とされ、上記メモリに対するｎビットのアドレ
スを発生すると共に、（ｎ＋１）番目の最上位ビットを
発生する積分器と、 上記積分器の出力が供給され、上記最上位ビットが“1"
になるごとに、上記積分器から上記メモリに供給される
アドレスを極性反転させる第１の極性反転回路と、 上記最上位ビットを1/2分周した信号によって、上記メ
モリの読出し出力を上記ディジタル信号の1/2周期毎に
極性反転させる第２の極性反転回路とを備えたことを特
徴とするディジタル信号発生回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187973A JP2785821B2 (ja) | 1983-10-07 | 1983-10-07 | デイジタル信号発生回路 |
| GB08424312A GB2148061B (en) | 1983-10-07 | 1984-09-26 | Signal generators using digital memories |
| US06/656,226 US4701871A (en) | 1983-10-07 | 1984-10-01 | Signal generator using digital memory |
| CA000464397A CA1269751A (en) | 1983-10-07 | 1984-10-01 | Signal generator using digital memory |
| DE19843436646 DE3436646A1 (de) | 1983-10-07 | 1984-10-05 | Signalgenerator mit einem digitalen speicher |
| NL8403061A NL8403061A (nl) | 1983-10-07 | 1984-10-08 | Signaalgenerator met een digitaal geheugen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187973A JP2785821B2 (ja) | 1983-10-07 | 1983-10-07 | デイジタル信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080384A JPS6080384A (ja) | 1985-05-08 |
| JP2785821B2 true JP2785821B2 (ja) | 1998-08-13 |
Family
ID=16215381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187973A Expired - Lifetime JP2785821B2 (ja) | 1983-10-07 | 1983-10-07 | デイジタル信号発生回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4701871A (ja) |
| JP (1) | JP2785821B2 (ja) |
| CA (1) | CA1269751A (ja) |
| DE (1) | DE3436646A1 (ja) |
| GB (1) | GB2148061B (ja) |
| NL (1) | NL8403061A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681326B2 (ja) * | 1985-09-02 | 1994-10-12 | 株式会社日立製作所 | デイジタルテレビ受信機 |
| JPS6381520A (ja) * | 1986-09-25 | 1988-04-12 | Pentel Kk | 座標信号検出装置 |
| US5060179A (en) * | 1989-11-14 | 1991-10-22 | Roland Corporation | Mathematical function-generating device for electronic musical instruments |
| US6038578A (en) * | 1990-11-21 | 2000-03-14 | Fogg; Harold T. | Method and system for generating a series of waveform definitions |
| KR0165279B1 (ko) * | 1992-11-27 | 1999-03-20 | 김광호 | 저역변환 색신호 처리장치 |
| US6081623A (en) * | 1995-10-11 | 2000-06-27 | Citrix Systems, Inc. | Method for lossless bandwidth compression of a series of glyphs |
| US6016535A (en) * | 1995-10-11 | 2000-01-18 | Citrix Systems, Inc. | Method for dynamically and efficiently caching objects by subdividing cache memory blocks into equally-sized sub-blocks |
| US6057857A (en) | 1996-06-12 | 2000-05-02 | Citrix Systems, Inc. | Method for the lossless compression of lines in a distributed computer system |
| FR2766288B1 (fr) * | 1997-07-15 | 1999-10-01 | Elva Sa | Procede et systeme de transmission sous forme vocale d'une sequence de donnees binaires a partir d'un transducteur piezo-electrique |
| US20020029285A1 (en) | 2000-05-26 | 2002-03-07 | Henry Collins | Adapting graphical data, processing activity to changing network conditions |
| DE10045547A1 (de) * | 2000-09-14 | 2002-04-04 | Infineon Technologies Ag | Verfahren zur systemunabhängigen digitalen Erzeugung von Mobilkommunikations-Sendesignalen verschiedener Mobilfunkstandards |
| US8423673B2 (en) | 2005-03-14 | 2013-04-16 | Citrix Systems, Inc. | Method and apparatus for updating a graphical display in a distributed processing environment using compression |
| US8171169B2 (en) | 2005-03-14 | 2012-05-01 | Citrix Systems, Inc. | Method and apparatus for updating a graphical display in a distributed processing environment |
| US9178731B2 (en) | 2012-07-11 | 2015-11-03 | Tag-Comm Inc. | Transmission apparatus for a wireless device using delta-sigma modulation |
| US9349029B2 (en) * | 2012-07-11 | 2016-05-24 | Tag-Comm Inc. | Transmission apparatus for a wireless device |
| MX2017003717A (es) | 2014-09-22 | 2017-11-30 | Drnc Holdings Inc | Aparato de transmision para un dispositivo inalambrico utilizando modulacion delta-sigma. |
| RU2670389C1 (ru) * | 2018-03-26 | 2018-10-22 | Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский Томский государственный университет" (ТГУ, НИ ТГУ) | Цифровой интегратор |
| RU2710990C1 (ru) * | 2019-09-23 | 2020-01-14 | Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский Томский государственный университет" (ТГУ, НИ ТГУ) | Цифровой интегратор |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3727037A (en) * | 1971-08-27 | 1973-04-10 | A Zorn | Variable increment digital function generator |
| US3735269A (en) * | 1971-10-29 | 1973-05-22 | Rockland Systems Corp | Digital frequency synthesizer |
| FR2208584A5 (ja) * | 1972-11-29 | 1974-06-21 | Ibm France | |
| FR2286552A1 (fr) * | 1974-09-30 | 1976-04-23 | Roche Bernard | Generateur numerique de signaux du code a multifrequences |
| US4159526A (en) * | 1977-08-08 | 1979-06-26 | Ncr Corporation | Digitally controlled variable frequency oscillator |
| DE2906471A1 (de) * | 1979-02-20 | 1980-08-28 | Siemens Ag | Schaltungsanordnung zur sequentiellen erzeugung der funktionswerte mehrerer schwingungen, deren folgefrequenzen n-fache einer grundschwingung sind |
| JPS55134898A (en) * | 1979-04-05 | 1980-10-21 | Sony Corp | Digital waveform gneration circuit |
| GB2059711B (en) * | 1979-09-12 | 1983-07-20 | British Broadcasting Corp | Digital demodulation or modulation of television chrominance signals |
| JPS57113128A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Generating circuit for digital period signal |
| JPS5864525A (ja) * | 1981-10-14 | 1983-04-16 | Toshiba Corp | 関数発生装置 |
| JPS59137997A (ja) * | 1983-01-28 | 1984-08-08 | カシオ計算機株式会社 | 波形メモリ読出し方式 |
-
1983
- 1983-10-07 JP JP58187973A patent/JP2785821B2/ja not_active Expired - Lifetime
-
1984
- 1984-09-26 GB GB08424312A patent/GB2148061B/en not_active Expired
- 1984-10-01 CA CA000464397A patent/CA1269751A/en not_active Expired
- 1984-10-01 US US06/656,226 patent/US4701871A/en not_active Expired - Lifetime
- 1984-10-05 DE DE19843436646 patent/DE3436646A1/de not_active Ceased
- 1984-10-08 NL NL8403061A patent/NL8403061A/nl not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| GB2148061B (en) | 1987-06-03 |
| GB2148061A (en) | 1985-05-22 |
| US4701871A (en) | 1987-10-20 |
| GB8424312D0 (en) | 1984-10-31 |
| DE3436646A1 (de) | 1985-05-02 |
| NL8403061A (nl) | 1985-05-01 |
| JPS6080384A (ja) | 1985-05-08 |
| CA1269751A (en) | 1990-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2785821B2 (ja) | デイジタル信号発生回路 | |
| US4668988A (en) | Non-linear digital emphasis circuit | |
| US4725894A (en) | Digital conversion system for a color video signal that is capable of converting an analog composite and an analog component video signal into a digital composite signal and a digital component color signal | |
| SU1521296A3 (ru) | Устройство дл многодорожечного воспроизведени с магнитного диска | |
| US5005080A (en) | Method and apparatus of image processing | |
| US5212562A (en) | Image signal reproducing apparatus having memory function | |
| JPH01103392A (ja) | 画像情報信号処理装置 | |
| JPH0578995B2 (ja) | ||
| JPH0469476B2 (ja) | ||
| EP0169013A2 (en) | Video signal recording and reproducing apparatus | |
| JPH0570990B2 (ja) | ||
| JP2568762B2 (ja) | カラービデオ信号のエラー修整器 | |
| JP3039606B2 (ja) | 周波数変換回路及びデジタルカメラ一体型ｖｔｒ | |
| JPH0213519B2 (ja) | ||
| JPS6080387A (ja) | カラ−ビデオ信号のデイジタル化回路 | |
| JP2520605B2 (ja) | コンポジットテレビジョン信号処理装置 | |
| JPH0552719B2 (ja) | ||
| US5159467A (en) | Image signal restoring device | |
| JPS6089188A (ja) | デイジタル色信号の補正回路 | |
| JPS62157498A (ja) | カラ−映像信号磁気記録装置及び磁気記録再生装置 | |
| JPS6253986B2 (ja) | ||
| JPH0233295A (ja) | 時間軸誤差補正装置 | |
| JPH05328391A (ja) | 映像信号処理装置 | |
| JPH0636616B2 (ja) | 色信号処理装置 | |
| JPH0830509A (ja) | データ記憶装置 |