JPH08293849A - 速度整合多重化装置 - Google Patents
速度整合多重化装置Info
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- JPH08293849A JPH08293849A JP9926295A JP9926295A JPH08293849A JP H08293849 A JPH08293849 A JP H08293849A JP 9926295 A JP9926295 A JP 9926295A JP 9926295 A JP9926295 A JP 9926295A JP H08293849 A JPH08293849 A JP H08293849A
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- speed
- channel
- data
- bit
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Abstract
(57)【要約】
【目的】 構成を簡単にする。送信処理時間を短縮す
る。多重化効率を高める。 【構成】 伝送パスへの多重化データに含めるデータの
チャンネル情報を、所定ビット長x内のビット位置毎に
規定したビット配列情報であって、各チャンネルの低速
速度に関係なく各チャンネルのビット位置を規定したビ
ット配列情報を設定、格納するビット配列設定手段12
を有する。ビット配列情報のx個の内容を伝送路パス速
度で巡回的に取り出し、取り出した内容が第iチャンネ
ルを指示していると、第iチャンネルのバッファ手段か
らのデータを伝送路パスに送出し、取り出した内容が空
きを指示していると、ダミービットを伝送路パスに送出
する速度整合/多重化手段13を有する。
る。多重化効率を高める。 【構成】 伝送パスへの多重化データに含めるデータの
チャンネル情報を、所定ビット長x内のビット位置毎に
規定したビット配列情報であって、各チャンネルの低速
速度に関係なく各チャンネルのビット位置を規定したビ
ット配列情報を設定、格納するビット配列設定手段12
を有する。ビット配列情報のx個の内容を伝送路パス速
度で巡回的に取り出し、取り出した内容が第iチャンネ
ルを指示していると、第iチャンネルのバッファ手段か
らのデータを伝送路パスに送出し、取り出した内容が空
きを指示していると、ダミービットを伝送路パスに送出
する速度整合/多重化手段13を有する。
Description
【0001】
【産業上の利用分野】本発明は速度整合多重化装置に関
し、特に、ISDN回線に接続しているターミナルアダ
プタに適用して好適なものである。
し、特に、ISDN回線に接続しているターミナルアダ
プタに適用して好適なものである。
【0002】
【従来の技術】ISDN回線に接続しているターミナル
アダプタにおいては、任意のユーザ速度を最終的にBチ
ャンネル速度(64Kbps)に整合させることが行な
われる。ここで、ユーザ速度によっては、Bチャンネル
速度の整数分の1である、8Kbps、16Kbps、
32Kbps等の中間速度に一旦速度整合させた後、さ
らに、中間速度をBチャンネル速度に速度整合させて、
最終的に、ユーザ速度をBチャンネル速度に速度整合さ
せることが行なわれる。逆方向での速度整合も対称的に
実行される。
アダプタにおいては、任意のユーザ速度を最終的にBチ
ャンネル速度(64Kbps)に整合させることが行な
われる。ここで、ユーザ速度によっては、Bチャンネル
速度の整数分の1である、8Kbps、16Kbps、
32Kbps等の中間速度に一旦速度整合させた後、さ
らに、中間速度をBチャンネル速度に速度整合させて、
最終的に、ユーザ速度をBチャンネル速度に速度整合さ
せることが行なわれる。逆方向での速度整合も対称的に
実行される。
【0003】ITU(国際電気通信連合)によるV.1
10勧告では、このような中間速度をBチャンネル速度
に速度整合させる方法が規定されており、図2に示す通
りである。すなわち、中間速度が8Kbpsの場合に
は、図2(A)に示すように、Bチャンネル速度に従う
8ビット単位(オクテット)の先頭ビットにその中間速
度のデータD11を挿入し、残り7ビットにダミービッ
トである「1」を挿入し、中間速度が16Kbpsの場
合には、図2(B)に示すように、Bチャンネル速度に
従う8ビット単位の先頭2ビットにその中間速度のデー
タD21、D22を挿入し、残り6ビットにダミービッ
トである「1」を挿入し、中間速度が32Kbpsの場
合には、図2(C)に示すように、Bチャンネル速度に
従う8ビット単位の先頭4ビットにその中間速度のデー
タD31〜D34を挿入し、残り4ビットにダミービッ
トである「1」を挿入することにより、速度整合させる
ことが規定されている。
10勧告では、このような中間速度をBチャンネル速度
に速度整合させる方法が規定されており、図2に示す通
りである。すなわち、中間速度が8Kbpsの場合に
は、図2(A)に示すように、Bチャンネル速度に従う
8ビット単位(オクテット)の先頭ビットにその中間速
度のデータD11を挿入し、残り7ビットにダミービッ
トである「1」を挿入し、中間速度が16Kbpsの場
合には、図2(B)に示すように、Bチャンネル速度に
従う8ビット単位の先頭2ビットにその中間速度のデー
タD21、D22を挿入し、残り6ビットにダミービッ
トである「1」を挿入し、中間速度が32Kbpsの場
合には、図2(C)に示すように、Bチャンネル速度に
従う8ビット単位の先頭4ビットにその中間速度のデー
タD31〜D34を挿入し、残り4ビットにダミービッ
トである「1」を挿入することにより、速度整合させる
ことが規定されている。
【0004】以上のように、低速のユーザ速度を中間速
度を介して最終的にBチャンネル速度に整合させた場合
には、ダミービットが多く、ISDN回線を用いた伝送
効率が悪い。そのため、V.110勧告においては、中
間速度からBチャンネル速度に整合された複数チャンネ
ルを多重化することも規定されている。
度を介して最終的にBチャンネル速度に整合させた場合
には、ダミービットが多く、ISDN回線を用いた伝送
効率が悪い。そのため、V.110勧告においては、中
間速度からBチャンネル速度に整合された複数チャンネ
ルを多重化することも規定されている。
【0005】図3は、かかる規定の説明図である。中間
速度8KbpsをBチャンネル速度に整合させた図2
(A)に示す8ビットデータが入力された場合には、そ
の先頭ビットに位置する有効ビットデータD11は、他
チャンネルデータと衝突しないならば、図3(A)に示
すように、出力多重化データにおけるどのビット位置P
11〜P18に配置しても良いように規定されている。
また、中間速度16KbpsをBチャンネル速度に整合
させた図2(B)に示す8ビットデータが入力された場
合には、その先頭2ビットに位置する有効ビットデータ
D21、D22は、他チャンネルデータと衝突しないな
らば、図3(B)に示すように、出力多重化データにお
ける2ビットずつに分割された4個の領域P21〜P2
4のどの2ビット位置に配置しても良いように規定され
ている。さらに、中間速度32KbpsをBチャンネル
速度に整合させた図2(C)に示す8ビットデータが入
力された場合には、その先頭4ビットに位置する有効ビ
ットデータD31〜D34は、他チャンネルデータと衝
突しないならば、図3(C)に示すように、出力多重化
データにおける4ビットずつに分割された2個の領域P
31、P32のいずれの4ビット位置に配置しても良い
ように規定されている。
速度8KbpsをBチャンネル速度に整合させた図2
(A)に示す8ビットデータが入力された場合には、そ
の先頭ビットに位置する有効ビットデータD11は、他
チャンネルデータと衝突しないならば、図3(A)に示
すように、出力多重化データにおけるどのビット位置P
11〜P18に配置しても良いように規定されている。
また、中間速度16KbpsをBチャンネル速度に整合
させた図2(B)に示す8ビットデータが入力された場
合には、その先頭2ビットに位置する有効ビットデータ
D21、D22は、他チャンネルデータと衝突しないな
らば、図3(B)に示すように、出力多重化データにお
ける2ビットずつに分割された4個の領域P21〜P2
4のどの2ビット位置に配置しても良いように規定され
ている。さらに、中間速度32KbpsをBチャンネル
速度に整合させた図2(C)に示す8ビットデータが入
力された場合には、その先頭4ビットに位置する有効ビ
ットデータD31〜D34は、他チャンネルデータと衝
突しないならば、図3(C)に示すように、出力多重化
データにおける4ビットずつに分割された2個の領域P
31、P32のいずれの4ビット位置に配置しても良い
ように規定されている。
【0006】図4は、このような中間速度の速度整合と
多重化とを行なう従来の構成を示しており、入力チャン
ネル数がnチャンネルの場合を示している。
多重化とを行なう従来の構成を示しており、入力チャン
ネル数がnチャンネルの場合を示している。
【0007】各チャンネルの中間速度データはそれぞれ
対応するバッファ部1−1、…、1−nにバッファリン
グされる。各チャンネルの速度整合部(RA2)2−
1、…、2−nはそれぞれ、自チャンネルの中間速度に
応じて定まる図2(A)〜(C)のいずれかに示した有
効データのビット位置に応じて、対応するバッファ部1
−1、…、1−nからデータを出力させると共に、他の
ビット位置においてダミービット(「1」)を出力させ
て、図2(A)〜(C)のいずれかに従う64Kbps
のデータを多重化回路3に出力する。多重化制御部4に
は、各チャンネルのデータをどのように多重化するかの
図3に示す規定を満足する情報が設定されており、多重
化制御部4は、この情報によって多重化回路3を制御し
て、複数チャンネルのデータが多重化されたBチャンネ
ルのデータを多重化回路3からISDN回線に出力させ
る。
対応するバッファ部1−1、…、1−nにバッファリン
グされる。各チャンネルの速度整合部(RA2)2−
1、…、2−nはそれぞれ、自チャンネルの中間速度に
応じて定まる図2(A)〜(C)のいずれかに示した有
効データのビット位置に応じて、対応するバッファ部1
−1、…、1−nからデータを出力させると共に、他の
ビット位置においてダミービット(「1」)を出力させ
て、図2(A)〜(C)のいずれかに従う64Kbps
のデータを多重化回路3に出力する。多重化制御部4に
は、各チャンネルのデータをどのように多重化するかの
図3に示す規定を満足する情報が設定されており、多重
化制御部4は、この情報によって多重化回路3を制御し
て、複数チャンネルのデータが多重化されたBチャンネ
ルのデータを多重化回路3からISDN回線に出力させ
る。
【0008】
【発明が解決しようとする課題】しかしながら、従来に
おいては、速度整合部2−1〜2−nが図2に示すよう
な固定的な速度整合を行なっているため、多重化回路3
に入力される各チャンネルのデータには先頭側に有効な
データが挿入されているため、多重化のためには、多重
化回路3内にもバッファ3aを設けなければならず、同
種の機能を担うバッファが重複して構成に無駄があると
いうことができ、また、そのため、データ送信のための
処理時間も長期化していた。
おいては、速度整合部2−1〜2−nが図2に示すよう
な固定的な速度整合を行なっているため、多重化回路3
に入力される各チャンネルのデータには先頭側に有効な
データが挿入されているため、多重化のためには、多重
化回路3内にもバッファ3aを設けなければならず、同
種の機能を担うバッファが重複して構成に無駄があると
いうことができ、また、そのため、データ送信のための
処理時間も長期化していた。
【0009】また、従来回路においては、各中間速度の
総和がBチャンネル速度より小さくても多重化できない
場合があるという課題も有する。例えば、第1〜第3チ
ャンネルが共に16Kbpsの中間速度であって、第1
チャンネルの有効な2ビットを出力多重化データの第1
及び第2ビットに挿入し、第2チャンネルの有効な2ビ
ットを出力多重化データの第3及び第4ビットに挿入
し、第3チャンネルの有効な2ビットを出力多重化デー
タの第5及び第6ビットに挿入していた状況において、
第2チャンネルの通信が一旦終了したとする。その後、
第4チャンネルが中間速度32Kbpsのデータを出力
しようとしても、出力多重化データの空きビット位置が
第3、第4、第7及び第8ビットであるため、図3
(C)に示す規定に違反し、中間速度32Kbpsに係
る有効な4ビットを、空きビットが4ビットあっても多
重化データに含めることができない。
総和がBチャンネル速度より小さくても多重化できない
場合があるという課題も有する。例えば、第1〜第3チ
ャンネルが共に16Kbpsの中間速度であって、第1
チャンネルの有効な2ビットを出力多重化データの第1
及び第2ビットに挿入し、第2チャンネルの有効な2ビ
ットを出力多重化データの第3及び第4ビットに挿入
し、第3チャンネルの有効な2ビットを出力多重化デー
タの第5及び第6ビットに挿入していた状況において、
第2チャンネルの通信が一旦終了したとする。その後、
第4チャンネルが中間速度32Kbpsのデータを出力
しようとしても、出力多重化データの空きビット位置が
第3、第4、第7及び第8ビットであるため、図3
(C)に示す規定に違反し、中間速度32Kbpsに係
る有効な4ビットを、空きビットが4ビットあっても多
重化データに含めることができない。
【0010】なお、V.110勧告には、可変フォーマ
ット多重化も規定されており、この場合には、上述した
後者の課題は生じないが、前者の課題は存在する。
ット多重化も規定されており、この場合には、上述した
後者の課題は生じないが、前者の課題は存在する。
【0011】
【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、伝送パス速度の整数分の1であ
る低速速度を有するその低速速度が同一又は異なる複数
チャンネルのデータを、伝送パス速度に整合させると共
に多重化して伝送パスに送出する速度整合多重化装置に
おいて、以下の手段を有している。
め、本発明においては、伝送パス速度の整数分の1であ
る低速速度を有するその低速速度が同一又は異なる複数
チャンネルのデータを、伝送パス速度に整合させると共
に多重化して伝送パスに送出する速度整合多重化装置に
おいて、以下の手段を有している。
【0012】すなわち、(1) 低速速度データをバッファ
リングする各チャンネル毎のバッファ手段と、(2) 伝送
パスへの多重化データに含めるデータのチャンネル情報
を、所定ビット長X内のビット位置毎に規定したビット
配列情報であって、各チャンネルの低速速度に関係なく
各チャンネルのビット位置を規定したビット配列情報を
設定、格納するビット配列設定手段と、(3) ビット配列
情報のX個の内容を伝送路パス速度で巡回的に取り出
し、取り出した内容が第iチャンネルを指示している
と、第iチャンネルのバッファ手段からのデータを伝送
路パスに送出し、取り出した内容が空きを指示している
と、ダミービットを伝送路パスに送出する速度整合/多
重化手段とを有している。
リングする各チャンネル毎のバッファ手段と、(2) 伝送
パスへの多重化データに含めるデータのチャンネル情報
を、所定ビット長X内のビット位置毎に規定したビット
配列情報であって、各チャンネルの低速速度に関係なく
各チャンネルのビット位置を規定したビット配列情報を
設定、格納するビット配列設定手段と、(3) ビット配列
情報のX個の内容を伝送路パス速度で巡回的に取り出
し、取り出した内容が第iチャンネルを指示している
と、第iチャンネルのバッファ手段からのデータを伝送
路パスに送出し、取り出した内容が空きを指示している
と、ダミービットを伝送路パスに送出する速度整合/多
重化手段とを有している。
【0013】
【作用】本発明においては、ビット配列設定手段は、伝
送パスへの多重化データに含めるデータのチャンネル情
報を、所定ビット長X内のビット位置毎に規定したビッ
ト配列情報であって、各チャンネルの低速速度に関係な
く各チャンネルのビット位置を規定したビット配列情報
を予め設定して格納している。そして、速度整合/多重
化手段は、ビット配列情報のX個の内容を伝送路パス速
度で巡回的に取り出し、取り出した内容が第iチャンネ
ルを指示していると、第iチャンネルのバッファ手段か
らのデータを伝送路パスに送出し、取り出した内容が空
きを指示していると、ダミービットを伝送路パスに送出
する。
送パスへの多重化データに含めるデータのチャンネル情
報を、所定ビット長X内のビット位置毎に規定したビッ
ト配列情報であって、各チャンネルの低速速度に関係な
く各チャンネルのビット位置を規定したビット配列情報
を予め設定して格納している。そして、速度整合/多重
化手段は、ビット配列情報のX個の内容を伝送路パス速
度で巡回的に取り出し、取り出した内容が第iチャンネ
ルを指示していると、第iチャンネルのバッファ手段か
らのデータを伝送路パスに送出し、取り出した内容が空
きを指示していると、ダミービットを伝送路パスに送出
する。
【0014】
【実施例】以下、本発明による速度整合多重化装置を、
ISDN回線に接続されているターミナルアダプタに適
用した第1実施例を図面を参照しながら詳述する。ここ
で、図1がこの第1実施例の全体構成を示すものであ
る。
ISDN回線に接続されているターミナルアダプタに適
用した第1実施例を図面を参照しながら詳述する。ここ
で、図1がこの第1実施例の全体構成を示すものであ
る。
【0015】図1において、この速度整合多重化装置
は、バッファ部11−1〜11−n、ビット配列設定部
12及び速度整合/多重化部13から構成されている。
は、バッファ部11−1〜11−n、ビット配列設定部
12及び速度整合/多重化部13から構成されている。
【0016】各バッファ部11−1、…、11−nは、
ユーザ速度を中間速度(8Kbps、16Kbps又は
32Kbps)に整合させる図示しない対応する速度変
換部から与えられた中間速度データをバッファリングす
るものである。
ユーザ速度を中間速度(8Kbps、16Kbps又は
32Kbps)に整合させる図示しない対応する速度変
換部から与えられた中間速度データをバッファリングす
るものである。
【0017】ビット配列設定部12は、ビット配列格納
部20及びビット配列決定部21からなるものであり、
出力する多重化データにおけるオクテット単位の各ビッ
トにどのチャンネルの有効データを配列するかのビット
配列情報を決定し、格納するものである。
部20及びビット配列決定部21からなるものであり、
出力する多重化データにおけるオクテット単位の各ビッ
トにどのチャンネルの有効データを配列するかのビット
配列情報を決定し、格納するものである。
【0018】図5は、ビット配列の一例を示したもので
あり、この例は、多重化データの第1ビットに第4チャ
ンネルの有効データを配置し、第2及び第3ビットに第
1チャンネルの有効データを配置し、第4〜第7ビット
に第3チャンネルの有効データを配置し、第8ビットに
第5チャンネルの有効データを配置するように決定され
た例である。
あり、この例は、多重化データの第1ビットに第4チャ
ンネルの有効データを配置し、第2及び第3ビットに第
1チャンネルの有効データを配置し、第4〜第7ビット
に第3チャンネルの有効データを配置し、第8ビットに
第5チャンネルの有効データを配置するように決定され
た例である。
【0019】このようなビット配列情報の決定機能を担
うビット配列決定部21は、例えば、ソフトウェアによ
って構成されている。
うビット配列決定部21は、例えば、ソフトウェアによ
って構成されている。
【0020】ビット配列決定部21は、図示しないある
データ端末からユーザ速度(従って、中間速度も一義に
定まる)を伴う送信要求があると、図6に示す処理ルー
チンを開始し、まず、そのユーザ速度(従って、中間速
度)において、多重化データに割り当てが求められるビ
ット数xを認識する(ステップ100)。図2について
説明したように、中間速度が8Kbpsであれば1ビッ
トであり、16Kbpsであれば2ビットであり、32
Kbpsであれば4ビットである。次に、多重化データ
において割り当てられていない空きビット数と、認識し
たビット数xとを比較して割り当てが可能か否かを判定
する(ステップ101)。割り当て不可能であれば、デ
ータ端末に送信不可を返信して処理を終了する(ステッ
プ102)。割り当て可能であれば、例えば先頭側の空
きビット位置から必要ビット数x分だけそのチャンネル
を割り当てることに決定し(ステップ103)、決定し
たビット位置とチャンネルの組み合わせをISDN回線
のDチャンネルを用いて対向するターミナルアダプタに
通知すると共に、ビット配列格納部20の格納内容をそ
の決定内容に応じて更新させて一連の処理を終了する
(ステップ104)。
データ端末からユーザ速度(従って、中間速度も一義に
定まる)を伴う送信要求があると、図6に示す処理ルー
チンを開始し、まず、そのユーザ速度(従って、中間速
度)において、多重化データに割り当てが求められるビ
ット数xを認識する(ステップ100)。図2について
説明したように、中間速度が8Kbpsであれば1ビッ
トであり、16Kbpsであれば2ビットであり、32
Kbpsであれば4ビットである。次に、多重化データ
において割り当てられていない空きビット数と、認識し
たビット数xとを比較して割り当てが可能か否かを判定
する(ステップ101)。割り当て不可能であれば、デ
ータ端末に送信不可を返信して処理を終了する(ステッ
プ102)。割り当て可能であれば、例えば先頭側の空
きビット位置から必要ビット数x分だけそのチャンネル
を割り当てることに決定し(ステップ103)、決定し
たビット位置とチャンネルの組み合わせをISDN回線
のDチャンネルを用いて対向するターミナルアダプタに
通知すると共に、ビット配列格納部20の格納内容をそ
の決定内容に応じて更新させて一連の処理を終了する
(ステップ104)。
【0021】なお、従来においては、空きビット数と必
要ビット数との比較だけで割り当てが可能かを決定でき
ず、空きビットの位置をも問題となる。そのため、この
実施例の処理の方が簡単になっており、ビット配列決定
部21を、仮にハードウェアで構成した場合でもその構
成は従来より簡単のなる。
要ビット数との比較だけで割り当てが可能かを決定でき
ず、空きビットの位置をも問題となる。そのため、この
実施例の処理の方が簡単になっており、ビット配列決定
部21を、仮にハードウェアで構成した場合でもその構
成は従来より簡単のなる。
【0022】フローチャートの図示は省略するが、ビッ
ト配列決定部21は、あるチャンネルの通信が終了した
場合には、ビット配列格納部20に格納されているビッ
ト配列におけるそのチャンネルの割り当てビット位置を
空きビットに更新させる。
ト配列決定部21は、あるチャンネルの通信が終了した
場合には、ビット配列格納部20に格納されているビッ
ト配列におけるそのチャンネルの割り当てビット位置を
空きビットに更新させる。
【0023】このようにしてビット配列格納部20に
は、その時点の通信状況に応じたビット配列の情報が格
納されている。
は、その時点の通信状況に応じたビット配列の情報が格
納されている。
【0024】速度整合/多重化部13は、ビット配列格
納部20に格納されているこのようなビット配列情報に
基いて、通信に供しているチャンネルの中間速度をBチ
ャンネル速度に整合させると共に、複数チャンネルのデ
ータを多重化するものであり、速度整合処理と多重化処
理とを融合した形で実行するものである。速度整合/多
重化部13は、速度整合/多重制御部30と、「1」発
生部31と、出力選択部32とから構成されている。
納部20に格納されているこのようなビット配列情報に
基いて、通信に供しているチャンネルの中間速度をBチ
ャンネル速度に整合させると共に、複数チャンネルのデ
ータを多重化するものであり、速度整合処理と多重化処
理とを融合した形で実行するものである。速度整合/多
重化部13は、速度整合/多重制御部30と、「1」発
生部31と、出力選択部32とから構成されている。
【0025】速度整合/多重制御部30には、ISDN
回線からの図示しない送信クロック信号や、オクテット
の先頭を規定するタイミング信号が与えられ、内蔵する
8ビットカウンタを64Kbpsでカウントアップさせ
る。速度整合/多重制御部30は、このカウント値が規
定するビット位置のチャンネル情報を、ビット配列格納
部20を取り出す。
回線からの図示しない送信クロック信号や、オクテット
の先頭を規定するタイミング信号が与えられ、内蔵する
8ビットカウンタを64Kbpsでカウントアップさせ
る。速度整合/多重制御部30は、このカウント値が規
定するビット位置のチャンネル情報を、ビット配列格納
部20を取り出す。
【0026】取り出したチャンネル情報が第iチャンネ
ル(iは1〜n)を示していると、速度整合/多重制御
部30は、バッファ部11−iからデータを出力させる
と共に、出力選択部32をそのチャンネルデータを選択
するように制御する。取り出したチャンネル情報が空き
ビットを示していると、速度整合/多重制御部30は、
「1」発生部31からデータを出力させると共に、出力
選択部32をそのダミービットを選択するように制御す
る。
ル(iは1〜n)を示していると、速度整合/多重制御
部30は、バッファ部11−iからデータを出力させる
と共に、出力選択部32をそのチャンネルデータを選択
するように制御する。取り出したチャンネル情報が空き
ビットを示していると、速度整合/多重制御部30は、
「1」発生部31からデータを出力させると共に、出力
選択部32をそのダミービットを選択するように制御す
る。
【0027】従って、上記第1実施例によれば、中間速
度をBチャンネル速度に整合させる構成と多重化構成と
を融合させたので、言い換えると、速度整合構成と多重
化構成との2段構成ではないので、全体構成を従来より
簡単なものとできる。また、バッファリング構成を従来
より少なくできて、データ送信のための処理遅延を短縮
することができる。
度をBチャンネル速度に整合させる構成と多重化構成と
を融合させたので、言い換えると、速度整合構成と多重
化構成との2段構成ではないので、全体構成を従来より
簡単なものとできる。また、バッファリング構成を従来
より少なくできて、データ送信のための処理遅延を短縮
することができる。
【0028】さらに、上記第1実施例によれば、多重化
データに有効データを挿入する位置は中間速度によって
いないので、言い換えると、必要ビット数の空きビット
が多重化データのビット配列にあればそのチャンネルを
割り当てられるので、多重化しようとするチャンネルの
中間速度の総和が64Kbps以下であれば常に割り当
てを行なうことができ、効率的にデータ伝送を行なうこ
とができる。
データに有効データを挿入する位置は中間速度によって
いないので、言い換えると、必要ビット数の空きビット
が多重化データのビット配列にあればそのチャンネルを
割り当てられるので、多重化しようとするチャンネルの
中間速度の総和が64Kbps以下であれば常に割り当
てを行なうことができ、効率的にデータ伝送を行なうこ
とができる。
【0029】図7は、本発明の第2実施例を示すもので
あり、図1との同一、対応部分には同一、対応符号を付
して示している。
あり、図1との同一、対応部分には同一、対応符号を付
して示している。
【0030】この第2実施例においては、各チャンネル
の速度整合部14−1〜14−nと、多重化部13Aと
が別個に設けられている。
の速度整合部14−1〜14−nと、多重化部13Aと
が別個に設けられている。
【0031】各チャンネルの速度整合部14−1、…、
14−nは、V.110勧告とは異なり、出力する速度
整合データにおける有効データのビット位置を任意にで
きるものになっている。各チャンネルの速度整合部14
−1、…、14−nは、ビット配列設定部12A内の有
効データ出力制御部22によって、対応するバッファ部
11−1、…、11−nからの読出しタイミングが指示
されるようになっている。有効データ出力制御部22
は、ビット配列格納部20に格納されているビット配列
情報に基いて、各チャンネルの速度整合部14−1、
…、14−nに、出力する速度整合データの8ビット単
位における有効データを挿入するビット位置を通知す
る。各チャンネルの速度整合部14−1、…、14−n
は、その通知に基いて、有効データを出力するタイミン
グでは対応するバッファ部11−1、…、11−nをア
クセスして有効データを出力し、他のビット位置ではダ
ミービットを出力する。
14−nは、V.110勧告とは異なり、出力する速度
整合データにおける有効データのビット位置を任意にで
きるものになっている。各チャンネルの速度整合部14
−1、…、14−nは、ビット配列設定部12A内の有
効データ出力制御部22によって、対応するバッファ部
11−1、…、11−nからの読出しタイミングが指示
されるようになっている。有効データ出力制御部22
は、ビット配列格納部20に格納されているビット配列
情報に基いて、各チャンネルの速度整合部14−1、
…、14−nに、出力する速度整合データの8ビット単
位における有効データを挿入するビット位置を通知す
る。各チャンネルの速度整合部14−1、…、14−n
は、その通知に基いて、有効データを出力するタイミン
グでは対応するバッファ部11−1、…、11−nをア
クセスして有効データを出力し、他のビット位置ではダ
ミービットを出力する。
【0032】従って、各速度整合データにおいて、8ビ
ットの先頭側に有効データが挿入されているとは限ら
ず、また、あるビット位置のタイミングでは1個のチャ
ンネルの速度整合データにのみ有効データが挿入されて
いるか、又は、全ての速度整合データにダミービットが
挿入されている。
ットの先頭側に有効データが挿入されているとは限ら
ず、また、あるビット位置のタイミングでは1個のチャ
ンネルの速度整合データにのみ有効データが挿入されて
いるか、又は、全ての速度整合データにダミービットが
挿入されている。
【0033】各速度整合部14−1、…、14−nから
の速度整合データは、多重化部13Aの出力選択部32
に与えられる。
の速度整合データは、多重化部13Aの出力選択部32
に与えられる。
【0034】多重制御部30Aは、内蔵する8ビットカ
ウンタのカウント値が規定するビット位置のチャンネル
情報を、ビット配列格納部20から取り出す。そして、
取り出したチャンネル情報が第iチャンネル(iは1〜
n)を示していると、多重制御部30Aは、速度整合部
14−iからのデータを出力選択部32に選択させ、取
り出したチャンネル情報が空きビットを示していると、
「1」発生部31からのダミービットを出力選択部32
に選択させる。
ウンタのカウント値が規定するビット位置のチャンネル
情報を、ビット配列格納部20から取り出す。そして、
取り出したチャンネル情報が第iチャンネル(iは1〜
n)を示していると、多重制御部30Aは、速度整合部
14−iからのデータを出力選択部32に選択させ、取
り出したチャンネル情報が空きビットを示していると、
「1」発生部31からのダミービットを出力選択部32
に選択させる。
【0035】上記第2実施例によれば、速度整合部と多
重化部とが別個に設けられているので第1実施例より構
成が複雑になり、データ送信のための処理時間も長くな
るが、多重化部13Aの構成が従来より簡単になり、そ
の結果、従来に比較すると、全体構成が簡単にできると
共に、データ送信のための処理時間も短くすることがで
きる。また、第2実施例によっても、多重化しようとす
るチャンネルの中間速度の総和が64Kbps以下であ
れば割り当てを行なうことができ、効率的にデータ伝送
を行なうことができる。
重化部とが別個に設けられているので第1実施例より構
成が複雑になり、データ送信のための処理時間も長くな
るが、多重化部13Aの構成が従来より簡単になり、そ
の結果、従来に比較すると、全体構成が簡単にできると
共に、データ送信のための処理時間も短くすることがで
きる。また、第2実施例によっても、多重化しようとす
るチャンネルの中間速度の総和が64Kbps以下であ
れば割り当てを行なうことができ、効率的にデータ伝送
を行なうことができる。
【0036】図8は、図1又は図7に示した速度整合多
重化装置に対応する多重分離速度整合装置の構成を、参
考のために示したものである。
重化装置に対応する多重分離速度整合装置の構成を、参
考のために示したものである。
【0037】送信側からのISDN回線のDチャンネル
を介して送信されてきたビット配列情報は、分離用ビッ
ト配列設定部42内のビット配列受信部51が受信して
ビット配列格納部50に格納させる。
を介して送信されてきたビット配列情報は、分離用ビッ
ト配列設定部42内のビット配列受信部51が受信して
ビット配列格納部50に格納させる。
【0038】速度整合/多重分離部43内の速度整合/
多重分離制御部60は、内蔵する8ビットカウンタのカ
ウント値が規定するビット位置のチャンネル情報を、ビ
ット配列格納部50から取り出す。そして、速度整合/
多重分離制御部60は、取り出したチャンネル情報が第
iチャンネル(iは1〜n)を示していると、出力選択
部62をバッファ部41−iに選択接続させてISDN
回線からのそのタイミングでのBチャンネルデータをバ
ッファ部41−iに与えて格納させ、また、取り出した
チャンネル情報が空きビットを示していると、出力選択
部62を廃棄処理部61に選択接続させてISDN回線
からのそのタイミングでのBチャンネルデータ(ダミー
ビット)を廃棄処理部61に与えさせて廃棄させる。
多重分離制御部60は、内蔵する8ビットカウンタのカ
ウント値が規定するビット位置のチャンネル情報を、ビ
ット配列格納部50から取り出す。そして、速度整合/
多重分離制御部60は、取り出したチャンネル情報が第
iチャンネル(iは1〜n)を示していると、出力選択
部62をバッファ部41−iに選択接続させてISDN
回線からのそのタイミングでのBチャンネルデータをバ
ッファ部41−iに与えて格納させ、また、取り出した
チャンネル情報が空きビットを示していると、出力選択
部62を廃棄処理部61に選択接続させてISDN回線
からのそのタイミングでのBチャンネルデータ(ダミー
ビット)を廃棄処理部61に与えさせて廃棄させる。
【0039】そして、各バッファ部41−1、…、41
−nから所定の中間速度でデータが読み出されて速度整
合が完了する。
−nから所定の中間速度でデータが読み出されて速度整
合が完了する。
【0040】従来の多重分離側の構成と比較した場合、
最も大きな相違点は、送信側から与えられるビット配列
情報がV.110勧告に従っているもの(図3参照)か
否かの点である。
最も大きな相違点は、送信側から与えられるビット配列
情報がV.110勧告に従っているもの(図3参照)か
否かの点である。
【0041】なお、上記実施例においては、回線がIS
DN回線であるものを示したが、デジタル専用回線であ
っても良い。従って、最終的なデータ速度や中間速度
は、上記実施例のものに限定されない。
DN回線であるものを示したが、デジタル専用回線であ
っても良い。従って、最終的なデータ速度や中間速度
は、上記実施例のものに限定されない。
【0042】また、上記実施例においては、ユーザデー
タを中間速度データに変換したものが多重化に供される
ものを示したが、データ端末から中間速度のユーザデー
タが与えられる場合にはそのまま多重化に供するように
しても良い。ユーザデータの全てがターミナルアダプタ
で中間速度に変換することが不要なものであっても良
い。
タを中間速度データに変換したものが多重化に供される
ものを示したが、データ端末から中間速度のユーザデー
タが与えられる場合にはそのまま多重化に供するように
しても良い。ユーザデータの全てがターミナルアダプタ
で中間速度に変換することが不要なものであっても良
い。
【0043】
【発明の効果】以上のように、本発明によれば、伝送パ
スへの多重化データに含めるデータのチャンネル情報
を、所定ビット長x内のビット位置毎に規定したビット
配列情報であって、各チャンネルの低速速度に関係なく
各チャンネルのビット位置を規定したビット配列情報を
設定、格納するビット配列設定手段と、ビット配列情報
のx個の内容を伝送路パス速度で巡回的に取り出し、取
り出した内容が第iチャンネルを指示していると、第i
チャンネルのバッファ手段からのデータを伝送路パスに
送出し、取り出した内容が空きを指示していると、ダミ
ービットを伝送路パスに送出する速度整合/多重化手段
とを有して、速度整合及び多重化を行なうようにしたの
で、従来に比較して構成を簡単にでき、データ送信のた
めの処理時間を短縮でき、しかも、多重化効率を高める
ことができる。
スへの多重化データに含めるデータのチャンネル情報
を、所定ビット長x内のビット位置毎に規定したビット
配列情報であって、各チャンネルの低速速度に関係なく
各チャンネルのビット位置を規定したビット配列情報を
設定、格納するビット配列設定手段と、ビット配列情報
のx個の内容を伝送路パス速度で巡回的に取り出し、取
り出した内容が第iチャンネルを指示していると、第i
チャンネルのバッファ手段からのデータを伝送路パスに
送出し、取り出した内容が空きを指示していると、ダミ
ービットを伝送路パスに送出する速度整合/多重化手段
とを有して、速度整合及び多重化を行なうようにしたの
で、従来に比較して構成を簡単にでき、データ送信のた
めの処理時間を短縮でき、しかも、多重化効率を高める
ことができる。
【図1】第1実施例の構成を示すブロック図である。
【図2】V.110勧告による中間速度のBチャンネル
速度への整合説明図である。
速度への整合説明図である。
【図3】V.110勧告による多重化のビット配列決定
方法の説明図である。
方法の説明図である。
【図4】従来の構成を示すブロック図である。
【図5】第1実施例のビット配列情報の一例を示す説明
図である。
図である。
【図6】第1実施例のビット配列情報の決定方法例を示
すフローチャートである。
すフローチャートである。
【図7】第2実施例の構成を示すブロック図である。
【図8】第1及び第2実施例に対応した多重分離側構成
例を示すブロック図である。
例を示すブロック図である。
11−1〜11−n…バッファ部、12、12A…ビッ
ト配列設定部、13…速度整合/多重化部、13A…多
重化部、14−1〜14−n…速度整合部、20…ビッ
ト配列格納部、21…ビット配列決定部、22…有効デ
ータ出力制御部、30…速度整合/多重制御部、30A
…多重制御部、31…「1」発生部、32…出力選択
部。
ト配列設定部、13…速度整合/多重化部、13A…多
重化部、14−1〜14−n…速度整合部、20…ビッ
ト配列格納部、21…ビット配列決定部、22…有効デ
ータ出力制御部、30…速度整合/多重制御部、30A
…多重制御部、31…「1」発生部、32…出力選択
部。
Claims (3)
- 【請求項1】 伝送パス速度の整数分の1である低速速
度を有するその低速速度が同一又は異なる複数チャンネ
ルのデータを、伝送パス速度に整合させると共に多重化
して伝送パスに送出する速度整合多重化装置において、 低速速度データをバッファリングする各チャンネル毎の
バッファ手段と、 伝送パスへの多重化データに含めるデータのチャンネル
情報を、所定ビット長X内のビット位置毎に規定したビ
ット配列情報であって、各チャンネルの低速速度に関係
なく各チャンネルのビット位置を規定したビット配列情
報を設定、格納するビット配列設定手段と、 ビット配列情報のX個の内容を伝送路パス速度で巡回的
に取り出し、取り出した内容が第iチャンネルを指示し
ていると、第iチャンネルの上記バッファ手段からのデ
ータを伝送路パスに送出し、取り出した内容が空きを指
示していると、ダミービットを伝送路パスに送出する速
度整合/多重化手段とを有することを特徴とする速度整
合多重化装置。 - 【請求項2】 上記速度整合/多重化手段が、 対応する上記バッファ手段から読出したデータとダミー
ビットとを混在させて低速速度データを伝送パス速度に
整合させると共に、上記バッファ手段から読出したデー
タの混在位置をビット配列情報におけるそのチャンネル
の割当位置にする、各チャンネル毎の速度整合部と、 ビット配列情報に基いて、出力タイミングにおいて有効
データが挿入されているチャンネルの上記速度整合部か
らの速度整合データを選択して伝送パスに送出させる多
重化部とでなることを特徴とする請求項1に記載の速度
整合多重化装置。 - 【請求項3】 上記伝送パスがISDN回線のBチャン
ネルであり、低速速度が8Kbps、16Kbps又は
32Kbpsであることを特徴とする請求項1又は2に
記載の速度整合多重化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9926295A JPH08293849A (ja) | 1995-04-25 | 1995-04-25 | 速度整合多重化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9926295A JPH08293849A (ja) | 1995-04-25 | 1995-04-25 | 速度整合多重化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08293849A true JPH08293849A (ja) | 1996-11-05 |
Family
ID=14242797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9926295A Pending JPH08293849A (ja) | 1995-04-25 | 1995-04-25 | 速度整合多重化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08293849A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013062687A (ja) * | 2011-09-13 | 2013-04-04 | Hitachi Ltd | データ多重伝送システム、多重伝送信号受信装置、多重伝送信号受信モジュール及び多重伝送信号送信装置 |
WO2019215871A1 (ja) * | 2018-05-10 | 2019-11-14 | 三菱電機株式会社 | 電子制御装置 |
-
1995
- 1995-04-25 JP JP9926295A patent/JPH08293849A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013062687A (ja) * | 2011-09-13 | 2013-04-04 | Hitachi Ltd | データ多重伝送システム、多重伝送信号受信装置、多重伝送信号受信モジュール及び多重伝送信号送信装置 |
WO2019215871A1 (ja) * | 2018-05-10 | 2019-11-14 | 三菱電機株式会社 | 電子制御装置 |
JPWO2019215871A1 (ja) * | 2018-05-10 | 2020-12-17 | 三菱電機株式会社 | 電子制御装置 |
EP3793108A4 (en) * | 2018-05-10 | 2021-05-26 | Mitsubishi Electric Corporation | ELECTRONIC CONTROL DEVICE |
US11206096B2 (en) | 2018-05-10 | 2021-12-21 | Mitsubishi Electric Corporation | Electronic control apparatus |
US11595144B2 (en) | 2018-05-10 | 2023-02-28 | Mitsubishi Electric Corporation | Electronic control apparatus |
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