JPH08288798A - Input signal latching circuit - Google Patents
Input signal latching circuitInfo
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- JPH08288798A JPH08288798A JP7092416A JP9241695A JPH08288798A JP H08288798 A JPH08288798 A JP H08288798A JP 7092416 A JP7092416 A JP 7092416A JP 9241695 A JP9241695 A JP 9241695A JP H08288798 A JPH08288798 A JP H08288798A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、入力信号ラッチ回路に
関し、入力信号を、その入力信号と非同期のクロック信
号でラッチする回路を備えた入力信号ラッチ回路に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input signal latch circuit, and more particularly to an input signal latch circuit provided with a circuit for latching an input signal with a clock signal asynchronous with the input signal.
【０００２】[0002]
【従来の技術】図１９は、入力信号ラッチ回路におけ
る、入力信号を、入力信号と非同期のクロック信号でラ
ッチする従来の回路の構成を示す回路図である。図１９
に示すように、従来のラッチ回路は、Ｄフリップフロッ
プ６から構成される。端子８０上の入力信号ＩＮはＤフ
リップフロップ６のＤ入力に入力し、端子９０上のクロ
ック信号ＣＬＫはＤフリップフロップ６のＴ入力に入力
する。そして、Ｄフリップフロップ６のＱ出力は、端子
１００からＯＵＴ信号として出力される。2. Description of the Related Art FIG. 19 is a circuit diagram showing a structure of a conventional circuit for latching an input signal with a clock signal asynchronous with the input signal in an input signal latch circuit. FIG.
As shown in FIG. 1, the conventional latch circuit is composed of a D flip-flop 6. The input signal IN on the terminal 80 is input to the D input of the D flip-flop 6, and the clock signal CLK on the terminal 90 is input to the T input of the D flip-flop 6. Then, the Q output of the D flip-flop 6 is output from the terminal 100 as an OUT signal.
【０００３】次に従来のラッチ回路６の動作について説
明する。図２０は、図１９の入出力信号の位相関係を示
す図である。図２０において、入力信号は、Ｄフリップ
フロップ６においてクロック信号の立ち上がりエッジで
ラッチされて、端子１００からＯＵＴ信号として出力さ
れる。その結果、入力信号は、クロック信号と同期した
信号に変換されて出力される。Next, the operation of the conventional latch circuit 6 will be described. FIG. 20 is a diagram showing the phase relationship of the input / output signals of FIG. In FIG. 20, the input signal is latched by the D flip-flop 6 at the rising edge of the clock signal and output from the terminal 100 as the OUT signal. As a result, the input signal is converted into a signal synchronized with the clock signal and output.
【０００４】[0004]
【発明が解決しようとする課題】入力信号ラッチ回路に
おける、入力信号を、入力信号と非同期のクロック信号
でラッチする従来の回路は以上のように構成されている
が、入力信号とクロック信号は非同期のため、図２０に
示すように、入力信号とクロック信号の立ち上がりが同
時である場合は、出力信号は不定となり、ラッチ誤りが
発生するという問題点があった。A conventional circuit for latching an input signal with a clock signal that is asynchronous with the input signal in the input signal latch circuit is configured as described above, but the input signal and the clock signal are asynchronous. Therefore, as shown in FIG. 20, when the input signal and the clock signal rise at the same time, the output signal becomes indefinite and a latch error occurs.
【０００５】[0005]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、入力信号とクロック信号が非
同期の場合において、入力信号とクロック信号の立ち上
がり時間が同時である場合でも入力信号の正常なラッチ
が可能な入力信号ラッチ回路を得ることを目的とする。In order to solve the above-mentioned problems, according to the present invention, when the input signal and the clock signal are asynchronous, the input signal and the clock signal have the same rising time and the input signal has the same rising time. It is an object of the present invention to obtain an input signal latch circuit capable of normal latching.
【０００６】上記目的を達成するために、本発明におい
ては、クロック信号を分周して入力信号と同程度の周期
を有する信号を生成する位相比較クロック生成手段と、
入力信号と前記入力信号と同程度の周期を有する信号と
の位相差を検出する位相比較手段と、前記位相差が設定
値以下であることを判断する位相差判定手段と、前記位
相差が設定値以下の場合に、入力信号を所定量遅延させ
る遅延手段と、前記位相差判定手段の出力に基づいてク
ロック信号または遅延されたクロック信号を選択するセ
レクタ手段および入力信号をセレクタ手段の出力信号に
よってラッチするラッチ手段とから構成される。In order to achieve the above object, in the present invention, a phase comparison clock generating means for dividing a clock signal to generate a signal having a cycle similar to that of the input signal,
Phase comparison means for detecting a phase difference between an input signal and a signal having a cycle similar to the input signal, phase difference determination means for determining that the phase difference is less than or equal to a set value, and the phase difference is set. When the value is less than or equal to a value, delay means for delaying the input signal by a predetermined amount, selector means for selecting a clock signal or a delayed clock signal based on the output of the phase difference determination means, and an input signal by an output signal of the selector means And a latching means for latching.
【０００７】さらに、本発明においては、クロック信号
を分周して入力信号と同程度の周期を有する信号を生成
する位相比較クロック生成手段と、入力信号と前記入力
信号と同程度の周期を有する信号との位相差を検出する
位相比較手段と、前記位相差が設定値以下であることを
判断する位相差判定手段と、前記入力信号をクロック信
号でラッチする手段と、前記入力信号が遅延された信号
をクロック信号でラッチする手段と、前記位相差判定手
段の出力に基づいて前記のラッチされた入力信号または
遅延された入力信号を選択するセレクタ手段とから構成
される。Further, in the present invention, the phase comparison clock generating means for dividing the clock signal to generate a signal having a cycle similar to that of the input signal, and the input signal and the input signal having a cycle similar to that of the input signal. Phase comparison means for detecting a phase difference with a signal, phase difference determination means for determining that the phase difference is less than or equal to a set value, means for latching the input signal with a clock signal, and the input signal being delayed. And a selector means for selecting the latched input signal or the delayed input signal based on the output of the phase difference determining means.
【０００８】さらに、本発明においては、クロック信号
を分周して入力信号と同程度の周期を有する信号を生成
する位相比較クロック生成手段と、入力信号と前記入力
信号と同程度の周期を有する信号との位相差を検出する
位相比較手段と、前記位相差が設定値以下であることを
判断する位相差判定手段と、前記入力信号を遅延する遅
延手段と、前記位相差判定手段の出力に基づいて前記の
入力信号または前記遅延手段によって遅延された入力信
号を選択するセレクタ手段と、前記セレクタ手段の出力
をクロック信号でラッチするラッチ手段とから構成され
る。Further, in the present invention, the phase comparison clock generating means for dividing the clock signal to generate a signal having a cycle similar to that of the input signal, and the input signal and the input signal having a cycle similar to that of the input signal. Phase comparison means for detecting a phase difference with a signal, phase difference determination means for determining that the phase difference is less than or equal to a set value, delay means for delaying the input signal, and output of the phase difference determination means It comprises selector means for selecting the input signal or the input signal delayed by the delay means based on the above, and latch means for latching the output of the selector means with a clock signal.
【０００９】さらに、本発明においては、クロック信号
を分周して入力信号と同程度の周期を有する信号を生成
する位相比較クロック生成手段と、入力信号と前記入力
信号と同程度の周期を有する信号との位相差を検出する
位相比較手段と、前記位相差が設定値以下であることを
判断する位相差判定手段と、前記入力信号をラッチする
第１のラッチ手段と前記入力信号を遅延する遅延手段
と、前記遅延回路で遅延された入力信号をラッチする第
２のラッチ手段と、前記位相差判定手段の出力に基づい
て前記第１のラッチ手段または前記第２のラッチ手段の
出力信号を選択するセレクタ手段とから構成される。Further, in the present invention, the phase comparison clock generating means for dividing the clock signal to generate a signal having a cycle similar to that of the input signal, and the input signal and the input signal having a cycle similar to that of the input signal. Phase comparison means for detecting a phase difference with a signal, phase difference determination means for determining that the phase difference is less than or equal to a set value, first latch means for latching the input signal, and delaying the input signal. Delay means, second latch means for latching the input signal delayed by the delay circuit, and an output signal of the first latch means or the second latch means based on the output of the phase difference determining means. And selector means for selecting.
【００１０】さらに、本発明においては、位相比較クロ
ック生成回路は、入力信号をクロック信号でラッチする
第１のラッチ手段と、入力信号を反転されたクロック信
号でラッチする第２のラッチ手段と、前記第１のラッチ
手段の出力を前記第２のラッチ手段でラッチする第３の
ラッチ手段と、前記第２のラッチ手段の出力と第３のラ
ッチ手段の出力の排他的論理和をとる第１のＥＸＯＲ
と、前記クロック信号を入力信号と同じ程度の周期の信
号に分周する分周手段と、入力信号を前記分周手段の出
力によってラッチする第４のラッチ手段と、前記第１の
ＥＸＯＲの出力と前記第４のラッチ手段との排他的論理
和をとる第２のＥＸＯＲと、前記第２のＥＸＯＲによっ
て前記分周手段の出力信号とその出力信号を遅延させた
信号とを選択するセレクタ手段とから構成される。Further, in the present invention, the phase comparison clock generation circuit includes first latch means for latching the input signal with the clock signal, and second latch means for latching the input signal with the inverted clock signal. A third latch means for latching the output of the first latch means by the second latch means, and a first exclusive OR of the output of the second latch means and the output of the third latch means. EXOR
A frequency dividing means for dividing the clock signal into a signal having a cycle similar to that of the input signal; fourth latch means for latching the input signal by the output of the frequency dividing means; and an output of the first EXOR. And a second EXOR for performing an exclusive OR of the output signal and the fourth latch means, and selector means for selecting an output signal of the frequency dividing means and a signal obtained by delaying the output signal by the second EXOR. Composed of.
【００１１】さらに、本発明においては、位相差判定回
路は、位相比較器の出力であるＵＰ信号、ＤＯＷＮ信号
の“Ｈ”レベル期間をカウントし、前記のカウント値が
カウンタ初期値設定データ値を超える場合には“Ｈ”レ
ベルの出力信号を、超えない場合には”Ｌ”レベルの出
力信号を出力するＮビットバイナリカウンタとＪＫフリ
ップフロップとの組み合わせ回路と、前記ＪＫフリップ
フロップの出力信号を前記位相比較クロック生成回路で
生成された位相比較用クロックＡによってラッチするラ
ッチ手段とから構成される。Further, in the present invention, the phase difference determination circuit counts the "H" level period of the UP signal and the DOWN signal which are the outputs of the phase comparator, and the count value is the counter initial value setting data value. A combination circuit of an N-bit binary counter and a JK flip-flop, which outputs an “H” level output signal when it exceeds, and an “L” level output signal when it does not exceed, and an output signal of the JK flip-flop. It comprises a latch means for latching with the phase comparison clock A generated by the phase comparison clock generation circuit.
【００１２】さらに、本発明においては、位相差判定回
路は、位相比較器の出力であるＵＰ信号、ＤＯＷＮ信号
の“Ｈ”レベル信号を積分する抵抗とコンデンサの直列
回路と、この抵抗とコンデンサの直列回路の接続点の電
圧が非反転入力に入力され、電源とグランド間に接続さ
れた抵抗の中間点からの電圧が反転回路に入力されるコ
ンパレータとから構成される。Further, in the present invention, the phase difference determination circuit includes a series circuit of a resistor and a capacitor for integrating the "H" level signal of the UP signal and the DOWN signal, which are the outputs of the phase comparator, and a series circuit of this resistor and the capacitor. It is composed of a comparator in which the voltage at the connection point of the series circuit is input to the non-inverting input, and the voltage from the intermediate point of the resistor connected between the power supply and the ground is input to the inverting circuit.
【００１３】さらに、本発明においては、前記位相差判
定回路は、位相比較器の出力であるＵＰ信号、ＤＯＷＮ
信号の“Ｈ”レベル信号を積分する抵抗とコンデンサの
直列回路と、この抵抗とコンデンサの直列回路の接続点
の電圧が非反転入力に入力され、電源とグランド間に接
続された抵抗の中間点からの電圧が反転回路に入力され
るコンパレータとから構成される。Further, according to the present invention, the phase difference determination circuit includes the UP signal, DOWN, which is the output of the phase comparator.
The voltage at the connection point of the series circuit of the resistance and the capacitor and the series circuit of the resistance and the capacitor that integrates the "H" level signal of the signal is input to the non-inverting input, and the intermediate point of the resistance that is connected between the power supply and ground. And a comparator to which the voltage from is input to the inverting circuit.
【００１４】さらに、本発明においては、遅延手段は、
インバータから構成される。Further, in the present invention, the delay means is
It is composed of an inverter.
【００１５】さらに、本発明においては、遅延手段は、
入力信号に対して、その入力信号と非同期のクロックの
位相が遅れた場合に遅延させる第１の遅延回路と、入力
信号に対して、その入力信号と非同期のクロックの位相
が進んだ場合に遅延させる第２の遅延回路と、第１およ
び第２の遅延回路の出力を入力信号とその入力信号と非
同期のクロック信号との位相の遅れ、進みによって選択
的に出力するセレクタ手段とから構成される。Further, in the present invention, the delay means is
A first delay circuit that delays the phase of a clock asynchronous with the input signal with respect to the input signal, and delays the phase of a clock asynchronous with the input signal with respect to the input signal And a selector means for selectively outputting the outputs of the first and second delay circuits according to the input signal and the phase delay and advance of the clock signal asynchronous with the input signal. .
【００１６】さらに、本発明においては、遅延手段は、
入力信号を積分する抵抗とコンデンサの直列回路と、こ
の抵抗とコンデンサの直列回路の接続点の電圧が入力さ
れるバッファ手段とから構成される。Further, in the present invention, the delay means is
It is composed of a series circuit of a resistor and a capacitor for integrating an input signal, and a buffer means to which a voltage at a connection point of the series circuit of the resistor and the capacitor is input.
【００１７】さらに、本発明においては、遅延手段は、
入力信号を積分する抵抗とコンデンサの直列回路と、こ
の抵抗とコンデンサの直列回路の接続点の電圧が入力さ
れるシュミットバッファ手段とから構成される。Further, in the present invention, the delay means is
It is composed of a series circuit of a resistor and a capacitor for integrating an input signal, and a Schmitt buffer means to which the voltage at the connection point of the series circuit of the resistor and the capacitor is input.
【００１８】さらに、本発明においては、遅延手段は、
入力信号を積分する抵抗とコンデンサの直列回路と、こ
の抵抗とコンデンサの直列回路の接続点の電圧が非反転
入力に入力され、電源とグランド間に接続された抵抗の
中間点からの電圧が反転回路に入力されるコンパレータ
とから構成される。Further, in the present invention, the delay means is
The voltage at the connection point between the resistor and capacitor series circuit that integrates the input signal and this resistor and capacitor series circuit is input to the non-inverting input, and the voltage from the midpoint of the resistor connected between the power supply and ground is inverted. It is composed of a comparator input to the circuit.
【００１９】さらに、本発明においては、遅延手段は、
縦続接続されたＤフリップフロップから構成されるシフ
トレジスタとから構成される。Further, in the present invention, the delay means is
It is composed of a shift register composed of cascaded D flip-flops.
【００２０】[0020]
【作用】本発明においては、位相比較クロック生成手段
によってクロック信号を分周して入力信号と同程度の周
期を有する信号を生成し、位相比較手段によって入力信
号と前記入力信号と同程度の周期を有する信号との位相
差を検出し、位相差判定手段によって前記位相差とあら
かじめ定められた設定値と比較し、前記位相差が設定値
以下の場合には遅延手段によって入力信号を所定量遅延
させ、位相差判定手段の出力に基づいてセレクタ手段が
クロック信号または遅延されたクロック信号を選択し、
そのセレクタ手段の出力信号によって入力信号をラッチ
する。According to the present invention, the phase comparison clock generation means divides the clock signal to generate a signal having a cycle similar to that of the input signal, and the phase comparison means generates a signal having a cycle similar to that of the input signal. Detecting a phase difference with a signal having, and comparing the phase difference with a predetermined set value by the phase difference determining means, and delaying the input signal by a predetermined amount by the delay means when the phase difference is less than or equal to the set value. Then, the selector means selects the clock signal or the delayed clock signal based on the output of the phase difference determination means,
The input signal is latched by the output signal of the selector means.
【００２１】本発明の入力信号ラッチ回路で用いられる
位相差判定回路は、位相比較器の出力であるＵＰ信号、
ＤＯＷＮ信号の“Ｈ”レベル期間をカウントし、前記の
カウント値がカウンタ初期値設定データ値を超える場合
には“Ｈ”レベルの出力信号を、超えない場合には”
Ｌ”レベルの出力信号を出力し、その出力信号を前記位
相比較クロック生成回路で生成された位相比較用クロッ
クＡによってラッチする。The phase difference determination circuit used in the input signal latch circuit of the present invention is the UP signal output from the phase comparator,
The "H" level period of the DOWN signal is counted, and if the count value exceeds the counter initial value setting data value, the "H" level output signal is not exceeded.
An L "level output signal is output and the output signal is latched by the phase comparison clock A generated by the phase comparison clock generation circuit.
【００２２】本発明の入力信号ラッチ回路で用いられる
遅延回路は、入力信号を抵抗とコンデンサの直列回路に
よって積分し、この積分された電圧をバッファ手段に入
力することによって入力信号を遅延させる。The delay circuit used in the input signal latch circuit of the present invention delays the input signal by integrating the input signal by the series circuit of the resistor and the capacitor and inputting the integrated voltage to the buffer means.
【００２３】[0023]
〈第１の実施例〉以下、本発明の第１の実施例を説明す
る。図１は、本発明の第１の実施例による入力信号ラッ
チ回路の回路構成を示す図である。図１において、端子
８０上の入力信号ＩＮは、それぞれの位相比較クロック
生成回路３の入力、位相比較器４の入力、およびＤフリ
ップフロップ６のＤ入力に入力される。端子９０上のク
ロック信号ＣＬＫは、それぞれの遅延回路２の入力、位
相比較クロック生成回路３の入力、およびセレクタ５の
Ａ入力に入力される。クロック信号は、位相比較クロッ
ク生成回路３において、入力信号と同程度の周波数に分
周される。入力信号と同程度の周波数に分周されたクロ
ック信号Ａは、位相比較器４に入力される。<First Embodiment> A first embodiment of the present invention will be described below. FIG. 1 is a diagram showing a circuit configuration of an input signal latch circuit according to a first embodiment of the present invention. In FIG. 1, the input signal IN on the terminal 80 is input to the input of each phase comparison clock generation circuit 3, the input of the phase comparator 4, and the D input of the D flip-flop 6. The clock signal CLK on the terminal 90 is input to the input of each delay circuit 2, the input of the phase comparison clock generation circuit 3, and the A input of the selector 5. The clock signal is frequency-divided in the phase comparison clock generation circuit 3 to the same frequency as the input signal. The clock signal A, which has been divided into the same frequency as the input signal, is input to the phase comparator 4.
【００２４】位相比較器４は入力信号とクロック信号Ａ
との位相比較を行い、入力信号に対してクロック信号Ａ
が位相遅れの場合、ＵＰ信号を“Ｈ”レベルとし、入力
信号に対してクロック信号Ａが位相進みの場合、ＤＯＷ
Ｎ信号を“Ｈ”レベルとする。位相差判定回路１には、
ＤＯＷＮ信号、ＵＰ信号およびクロック信号Ａが入力さ
れ、ＤＯＷＮ信号、ＵＰ信号の“Ｈ”レベルのパルス幅
（以下、“Ｈ”レベル幅という）を検出して、“Ｈ”レ
ベル幅が判定値以下かどうかの判定をする。“Ｈ”レベ
ル幅が判定値以下の場合、信号Ｂは、“Ｌ”レベルとな
る。The phase comparator 4 has an input signal and a clock signal A.
Phase comparison with the input signal
If the clock signal A is in phase delay, the UP signal is set to "H" level, and if the clock signal A is in phase advance with respect to the input signal, DOW
The N signal is set to "H" level. In the phase difference determination circuit 1,
The DOWN signal, the UP signal, and the clock signal A are input, the "H" level pulse width of the DOWN signal and the UP signal (hereinafter referred to as "H" level width) is detected, and the "H" level width is less than or equal to the determination value. Determine whether or not. When the "H" level width is equal to or smaller than the determination value, the signal B becomes "L" level.
【００２５】セレクタ５には、ＣＬＫ９０から入力され
たクロック信号がＡ入力に入力し、遅延回路２の出力が
Ｂ入力に入力し、位相差判定回路１の出力信号ＢがＳＡ
入力に入力される。入力信号とクロック信号の位相差
（“Ｈ”レベル幅）が判定値以下の場合、位相差判定回
路１の出力信号Ｂは“Ｌ”レベルとなる。この時、セレ
クタ５はクロック信号を遅延させる遅延回路２の出力で
あるＢ入力を選択して、Ｙ出力からＣ信号として出力す
る。Ｄフリップフロップ６のＤ入力には端子８０から入
力信号ＩＮが入力し、そのＴ入力には端子９０からクロ
ック信号ＣＬＫあるいはそのクロック信号を遅延させる
遅延回路２の出力がセレクタ５により選択された後に入
力される。Ｄフリップフロップ６のＤ端子に入力した入
力信号ＩＮは、Ｔ端子に入力した信号Ｃの立ち上がりエ
ッジでラッチされて、端子１００からＯＵＴ信号として
出力される。In the selector 5, the clock signal input from CLK90 is input to the A input, the output of the delay circuit 2 is input to the B input, and the output signal B of the phase difference determination circuit 1 is SA.
Entered in the input. When the phase difference (“H” level width) between the input signal and the clock signal is equal to or smaller than the judgment value, the output signal B of the phase difference judgment circuit 1 becomes “L” level. At this time, the selector 5 selects the B input, which is the output of the delay circuit 2 that delays the clock signal, and outputs it as the C signal from the Y output. After the input signal IN is input from the terminal 80 to the D input of the D flip-flop 6, and the clock signal CLK or the output of the delay circuit 2 that delays the clock signal is delayed from the terminal 90 to the T input thereof after the selector 5 selects it. Is entered. The input signal IN input to the D terminal of the D flip-flop 6 is latched at the rising edge of the signal C input to the T terminal and output from the terminal 100 as an OUT signal.
【００２６】次に動作について説明する。図２は、図１
における入力信号ＩＮ、クロック信号ＣＬＫ、各内部信
号Ａ、ＵＰ、ＤＯＷＮ、Ｂ、Ｃ、および出力信号ＯＵＴ
の波形の関係を示すタイミングチャートである。クロッ
ク信号ＣＬＫは、位相比較クロック生成回路３で分周さ
れ、波形Ａとなる。入力信号ＩＮと、波形Ａの位相差
は、位相比較器にて比較され、入力信号に対してクロッ
ク信号Ａが位相遅れの場合、“Ｈ”レベルのＵＰ信号が
生成され、入力信号に対してクロック信号Ａが位相進み
の場合、“Ｈ”レベルのＤＯＷＮ信号が生成される。さ
らに、入力信号ＩＮと、波形Ａの位相差（ＵＰ信号、Ｄ
ＯＷＮのパルス幅）が、判定値以下の場合、位相差判定
回路１の出力の波形Ｂが“Ｌ”レベルとなる。Next, the operation will be described. FIG. 2 shows FIG.
Input signal IN, clock signal CLK, internal signals A, UP, DOWN, B, C, and output signal OUT in
3 is a timing chart showing the relationship between the waveforms of FIG. The clock signal CLK is divided by the phase comparison clock generation circuit 3 and becomes a waveform A. The phase difference between the input signal IN and the waveform A is compared by the phase comparator, and when the clock signal A is delayed in phase with respect to the input signal, the “H” level UP signal is generated and the input signal is compared with the input signal. When the clock signal A leads the phase, the DOWN signal of "H" level is generated. Furthermore, the phase difference between the input signal IN and the waveform A (UP signal, D
If the OWN pulse width) is less than or equal to the determination value, the waveform B of the output of the phase difference determination circuit 1 becomes the “L” level.
【００２７】セレクタ５のＳＡ端子の入力が“Ｌ”レベ
ルの場合は、セレクタ５は端子９０からのクロックＣＬ
Ｋが遅延された信号であるＢ入力を選択する。その結
果、信号Ｂが”Ｈ”レベルから”Ｌ”レベルに変化する
点で、クロックＣＬＫは１／２周期遅延された波形Ｃと
なり、Ｄフリップフロップ６のＴ入力に入力される。入
力信号ＩＮと、波形Ａの位相差、すなわち入力信号ＩＮ
とクロック信号ＣＬＫの位相差の相違によって、セレク
タ５がクロック信号ＣＬＫあるいは遅延したクロック信
号ＣＬＫを選択し、Ｄフリップフロップ６のＴ入力に信
号Ｃとして出力する。入力信号ＩＮはこの信号Ｃによっ
てラッチされ出力信号ＯＵＴとなる。When the input of the SA terminal of the selector 5 is at "L" level, the selector 5 outputs the clock CL from the terminal 90.
Select the B input, where K is the delayed signal. As a result, at the point where the signal B changes from the “H” level to the “L” level, the clock CLK becomes the waveform C delayed by 1/2 cycle and is input to the T input of the D flip-flop 6. The phase difference between the input signal IN and the waveform A, that is, the input signal IN
And the clock signal CLK, the selector 5 selects the clock signal CLK or the delayed clock signal CLK and outputs it as the signal C to the T input of the D flip-flop 6. The input signal IN is latched by this signal C and becomes the output signal OUT.
【００２８】〈第２の実施例〉図３は、本発明の第２の
実施例の入力信号ラッチ回路の構成を示す図である。本
実施例では、入力信号をクロック信号と遅延されたクロ
ック信号で各々ラッチして、そのラッチされた入力信号
を、セレクタで選択することを特徴とする。図３におい
て、、端子８０からの入力信号ＩＮは位相比較クロック
生成回路３、Ｄフリップフロップ６、７のＤ入力に入力
される。端子９０からのクロック信号ＣＬＫはそれぞれ
の遅延回路２、位相比較クロック生成回路３、位相比較
器４、およびＤフリップフロップ７のＴ入力に入力され
る。<Second Embodiment> FIG. 3 is a diagram showing the configuration of an input signal latch circuit according to a second embodiment of the present invention. The present embodiment is characterized in that the input signal is latched by the clock signal and the delayed clock signal, and the latched input signal is selected by the selector. In FIG. 3, the input signal IN from the terminal 80 is input to the D input of the phase comparison clock generation circuit 3 and the D flip-flops 6 and 7. The clock signal CLK from the terminal 90 is input to each delay circuit 2, the phase comparison clock generation circuit 3, the phase comparator 4, and the T input of the D flip-flop 7.
【００２９】クロック信号は、位相比較クロック生成回
路３にて、入力信号の周波数と同程度の周波数に分周さ
れた後、位相差判定回路１、位相比較器４に入力され、
入力信号とクロック信号との位相差判定が行われる。位
相比較器４から出力された位相差信号ＵＰ、ＤＯＷＮは
位相差判定回路に入力される。遅延回路２の出力は、Ｄ
フリップフロップ６のＴ入力に入力され、Ｄフリップフ
ロップ６、７のＱ出力は、それぞれセレクタ５のＢ、Ａ
入力に入力される。位相差判定回路１の出力は、セレク
タ５のＳＡ入力に入力され、セレクタ５のＹ出力は、端
子２００から信号Ｃとして出力される。The clock signal is frequency-divided by the phase comparison clock generation circuit 3 into a frequency similar to the frequency of the input signal, and then input to the phase difference determination circuit 1 and the phase comparator 4.
The phase difference between the input signal and the clock signal is determined. The phase difference signals UP and DOWN output from the phase comparator 4 are input to the phase difference determination circuit. The output of the delay circuit 2 is D
It is input to the T input of the flip-flop 6, and the Q outputs of the D flip-flops 6 and 7 are B and A of the selector 5, respectively.
Entered in the input. The output of the phase difference determination circuit 1 is input to the SA input of the selector 5, and the Y output of the selector 5 is output as the signal C from the terminal 200.
【００３０】〈第３の実施例〉図４は、本発明の第３の
実施例の入力信号ラッチ回路の構成を示す図である。本
実施例では、入力信号と遅延された入力信号をセレクタ
で選択して、選択された入力信号をクロック信号でラッ
チすることを特徴とする。図４において、端子８０から
の入力信号ＩＮは、それぞれ位相比較クロック生成回路
３、位相比較器４、遅延回路２、およびセレクタ５のＡ
入力に入力される。端子９０からのクロック信号ＣＬＫ
は、位相比較クロック生成回路３、Ｄフリップフロップ
６のＴ入力に入力される。<Third Embodiment> FIG. 4 is a diagram showing the configuration of an input signal latch circuit according to a third embodiment of the present invention. The present embodiment is characterized in that an input signal and a delayed input signal are selected by a selector, and the selected input signal is latched by a clock signal. In FIG. 4, the input signal IN from the terminal 80 is A of the phase comparison clock generation circuit 3, the phase comparator 4, the delay circuit 2, and the selector 5, respectively.
Entered in the input. Clock signal CLK from terminal 90
Is input to the T input of the phase comparison clock generation circuit 3 and the D flip-flop 6.
【００３１】クロック信号は、位相比較クロック生成回
路３において、入力信号の周波数と同程度の周波数に分
周された後、位相差判定回路１、位相比較器４に入力さ
れ、入力信号とクロック信号の位相差判定が行われる。
位相比較器４からの位相差信号ＵＰ、ＤＯＷＮは位相差
判定回路１に入力される。遅延回路２の出力は、セレク
タ５のＢ入力に入力され、位相差判定回路１の出力はセ
レクタ５のＳＡ入力に入力される。セレクタ５のＹ出力
は、Ｄフリップフロップ６のＤ入力に入力され、Ｄフリ
ップフロップ６のＱ出力は、端子２００から信号Ｃとし
て出力される。In the phase comparison clock generation circuit 3, the clock signal is frequency-divided to the same frequency as the frequency of the input signal, and then input to the phase difference determination circuit 1 and the phase comparator 4, where the input signal and the clock signal are input. The phase difference determination is performed.
The phase difference signals UP and DOWN from the phase comparator 4 are input to the phase difference determination circuit 1. The output of the delay circuit 2 is input to the B input of the selector 5, and the output of the phase difference determination circuit 1 is input to the SA input of the selector 5. The Y output of the selector 5 is input to the D input of the D flip-flop 6, and the Q output of the D flip-flop 6 is output as the signal C from the terminal 200.
【００３２】〈第４の実施例〉図５は、本発明の第４の
実施例の入力信号ラッチ回路の構成を示す図である。本
実施例では、入力信号をクロック信号でラッチすると共
に、遅延された入力信号もラッチして、そのラッチされ
た各入力信号を、セレクタで選択することを特徴とす
る。図５において、端子８０からの入力信号ＩＮは、そ
れぞれ位相比較クロック生成回路３、位相比較器４、Ｄ
フリップフロップ６のＤ入力、および遅延回路２に入力
される。端子９０からのクロック信号ＣＬＫは、それぞ
れ位相比較クロック生成回路３、Ｄフリップフロップ
６、７のＴ入力に入力される。<Fourth Embodiment> FIG. 5 is a diagram showing the structure of an input signal latch circuit according to a fourth embodiment of the present invention. The present embodiment is characterized in that the input signal is latched by the clock signal, the delayed input signal is also latched, and each latched input signal is selected by the selector. In FIG. 5, the input signal IN from the terminal 80 is the phase comparison clock generation circuit 3, the phase comparator 4, D, respectively.
It is input to the D input of the flip-flop 6 and the delay circuit 2. The clock signal CLK from the terminal 90 is input to the T inputs of the phase comparison clock generation circuit 3 and the D flip-flops 6 and 7, respectively.
【００３３】クロック信号は、位相比較クロック生成回
路３にて、入力信号の周波数と同程度の周波数に分周さ
れて、位相差判定回路１、位相比較器４に入力され、入
力信号とクロック信号の位相差判定が行われる。位相比
較器４からの位相差信号ＵＰ、ＤＯＷＮは位相差判定回
路１に入力される。遅延回路２の出力は、Ｄフリップフ
ロップ７のＤ入力に入力され、Ｄフリップフロップ６、
７のＱの出力は、それぞれセレクタ５のＡ、Ｂ入力に入
力される。位相差判定回路１の出力は、セレクタ５のＳ
Ａ入力に入力され、セレクタ５のＹ出力は、端子２００
から信号Ｃとして出力される。The clock signal is frequency-divided by the phase comparison clock generation circuit 3 to a frequency approximately equal to the frequency of the input signal and input to the phase difference determination circuit 1 and the phase comparator 4, where the input signal and the clock signal are input. The phase difference determination is performed. The phase difference signals UP and DOWN from the phase comparator 4 are input to the phase difference determination circuit 1. The output of the delay circuit 2 is input to the D input of the D flip-flop 7, and the D flip-flop 6,
The outputs of Q of 7 are input to the A and B inputs of the selector 5, respectively. The output of the phase difference determination circuit 1 is the S of the selector 5.
It is input to the A input, and the Y output of the selector 5 is
Is output as a signal C from.
【００３４】〈第５の実施例〉図１４は、図１で示した
位相比較クロック生成回路３の構成例を示す一実施例を
示す。位相比較クロック生成回路は、立ち上がりクロッ
クエッジ動作のＤフリップフロップ５１、５３、立ち下
がりクロックエッジ動作のＤフリップフロップ５２、５
４、分周回路５５、ＥＸＯＲ５６、５７、インバータ５
８、およびセレクタ５９で構成される。入力信号ＩＮは
端子２００に、クロック信号ＣＬＫは端子２１０に入力
され、位相比較用クロック信号Ａは端子２２０より出力
される。端子２００上の入力信号ＩＮは、立ち上がりク
ロックエッジ動作のＤフリップフロップ５１、５３のＤ
入力、立ち下がりクロックエッジ動作のＤフリップフロ
ップ５２のＤ入力に入力される。<Fifth Embodiment> FIG. 14 shows an embodiment showing a configuration example of the phase comparison clock generation circuit 3 shown in FIG. The phase comparison clock generation circuit includes rising clock edge operation D flip-flops 51 and 53 and falling clock edge operation D flip-flops 52 and 5.
4, frequency divider 55, EXORs 56 and 57, inverter 5
8 and a selector 59. The input signal IN is input to the terminal 200, the clock signal CLK is input to the terminal 210, and the phase comparison clock signal A is output from the terminal 220. The input signal IN on the terminal 200 is the D signal of the D flip-flops 51 and 53 operating on the rising clock edge.
Input, input to the D input of the falling clock edge operation D flip-flop 52.
【００３５】端子２１０上のクロックＣＬＫは、立ち上
がりクロックエッジ動作のＤフリップフロップ５１のＴ
入力、立ち下がりクロックエッジ動作のＤフリップフロ
ップ５２、５４のＴ入力、および分周回路５５に入力さ
れる。立ち上がりクロックエッジ動作のＤフリップフロ
ップ５１のＱ出力は、立ち下がりクロックエッジ動作の
Ｄフリップフロップ５４のＤ入力に入力される。立ち下
がりクロックエッジ動作のＤフリップフロップ５４、５
２のＱ出力は、ＥＸＯＲ５６に入力される。分周回路５
５の出力Ｈは、立ち上がりクロックエッジ動作のＤフリ
ップフロップ５３のＴ入力、セレクタ５９のＡ入力、お
よびインバータ５８に入力される。ＥＸＯＲ５６の出力
と立ち上がりクロックエッジ動作のＤフリップフロップ
５３のＱ出力はＥＸＯＲ５７に入力される。セレクタ５
９には、インバータ５８出力がＢ入力に、ＥＸＯＲ５７
出力ＬがＳＡ入力に入力され、Ｙ出力は端子２２０から
Ａ信号として出力される。The clock CLK on the terminal 210 is the T clock of the D flip-flop 51 operating on the rising clock edge.
It is input to the input, the T input of the D flip-flops 52 and 54 for the falling clock edge operation, and the frequency dividing circuit 55. The Q output of the rising clock edge operated D flip-flop 51 is input to the D input of the falling clock edge operated D flip-flop 54. Falling clock edge operation D flip-flops 54, 5
The Q output of 2 is input to the EXOR 56. Frequency divider circuit 5
The output H of 5 is input to the T input of the D flip-flop 53 for rising clock edge operation, the A input of the selector 59, and the inverter 58. The output of the EXOR 56 and the Q output of the D flip-flop 53 for rising clock edge operation are input to the EXOR 57. Selector 5
9, the output of the inverter 58 is input to the B input, and the EXOR 57
The output L is input to the SA input, and the Y output is output from the terminal 220 as the A signal.
【００３６】次に図１４の動作について説明する。位相
比較クロック生成回路は、入力チェック信号（ＣＬＫ）
を入力データ（ＩＮ）の周波数に近くなるように分周し
て出力する回路である。分周は分周回路５５で行われる
が、分周回路５５の初期状態によっては、クロック信号
（ＣＬＫ）が同じでも分周回路の出力は２通りの分周ク
ロック（位相関係は反転）が出力される。そこで、 図
１４の回路においては、入力データ（ＩＮ）とクロック
信号（ＣＬＫ）の位相の進み、遅れを検出（ＥＸＯＲ５
６の出力Ｊ）して、分周回路５５の出力が２通りの分周
クロックを出力しても端子２２０の出力（位相比較クロ
ック）には、１つのクロックのみを出力する。Next, the operation of FIG. 14 will be described. The phase comparison clock generation circuit uses the input check signal (CLK)
Is a circuit for dividing the frequency of the input data (IN) so that the frequency is close to the frequency of the input data (IN) and outputting the frequency. The frequency division is performed by the frequency divider circuit 55. Depending on the initial state of the frequency divider circuit 55, two frequency division clocks (inverted phase relationship) are output as the output of the frequency divider circuit even if the clock signal (CLK) is the same. To be done. Therefore, in the circuit of FIG. 14, the lead and lag of the phase of the input data (IN) and the clock signal (CLK) are detected (EXOR5
Even if the output of the frequency dividing circuit 55 outputs two types of frequency-divided clocks, the output of the terminal 220 (phase comparison clock) outputs only one clock.
【００３７】図１４におけるＩＮ、ＣＬＫ、Ｈ、Ｊ、
Ｋ、Ｌ、Ａの波形を図１７に示す。図１４では、端子２
００上の入力信号ＩＮと端子２１０上のクロック信号Ｃ
ＬＫの位相差関係から、分周回路５５の出力信号Ｈの位
相を、セレクタ５９で選択する。クロック信号のＣＬＫ
波形は、分周されＨ波形となる。すなわち、信号Ｈは端
子２１０上のクロック信号ＣＬＫの立ち上がりクロック
エッジでラッチして作られる。一致／不一致比較を行っ
たＥＸＯＲ５６の出力波形を波形Ｊに示す。立ち上がり
クロックエッジ動作のＤフリップフロップ５３におい
て、入力信号ＩＮを信号ＨでラッチしたＱ出力を波形Ｋ
に示す。In FIG. 14, IN, CLK, H, J,
The waveforms of K, L, and A are shown in FIG. In FIG. 14, the terminal 2
Input signal IN on 00 and clock signal C on terminal 210
The selector 59 selects the phase of the output signal H of the frequency dividing circuit 55 from the phase difference relationship of LK. CLK of clock signal
The waveform is divided into an H waveform. That is, the signal H is generated by latching at the rising clock edge of the clock signal CLK on the terminal 210. A waveform J shows an output waveform of the EXOR 56 that is subjected to the match / mismatch comparison. In the rising clock edge operation D flip-flop 53, the Q output obtained by latching the input signal IN with the signal H is waveform K.
Shown in
【００３８】ＥＸＯＲ５７出力の波形Ｌのレベルによっ
て、セレクタ５９の出力信号を切り換えて、端子２２０
に波形Ａとして出力する。すなわち、ＥＸＯＲ５７出力
の波形Ｌが”Ｌ”レベルになったときに、セレクタ５９
は入力信号をＡ入力からＢ入力に切り替える。これによ
って信号Ｈから１／２クロックだけ遅れたＡ信号を得る
ことができる。The output signal of the selector 59 is switched according to the level of the waveform L of the output of the EXOR 57, and the terminal 220
To waveform A. That is, when the waveform L of the output of the EXOR 57 becomes the "L" level, the selector 59
Switches the input signal from A input to B input. This makes it possible to obtain the A signal which is delayed by 1/2 clock from the signal H.
【００３９】〈第６の実施例〉図６は、図１で示した位
相差判定回路１の構成を示す一実施例である。この位相
差判定回路は、Ｎビットバイナリカウンタ１２、ＪＫフ
リップフロップ１３、立ち下がりクロックエッジ動作の
Ｄフリップフロップ１４、およびＯＲゲート１１で構成
される。Ｎビットバイナリカウンタ１２のＴ入力にはカ
ウンタサンプリングクロックＴＳが入力され、Ｌ入力は
ＯＲゲート１１の出力が入力され、およびＤ０〜Ｄｎ入
力にはカウンタ初期値設定データが入力される。<Sixth Embodiment> FIG. 6 is an embodiment showing the configuration of the phase difference determination circuit 1 shown in FIG. This phase difference determination circuit includes an N-bit binary counter 12, a JK flip-flop 13, a falling clock edge operation D flip-flop 14, and an OR gate 11. The counter sampling clock TS is input to the T input of the N-bit binary counter 12, the output of the OR gate 11 is input to the L input, and the counter initial value setting data is input to the D0 to Dn inputs.
【００４０】ＪＫフリップフロップ１３のＪ入力にはＮ
ビットバイナリカウンタ１２のＣＯ出力が入力され、Ｔ
入力にはカウンタサンプリングクロックＴＳが入力さ
れ、および“Ｌ”アクティブのＫ入力にはＯＲゲート１
１の出力が入力される。Ｄフリップフロップ１４のＤ入
力にはＪＫフリップフロップ１３のＱ出力が入力され、
端子１３０には図１の位相比較クロック生成回路３で生
成された位相比較用クロックＡが入力され、Ｑ出力信号
は、端子１５０を介して出力信号Ｂが図１のセレクタ５
のＳＡ端子に出力される。ＯＲゲート１１には、位相比
較器４で生成された、位相差信号ＵＰ、ＤＯＷＮが入力
される。N is input to the J input of the JK flip-flop 13.
The CO output of the bit binary counter 12 is input and T
The counter sampling clock TS is input to the input, and the OR gate 1 is input to the “L” active K input.
The output of 1 is input. The Q output of the JK flip-flop 13 is input to the D input of the D flip-flop 14,
The phase comparison clock A generated by the phase comparison clock generation circuit 3 of FIG. 1 is input to the terminal 130, and the Q output signal is the output signal B via the terminal 150 and the selector 5 of FIG.
Is output to the SA terminal. The phase difference signals UP and DOWN generated by the phase comparator 4 are input to the OR gate 11.
【００４１】次に図６の動作について説明する。図６の
各部における信号ＩＮ、Ａ、ＵＰ、ＤＯＷＮ、Ｅ、Ｆ、
Ｂ、ＴＳの波形を図１６に示す。図１６の波形ＩＮは、
図１の波形ＩＮと同じである。位相差判定回路１では、
入力信号ＩＮと位相比較用クロックＡの位相差を示す波
形ＵＰ、ＤＯＷＮの“Ｈ”レベル期間をＮビットバイナ
リカウンタ１２でカウントする。波形ＵＰ、あるいはＤ
ＯＷＮの“Ｈ”レベルが、Ｎビットバイナリカウンタ１
２のカウンタ初期値設定データ入力Ｄ０〜Ｄｎとカウン
タサンプリングクロックＴＳによって設定される設定値
を超える場合は、Ｎビットバイナリカウンタ１２がフル
カウントして、波形Ｅ、Ｆが“Ｈ”レベルとなり、波形
Ｂが“Ｈ”レベルとなる。Next, the operation of FIG. 6 will be described. Signals IN, A, UP, DOWN, E, F, and
The waveforms of B and TS are shown in FIG. The waveform IN in FIG. 16 is
It is the same as the waveform IN in FIG. In the phase difference determination circuit 1,
The “H” level period of the waveforms UP and DOWN showing the phase difference between the input signal IN and the phase comparison clock A is counted by the N-bit binary counter 12. Waveform UP or D
The "H" level of OWN is the N-bit binary counter 1
2 exceeds the set value set by the counter initial value setting data inputs D0 to Dn and the counter sampling clock TS, the N-bit binary counter 12 fully counts, the waveforms E and F become "H" level, and the waveform B Becomes "H" level.
【００４２】又、波形ＵＰ、あるいはＤＯＷＮの“Ｈ”
レベルが、Ｎビットバイナリカウンタ１２のカウンタ初
期値設定データ入力Ｄ０〜Ｄｎとカウンタサンプリング
クロックＴＳによって設定される設定値を超えない場合
は、波形Ｂが“Ｌ”レベルとなる。波形Ｂが“Ｌ”レベ
ルに変化する時点で図２に示すように、セレクタ５にお
いてクロック信号が遅延される。Further, the waveform UP or DOWN "H"
When the level does not exceed the set values set by the counter initial value setting data inputs D0 to Dn of the N-bit binary counter 12 and the counter sampling clock TS, the waveform B becomes "L" level. When the waveform B changes to "L" level, the clock signal is delayed in the selector 5, as shown in FIG.
【００４３】〈第７の実施例〉図７は、本発明の第１〜
第４の実施例の入力信号ラッチ回路における位相差判定
回路１の構成を示す一実施例である。本実施例では、位
相差信号を抵抗、コンデンサの充放電で検出することを
特徴とする。ＯＲ１１の端子１１０にはＵＰ信号、端子
１２０にはＤＯＷＮ信号が入力され、その出力は抵抗１
５に入力される。抵抗１５の出力は、コンデンサ１６と
コンパレータ２１の非反転入力（＋）に入力される。コ
ンデンサ１６の他方は、グランド２０に接続される。コ
ンパレータ２１の反転入力（−）は、抵抗１８、１９に
接続され、抵抗１８、１９の他方は、それぞれ電源１
７、グランド２０に接続される。コンパレータ２１の出
力は、端子１５０から信号Ｂとして出力される。<Seventh Embodiment> FIG. 7 shows the first to first embodiments of the present invention.
9 is an embodiment showing a configuration of a phase difference determination circuit 1 in an input signal latch circuit of a fourth embodiment. The present embodiment is characterized in that the phase difference signal is detected by charging / discharging a resistor and a capacitor. The UP signal is input to the terminal 110 of the OR 11 and the DOWN signal is input to the terminal 120, and its output is the resistance 1
5 is input. The output of the resistor 15 is input to the capacitor 16 and the non-inverting input (+) of the comparator 21. The other side of the capacitor 16 is connected to the ground 20. The inverting input (-) of the comparator 21 is connected to the resistors 18 and 19, and the other of the resistors 18 and 19 is connected to the power source 1 respectively.
7, connected to ground 20. The output of the comparator 21 is output as the signal B from the terminal 150.
【００４４】〈第８の実施例〉図１５は、図１で示した
位相比較器４の構成を示す他の一実施例である。位相比
較器４は、２入力ＮＡＮＤ６１、６２、６５〜６８、３
入力ＮＡＮＤ６３、６４、および４入力ＮＡＮＤ６９で
構成される。２入力ＮＡＮＤ６１には、ＩＮ２３０、３
入力ＮＡＮＤ６３の出力が入力される。２入力ＮＡＮＤ
６２には、Ａ２４０、３入力ＮＡＮＤ６４の出力が入力
される。２入力ＮＡＮＤ６５には、２入力ＮＡＮＤ６
１、６６の出力が入力される。２入力ＮＡＮＤ６８に
は、２入力ＮＡＮＤ６２、６７の出力が入力される。２
入力ＮＡＮＤ６６には、２入力ＮＡＮＤ６５、４入力Ｎ
ＡＮＤ６９の出力が入力される。２入力ＮＡＮＤ６７に
は、２入力ＮＡＮＤ６８、４入力ＮＡＮＤ６９の出力が
入力される。４入力ＮＡＮＤ６９には、２入力ＮＡＮＤ
６１、６５、６８、６２の出力が入力される。３入力Ｎ
ＡＮＤ６３には、２入力ＮＡＮＤ６１、６５、および４
入力ＮＡＮＤ６９の出力が入力される。３入力ＮＡＮＤ
６４には、２入力ＮＡＮＤ６２、６８、および４入力Ｎ
ＡＮＤ６９の出力が入力される。３入力ＮＡＮＤ６３の
出力はＵＰ２５０から出力され、３入力ＮＡＮＤ６４出
力はＤＯＷＮ２６０から出力される。<Eighth Embodiment> FIG. 15 shows another embodiment of the configuration of the phase comparator 4 shown in FIG. The phase comparator 4 has 2-input NANDs 61, 62, 65 to 68, 3 and 3.
It is composed of input NANDs 63 and 64 and a 4-input NAND 69. The 2-input NAND 61 has IN230, 3
The output of the input NAND 63 is input. 2-input NAND
The output of A240, 3-input NAND 64 is input to 62. The 2-input NAND 65 has a 2-input NAND 6
The outputs of 1 and 66 are input. The outputs of the 2-input NANDs 62 and 67 are input to the 2-input NAND 68. Two
The input NAND 66 has a 2-input NAND 65 and a 4-input N.
The output of AND69 is input. The outputs of the 2-input NAND 68 and the 4-input NAND 69 are input to the 2-input NAND 67. The 4-input NAND 69 has a 2-input NAND.
The outputs of 61, 65, 68 and 62 are input. 3 inputs N
AND63 has two input NANDs 61, 65, and 4
The output of the input NAND 69 is input. 3-input NAND
64 has a 2-input NAND 62, 68, and a 4-input N
The output of AND69 is input. The output of the 3-input NAND 63 is output from the UP 250, and the output of the 3-input NAND 64 is output from the DOWN 260.
【００４５】次に図１５の動作について説明する。図１
８は、図１５におけるＩＮ、Ａ、ＵＰ、ＤＯＷＮの波形
を示すタイミングチャートである。図１５において、入
力信号ＩＮは端子２３０に入力され、位相比較クロック
生成回路３で生成されたクロック信号Ａは端子２４０に
入力される。図１５の回路は入力信号ＩＮと信号Ａの位
相比較を行い、その位相比較結果として、ＵＰ信号を端
子２５０、ＤＯＷＮ信号を端子２６０に出力する。入力
信号ＩＮに対して信号Ａの位相が遅ている場合は、
“Ｈ”レベルの信号ＵＰを出力し、入力信号ＩＮに対し
て信号Ａの位相が進んでいる場合は、“Ｈ”レベルのＤ
ＯＷＮ信号を出力する。入力信号ＩＮの波形とクロック
信号Ａの波形の位相差は、“Ｈ”レベルのＵＰ信号、Ｄ
ＯＷＮ信号として検出される。Next, the operation of FIG. 15 will be described. FIG.
8 is a timing chart showing waveforms of IN, A, UP, and DOWN in FIG. In FIG. 15, the input signal IN is input to the terminal 230, and the clock signal A generated by the phase comparison clock generation circuit 3 is input to the terminal 240. The circuit of FIG. 15 performs a phase comparison between the input signal IN and the signal A, and outputs the UP signal to the terminal 250 and the DOWN signal to the terminal 260 as the result of the phase comparison. When the phase of the signal A is delayed with respect to the input signal IN,
When the signal UP of “H” level is output and the phase of the signal A is advanced with respect to the input signal IN, D of “H” level is output.
Output OWN signal. The phase difference between the waveform of the input signal IN and the waveform of the clock signal A is the “H” level UP signal, D
It is detected as an OWN signal.
【００４６】〈第９の実施例〉図８は、図１で示した遅
延回路２の一構成例を示す図である。遅延回路２は、イ
ンバータ３１から構成される。端子１６０から入力され
たクロック信号ＤＩは、インバータ３１で反転されて端
子１７０から信号ＤＯとして出力される。これは、クロ
ック信号を半周期遅延させたことと同等である。<Ninth Embodiment> FIG. 8 is a diagram showing a configuration example of the delay circuit 2 shown in FIG. The delay circuit 2 is composed of an inverter 31. The clock signal DI input from the terminal 160 is inverted by the inverter 31 and output from the terminal 170 as the signal DO. This is equivalent to delaying the clock signal by half a cycle.
【００４７】〈第１０の実施例〉図９は、本発明の第１
〜４の実施例の入力信号ラッチ回路における遅延回路２
の構成を示す他の実施例である。本実施例では、入力信
号に対するクロック信号の位相遅れ、進み各々に対応し
た遅延量を設定できることを特徴とする。端子１６０上
の信号ＤＩは、ＵＰ信号用遅延回路３２、ＤＯＷＮ信号
用遅延回路３３に入力される。ＵＰ信号用遅延回路３
２、ＤＯＷＮ信号用遅延回路３３の出力は、それぞれセ
レクタ３４のＢ、Ａ入力に入力される。セレクタ３４の
ＳＡ入力は、図１４の位相比較クロック生成回路の信号
Ｊであり、入力信号に対するクロック信号の位相遅れ、
進みを検出する信号である。セレクタ３４のＹ出力は、
端子１７０から信号ＤＯとして出力される。<Tenth Embodiment> FIG. 9 shows the first embodiment of the present invention.
Delay circuit 2 in the input signal latch circuit according to the fourth to fourth embodiments
It is another embodiment showing the configuration. The present embodiment is characterized in that the amount of delay corresponding to each of the phase delay and the advance of the clock signal with respect to the input signal can be set. The signal DI on the terminal 160 is input to the UP signal delay circuit 32 and the DOWN signal delay circuit 33. UP signal delay circuit 3
2. The outputs of the DOWN signal delay circuit 33 are input to the B and A inputs of the selector 34, respectively. The SA input of the selector 34 is the signal J of the phase comparison clock generation circuit of FIG. 14, and the phase delay of the clock signal with respect to the input signal,
This is a signal for detecting the advance. The Y output of the selector 34 is
The signal DO is output from the terminal 170.
【００４８】〈第１１の実施例〉図１０は、本発明の第
１〜４の実施例の入力信号ラッチ回路における遅延回路
２の構成を示す他の実施例である。本実施例では、抵
抗、コンデンサの充放電とバッファにて、遅延量を設定
できることを特徴とする。端子１６０から入力した信号
ＤＩは、抵抗３５に入力される。抵抗３５の出力は、コ
ンデンサ３６とバッファ３８に入力される。コンデンサ
３６の他方は、グランド３７に接続される。バッファ３
８の出力は、端子１７０から信号ＤＯとして出力され
る。<Eleventh Embodiment> FIG. 10 is another embodiment showing the configuration of the delay circuit 2 in the input signal latch circuit according to the first to fourth embodiments of the present invention. The present embodiment is characterized in that the delay amount can be set by charging / discharging a resistor and a capacitor and a buffer. The signal DI input from the terminal 160 is input to the resistor 35. The output of the resistor 35 is input to the capacitor 36 and the buffer 38. The other side of the capacitor 36 is connected to the ground 37. Buffer 3
The output of 8 is output from the terminal 170 as a signal DO.
【００４９】〈第１２の実施例〉図１１は、本発明の第
１〜４の実施例の入力信号ラッチ回路における遅延回路
２の構成を示す他の実施例である。本実施例では、抵
抗、コンデンサの充放電とシュミットバッファを用いて
遅延量を設定できることを特徴とする。これは、シュミ
ットバッファを使用することにより、抵抗、コンデンサ
の時定数が大きくてもシュミットバッファ自身が発振す
ることなく遅延量が設定できる。端子１６０上の信号Ｄ
Ｉは、抵抗３５に入力される。抵抗３５の出力は、コン
デンサ３６とシュミットバッファ３９に入力される。コ
ンデンサ３６の他方は、グランド３７に接続される。シ
ュミットバッファ３９の出力は、端子１７０から信号Ｄ
Ｏとして出力される。<Twelfth Embodiment> FIG. 11 is another embodiment showing the configuration of the delay circuit 2 in the input signal latch circuit according to the first to fourth embodiments of the present invention. The present embodiment is characterized in that the delay amount can be set by using charging / discharging of resistors and capacitors and a Schmitt buffer. By using the Schmitt buffer, the delay amount can be set without oscillation of the Schmitt buffer itself even if the time constants of the resistors and capacitors are large. Signal D on terminal 160
I is input to the resistor 35. The output of the resistor 35 is input to the capacitor 36 and the Schmitt buffer 39. The other side of the capacitor 36 is connected to the ground 37. The output of the Schmitt buffer 39 is the signal D from the terminal 170.
It is output as O.
【００５０】〈第１３の実施例〉図１２は、本発明の第
１〜４の実施例の入力信号ラッチ回路における遅延回路
２の構成を示す他の実施例である。本実施例では、抵
抗、コンデンサの充放電とコンパレータを用いて遅延量
を設定できることを特徴とする。又、コンパレータを使
用することにより、コンパレータのスレッシュドレベル
を変更して遅延量の変更もすることができる。端子１６
０から入力した信号ＤＩは、抵抗３５に入力される。抵
抗３５の出力は、コンデンサ３６とコンパレータ４３の
非反転入力（＋）に入力される。コンデンサ３６の他方
は、グランド３７に接続される。コンパレータ４３のー
入力は、抵抗４１、４２に接続され、各々の抵抗４１、
４２の他方は、電源４０、グランド３７に接続される。
コンパレータ４３の出力は、端子１７０から信号ＤＯと
して出力される。<Thirteenth Embodiment> FIG. 12 shows another embodiment of the delay circuit 2 in the input signal latch circuit according to the first to fourth embodiments of the present invention. The present embodiment is characterized in that the delay amount can be set using the charge / discharge of the resistor and the capacitor and the comparator. Also, by using the comparator, the threshold level of the comparator can be changed to change the delay amount. Terminal 16
The signal DI input from 0 is input to the resistor 35. The output of the resistor 35 is input to the capacitor 36 and the non-inverting input (+) of the comparator 43. The other side of the capacitor 36 is connected to the ground 37. The negative input of the comparator 43 is connected to the resistors 41 and 42,
The other side of 42 is connected to the power supply 40 and the ground 37.
The output of the comparator 43 is output from the terminal 170 as the signal DO.
【００５１】〈第１４の実施例〉図１３は、本発明の第
１〜４の実施例の入力信号ラッチ回路における遅延回路
２の構成を示す他の実施例である。本実施例では、Ｄフ
リップフロップから構成されるシフトレジスタを用いて
遅延量を設定することを特徴とする。遅延量は、シフト
レジスタのＤフリップフロップの段数とシフトレジスタ
用クロックにて設定できる。端子１６０あら入力した信
号ＤＩは、ＤフリップフロップＦＦ１のＤ入力に入力さ
れる。ＤフリップフロップＦＦ１のＱ出力はＤフリップ
フロップＦＦ２のＤ入力に、ＤフリップフロップＦＦ２
のＱ出力はＤフリップフロップＦＦ３のＤ入力に接続さ
れ、ＤフリップフロップＦＦｎまでそれぞれ縦続接続さ
れてシフトレジスタを構成する。シフトレジスタ用クロ
ックＳＣＬＫは、ＤフリップフロップＦＦ１〜ＦＦｎの
Ｔ入力に入力され、ＤフリップフロップＦＦｎのＱ出力
は、端子１７０から信号ＤＯとして出力される。<Fourteenth Embodiment> FIG. 13 is another embodiment showing the structure of the delay circuit 2 in the input signal latch circuit according to the first to fourth embodiments of the present invention. This embodiment is characterized in that the delay amount is set using a shift register composed of D flip-flops. The delay amount can be set by the number of D flip-flops in the shift register and the shift register clock. The signal DI input from the terminal 160 is input to the D input of the D flip-flop FF1. The Q output of the D flip-flop FF1 is input to the D input of the D flip-flop FF2, and the D output of the D flip-flop FF2
The Q output of is connected to the D input of the D flip-flop FF3 and is cascade-connected to the D flip-flop FFn to form a shift register. The shift register clock SCLK is input to the T inputs of the D flip-flops FF1 to FFn, and the Q output of the D flip-flop FFn is output from the terminal 170 as the signal DO.
【００５２】[0052]
【発明の効果】本発明の入力信号ラッチ回路は、位相比
較クロック生成手段によってクロック信号を分周して入
力信号と同程度の周期を有する信号を生成し、位相比較
手段によって入力信号と前記入力信号と同程度の周期を
有するクロック信号との位相差を検出し、位相差判定手
段によって前記位相差とあらかじめ定められた設定値と
比較し、前記位相差が設定値以下の場合には遅延手段に
よって入力信号を所定量遅延させたクロック信号を選択
することによって、入力信号とクロック信号の立ち上が
り時間が同時である場合でも入力信号の正常なラッチが
可能である。In the input signal latch circuit of the present invention, the phase comparison clock generation means divides the clock signal to generate a signal having a cycle similar to that of the input signal, and the phase comparison means generates the input signal and the input signal. A phase difference between the signal and a clock signal having a similar cycle is detected, and the phase difference determination means compares the phase difference with a preset value. If the phase difference is less than the preset value, a delay means is provided. By selecting a clock signal obtained by delaying the input signal by a predetermined amount, the normal latching of the input signal is possible even when the rising times of the input signal and the clock signal are the same.
【００５３】さらに、本発明の入力信号ラッチ回路は、
クロック信号を分周して入力信号と同程度の周期を有す
る信号を生成し、入力信号と前記入力信号と同程度の周
期を有する信号との位相差を検出し、前記位相差が設定
値以下であることを判断し、入力信号をクロック信号で
ラッチし、入力信号が遅延された信号をクロック信号で
ラッチし、検出された位相差判定結果に基づいてラッチ
された入力信号または遅延された入力信号を選択するこ
とによって、入力信号とクロック信号の立ち上がり時間
が同時である場合でも入力信号の正常なラッチが可能で
ある。Further, the input signal latch circuit of the present invention is
The clock signal is frequency-divided to generate a signal having the same period as the input signal, and the phase difference between the input signal and the signal having the same period as the input signal is detected, and the phase difference is less than or equal to a set value. , The input signal is latched by the clock signal, the input signal is delayed by the clock signal, and the latched input signal or the delayed input is detected based on the detected phase difference judgment result. By selecting the signal, it is possible to normally latch the input signal even when the rising times of the input signal and the clock signal are the same.
【００５４】さらに、本発明の入力信号ラッチ回路は、
クロック信号を分周して入力信号と同程度の周期を有す
る信号を生成し、入力信号と前記入力信号と同程度の周
期を有する信号との位相差を検出し、前記位相差が設定
値以下であることを判断し、入力信号を遅延し、検出さ
れた位相差判定結果に基づいて入力信号または遅延手段
によって遅延された入力信号を選択し、その選択された
出力をクロック信号でラッチすることによって、入力信
号とクロック信号の立ち上がり時間が同時である場合で
も入力信号の正常なラッチが可能である。Furthermore, the input signal latch circuit of the present invention is
The clock signal is frequency-divided to generate a signal having the same period as the input signal, and the phase difference between the input signal and the signal having the same period as the input signal is detected, and the phase difference is less than or equal to a set value. That the input signal or the input signal delayed by the delay means is selected based on the detected phase difference determination result, and the selected output is latched by the clock signal. Thus, even when the rising times of the input signal and the clock signal are the same, the input signal can be normally latched.
【００５５】さらに、本発明の入力信号ラッチ回路は、
クロック信号を分周して入力信号と同程度の周期を有す
る信号を生成し、入力信号と前記入力信号と同程度の周
期を有する信号との位相差を検出し、位相差が設定値以
下であることを判断し、入力信号をラッチし、一方その
入力信号を遅延し、遅延回路で遅延された入力信号をラ
ッチし、検出された位相差判定結果に基づいてラッチさ
れた２つの出力信号を選択することによって、入力信号
とクロック信号の立ち上がり時間が同時である場合でも
入力信号の正常なラッチが可能である。Further, the input signal latch circuit of the present invention is
The clock signal is divided to generate a signal having a cycle similar to that of the input signal, a phase difference between the input signal and a signal having a cycle similar to the input signal is detected, and the phase difference is equal to or less than a set value. Judge that there is, latch the input signal, delay the input signal, latch the input signal delayed by the delay circuit, and latch the two output signals based on the detected phase difference determination result. By selecting, even if the rising times of the input signal and the clock signal are the same, the input signal can be normally latched.
【００５６】さらに、本発明の入力信号ラッチ回路で用
いられる位相比較クロック生成回路は、入力信号をクロ
ック信号で第１のラッチを行い、入力信号を反転された
クロック信号で第２のラッチを行い、第１のラッチの出
力を反転されたクロック信号で第３のラッチを行い、第
２のラッチされた出力と第３のラッチされた出力の排他
的論理和をとり、クロック信号を入力信号と同じ程度の
周期の信号に分周し、入力信号をその分周された出力に
よって第４のラッチを行い、第１の排他論理和の出力と
第４のラッチされた出力との排他的論理和をとり、第２
の排他論理和の出力によって分周出力信号とその分周出
力信号を遅延させた信号とを選択することによって、入
力信号と同程度の周期になるようにクロック信号を分周
して、位相比較クロックを得ることができる。Further, the phase comparison clock generation circuit used in the input signal latch circuit of the present invention performs the first latch with the clock signal as the input signal and the second latch with the inverted clock signal as the input signal. , The output of the first latch is inverted by a clock signal to perform a third latch, and the second latched output and the third latched output are exclusive ORed, and the clock signal is used as an input signal. The input signal is frequency-divided into four signals, the input signal is subjected to a fourth latch by the divided output, and the exclusive-OR of the first exclusive-OR output and the fourth latched output is performed. Take the second
By selecting the frequency-divided output signal and the signal obtained by delaying the frequency-divided output signal by the output of the exclusive OR of the clock signal, the clock signal is frequency-divided to have the same period as the input signal and the phase comparison You can get the clock.
【００５７】さらに、本発明の入力信号ラッチ回路で用
いられる位相差判定回路は、位相比較器の出力であるＵ
Ｐ信号、ＤＯＷＮの“Ｈ”レベル期間をカウントし、前
記のカウント値がカウンタ初期値設定データ値を超える
場合には“Ｈ”レベルの出力信号を、超えない場合に
は”Ｌ”レベルの出力信号を出力し、その出力信号を前
記位相比較クロック生成回路で生成された位相比較用ク
ロックＡによってラッチすることによって、入力信号と
クロックとの位相差が所定の値より大きくなりまたは小
さくなる点を正確に判定できる。Further, the phase difference judgment circuit used in the input signal latch circuit of the present invention is U which is the output of the phase comparator.
Counts the "H" level period of the P signal and DOWN, and outputs an "H" level output signal when the count value exceeds the counter initial value setting data value, and an "L" level output when the count value does not exceed the counter initial value setting data value. By outputting a signal and latching the output signal by the phase comparison clock A generated by the phase comparison clock generation circuit, the phase difference between the input signal and the clock becomes larger or smaller than a predetermined value. Can be accurately determined.
【００５８】さらに、本発明の入力信号ラッチ回路で用
いられる位相差判定回路は、位相比較器の出力であるＵ
Ｐ信号、ＤＯＷＮの“Ｈ”レベル信号を抵抗とコンデン
サの直列回路よって積分し、その電圧をコンパレータの
非反転入力端子に入力することによって、入力信号とク
ロックとの位相差が所定の値より大きくなりまたは小さ
くなる点を正確に判定できる。Further, the phase difference judging circuit used in the input signal latch circuit of the present invention is U which is the output of the phase comparator.
The P signal and the "H" level signal of DOWN are integrated by the series circuit of the resistor and the capacitor, and the voltage is input to the non-inverting input terminal of the comparator so that the phase difference between the input signal and the clock becomes larger than a predetermined value. Accurately determine the point that becomes small or small.
【００５９】さらに、本発明の入力信号ラッチ回路で用
いられる位相比較器は、２入力ＮＡＮＤ６１、６２、６
５〜６８、３入力ＮＡＮＤ６３、６４、および４入力Ｎ
ＡＮＤ６９で構成され論理回路を用いて、入力信号はＩ
Ｎと位相比較クロック生成回路３で生成されたクロック
信号Ａの位相を比較し、入力信号ＩＮに対してＡ信号の
位相が遅ている場合は、“Ｈ”レベルのＵＰ信号を出力
し、入力信号ＩＮに対してＡ信号の位相が進んでいる場
合は、“Ｈ”レベルのＤＯＷＮ信号を出力する。このよ
うな論理回路を用いることによって入力信号とクロック
信号との正確な位相比較ができる。Furthermore, the phase comparator used in the input signal latch circuit of the present invention is a 2-input NAND 61, 62, 6
5 to 68, 3-input NAND 63, 64, and 4-input N
The input signal is I using a logic circuit composed of AND69.
N and the phase of the clock signal A generated by the phase comparison clock generation circuit 3 are compared, and when the phase of the A signal is delayed with respect to the input signal IN, the UP signal of "H" level is output and the input When the phase of the A signal is advanced with respect to the signal IN, the DOWN signal of "H" level is output. By using such a logic circuit, accurate phase comparison between the input signal and the clock signal can be performed.
【００６０】さらに、本発明の入力信号ラッチ回路で用
いられる遅延手段は、インバータから構成され、遅延回
路に入力した信号位相を１８０゜遅延させることができ
る。Further, the delay means used in the input signal latch circuit of the present invention is composed of an inverter and can delay the signal phase input to the delay circuit by 180 °.
【００６１】さらに、本発明の入力信号ラッチ回路で用
いられる遅延手段は、入力信号に対して、その入力信号
と非同期のクロックの位相の遅れおよび進みの各々に対
応した遅延量が設定でき、入力信号とその入力信号と非
同期のクロック信号との位相の遅れ、進みによって選択
的に出力することによって、ＵＰ信号又はＤＯＷＮ信号
を選択して遅延することができる。Further, the delay means used in the input signal latch circuit of the present invention can set the delay amount corresponding to each of the delay and the advance of the phase of the clock asynchronous with the input signal with respect to the input signal. The UP signal or the DOWN signal can be selected and delayed by selectively outputting the signal, the input signal thereof, and the asynchronous clock signal by delaying or advancing the phases.
【００６２】さらに、本発明の入力信号ラッチ回路で用
いられる遅延手段は、抵抗とコンデンサからなる直列回
路によって入力信号を積分し、その積分された信号をバ
ッファ手段を介して出力することによって、遅延回路に
入力した信号を所定の位相だけ遅延させることができ
る。Furthermore, the delay means used in the input signal latch circuit of the present invention delays by delaying by integrating the input signal by the series circuit composed of the resistor and the capacitor and outputting the integrated signal via the buffer means. The signal input to the circuit can be delayed by a predetermined phase.
【００６３】さらに、本発明の入力信号ラッチ回路で用
いられる遅延手段は、抵抗とコンデンサからなる直列回
路によって入力信号を積分し、その積分された信号をシ
ュミットバッファ手段を介して出力することによって、
遅延回路に入力した信号を所定のだけ遅延させることが
できる。この回路においては、シュミットバッファを使
用しているので、抵抗、コンデンサの時定数が大きくて
もシュミットバッファ自身が発振することなく所定の遅
延量が容易に設定できる。Further, the delay means used in the input signal latch circuit of the present invention integrates the input signal by the series circuit consisting of the resistor and the capacitor, and outputs the integrated signal via the Schmitt buffer means,
The signal input to the delay circuit can be delayed by a predetermined amount. Since the Schmitt buffer is used in this circuit, the predetermined delay amount can be easily set without oscillation of the Schmitt buffer itself even if the time constants of the resistors and capacitors are large.
【００６４】さらに、本発明の入力信号ラッチ回路で用
いられる遅延手段は、抵抗とコンデンサからなる直列回
路によって入力信号を積分し、その積分された信号をコ
ンパレータを介して出力することによって、遅延回路に
入力した信号を所定の位相だけ遅延させることができ
る。Further, the delay means used in the input signal latch circuit of the present invention integrates the input signal by the series circuit composed of the resistor and the capacitor, and outputs the integrated signal through the comparator, thereby delaying the delay circuit. The signal input to can be delayed by a predetermined phase.
【００６５】さらに、本発明の入力信号ラッチ回路で用
いられる遅延手段は、縦続接続されたＤフリップフロッ
プから構成されるシフトレジスタによって、遅延回路に
入力した信号を所定の位相だけ遅延させることができ
る。Further, the delay means used in the input signal latch circuit of the present invention can delay the signal input to the delay circuit by a predetermined phase by means of a shift register composed of cascaded D flip-flops. .
【図１】 本発明の第１の実施例による入力信号ラッチ
回路の回路構成を示す図である。FIG. 1 is a diagram showing a circuit configuration of an input signal latch circuit according to a first embodiment of the present invention.
【図２】 図１の入力信号ラッチ回路のタイミングチャ
ートを示す図である。FIG. 2 is a diagram showing a timing chart of the input signal latch circuit of FIG.
【図３】 本発明の第２の実施例による入力信号ラッチ
回路の回路構成を示す図である。FIG. 3 is a diagram showing a circuit configuration of an input signal latch circuit according to a second embodiment of the present invention.
【図４】 本発明の第３の実施例による入力信号ラッチ
回路の回路構成を示す図である。FIG. 4 is a diagram showing a circuit configuration of an input signal latch circuit according to a third embodiment of the present invention.
【図５】 本発明の第４の実施例による入力信号ラッチ
回路の回路構成を示す図である。FIG. 5 is a diagram showing a circuit configuration of an input signal latch circuit according to a fourth embodiment of the present invention.
【図６】 本発明の入力信号ラッチ回路に用いられる第
６の実施例による位相差判定回路の回路構成を示す図で
ある。FIG. 6 is a diagram showing a circuit configuration of a phase difference determination circuit according to a sixth embodiment used in the input signal latch circuit of the present invention.
【図７】 本発明入力信号ラッチ回路に用いられる第７
の実施例による位相差判定回路の回路構成を示す図であ
る。FIG. 7 is a seventh diagram of the input signal latch circuit of the present invention.
6 is a diagram showing a circuit configuration of a phase difference determination circuit according to the embodiment of FIG.
【図８】 本発明の入力信号ラッチ回路に用いられる第
９の実施例による遅延回路の回路構成を示す図である。FIG. 8 is a diagram showing a circuit configuration of a delay circuit according to a ninth embodiment used in the input signal latch circuit of the present invention.
【図９】 本発明の入力信号ラッチ回路に用いられる第
１０の実施例による遅延回路の回路構成を示す図であ
る。FIG. 9 is a diagram showing a circuit configuration of a delay circuit according to a tenth embodiment used in the input signal latch circuit of the present invention.
【図１０】 本発明の入力信号ラッチ回路に用いられる
第１１の実施例による遅延回路の回路構成を示す図であ
る。FIG. 10 is a diagram showing a circuit configuration of a delay circuit according to an eleventh embodiment used in an input signal latch circuit of the present invention.
【図１１】 本発明の入力信号ラッチ回路に用いられる
第１２の実施例による遅延回路の回路構成を示す図であ
る。FIG. 11 is a diagram showing a circuit configuration of a delay circuit according to a twelfth embodiment used in the input signal latch circuit of the present invention.
【図１２】 本発明の入力信号ラッチ回路に用いられる
第１３の実施例による遅延回路の回路構成を示す図であ
る。FIG. 12 is a diagram showing a circuit configuration of a delay circuit according to a thirteenth embodiment used in the input signal latch circuit of the present invention.
【図１３】 本発明の入力信号ラッチ回路に用いられる
第１４の実施例による遅延回路の回路構成を示す図であ
る。FIG. 13 is a diagram showing a circuit configuration of a delay circuit according to a fourteenth embodiment used in the input signal latch circuit of the present invention.
【図１４】 本発明の入力信号ラッチ回路に用いられる
第５の実施例による位相比較クロック生成回路の回路構
成を示す図である。FIG. 14 is a diagram showing a circuit configuration of a phase comparison clock generation circuit according to a fifth embodiment used in the input signal latch circuit of the present invention.
【図１５】 本発明の入力信号ラッチ回路に用いられる
第８の実施例による位相比較器の回路構成を示す図であ
る。FIG. 15 is a diagram showing a circuit configuration of a phase comparator according to an eighth embodiment used in the input signal latch circuit of the present invention.
【図１６】 図６の位相差判定回路のタイミングチャー
トを示す図である。16 is a diagram showing a timing chart of the phase difference determination circuit of FIG.
【図１７】 図１４の位相比較クロック生成回路のタイ
ミングチャートを示す図である。17 is a diagram showing a timing chart of the phase comparison clock generation circuit of FIG.
【図１８】 図１５の位相比較器のタイミングチャート
を示す図である。18 is a diagram showing a timing chart of the phase comparator of FIG.
【図１９】 従来の入力信号ラッチ回路の回路構成を示
す図である。FIG. 19 is a diagram showing a circuit configuration of a conventional input signal latch circuit.
【図２０】 従来の入力信号ラッチ回路のタイミングチ
ャートを示す図である。FIG. 20 is a diagram showing a timing chart of a conventional input signal latch circuit.
１ 位相差判定回路 ２ 遅延回路 ３ 位相比較クロック生成回路 ４ 位相比較器 １１ ＯＲゲート １２ Ｎビットバイナリカウンタ １３ ＪＫフリップフロップ ３２ ＵＰ信号用遅延回路 ３３ ＤＯＷＮ信号用遅延回路 ３１、５８ インバータ ５，３ ４，５９ セレクタ ６，７，ＦＦ１〜ＦＦｎ， ５１，５３ Ｄフリップフロップ １４，５２，５４ Ｄフリップフロップ １５，１８，１９，３５，４１，４２ 抵抗 １６，３６ コンデンサ ２１，４３ コンパレータ ５６，５７ ＥＸＯＲゲート ６１、６２、６５、６６、６７、６８ ２入力ＮＡＮＤ
ゲート ６３、６４ ３入力ＮＡＮＤゲート ６９ ４入力ＮＡＮＤゲート ８０ 入力信号入力端子 ９０ クロック信号入力端子 １００ 出力信号出力端子 １１０，１２０，１３０，１４０，１６０ 入力端子 １９０，２００，２１０，２３０，２４０ 入力端子 １５０，１７０，２２０，２５０，２６０ 出力端子DESCRIPTION OF SYMBOLS 1 Phase difference determination circuit 2 Delay circuit 3 Phase comparison clock generation circuit 4 Phase comparator 11 OR gate 12 N-bit binary counter 13 JK flip-flop 32 UP signal delay circuit 33 DOWN signal delay circuit 31, 58 Inverter 5, 3 4 , 59 selectors 6, 7, FF1 to FFn, 51, 53 D flip-flops 14, 52, 54 D flip-flops 15, 18, 19, 35, 41, 42 resistors 16, 36 capacitors 21, 43 comparators 56, 57 EXOR gates 61, 62, 65, 66, 67, 68 2-input NAND
Gate 63, 64 3 input NAND gate 69 4 input NAND gate 80 input signal input terminal 90 clock signal input terminal 100 output signal output terminal 110, 120, 130, 140, 160 input terminal 190, 200, 210, 230, 240 input terminal 150, 170, 220, 250, 260 output terminals
Claims (14)
ック信号でラッチする入力信号ラッチ回路において：ク
ロック信号を分周して入力信号と同程度の周期を有する
信号を生成する位相比較クロック生成手段と、 入力信号と前記入力信号と同程度の周期を有する信号と
の位相差を検出する位相比較手段と、 前記位相差が設定値以下であることを判断する位相差判
定手段と、 前記位相差が設定値以下の場合に、入力信号を所定量遅
延させる遅延手段と、 前記位相差判定手段の出力に基づいてクロック信号また
は遅延されたクロック信号を選択するセレクタ手段と、 入力信号をセレクタ手段の出力信号によってラッチする
ラッチ手段と、を備えたことを特徴とする入力信号ラッ
チ回路。1. An input signal latch circuit for latching an input signal with a clock signal asynchronous with the input signal: a phase comparison clock generator for dividing a clock signal to generate a signal having a cycle similar to that of the input signal. Means, phase comparing means for detecting a phase difference between the input signal and a signal having a cycle similar to the input signal, phase difference determining means for determining that the phase difference is less than or equal to a set value, and When the phase difference is less than or equal to a set value, a delay unit that delays the input signal by a predetermined amount, a selector unit that selects a clock signal or a delayed clock signal based on the output of the phase difference determination unit, and an input signal selector unit. An input signal latch circuit, the input signal latch circuit comprising:
ック信号でラッチする入力信号ラッチ回路において：ク
ロック信号を分周して入力信号と同程度の周期を有する
信号を生成する位相比較クロック生成手段と、 入力信号と前記入力信号と同程度の周期を有する信号と
の位相差を検出する位相比較手段と、 前記位相差が設定値以下であることを判断する位相差判
定手段と、 前記クロック信号を遅延する遅延手段と、 前記遅延回路で遅延されたクロック信号によって入力信
号をラッチするラッチ手段と、 前記入力信号をクロック信号でラッチするラッチ手段
と、 前記位相差判定手段の出力に基づいて前記のラッチされ
た入力信号または遅延された入力信号を選択するセレク
タ手段と、を備えたことを特徴とする入力信号ラッチ回
路。2. An input signal latch circuit for latching an input signal with a clock signal asynchronous with the input signal: a phase comparison clock generation for dividing a clock signal to generate a signal having a cycle similar to that of the input signal. Means, phase comparison means for detecting a phase difference between the input signal and a signal having a similar period to the input signal, phase difference determination means for determining that the phase difference is less than or equal to a set value, and the clock Delay means for delaying a signal, latch means for latching an input signal with a clock signal delayed by the delay circuit, latch means for latching the input signal with a clock signal, and based on an output of the phase difference determining means An input signal latch circuit, comprising: selector means for selecting the latched input signal or the delayed input signal.
ック信号でラッチする入力信号ラッチ回路において：ク
ロック信号を分周して入力信号と同程度の周期を有する
信号を生成する位相比較クロック生成手段と、 入力信号と前記入力信号と同程度の周期を有する信号と
の位相差を検出する位相比較手段と、 前記位相差が設定値以下であることを判断する位相差判
定手段と、 前記入力信号を遅延する遅延手段と、 前記位相差判定手段の出力に基づいて前記の入力信号ま
たは前記遅延手段によって遅延された入力信号を選択す
るセレクタ手段と、 前記セレクタ手段の出力をクロック信号でラッチするラ
ッチ手段と、を備えたことを特徴とする入力信号ラッチ
回路。3. An input signal latch circuit for latching an input signal with a clock signal asynchronous with the input signal: phase comparison clock generation for dividing a clock signal to generate a signal having a cycle similar to that of the input signal Means, phase comparison means for detecting a phase difference between the input signal and a signal having a cycle similar to the input signal, phase difference determination means for determining that the phase difference is less than or equal to a set value, and the input Delay means for delaying a signal, selector means for selecting the input signal or the input signal delayed by the delay means based on the output of the phase difference determination means, and the output of the selector means latched by a clock signal An input signal latch circuit comprising: latching means.
ック信号でラッチする入力信号ラッチ回路において：ク
ロック信号を分周して入力信号と同程度の周期を有する
信号を生成する位相比較クロック生成手段と、 入力信号と前記入力信号と同程度の周期を有する信号と
の位相差を検出する位相比較手段と、 前記位相差が設定値以下であることを判断する位相差判
定手段と、 前記入力信号をラッチする第１のラッチ手段と前記入力
信号を遅延する遅延手段と、 前記遅延回路で遅延された入力信号をラッチする第２の
ラッチ手段と、 前記位相差判定手段の出力に基づいて前記第１のラッチ
手段または前記第２のラッチ手段の出力信号を選択する
セレクタ手段と、を備えたことを特徴とする入力信号ラ
ッチ回路。4. An input signal latch circuit for latching an input signal with a clock signal asynchronous with the input signal: a phase comparison clock generation for dividing a clock signal to generate a signal having a cycle similar to that of the input signal. Means, phase comparison means for detecting a phase difference between the input signal and a signal having a cycle similar to the input signal, phase difference determination means for determining that the phase difference is less than or equal to a set value, and the input A first latching means for latching a signal, a delaying means for delaying the input signal, a second latching means for latching the input signal delayed by the delay circuit, and a second latching means based on an output of the phase difference determining means. An input signal latch circuit, comprising: selector means for selecting an output signal of the first latch means or the second latch means.
力信号ラッチ回路において：前記位相比較クロック生成
回路は、 入力信号をクロック信号でラッチする第１のラッチ手段
と、 入力信号を反転されたクロック信号でラッチする第２の
ラッチ手段と、 前記第１のラッチ手段の出力を前記第２のラッチ手段で
ラッチする第３のラッチ手段と、 前記第２のラッチ手段の出力と第３のラッチ手段の出力
の排他的論理和をとる第１のＥＸＯＲと、 前記クロック信号を入力信号と同じ程度の周期の信号に
分周する分周手段と、 入力信号を前記分周手段の出力によってラッチする第４
のラッチ手段と、 前記第１のＥＸＯＲの出力と前記第４のラッチ手段との
排他的論理和をとる第２のＥＸＯＲと、 前記第２のＥＸＯＲによって前記分周手段の出力信号と
その出力信号を遅延させた信号とを選択するセレクタ手
段と、から構成されることを特徴とする入力信号ラッチ
回路。5. The input signal latch circuit according to claim 1, wherein the phase comparison clock generation circuit inverts the input signal, and first latch means for latching the input signal with the clock signal. Second latch means for latching by the generated clock signal, third latch means for latching the output of the first latch means by the second latch means, output of the second latch means and third A first EXOR for taking the exclusive OR of the outputs of the latch means, a frequency dividing means for dividing the clock signal into a signal having a cycle similar to that of the input signal, and an input signal by the output of the frequency dividing means. 4th to latch
Latching means, a second EXOR that takes an exclusive OR of the output of the first EXOR and the fourth latching means, and the output signal of the frequency dividing means and its output signal by the second EXOR. And a selector means for selecting the delayed signal.
力信号ラッチ回路において：前記位相差判定回路は、 位相比較器の出力であるＵＰ信号、ＤＯＷＮ信号の
“Ｈ”レベル期間をカウントし、前記のカウント値がカ
ウンタ初期値設定データ値を超える場合には“Ｈ”レベ
ルの出力信号を、超えない場合には”Ｌ”レベルの出力
信号を出力するＮビットバイナリカウンタとＪＫフリッ
プフロップとの組み合わせ回路と、 前記ＪＫフリップフロップの出力信号を前記位相比較ク
ロック生成回路で生成された位相比較用クロックＡによ
ってラッチするラッチ手段と、から構成されることを特
徴とする入力信号ラッチ回路。6. The input signal latch circuit according to any one of claims 1 to 4, wherein the phase difference determination circuit counts an "H" level period of an UP signal and a DOWN signal output from the phase comparator. An N-bit binary counter and a JK flip-flop that output an "H" level output signal when the count value exceeds the counter initial value setting data value and an "L" level output signal when the count value does not exceed the counter initial value setting data value. An input signal latch circuit, comprising: a combination circuit of the above-mentioned JK flip-flop and a latch means for latching an output signal of the JK flip-flop by the phase comparison clock A generated by the phase comparison clock generation circuit.
力信号ラッチ回路において：前記位相差判定回路は、 位相比較器の出力であるＵＰ信号、ＤＯＷＮ信号の
“Ｈ”レベル信号を積分する抵抗とコンデンサの直列回
路と、 この抵抗とコンデンサの直列回路の接続点の電圧が非反
転入力に入力され、電源とグランド間に接続された抵抗
の中間点からの電圧が反転回路に入力されるコンパレー
タと、から構成され、抵抗、コンデンサの充放電を用い
て位相差信号を検出することを特徴とする入力信号ラッ
チ回路。7. The input signal latch circuit according to any one of claims 1 to 4, wherein the phase difference determination circuit integrates the "H" level signal of the UP signal and the DOWN signal output from the phase comparator. The voltage at the connection point between the series circuit of the resistor and capacitor and this series circuit of the resistance and capacitor is input to the non-inverting input, and the voltage from the intermediate point of the resistance connected between the power supply and ground is input to the inverting circuit. And an input signal latch circuit, which detects a phase difference signal by charging and discharging a resistor and a capacitor.
力信号ラッチ回路において：前記位相比較器４は、 ２入力ＮＡＮＤ６１、６２、６５、６６、６７、６８、
３入力ＮＡＮＤ６３、６４、および４入力ＮＡＮＤ６９
から構成され、 ２入力ＮＡＮＤ６１には、入力信号ＩＮおよび３入力Ｎ
ＡＮＤ６３の出力が入力され、２入力ＮＡＮＤ６２に
は、信号Ａおよび３入力ＮＡＮＤ６４の出力が入力さ
れ、２入力ＮＡＮＤ６５には、２入力ＮＡＮＤ６１、６
６の出力が入力され、２入力ＮＡＮＤ６８には、２入力
ＮＡＮＤ６２、６７の出力が入力され、２入力ＮＡＮＤ
６６には、２入力ＮＡＮＤ６５、４入力ＮＡＮＤ６９の
出力が入力され、２入力ＮＡＮＤ６７には、２入力ＮＡ
ＮＤ６８、４入力ＮＡＮＤ６９の出力が入力され、４入
力ＮＡＮＤ６９には、２入力ＮＡＮＤ６１、６５、６
８、６２の出力が入力され、３入力ＮＡＮＤ６３には、
２入力ＮＡＮＤ６１、６５、および４入力ＮＡＮＤ６９
の出力が入力され、３入力ＮＡＮＤ６４には、２入力Ｎ
ＡＮＤ６２、６８、および４入力ＮＡＮＤ６９の出力が
入力され、３入力ＮＡＮＤ６３からＵＰ信号が出力さ
れ、３入力ＮＡＮＤ６４からＤＯＷＮ信号が出力される
ことを特徴とする入力信号ラッチ回路。8. The input signal latch circuit according to claim 1, wherein the phase comparator 4 is a 2-input NAND 61, 62, 65, 66, 67, 68,
3-input NAND 63, 64, and 4-input NAND 69
The 2-input NAND 61 has an input signal IN and a 3-input N.
The output of the AND 63 is input, the signal A and the output of the 3-input NAND 64 are input to the 2-input NAND 62, and the 2-input NAND 61 and 6 are input to the 2-input NAND 65.
The output of 6 is input, the outputs of 2-input NANDs 62 and 67 are input to the 2-input NAND 68, and the 2-input NAND is input.
The outputs of the 2-input NAND 65 and the 4-input NAND 69 are input to the 66, and the 2-input NA is input to the 2-input NAND 67.
The outputs of the ND 68 and the 4-input NAND 69 are input to the 4-input NAND 69, and the 2-input NAND 61, 65, 6
The outputs of 8 and 62 are input to the 3-input NAND 63,
2-input NAND 61, 65, and 4-input NAND 69
Is input to the 3-input NAND 64, and the 2-input N
An input signal latch circuit characterized in that the outputs of the ANDs 62 and 68 and the 4-input NAND 69 are input, the 3-input NAND 63 outputs the UP signal, and the 3-input NAND 64 outputs the DOWN signal.
力信号ラッチ回路において：前記遅延手段は、 インバータから構成されることを特徴とする入力信号ラ
ッチ回路。9. The input signal latch circuit according to any one of claims 1 to 4, wherein the delay means comprises an inverter.
入力信号ラッチ回路において：前記遅延手段は、 入力信号に対して、その入力信号と非同期のクロックの
位相が遅れた場合に遅延させる第１の遅延回路と、 入力信号に対して、その入力信号と非同期のクロックの
位相が進んだ場合に遅延させる第２の遅延回路と、 前記第１および第２の遅延回路の出力を入力信号とその
入力信号と非同期のクロック信号との位相の遅れ、進み
によって選択的に出力するセレクタ手段と、から構成さ
れることを特徴とする入力信号ラッチ回路。10. The input signal latch circuit according to claim 1, wherein the delay means delays the input signal when the phase of a clock asynchronous with the input signal is delayed. A first delay circuit, a second delay circuit for delaying an input signal when a phase of a clock asynchronous with the input signal advances, and outputs of the first and second delay circuits And an input signal latch circuit comprising selector means for selectively outputting the input signal and the asynchronous clock signal by delaying or advancing the phase.
入力信号ラッチ回路において：前記遅延手段は、 入力信号を積分する抵抗とコンデンサの直列回路と、 この抵抗とコンデンサの直列回路の接続点の電圧が入力
されるバッファ手段と、から構成されることを特徴とす
る入力信号ラッチ回路。11. The input signal latch circuit according to any one of claims 1 to 4, wherein the delay means connects a series circuit of a resistor and a capacitor for integrating an input signal, and a series circuit of the resistor and the capacitor. An input signal latch circuit comprising: a buffer unit to which a voltage at a point is input.
入力信号ラッチ回路において：前記遅延手段は、 入力信号を積分する抵抗とコンデンサの直列回路と、 この抵抗とコンデンサの直列回路の接続点の電圧が入力
されるシュミットバッファ手段と、から構成されること
を特徴とする入力信号ラッチ回路。12. An input signal latch circuit according to any one of claims 1 to 4, wherein the delay means is a series circuit of a resistor and a capacitor for integrating an input signal, and a series circuit of the resistor and the capacitor is connected. An input signal latch circuit comprising: a Schmitt buffer means to which a voltage at a point is input.
入力信号ラッチ回路において：前記遅延手段は、 入力信号を積分する抵抗とコンデンサの直列回路と、 この抵抗とコンデンサの直列回路の接続点の電圧が非反
転入力に入力され、電源とグランド間に接続された抵抗
の中間点からの電圧が反転回路に入力されるコンパレー
タと、から構成されることを特徴とする入力信号ラッチ
回路。13. The input signal latch circuit according to any one of claims 1 to 4, wherein the delay means connects a series circuit of a resistor and a capacitor for integrating an input signal, and a series circuit of the resistor and the capacitor. An input signal latch circuit, comprising: a non-inverting input to which a voltage at a point is input, and a comparator to which a voltage from an intermediate point of a resistor connected between a power supply and ground is input to an inverting circuit.
入力信号ラッチ回路において：前記遅延手段は、 縦続接続されたＤフリップフロップから構成されるシフ
トレジスタによって構成されることを特徴とする入力信
号ラッチ回路。14. The input signal latch circuit according to any one of claims 1 to 4, wherein the delay means is composed of a shift register composed of cascaded D flip-flops. Input signal latch circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7092416A JPH08288798A (en) | 1995-04-18 | 1995-04-18 | Input signal latching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7092416A JPH08288798A (en) | 1995-04-18 | 1995-04-18 | Input signal latching circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288798A true JPH08288798A (en) | 1996-11-01 |
Family
ID=14053821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7092416A Pending JPH08288798A (en) | 1995-04-18 | 1995-04-18 | Input signal latching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288798A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010273185A (en) * | 2009-05-22 | 2010-12-02 | Renesas Electronics Corp | Digital phase locked loop circuit |
| CN103840795A (en) * | 2014-02-26 | 2014-06-04 | 中国科学院自动化研究所 | Orthogonal detector circuit based on DDS chip phase shift |
-
1995
- 1995-04-18 JP JP7092416A patent/JPH08288798A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010273185A (en) * | 2009-05-22 | 2010-12-02 | Renesas Electronics Corp | Digital phase locked loop circuit |
| CN103840795A (en) * | 2014-02-26 | 2014-06-04 | 中国科学院自动化研究所 | Orthogonal detector circuit based on DDS chip phase shift |
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