JPH08279733A - 発振回路及び半導体記憶装置 - Google Patents

発振回路及び半導体記憶装置

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JPH08279733A
JPH08279733A JP8089912A JP8991296A JPH08279733A JP H08279733 A JPH08279733 A JP H08279733A JP 8089912 A JP8089912 A JP 8089912A JP 8991296 A JP8991296 A JP 8991296A JP H08279733 A JPH08279733 A JP H08279733A
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mosfet
refresh
coupled
signal
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JP8089912A
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Takeshi Kajimoto
毅 梶本
Yutaka Shinpo
豊 新保
Katsuyuki Sato
克之 佐藤
Shinko Ogata
真弘 尾方
Kanehide Kemizaki
兼秀 検見崎
Shiyouji Kubono
昌次 久保埜
Nobuo Kato
信夫 加藤
Kiichi Manita
喜一 間仁田
Michitaro Kanemitsu
道太郎 金光
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Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 電源バンプ対策を施した発振回路を提供し、
リフレッシュタイマー回路等の動作を安定化する。 【解決手段】 キャパシタＣ１のチャージ及びディスチ
ャージを繰り返すことにより所定のパルス信号を形成す
る発振回路において、キャパシタＣ１に対するチャージ
又はディスチャージ電流経路を構成し発振回路の周波数
を決定するＭＯＳＦＥＴＱＮ１を、定電流源を構成する
ＭＯＳＦＥＴＱＮ２とカレントミラー結合するととも
に、定電流源の電流値を設定する抵抗Ｒ１を構成する多
結晶シリコン層のほぼ二分の一にあたる部分の下層に、
回路の電源電圧に結合された第１ウェル領域を形成し、
残りの二分の一にあたる部分の下層に、回路の接地電位
に結合された第２ウェル領域を形成することで、上記抵
抗手段と回路の電源電圧及び接地電位間の基板容量を均
一化する。これにより、リフレッシュタイマー回路等に
含まれる発振回路の電源バンプ等による特性劣化を抑制
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、発振回路及び半
導体記憶装置に関するもので、例えば、リフレッシュタ
イマー回路を構成する発振回路ならびにこれを含む擬似
スタティック型ＲＡＭ（ランダムアクセスメモリ）に利
用して特に有効な技術に関する。
【０００２】
【従来の技術】高集積化が可能なダイナミック型ＲＡＭ
を基本構成とし、かつ通常のスタティック型ＲＡＭと互
換性のあるインタフェースを持つように設計された擬似
スタティック型ＲＡＭがある。擬似スタティック型ＲＡ
Ｍは、通常の書き込み及び読み出しモードに加えて、外
部制御によってリフレッシュ動作を単発的に実行するア
ドレスリフレッシュモード及びオートリフレッシュモー
ドと、例えばバッテリバックアップ時においてリフレッ
シュ動作を自律的にかつ周期的に実行するセルフリフレ
ッシュモードとを有する。擬似スタティック型ＲＡＭ
は、上記オートリフレッシュ及びセルフリフレッシュモ
ードにおいてリフレッシュ動作を実行すべきワード線を
順次指定するためのリフレッシュカウンタと、上記セル
フリフレッシュモードにおいてリフレッシュ動作を周期
的に起動するためのリフレッシュタイマー回路とを内蔵
する。
【０００３】オートリフレッシュ及びセルフリフレッシ
ュモードを有する擬似スタティック型ＲＡＭについて
は、例えば、１９８７年３月、株式会社日立製作所発行
の『日立ＩＣメモリデータブック』第２２９頁〜第２３
４頁に記載されている。
【０００４】
【発明が解決しようとする課題】上記に記載される擬似
スタティック型ＲＡＭ等において、セルフリフレッシュ
モードにおけるメモリアレイの平均消費電流は、リフレ
ッシュ周期の逆数すなわち単位時間あたりのリフレッシ
ュ回数にほぼ比例して大きくなる。そして、上記セルフ
リフレッシュモードにおけるリフレッシュ周期は、メモ
リセル自身の情報保持能力と、リフレッシュ周期を設定
するリフレッシュタイマー回路の安定性とにより左右さ
れ、これによってバッテリバックアップ時等における擬
似スタティック型ＲＡＭ等の低消費電力化が制限され
る。
【０００５】このため、本願発明者等は、この発明に先
立って、リフレッシュタイマー回路を、電源電圧依存性
の少ない発振回路と、この発振回路から出力されるパル
ス信号を計数して所定のリフレッシュ起動信号を形成す
るリフレッシュタイマーカウンタ回路とにより構成し、
さらに、リフレッシュタイマーカウンタ回路の計数初期
値を、対応するヒューズ手段を選択的に切断することに
より任意に設定できるようにすることで、擬似スタティ
ック型ＲＡＭのリフレッシュ周期を安定化させまた出来
るだけメモリセル自身の情報保持能力に接近させること
を考えた。
【０００６】ところが、上記発振回路は、その動作電流
が制限される上に、比較的長い周期でチャージ又はディ
スチャージされるキャパシタと、比較的大きな抵抗値を
必要としかつ半導体基板面の比較的長い距離にわたって
形成されるポリシリコン（多結晶シリコン）抵抗とを含
む。このため、例えば、上記キャパシタのディスチャー
ジ期間中において回路の電源電圧等にバンプが生じた場
合、ディスチャージ電流が変化し、あるいは上記ポリシ
リコン抵抗と半導体基板との間に寄生する基板容量の値
が大きくなって電源バンプを急速に吸収できなくなるこ
とから、発振回路の発振周波数が変動してしまう。その
結果、発振回路の周波数を、メモリセルの情報保持能力
に対して余裕をもって設定する必要が生じる。
【０００７】一方、擬似スタティック型ＲＡＭに設けら
れる発振回路及びリフレッシュタイマーカウンタ回路
は、せっかくその周期を選択的に切り換えうる機能を有
しながら、その発振特性や変動特性を試験確認するすべ
を持たない。このため、これらの特性に関する実績デー
タが揃いまたそのバラツキが充分収束するまでの間は、
試行錯誤的にリフレッシュ周期の設定を行わせざるをえ
ない。このことは、同様にメモリセルの情報保持能力に
対する余裕を必要とし、擬似スタティック型ＲＡＭの低
消費電力化を制限するとともに、その試験工数を増大さ
せる一因となる。
【０００８】この発明の主たる目的は、電源バンプ対策
を施した発振回路を提供し、リフレッシュタイマー回路
等の動作を安定化することにある。
【０００９】この発明の他の主たる目的は、リフレッシ
ュタイマー回路やこれを含む半導体記憶装置の特性を的
確かつ効率的に試験確認しうるテスト方式を提供するこ
とにある。
【００１０】この発明の他の主たる目的は、動作の高速
化を図った出力バッファ及び動作の安定化を図った電圧
発生回路ならびに簡素化を図ったヒューズ回路を提供
し、擬似スタティック型ＲＡＭ等に適したレイアウト方
式を提供することにある。
【００１１】この発明のさらなる目的は、セルフリフレ
ッシュモードを有し、上記各回路を備える擬似スタティ
ック型ＲＡＭの低消費電力化と動作の安定化を図りつつ
その高速化を推進することにある。
【００１２】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、擬似スタティック型ＲＡＭ
のリフレッシュタイマー回路等に含まれる発振回路のキ
ャパシタに対するチャージ又はディスチャージ電流経路
を構成し発振回路の周波数を決定するＭＯＳＦＥＴを、
定電流源を構成するＭＯＳＦＥＴとカレントミラー結合
するとともに、定電流源の電流値を設定する抵抗を構成
する多結晶シリコン層のほぼ二分の一にあたる部分の下
層に、回路の電源電圧に結合されたウェル領域を形成
し、また残り二分の一にあたる部分の下層に、回路の接
地電位に結合されたウェル領域を形成する。そして、擬
似スタティック型ＲＡＭ等に、リフレッシュタイマー回
路のリフレッシュタイマーカウンタ回路の計数初期値を
例えばアドレス入力端子を介して任意に設定できるテス
トモードや、そのリフレッシュ周期を所定の外部端子か
ら供給される試験制御信号によって任意に設定できるテ
ストモード等を用意する。さらに、セルフリフレッシュ
モードを有する擬似スタティック型ＲＡＭ等に、リフレ
ッシュ周期を設定するためのリフレッシュタイマー回路
を設け、その出力信号の周期を選択的に切り換えうる構
成とする。
【００１４】上記した手段によれば、リフレッシュタイ
マー回路等の発振回路のキャパシタのディスチャージ電
流を安定化し、またその多結晶シリコン抵抗と回路の電
源電圧及び接地電位間にほぼ同一の寄生容量が結合され
るために電源変動を相殺できることから、電源バンプ等
による発振回路の発振周波数の変動を抑制できる。そし
て、これらの発振回路及びリフレッシュタイマーカウン
タ回路の動作特性ならびにメモリセルの情報保持特性の
アドレス依存性等を効率的に試験確認できることから、
擬似スタティック型ＲＡＭのリフレッシュ周期を的確
に、かつメモリセルの情報保持能力により接近した値で
設定できる。さらに、例えばバッテリバックアップ時等
において比較的長い周期で行われるＰＳ（疑似）リフレ
ッシュモードと、擬似スタティック型ＲＡＭが活性状態
とされる合間をぬって比較的短い周期で行われるＶＳ
（仮想）リフレッシュモードとを、１個の共通半導体基
板で選択的に実現しうる擬似スタティック型ＲＡＭ等を
提供できる。その結果、擬似スタティック型ＲＡＭの動
作を安定化しつつ、その低消費電力化を推進できる。
【００１５】
【発明の実施の形態】
３．１．基本的構成又は方式ならびにその特徴 ３．１．１．ブロック構成 図１には、この発明が適用された擬似スタティック型Ｒ
ＡＭの選択回路及びタイミング発生回路ならびに電圧発
生回路の一実施例のブロック図が示されている。また、
図２ならびに図３には、上記擬似スタティック型ＲＡＭ
のメモリアレイと直接周辺回路ならびにデータ入出力回
路の一実施例のブロック図がそれぞれ示されている。な
お、図１ないし図３の各ブロックを構成する回路素子
は、特に制限されないが、Ｐ型単結晶シリコンからなる
１個の半導体基板上において形成される。また、図１な
いし図３ならびに以下の回路図等において、入力又は出
力信号等に関する信号線は、半導体基板面に形成される
ボンディングパッドを起点として示される。各ブロック
の具体的な回路構成とその動作ならびに特徴について
は、後で詳細に説明する。
【００１６】この実施例の擬似スタティック型ＲＡＭ
は、ダイナミック型ＲＡＭを基本構成とし、そのメモリ
アレイがいわゆる１素子型のダイナミック型メモリセル
により構成されることで、回路の高集積化と低消費電力
化が図られる。また、Ｘアドレス信号Ｘ０〜Ｘ１０及び
Ｙアドレス信号Ｙ１１〜Ｙ１８が、それぞれ別個のアド
レス入力端子Ａ０〜Ａ１０及びＡ１１〜Ａ１８を介して
入力され、さらに制御信号として、チップイネーブル信
号ＣＥＢ，ライトイネーブル信号ＷＥＢ及び出力イネー
ブル信号ＯＥＢが設けられることで、通常のスタティッ
ク型ＲＡＭと互換性のある入出力インタフェースを持つ
ものとされる。
【００１７】さらに、擬似スタティック型ＲＡＭは、リ
フレッシュアドレスを外部から指定しながら単発的なリ
フレッシュ動作を行うアドレスリフレッシュモード（こ
こで、リフレッシュ動作や試験動作等の方式種別をモー
ドと称し、例えばアドレスリフレッシュモードのように
示す。また、各モード等による実際のメモリアクセスを
動作サイクルと称し、例えばアドレスリフレッシュサイ
クルのように称する。以下同様）と、リフレッシュアド
レスを内蔵するリフレッシュカウンタＲＦＣにより指定
しながら単発的にリフレッシュ動作を行うオートリフレ
ッシュモードとを有し、また、上記リフレッシュカウン
タＲＦＣと内蔵するリフレッシュタイマー回路ＴＭＲ及
びリフレッシュタイマーカウンタ回路ＳＲＣを用いるこ
とで、すべてのワード線に関するリフレッシュ動作を自
律的にかつ所定の周期で断続的に実行するセルフリフレ
ッシュモードとを有する。
【００１８】この実施例において、出力イネーブル信号
ＯＥＢは、特に制限されないが、リフレッシュ制御信号
ＲＦＳＨＢとして兼用され、この出力イネーブル信号Ｏ
ＥＢとライトイネーブル信号ＷＥＢによって擬似スタテ
ィック型ＲＡＭの動作モードが選択的に設定される。
【００１９】図１において、外部から起動制御信号とし
て供給されるチップイネーブル信号ＣＥＢ，ライトイネ
ーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢすなわ
ちリフレッシュ制御信号ＲＦＳＨＢは、対応する入力バ
ッファＣＥＢ，ＷＥＢ及びＯＥＢを経て、タイミング発
生回路ＴＧに供給される。このタイミング発生回路ＴＧ
には、ＸアドレスバッファＸＡＢから、３ビットの相補
内部アドレス信号ＢＸ０，ＢＸ１及びＢＸ１０（ここ
で、例えば非反転内部アドレス信号ＢＸ０及び反転内部
アドレス信号ＢＸ０Ｂをあわせて相補内部アドレス信号
ＢＸ０のように表す。また、それが有効とされるとき選
択的にロウレベルとされるいわゆる反転信号等について
は、その名称の末尾にＢを付して表すが、各図面におい
ては、反転信号等の名称の上に直線を付して表す場合も
ある。以下同様）が供給される。タイミング発生回路Ｔ
Ｇは、後述するように、上記チップイネーブル信号ＣＥ
Ｂ，ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢならびに相補内部アドレス信号ＢＸ０，ＢＸ１
及びＢＸ１０をもとに、擬似スタティック型ＲＡＭの各
回路ブロックの動作に必要な各種タイミング信号を形成
する。
【００２０】一方、外部から対応するアドレス入力端子
Ａ０〜Ａ１０を介して供給される１１ビットのＸアドレ
ス信号Ｘ０〜Ｘ１０は、特に制限されないが、Ｘアドレ
スバッファＸＡＢの一方の入力端子に供給され、８ビッ
トのＹアドレス信号Ｙ１１〜Ｙ１８は、Ｙアドレスバッ
ファＹＡＢに供給される。ＸアドレスバッファＸＡＢの
他方の入力端子には、リフレッシュカウンタＲＦＣから
１１ビットのリフレッシュアドレス信号ＡＲ０〜ＡＲ１
０が供給される。さらに、ＸアドレスバッファＸＡＢに
は、タイミング発生回路ＴＧから反転タイミング信号φ
ｒｅｆＢ及びφｘｌＢが供給され、Ｙアドレスバッファ
ＹＡＢには、反転タイミング信号φｙｌＢが供給され
る。ここで、反転タイミング信号φｒｅｆＢは、後述す
るように、擬似スタティック型ＲＡＭがオートリフレッ
シュモード又はセルフリフレッシュモードで選択状態と
されるとき、選択的にロウレベルとされ、タイミング信
号φｘｌ及びφｙｌは、擬似スタティック型ＲＡＭが選
択状態とされるとき、Ｘアドレス信号Ｘ０〜Ｘ１０又は
リフレッシュアドレス信号ＡＲ０〜ＡＲ１０あるいはＹ
アドレス信号Ｙ１１〜Ｙ１８のレベルが確定される時点
で、選択的にロウレベルとされる。
【００２１】ＸアドレスバッファＸＡＢは、擬似スタテ
ィック型ＲＡＭが通常の書き込み又は読み出しモードで
選択状態とされ反転タイミング信号φｒｅｆＢがハイレ
ベルとされるとき、外部端子を介して供給されるＸアド
レス信号Ｘ０〜Ｘ１０を反転タイミング信号φｘｌＢに
従って取り込み、保持する。また、擬似スタティック型
ＲＡＭがリフレッシュモードで選択状態とされ反転タイ
ミング信号φｒｅｆＢがロウレベルとされるとき、リフ
レッシュアドレスカウンタＲＦＣから供給されるリフレ
ッシュアドレス信号ＡＲ０〜ＡＲ１０を反転タイミング
信号φｘｌＢに従って取り込み、保持する。Ｘアドレス
バッファＸＡＢは、さらにＸアドレス信号Ｘ０〜Ｘ１０
又はリフレッシュアドレス信号ＡＲ０〜ＡＲ１０をもと
に、相補内部アドレス信号ＢＸ０〜ＢＸ１０を形成す
る。このうち、下位２ビットの相補内部アドレス信号Ｂ
Ｘ０及びＢＸ１は、前述のように、タイミング発生回路
ＴＧに供給され、３ビットの相補内部アドレス信号ＢＸ
２，ＢＸ３及びＢＸ１０は、ワード線選択駆動信号発生
回路ＰＷＤに供給される。残り６ビットの相補内部アド
レス信号ＢＸ４〜ＢＸ９は、ＸプリデコーダＰＸＤに供
給される。相補内部アドレス信号ＢＸ２〜ＢＸ９は、さ
らにＸ系冗長回路ＸＲにも供給される。
【００２２】擬似スタティック型ＲＡＭの各メモリアレ
イには、後述するように、４本の冗長ワード線と、８組
の冗長相補データ線が設けられる。Ｘ系冗長回路ＸＲ
（ＸＲＵ，ＸＲＤ）は、このうち、各冗長ワード線に割
り当てられる不良アドレスと、メモリアクセスに際して
上記ＸアドレスバッファＸＡＢを介して供給される相補
内部アドレス信号ＢＸ２〜ＢＸ９とをビットごとに比較
照合する。その結果、これらのアドレスが全ビット一致
すると、対応する反転冗長ワード線選択信号ＸＲ０Ｂ〜
ＸＲ３Ｂを選択的にロウレベルとする。反転冗長ワード
線選択信号ＸＲ０Ｂ〜ＸＲ３Ｂは、ワード線選択駆動信
号発生回路ＰＷＤに併設される冗長ワード線選択駆動信
号発生回路ＰＲＷＤに供給される。
【００２３】ワード線選択駆動信号発生回路ＰＷＤは、
上記相補内部アドレス信号ＢＸ２，ＢＸ３及びＢＸ１０
とワード線駆動信号発生回路φＸＧから供給されるワー
ド線駆動信号φｘとをもとに、ワード線選択駆動信号Ｘ
００ＵないしＸ１１ＵならびにＸ００ＤないしＸ１１Ｄ
を選択的に形成する。また、冗長ワード線選択駆動信号
発生回路ＰＲＷＤは、ワード線駆動信号φｘ及び反転冗
長ワード線選択信号ＸＲ０Ｂ〜ＸＲ３Ｂならびに相補内
部アドレス信号ＢＸ１０をもとに、対応する冗長ワード
線選択駆動信号ＸＲ０Ｕ〜ＸＲ３ＵあるいはＸＲ０Ｄ〜
ＸＲ３Ｄを選択的に形成する。ここで、ワード線駆動信
号φｘは、回路の電源電圧を超える所定のブーストレベ
ルとされ、ワード線選択駆動信号Ｘ００ＵないしＸ１１
Ｕ（Ｘ００ＤないしＸ１１Ｄ）ならびに冗長ワード線選
択駆動信号ＸＲ０Ｕ〜ＸＲ３Ｕ（ＸＲ０Ｄ〜ＸＲ３Ｄ）
も、同様にブーストレベルとされる。
【００２４】ＸプリデコーダＰＸＤは、相補内部アドレ
ス信号ＢＸ４〜ＢＸ９を順次２ビットずつ組み合わせて
デコードすることで、対応するプリデコード信号ＡＸ４
５０〜ＡＸ４５３，ＡＸ６７０〜ＡＸ６７３ならびにＡ
Ｘ８９０〜ＡＸ８９３をそれぞれ択一的に形成する。こ
れらのプリデコード信号は、各Ｘデコーダに共通に供給
される。
【００２５】同様に、ＹアドレスバッファＹＡＢは、擬
似スタティック型ＲＡＭが通常の書き込み又は読み出し
モードで選択状態とされるとき、外部端子を介して供給
されるＹアドレス信号Ｙ１１〜Ｙ１８を反転タイミング
信号φｙｌＢに従って取り込み、保持する。また、これ
らのＹアドレス信号をもとに、相補内部アドレス信号Ａ
Ｙ１１〜ＡＹ１８形成する。相補内部アドレス信号ＡＹ
１１〜ＡＹ１８は、ＹプリデコーダＰＹＤ及びＹ系冗長
回路ＹＲＡＣに供給される。
【００２６】Ｙ系冗長回路ＹＲＡＣは、各冗長データ線
に割り当てられる不良アドレスと、メモリアクセスに際
して上記ＹアドレスバッファＹＡＢを介して供給される
相補内部アドレス信号ＡＹ１１〜ＡＹ１８とをビット毎
に比較照合する。その結果、これらのアドレスが全ビッ
ト一致するとき、対応する冗長データ線選択信号ＹＲ０
〜ＹＲ７を選択的にハイレベルとする。冗長データ線選
択信号ＹＲ０〜ＹＲ７は、ＹプリデコーダＰＹＤを介し
て各Ｙデコーダに供給される。
【００２７】ＹプリデコーダＰＹＤは、相補内部アドレ
ス信号ＡＹ１１〜ＡＹ１８を順次２ビットずつ組み合わ
せてデコードすることで、対応するプリデコード信号Ａ
Ｙ１２０〜ＡＹ１２３，ＡＹ３４０〜ＡＹ３４３，ＡＹ
５６０〜ＡＹ５６３ならびにＡＹ７８０〜ＡＹ７８３を
それぞれ択一的に形成する。これらのプリデコード信号
は、対応する信号線を介して各Ｙデコーダに共通に供給
される。
【００２８】この実施例において、上記プリデコード信
号ＡＹ５６０〜ＡＹ５６３ならびにＡＹ７８０〜ＡＹ７
８３を各Ｙデコーダに伝達するための信号線は、上記冗
長データ線選択信号ＹＲ０〜ＹＲ７を伝達するための信
号線として共用される。このため、ＹプリデコーダＰＹ
Ｄは、Ｙ系冗長回路ＹＲＡＣから供給される相補内部制
御信号φｙｒに従って、上記プリデコード信号ＡＹ５６
０〜ＡＹ５６３及びＡＹ７８０〜ＡＹ７８３あるいは冗
長データ線選択信号ＹＲ０〜ＹＲ７を選択的に上記信号
線に伝達する機能をあわせ持つ。
【００２９】擬似スタティック型ＲＡＭは、さらに、図
１に示されるように、回路の電源電圧をもとに負電位の
基板バックバイアス電圧ＶＢＢを形成する基板バックバ
イアス電圧発生回路ＶＢＢＧと、回路の電源電圧のほぼ
二分の一の電位とされる内部電圧ＨＶＣを形成する電圧
発生回路ＨＶＣとを備える。また、タイミング発生回路
ＴＧから供給される反転タイミング信号ＣＥ３Ｂをもと
に、上記ワード線駆動信号φｘを形成するワード線駆動
信号発生回路φｘＧを備える。
【００３０】図２において、この擬似スタティック型Ｒ
ＡＭは、実質的にデータ線の延長方向に分割されてなる
８個のメモリアレイＭＡＲＹ０Ｌ及びＭＡＲＹ０Ｒない
しＭＡＲＹ３Ｌ及びＭＡＲＹ３Ｒを備える。これらのメ
モリアレイは、対応するセンスアンプＳＡ０Ｌ及びＳＡ
０ＲないしＳＡ３Ｌ及びＳＡ３Ｒならびにカラムスイッ
チＣＳ０Ｌ及びＣＳ０ＲないしＣＳ３Ｌ及びＣＳ３Ｒと
ともに、対応するＹアドレスデコーダＹＤ０〜ＹＤ３を
はさんでそれぞれ対称的に配置される。また、これらの
メモリアレイと対応するセンスアンプ及びカラムスイッ
チならびにＹデコーダは、対応するＸアドレスデコーダ
ＸＤ０Ｌ及びＸＤ０ＲないしＸＤ３Ｌ及びＸＤ３Ｒをは
さんでそれぞれ上下に分割して配置され、その配置位置
に対応して（Ｕ）又は（Ｄ）の記号が付される。以下の
説明では、煩雑を避けるため、特に必要な場合を除いて
上記（Ｕ）又は（Ｄ）の記号を省略する。また、各メモ
リアレイのうちＸデコーダの上側に配置されるものをま
とめて上辺アレイと称し、下側に配置されるものを下辺
アレイと称する。
【００３１】ところで、メモリアレイＭＡＲＹ０Ｌ〜Ｍ
ＡＲＹ３ＬならびにＭＡＲＹ０Ｒ〜ＭＡＲＹ３Ｒは、指
定されるワード線が択一的に選択状態とされることで、
選択的に動作状態とされる。この実施例において、擬似
スタティック型ＲＡＭが通常の書き込み又は読み出しモ
ードあるいはオートリフレッシュモードとされる場合、
上記８個のメモリアレイは、ＭＡＲＹ０Ｌ及びＭＡＲＹ
２Ｌ（又はＭＡＲＹ０Ｒ及びＭＡＲＹ２Ｒ）あるいはＭ
ＡＲＹ１Ｌ及びＭＡＲＹ３Ｌ（又はＭＡＲＹ１Ｒ及びＭ
ＡＲＹ３Ｒ）の組み合わせで２個ずつ同時に動作状態と
される。このとき、各メモリアレイでは、上辺アレイ又
は下辺アレイが、最上位ビットの相補内部アドレス信号
ＢＸ１０に従って択一的に動作状態とされ、さらに動作
状態とされる２個のメモリアレイから４組のデータ線が
それぞれ同時に選択され、対応するメインアンプＭＡＬ
Ｌ及びＭＡＬＲ又はＭＡＲＬ及びＭＡＲＲあるいは書き
込み回路ＤＩＬＬ及びＤＩＬＲ又はＤＩＲＬ及びＤＩＲ
Ｒの対応する単位回路に接続される。その結果、この擬
似スタティック型ＲＡＭは、８ビットの記憶データを同
時に入出力するいわゆる×８ビット構成のＲＡＭとされ
る。
【００３２】一方、擬似スタティック型ＲＡＭがセルフ
リフレッシュモードとされる場合、特に制限されない
が、上記８個のメモリアレイは、一斉に動作状態とされ
る。このとき、各メモリアレイでは、上辺アレイ又は下
辺アレイが、最上位ビットの相補内部アドレス信号ＢＸ
１０に従って選択的に動作状態とされ、これらのメモリ
アレイにおいて択一的に選択状態とされる合計８本のワ
ード線に関するリフレッシュ動作が同時に実行される。
これらのリフレッシュ動作は、通常のリフレッシュ周期
の４倍の周期で自律的にかつ周期的に実行され、その都
度、リフレッシュアドレスカウンタＲＦＣが順次更新さ
れる。その結果、セルフリフレッシュモードにおける単
位時間あたりのリフレッシュ回数が実質的に四分の一と
なり、相応してメモリアレイの平均消費電流が削減され
る。
【００３３】図３において、この擬似スタティック型Ｒ
ＡＭは、８ビットの入力又は出力データに対応して設け
られる８個のデータ入出力端子ＩＯ０〜ＩＯ７を備え、
またこれらのデータ入出力端子に対応した８個の単位回
路をそれぞれ含むデータ入力バッファＤＩＢ及びデータ
出力バッファＤＯＢを備える。データ入出力端子ＩＯ０
〜ＩＯ７は、データ入力バッファＤＩＢの対応する単位
回路の入力端子に結合されるとともに、データ出力バッ
ファＤＯＢの対応する単位回路の出力端子に結合され
る。データ入力バッファＤＩＢには、タイミング発生回
路ＴＧからタイミング信号φｄｉｃが供給され、データ
出力バッファＤＯＢには、タイミング信号φｄｏｃが供
給される。
【００３４】ここで、タイミング信号φｄｉｃは、特に
制限されないが、擬似スタティック型ＲＡＭが通常の書
き込みモードで選択状態とされるとき、データ入出力端
子ＩＯ０〜ＩＯ７を介して供給される入力データのレベ
ルが確定される時点で、選択的にハイレベルとされる。
また、タイミング信号φｄｏｃは、擬似スタティック型
ＲＡＭが通常の読み出しモードで選択状態とされると
き、選択された８個のメモリセルの読み出し信号のレベ
ルが確定される時点で、選択的にハイレベルとされる。
【００３５】データ入力バッファＤＩＢの下位４個の単
位回路の出力端子は、書き込み回路ＤＩＬＬ及びＤＩＲ
Ｌの対応する単位回路の入力端子にそれぞれ結合され、
データ入力バッファＤＩＢの上位４個の単位回路の出力
端子は、書き込み回路ＤＩＬＲ及びＤＩＲＲの対応する
単位回路の入力端子にそれぞれ結合される。同様に、デ
ータ出力バッファＤＯＢの下位４個の単位回路の入力端
子は、メインアンプＭＡＬＬ及びＭＡＲＬの対応する単
位回路の出力端子にそれぞれ結合され、データ出力バッ
ファＤＯＢの上位４個の単位回路の入力端子は、メイン
アンプＭＡＬＲ及びＭＡＲＲの対応する単位回路の出力
端子にそれぞれ結合される。メインアンプＭＡＬＬ及び
ＭＡＬＲには、タイミング発生回路ＴＧからタイミング
信号φｍａ０が供給され、メインアンプＭＡＲＬ及びＭ
ＡＲＲには、タイミング信号φｍａ１が供給される。
【００３６】データ入力バッファＤＩＢは、擬似スタテ
ィック型ＲＡＭが書き込み系の動作サイクルで選択状態
とされるとき、データ入出力端子ＩＯ０〜ＩＯ７を介し
て供給される入力データをタイミング信号φｄｉｃに従
って取り込み、これを書き込み回路ＤＩＬＬないしＤＩ
ＲＲの対応する単位回路を介して同時に選択状態とされ
る８個のメモリセルに書き込む。また、データ出力バッ
ファＤＯＢは、擬似スタティック型ＲＡＭが読み出し系
の動作サイクルで選択状態とされるとき、メインアンプ
ＭＡＬＬないしＭＡＲＲによって増幅される８ビットの
読み出し信号をタイミング信号φｄｏｃに従って取り込
み、対応するデータ入出力端子ＩＯ０〜ＩＯ７を介して
外部に送出する。タイミング信号φｄｏｃがロウレベル
とされるとき、データ出力バッファＤＯＢの出力はハイ
インピーダンス状態とされる。
【００３７】３．１．２．動作サイクル 表１には、この発明が適用された擬似スタティック型Ｒ
ＡＭの動作サイクルが表示されている。また、図５ない
し図１１には、表１に記載される各動作サイクルの一実
施例のタイミング図が示されている。これらの表及び図
をもとに、この実施例の擬似スタティック型ＲＡＭの各
動作サイクルの概要とその特徴について説明する。
【００３８】
【表１】
【００３９】（１）リードサイクル 擬似スタティック型ＲＡＭは、図５に示されるように、
チップイネーブル信号ＣＥＢの立ち下がりエッジにおい
てライトイネーブル信号ＷＥＢ及び出力イネーブル信号
ＯＥＢすなわちリフレッシュ制御信号ＲＦＳＨＢがとも
にハイレベルであることを条件に、リードサイクルとさ
れる。出力イネーブル信号ＯＥＢは、読み出しデータの
出力動作を遅延させない所定のタイミングで、一時的に
ロウレベルとされる。アドレス入力端子Ａ０〜Ａ１０及
びＡ１１〜Ａ１８には、チップイネーブル信号ＣＥＢの
立ち下がりエッジに同期して、１１ビットのＸアドレス
信号と８ビットのＹアドレス信号が供給される。また、
データ入出力端子ＩＯ０〜ＩＯ７は、通常ハイインピー
ダンス状態とされ、所定のアクセスタイムが経過した時
点で、同時に選択状態とされる８個のメモリセルから出
力される８ビットの読み出しデータが送出される。
【００４０】（２）ライトサイクル 擬似スタティック型ＲＡＭは、図６に示されるように、
チップイネーブル信号ＣＥＢの立ち下がりエッジにおい
て出力イネーブル信号ＯＥＢがハイレベルとされ、かつ
ライトイネーブル信号ＷＥＢがチップイネーブル信号Ｃ
ＥＢに先立ってロウレベルとされあるいはチップイネー
ブル信号ＣＥＢに遅れて所定のタイミングで一時的にロ
ウレベルとされることを条件に、ライトサイクルとされ
る。アドレス入力端子Ａ０〜Ａ１０及びＡ１１〜Ａ１８
には、Ｘ及びＹアドレス信号が入力され、データ入出力
端子ＩＯ０〜ＩＯ７には、書き込み動作を遅延させない
所定のタイミングで８ビットの書き込みデータが供給さ
れる。
【００４１】（３）リードモディファイライトサイクル この動作サイクルは、いわば上記リードサイクルとライ
トサイクルを組み合わせた動作サイクルであって、擬似
スタティック型ＲＡＭは、図７に示されるように、チッ
プイネーブル信号ＣＥＢの立ち下がりエッジにおいて出
力イネーブル信号ＯＥＢ及びライトイネーブル信号ＷＥ
Ｂがハイレベルであるため、まずリードサイクルを開始
する。そして、指定されたアドレスの読み出しデータを
データ入出力端子ＩＯ０〜ＩＯ７から送出した後、ライ
トイネーブル信号ＷＥＢが一時的にロウレベルとされる
時点で、データ入出力端子ＩＯ０〜ＩＯ７から供給され
る８ビットの書き込みデータを上記アドレスに書き込
む。
【００４２】（４）アドレスリフレッシュサイクル 擬似スタティック型ＲＡＭは、図８に示されるように、
チップイネーブル信号ＣＥＢの立ち下がりエッジにおい
てライトイネーブル信号ＷＥＢ及び出力イネーブル信号
ＯＥＢがハイレベルとされ、かつその後も継続してハイ
レベルに固定されることを条件に、アドレスリフレッシ
ュサイクルを実行する。アドレス入力端子Ａ０〜Ａ１０
には、チップイネーブル信号ＣＥＢに同期して、リフレ
ッシュすべきワード線を指定する１１ビットのＸアドレ
ス信号が供給される。
【００４３】擬似スタティック型ＲＡＭでは、上記リー
ドサイクルと同様に、２個のメモリアレイが同時に選択
状態とされ、各メモリアレイにおいてそれぞれ１本、合
計２本のワード線が同時に選択状態とされる。そして、
これらのワード線に結合されるそれぞれ１０２４個、合
計２０４８個のメモリセルの記憶データが対応する相補
データ線に一斉に出力され、各センスアンプの対応する
単位増幅回路によるリフレッシュつまり再書き込みを受
ける。
【００４４】（５）オートリフレッシュサイクル 擬似スタティック型ＲＡＭは、図９に示されるように、
チップイネーブル信号ＣＥＢがハイレベルに固定された
状態で、出力イネーブル信号ＯＥＢすなわちリフレッシ
ュ制御信号ＲＦＳＨＢが比較的短い時間で一時的にロウ
レベルとされることを条件に、オートリフレッシュサイ
クルを実行する。このとき、リフレッシュすべきワード
線を指定するためのリフレッシュアドレスは、擬似スタ
ティック型ＲＡＭに内蔵されるリフレッシュカウンタＲ
ＦＣから供給される。
【００４５】擬似スタティック型ＲＡＭでは、リフレッ
シュカウンタＲＦＣによって指定される合計２本のワー
ド線が同時に選択状態とされ、対応する合計２０４８個
のメモリセルに対するリフレッシュ動作が一斉に行われ
る。リフレッシュカウンタＲＦＣは、その出力信号すな
わちリフレッシュアドレスがＸアドレスバッファに取り
込まれた後の時点で、自動的に更新される。
【００４６】（６）セルフリフレッシュサイクル 擬似スタティック型ＲＡＭは、図１０に示されるよう
に、チップイネーブル信号ＣＥＢがハイレベルに固定さ
れた状態で、出力イネーブル信号ＯＥＢすなわちリフレ
ッシュ制御信号ＲＦＳＨＢが比較的長い時間継続してロ
ウレベルとされることを条件に、セルフリフレッシュモ
ードとされる。
【００４７】擬似スタティック型ＲＡＭでは、リフレッ
シュタイマーカウンタ回路ＳＲＣが起動されると同時
に、まずセルフリフレッシュモードによる１回のセルフ
リフレッシュサイクルが実行される。そして、その後、
リフレッシュタイマーカウンタ回路ＳＲＣから所定の周
波数のリフレッシュ起動信号が出力されることで、対応
する周期で上記セルフリフレッシュサイクルを繰り返
す。このとき、リフレッシュアドレスは、リフレッシュ
カウンタＲＦＣによって順次指定される。
【００４８】ところで、このセルフリフレッシュサイク
ルにおいて、擬似スタティック型ＲＡＭでは、８個のメ
モリアレイが同時に動作状態とされ、合計８本のワード
線が選択状態とされる。これにより、これらのワード線
に結合される合計８１９２個のメモリセルに対するリフ
レッシュ動作が一斉に行われ、メモリアレイの平均動作
電流が削減される。
【００４９】（９）テストサイクル 擬似スタティック型ＲＡＭは、図１１に示されるよう
に、出力イネーブル信号ＯＥＢ，ライトイネーブル信号
ＷＥＢ又はチップイネーブル信号ＣＥＢが、回路の電源
電圧を超える所定の高電圧とされることを条件に、３種
類のテストモードによるテストサイクルを選択的に実行
する。
【００５０】擬似スタティック型ＲＡＭは、上記起動制
御信号のいずれかが上記高電圧とされることで、テスト
モードの種類を判定するとともに、対応するテストサイ
クルを起動する。各テストモードの具体的な内容と、各
テストサイクルにおける擬似スタティック型ＲＡＭの動
作のについては、後で詳細に説明する。
【００５１】３．１．３．テスト方式 この擬似スタティック型ＲＡＭは、特に制限されない
が、表２に示されるように、製品完成後において外部端
子を介して実施しうる三つのテストモードを有する。
【００５２】
【表２】 ＥＣＲＦ：Ｅxtra Ｃontrol Ｒefresh ＲＣＣ：Ｒefresh Ｃounter Ｃheck ＳＴＩＣ：Ｓelf Ｔimer Ｃheck
【００５３】（１）ＥＣＲＦテストモード 擬似スタティック型ＲＡＭは、図１１（ａ）に示される
ように、チップイネーブル信号ＣＥＢがハイレベルに固
定され、かつ出力イネーブル信号ＯＥＢが回路の電源電
圧を超える所定の高電圧とされることで、ＥＣＲＦテス
トモードによるテストサイクルを実施する。このとき、
擬似スタティック型ＲＡＭのアドレス入力端子Ａ１１に
は、所定の試験制御信号が供給される。すなわち、出力
イネーブル信号ＯＥＢの立ち上がりエッジにおいて、上
記試験制御信号がハイレベルであると、擬似スタティッ
ク型ＲＡＭはセルフリフレッシュモードとされ、またロ
ウレベルであると、オートリフレッシュモードとされ
る。
【００５４】これらのセルフリフレッシュ及びオートリ
フレッシュモードにおいて、擬似スタティック型ＲＡＭ
には、アドレス入力端子Ａ０〜Ａ１０を介して、リフレ
ッシュアドレスが供給される。また、これらのリフレッ
シュサイクルは、上記試験制御信号がロウレベルからハ
イレベルに繰り返し変化されることで、繰り返し実施さ
れ、試験制御信号の立ち上がりの都度、アドレス入力端
子Ａ０〜Ａ１０に供給されるリフレッシュアドレスが取
り込まれる。
【００５５】これにより、擬似スタティック型ＲＡＭの
リフレッシュ動作におけるアドレス依存性等を試験確認
できるとともに、試験制御信号によってリフレッシュ周
期を任意に設定できるため、擬似スタティック型ＲＡＭ
の情報保持特性等を試験確認することができる。
【００５６】（２）ＲＣＣテストモード 擬似スタティック型ＲＡＭは、図１１（ｂ）に示される
ように、チップイネーブル信号ＣＥＢがハイレベルに固
定されるとともに出力イネーブル信号ＯＥＢが通常のロ
ウレベルとされ、かつ出力イネーブル信号ＯＥＢの立ち
下がりエッジに前後してライトイネーブル信号ＷＥＢが
回路の電源電圧を超える所定の高電圧とされることで、
ＲＣＣテストモードによるテストサイクルを選択的に実
施する。すなわち、ライトイネーブル信号ＷＥＢが出力
イネーブル信号ＯＥＢの立ち下がりエッジに遅れて高電
圧とされる場合、擬似スタティック型ＲＡＭは、セルフ
リフレッシュモードとされ、出力イネーブル信号ＯＥＢ
の立ち下がりに先立って高電圧とされる場合、オートリ
フレッシュモードとされる。
【００５７】このとき、リフレッシュ動作の対象となる
ワード線のアドレスは、リフレッシュカウンタＲＦＣに
よって指定され、また、アドレス入力端子Ａ１１を介し
て供給される試験制御信号の立ち下がりエッジにおい
て、上記リフレッシュカウンタＲＦＣが更新される。さ
らに、これらのリフレッシュサイクルにおいて、擬似ス
タティック型ＲＡＭではワード線を順次選択状態としな
がら、併せて特定のカラムアドレスのメモリセルに対す
る書き込み動作行われる。その結果、各ワード線の特定
アドレスに書き込まれたデータを通常のリードサイクル
よって順次読み出し照合することで、擬似スタティック
型ＲＡＭに内蔵されるリフレッシュカウンタの計数機能
を試験確認することができる。
【００５８】（３）ＳＴＩＣテストモード 擬似スタティック型ＲＡＭは、図１１（ｃ）に示される
ように、チップイネーブル信号ＣＥＢが回路の電源電圧
を超える所定の高電圧とされ、かつ出力イネーブル信号
ＯＥＢがやや遅れてロウレベルとされることで、ＳＴＩ
Ｃテストモードによるテストサイクルを実施する。この
とき、擬似スタティック型ＲＡＭは、セルフリフレッシ
ュモードとされる。そして、リフレッシュタイマー回路
ＴＭＲの出力信号すなわちリフレッシュタイマーカウン
タ回路ＳＲＣによって計数される反転タイミング信号φ
ｃｌＢが、データ入出力端子ＩＯ６を介して出力され、
上記リフレッシュタイマーカウンタ回路ＳＲＣの出力信
号すなわちセルフリフレッシュモードのリフレッシュ周
期を決定する反転タイミング信号φｓｒｆＢが、データ
入出力端子ＩＯ７を介して出力される。これにより、擬
似スタティック型ＲＡＭの外部から、セルフリフレッシ
ュモードにおけるリフレッシュ周期を試験確認すること
ができるものとなる。
【００５９】このように、この擬似スタティック型ＲＡ
Ｍでは、チップイネーブル信号ＣＥＢ，ライトイネーブ
ル信号ＷＥＢ及び出力イネーブル信号ＯＥＢ等の起動制
御信号等が選択的に回路の電源電圧を超える高電圧とさ
れることで、テストモードの種類を判定し、またテスト
サイクルの起動条件とする。その結果、テストモードの
設定とテストサイクルの起動を同時に実現し、擬似スタ
ティック型ＲＡＭの試験動作の簡素化が図られる。
【００６０】ところで、擬似スタティック型ＲＡＭに内
蔵されるリフレッシュタイマーカウンタ回路ＳＲＣは、
８ビットのバイナリィカウンタによって構成され、各ビ
ットに対応して設けられるヒューズ手段が選択的に切断
されることで、その計数初期値すなわちカウンタモデュ
ロが選択的に設定される。したがって、この実施例の擬
似スタティック型ＲＡＭでは採用されていないが、上記
リフレッシュタイマーカウンタ回路ＳＲＣの特性を効果
的に試験する方法として、図５０に示されるような方法
が考えられる。
【００６１】すなわち、図５０において、擬似スタティ
ック型ＲＡＭには、例えばアドレス入力端子Ａ０〜Ａ７
を介して、リフレッシュタイマーカウンタ回路ＳＲＣの
計数初期値が供給される。これらの計数初期値すなわち
反転内部信号ａｉＢは、反転タイミング信号φｅｘｔＢ
がロウレベルとされることで、リフレッシュタイマーカ
ウンタ回路ＳＲＣの対応するビットに取り込まれ、これ
によってリフレッシュタイマーカウンタ回路ＳＲＣの計
数初期値が設定される。その結果、計数初期値に応じた
リフレッシュタイマー回路ＴＭＲ及びリフレッシュタイ
マーカウンタ回路ＳＲＣの特性を試験確認できるととも
に、擬似スタティック型ＲＡＭのリフレッシュ周期を切
り換えながらその動作特性を試験確認できる。
【００６２】３．１．４．アドレス構成及び選択方式 擬似スタティック型ＲＡＭは、前述のように、ノンアド
レスマルチプレクス方式をとり、Ｘアドレス信号及びＹ
アドレス信号を同時に入力するための合計１９個のアド
レス入力端子Ａ０〜Ａ１８を備える。また、それぞれ対
をなし実質的に上下二分割される合計１６個のメモリア
レイを備え、各メモリアレイは、後述するように、択一
的に選択状態とされかつ４本ずつ群分割される６４群、
合計２５６本のワード線と、同時に４組ずつ選択的に選
択状態とされる合計１０２４組の相補データ線とをそれ
ぞれ含む。その結果、各メモリアレイは、それぞれ実質
的に２６２１４４、いわゆる２５６キロビットのアドレ
ス空間を有し、擬似スタティック型ＲＡＭはいわゆる４
メガビットの記憶容量を有するものとなる。
【００６３】擬似スタティック型ＲＡＭが通常の動作モ
ードで選択状態とされるとき、上記１６個のメモリアレ
イは、実質２個ずつ同時にいわばペア選択される。そし
て、同時に動作状態とされる２個のメモリアレイからそ
れぞれ４個、合計８個のメモリセルが同時選択され、対
応するコモンＩ／Ｏ線に接続される。これらのメモリセ
ルは、さらに対応する書き込み回路又はメインアンプを
経て、データ入力バッファＤＩＢ又はデータ出力バッフ
ァＤＯＢの対応する単位回路に接続される。
【００６４】
【表３】
【００６５】この擬似スタティック型ＲＡＭにおいて、
１９個のアドレス入力端子Ａ０〜Ａ１８を介して入力さ
れるアドレス信号は、特に制限されないが、表３に示さ
れるように分類され、それぞれ対応する用途に供され
る。すなわち、まずアドレス入力端子Ａ０〜Ａ１０を介
して入力される１１ビットはＸアドレス信号とされ、こ
のうち下位２ビットのアドレス信号Ａ０及びＡ１ならび
に最上位ビットのアドレス信号Ａ１０は、タイミング発
生回路ＴＧに供給される。タイミング発生回路ＴＧで
は、アドレス信号Ａ０及びＡ１によってメモリアレイペ
アの選択が行われ、アドレス信号Ａ１０によって上辺又
は下辺アレイの選択が行われる。その結果、１６個のメ
モリアレイは、言わば八分の一選択され、２個ずつ同時
に動作状態とされる。前述のように、擬似スタティック
型ＲＡＭがセルフリフレッシュモードとされるとき、ア
ドレス信号Ａ０及びＡ１は意味をなさず、８個の上辺又
は下辺アレイが一斉に動作状態とされる。
【００６６】次に、６ビットのアドレス信号Ａ４ないし
Ａ９は、ＸプリデコーダＰＸＤに供給され、それぞれ２
ビットずつ組み合わされてデコードされる。その結果、
対応するプリデコードＡＸ４５０〜ＡＸ４５３ないしＡ
Ｘ８９０〜ＡＸ８９３がそれぞれ択一的にハイレベルと
される。これらのプリデコード信号は、Ｘデコーダに供
給され、各メモリアレイのワード線群を択一的に選択す
るために供される。さらに、２ビットのアドレス信号Ａ
２及びＡ３は、ワード線選択駆動信号発生回路ＰＷＤに
供給され、ワード線駆動信号発生回路φＸＧから出力さ
れるワード線駆動信号φｘと組み合わされることで、ワ
ード線選択駆動信号Ｘ００，Ｘ０１，Ｘ１０及びＸ１１
を択一的に形成するために供される。前述のように、ワ
ード線駆動信号φｘならびにワード線選択駆動信号Ｘ０
０〜Ｘ１１は、回路の電源電圧を超える所定のブースト
レベルとされる。その結果、以上８ビットのアドレス信
号Ａ２ないしＡ９に従って、上記アドレス信号Ａ０及び
Ａ１ならびにＡ１０によって指定される２個のメモリア
レイを構成する２５６本のワード線のうちの１本が択一
的に選択状態とされる。
【００６７】同様に、アドレス入力端子Ａ１１〜Ａ１８
を介して入力される８ビットのアドレス信号Ａ１１〜Ａ
１８は、Ｙアドレス信号とされ、データ線選択に供され
る。すなわち、アドレス信号Ａ１１〜Ａ１８は、Ｙプリ
デコーダＰＹＤに供給され、表３に示されるように、Ａ
１１及びＡ１２，Ａ１３及びＡ１４，Ａ１５及びＡ１６
ならびにＡ１７及びＡ１８の組み合わせで、それぞれ２
ビットずつデコードされる。その結果、対応するプリデ
コード信号ＡＹ１２０〜ＡＹ１２３，ＡＹ３４０〜ＡＹ
３４３，ＡＹ５６０〜ＡＹ５６３ならびにＡＹ７８０〜
ＡＹ７８３が、それぞれ択一的にハイレベルとされる。
これらのプリデコード信号は、Ｙデコーダのデコーダト
リーによってさらに組み合わされ、その結果、動作状態
とされる２個のメモリアレイからそれぞれ４組、合計８
組の相補データ線が選択され、対応するコモンＩ／Ｏ線
に接続される。これにより、いわゆる４メガビットのメ
モリセルから８個のメモリセルが選択され、データ入出
力端子ＩＯ０〜ＩＯ７を介する８ビットの記憶データの
入出力動作が行われる。
【００６８】３．１．５．冗長構成 擬似スタティック型ＲＡＭは、前述のように、それぞれ
対をなし実質的に上下二分割される合計１６個のメモリ
アレイを備え、これらのメモリアレイは、特に制限され
ないが、４本の冗長ワード線と３２組の冗長相補データ
線とをそれぞれ備える。冗長ワード線及び冗長相補デー
タ線は、上記１６個のメモリアレイにおいて同時にかつ
共通の欠陥素子を対象として選択的に切り換えられ、対
応する欠陥ワード線又は欠陥相補データ線に代わってそ
れぞれ１本あるいは４組ずつ選択的に選択状態とされ
る。このため、擬似スタティック型ＲＡＭは、すべての
メモリアレイの冗長ワード線ごとに対応して共通に設け
られる４個のＸ系冗長回路ＸＲ０〜ＸＲ３と、４組の冗
長相補データ線ごとに対応して共通に設けられる８個の
Ｙ系冗長回路ＹＲＡＣ０〜ＹＲＡＣ７とを備える。
【００６９】このうち、Ｘ系冗長回路ＸＲ０〜ＸＲ３
は、アレイ選択に供されるものを除く８ビットのアドレ
ス信号Ａ２〜Ａ９すなわち相補内部アドレス信号ＢＸ２
〜ＢＸ９と、対応する冗長ワード線に割り当てられた不
良アドレスとを比較照合する。その結果、両アドレスが
全ビット一致すると、その出力信号すなわち対応する反
転冗長ワード線選択信号ＸＲ０Ｂ〜ＸＲ３Ｂをロウレベ
ルとする。これらの反転冗長ワード線選択信号は、前述
のように、ワード線選択駆動信号発生回路ＰＷＤによっ
てワード線駆動信号φｘならびに相補内部アドレス信号
ＢＸ１０と組み合わされ、上辺又は下辺アレイに対応す
る冗長ワード線選択駆動信号ＸＲ０Ｕ〜ＸＲ３Ｕ又はＸ
Ｒ０Ｄ〜ＸＲ３Ｄとなる。これらの冗長ワード線選択駆
動信号は、各Ｘデコーダに供給され、冗長ワード線の選
択動作に供される。言うまでもなく、冗長ワード線が選
択されるとき、アドレス信号Ａ２〜Ａ９によって指定さ
れる欠陥ワード線の選択動作は停止される。
【００７０】ところで、この擬似スタティック型ＲＡＭ
のＸ系冗長回路ＸＲ０〜ＸＲ３は、図４５に例示される
ように、４ビットのＸアドレス信号すなわち相補内部ア
ドレス信号ＢＸ４〜ＢＸ７を受けかつ半導体基板面の上
辺側に配置されるＸ系冗長回路ＸＲ０Ｕ〜ＸＲ３Ｕと、
残り４ビットのＸアドレス信号ＢＸ２及びＢＸ３ならび
にＢＸ８及びＢＸ９を受けかつ半導体基板面の下辺側に
配置されるＸ系冗長回路ＸＲ０Ｄ〜ＸＲ３Ｄとにそれぞ
れ分割される。これらのＸ系冗長回路は、冗長用ＲＯＭ
（読み出し専用メモリ）となる２個のヒューズ手段を含
みかつ実質的にこれらのヒューズ手段によって保持され
る不良アドレスと対応する相補内部アドレス信号ＢＸ２
〜ＢＸ９とが一致したことを判定する４個の冗長アドレ
ス比較回路と、一致検出ノードＮ９又はＮ１０と回路の
接地電位との間に直列形態に設けられそのゲートに対応
する冗長アドレス比較回路の出力信号を受けるカスケー
ドＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジ
スタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とする）からなる一致検
出回路とをそれぞれ含む。
【００７１】上記一致検出ノードＮ９及びＮ１０は、さ
らに実質的な負論理積回路を構成する２入力ノアゲート
回路の対応する入力端子に結合される。その結果、一致
検出ノードＮ９及びＮ１０がともにロウレベルに引き抜
かれ、また対応する冗長イネーブル回路ＸＲＥの出力信
号がハイレベルであることを条件に、各Ｘ系冗長回路の
出力信号すなわち上記反転冗長ワード線選択信号ＸＲ０
Ｂ〜ＸＲ３Ｂが選択的にロウレベルとされる。
【００７２】このように、冗長回路の一致検出回路を構
成するカスケードＭＯＳＦＥＴを、半導体基板面の上辺
又は下辺側に分散して配置される複数のアドレス入力パ
ッドあるいはアドレスバッファごとに分割し、それぞれ
の出力信号を論理回路によって論理積結合することで、
冗長回路の動作を実質的に高速化し、相応して擬似スタ
ティック型ＲＡＭのアクセスタイムを高速化できる。
【００７３】冗長イネーブル回路ＸＲＥは、図４４に示
されるように、ヒューズ手段Ｆ１及びＦ２をそれぞれ含
むヒューズ論理ゲート回路を備える。これらのヒューズ
論理ゲート回路は、内部ノードＮ７又はＮ８と回路の電
源電圧との間に設けられるＰチャンネルＭＯＳＦＥＴＱ
Ｐ１６又はＱＰ１８と、上記内部ノードＮ７又はＮ８と
回路の接地電位との間に対応する上記ヒューズ手段Ｆ１
又はＦ２と直列形態に設けられるＮチャンネルＭＯＳＦ
ＥＴＱＮ２１又はＱＮ２２とを含む。
【００７４】ＭＯＳＦＥＴＱＰ１６及びＱＮ２１ならび
にＱＰ１８及びＱＮ２２は、対応するヒューズ手段が切
断されないことを条件に、１個のＣＭＯＳインバータ回
路として作用する。このとき、内部ノードＮ７及びＮ８
のレベルは、反転タイミング信号ＣＥ１Ｂがロウレベル
とされあるいはタイミング信号ＸＤＰがハイレベルとさ
れることを条件に、ロウレベルとされる。対応するヒュ
ーズ手段Ｆ１又はＦ２が例えばレーザビーム等によって
切断されると、内部ノードＮ７及びＮ８のレベルは、上
記反転タイミング信号ＣＥ１Ｂ及びタイミング信号ＸＤ
Ｐに関係なく、ハイレベルに固定される。
【００７５】各ヒューズ論理ゲート回路の出力信号つま
り内部ノードＮ７及びＮ８のレベルは、そのままあるい
は反転された後、ナンドゲート回路ＮＡＧ７〜ＮＡＧ９
からなる排他的論理和回路に供給される。ナンドゲート
回路ＮＡＧ９の出力信号は、冗長イネーブル回路ＸＲＥ
の出力信号ＸＲＥとされる。これらのことから、冗長イ
ネーブル回路ＸＲＥの出力信号ＸＲＥは、反転タイミン
グ信号ＣＥ１Ｂがハイレベルとされかつタイミング信号
ＸＤＰがロウレベルとされるとき、対応するヒューズ手
段の切断状態に関係なくロウレベルとされる。また、上
記反転タイミング信号ＣＥ１Ｂがロウレベルとされ又は
タイミング信号ＸＲＥがハイレベルとされるとき、対応
するヒューズ手段Ｆ１又はＦ２のいずれかが切断される
ことを条件に選択的にハイレベルとされる。このとき、
ヒューズ手段Ｆ１及びＦ２の両方が切断されあるいは両
方が切断されない場合、冗長イネーブル回路ＸＲＥの出
力信号ＸＲＥはロウレベルのままとされる。
【００７６】このように、冗長イネーブル回路ＸＲＥ等
に含まれるヒューズ回路を、ＣＭＯＳ論理ゲート回路の
Ｎチャンネル又はＰチャンネルＭＯＳＦＥＴと出力ノー
ドとの間にヒューズ手段を設けてなるいわゆるヒューズ
論理ゲート回路を基本として構成することで、ヒューズ
回路の構成を簡素化し、その低コスト化を図ることがで
きる。また、ヒューズ回路に２個のヒューズ論理ゲート
回路を設け、これらのヒューズ論理ゲート回路の出力信
号を排他的論理和演算することで、一旦不良アドレスの
割り当てが行われたＸ系冗長回路を、等価的にもとの初
期状態に戻すことができる。その結果、擬似スタティッ
ク型ＲＡＭの冗長割り当てに融通性を持たせ、その歩留
りを高めることができる。
【００７７】なお、上記ヒューズ回路は、Ｘ系冗長回路
及びＹ系冗長回路の各冗長アドレス比較回路にも利用で
きるし、後述するリフレッシュタイマーカウンタ回路Ｓ
ＲＣのプリセット用ヒューズ回路等の各種ヒューズ回路
にも利用できる。
【００７８】次に、擬似スタティック型ＲＡＭのＹ系冗
長回路ＹＲＡＣ０〜ＹＲＡＣ３は、８ビットのアドレス
信号Ａ１１〜Ａ１８すなわち相補内部アドレス信号ＡＹ
１１〜ＡＹ１８と、対応する４組の冗長相補データ線に
割り当てられた不良アドレスとを比較照合する。その結
果、両アドレスが全ビット一致すると、その出力信号す
なわち対応する冗長データ線選択信号ＹＲ０〜ＹＲ７を
選択的にハイレベルとする。これらの冗長データ線選択
信号は、前述のように、ＹプリデコーダＰＹＤを介して
各Ｙデコーダに伝達され、冗長相補データ線の選択動作
に供される。言うまでもなく、冗長相補データ線が選択
されるとき、アドレス信号Ａ１１〜Ａ１８によって指定
される欠陥相補データ線の選択動作は停止される。
【００７９】ところで、上記ＹプリデコーダＰＹＤを介
してＹデコーダＹＤに供給される冗長データ線選択信号
ＹＲ０〜ＹＲ７は、図５８に示されるように、プリデコ
ード信号ＡＹ５６０〜ＡＹ５６３及びＡＹ７８０〜ＡＹ
７８３を供給するための８本の信号線を共有して伝達さ
れる。このため、ＹプリデコーダＰＹＤには、いずれか
の冗長相補データ線が選択されるときにロウレベルとさ
れる反転タイミング信号φｙｒＢに従って、上記プリデ
コード信号ＡＹ５６０〜ＡＹ５６３及びＡＹ７８０〜Ａ
Ｙ７８３あるいは冗長データ線選択信号ＹＲ０〜ＹＲ７
を選択的に伝達するマルチプレクサが設けられる。Ｙデ
コーダＹＤは、反転タイミング信号φｙｒＢがハイレベ
ルとされるとき、上記信号線を介して伝達される信号を
プリデコード信号ＡＹ５６０〜ＡＹ５６３及びＡＹ７８
０〜ＡＹ７８３として受け、また反転タイミング信号φ
ｙｒＢがロウレベルとされるとき、冗長データ線選択信
号ＹＲ０〜ＹＲ７として受ける。その結果、比較的信号
線が混雑するアレイ周辺部のレイアウトを効率化し、そ
のレイアウト所要面積を縮小できる。
【００８０】一方、各メモリアレイに設けられる３２組
の冗長相補データ線は、前述のように、それぞれ４組ず
つ同時に選択状態とされ、実質的に八つの冗長データ線
群ＲＹ０〜ＲＹ７を構成する。擬似スタティック型ＲＡ
Ｍは、上辺及び下辺アレイとしてそれぞれ対をなす１６
個のメモリアレイを備え、上記冗長データ線群は、これ
らのメモリアレイにおいて同時にかつ共通の欠陥素子を
対象として切り換えられる。このため、この実施例の擬
似スタティック型ＲＡＭでは、対をなす二つのメモリア
レイの冗長相補データ線群ＲＹ０〜ＲＹ７が、図４２に
例示されるように、半導体基板面の中心線を軸として線
対称となる順序で配置される。
【００８１】周知のように、各素子の障害発生率は、そ
の配置位置が半導体基板面の各辺に近接するほど高くな
る。冗長相補データ線群ＲＹ０〜ＲＹ７を、このように
線対称となる順序で配置することで、冗長相補データ線
群ＲＹ０側の障害発生率が意図的に高められ、逆に他の
冗長相補データ線群の障害発生率が低くされる。その結
果、冗長相補データ線全体として見た平均障害発生率が
抑えられ、擬似スタティック型ＲＡＭの歩留りが高める
られる。
【００８２】なお、上記のような冗長相補データ線のレ
イアウト方法は、冗長ワード線について採用した場合も
同様な効果を得ることができる。
【００８３】３．１．６．リフレッシュ方式 この擬似スタティック型ＲＡＭは、前述のように、３種
類のリフレッシュモードすなわちアドレスリフレッシ
ュ，オートリフレッシュ及びセルフリフレッシュモード
を有する。リフレッシュすべきワード線を指定するため
のリフレッシュアドレスは、アドレスリフレッシュモー
ドの場合、外部に設けられる例えばメモリ制御ユニット
から供給され、オートリフレッシュ及びセルフリフレッ
シュの場合は、内蔵するリフレッシュカウンタＲＦＣか
ら供給される。
【００８４】一方、リフレッシュ動作を行うべき周期す
なわちリフレッシュ周期は、前述のように、メモリセル
の情報保持能力によって設定され、製品仕様として規定
される。このリフレッシュ周期は、前述の動作サイクル
の説明から明らかなように、アドレスリフレッシュ及び
オートリフレッシュモードの場合、擬似スタティック型
ＲＡＭをアクセスする外部のメモリ制御ユニット等によ
って管理され、セルフリフレッシュモードの場合、擬似
スタティック型ＲＡＭのタイミング発生回路ＴＧに含ま
れるリフレッシュタイマー回路ＴＭＲ及びリフレッシュ
タイマーカウンタ回路ＳＲＣによって管理される。
【００８５】リフレッシュタイマー回路ＴＭＲは、図１
５に示されるように、動作電流が制限される７個のイン
バータ回路が実質的にリング状に直列結合されてなるリ
ングオシレータを含み、その出力信号すなわちタイミン
グ信号φｔｍｒを、所定の周期で形成する。このタイミ
ング信号φｔｍｒは、図１４に示されるように、２入力
ノアゲート回路及びインバータ回路を経てタイミング信
号φｃｌとされ、リフレッシュタイマーカウンタ回路Ｓ
ＲＣの計数パルスとして供される。
【００８６】リフレッシュタイマーカウンタ回路ＳＲＣ
は、８ビットのバイナリィカウンタ構造とされ、各ビッ
トに対応する単位回路は、図１６に示されるように、そ
れぞれ一対のマスターラッチ及びスレーブラッチと、そ
の初期値を論理“０”又は論理“１”に選択的に設定す
るためのヒューズ回路を含む。リフレッシュタイマーカ
ウンタ回路ＳＲＣは、各単位回路のヒューズ手段が選択
的に切断されることでその計数初期値が設定され、これ
によってその計数周期すなわちカウンタモデュロが設定
される。リフレッシュタイマーカウンタ回路ＳＲＣの出
力信号すなわち出力キャリー信号ＳＣＡ７は、上記タイ
ミング信号φｃｌと組み合わされ、さらにセルフリフレ
ッシュモードのリフレッシュ周期を決定する反転タイミ
ング信号φｓｒｆＢの形成に供される。
【００８７】擬似スタティック型ＲＡＭがＳＴＩＣテス
トモードとされるとき、上記タイミング信号φｃｌ及び
反転タイミング信号φｓｒｆＢは、前述のテスト方式の
項で述べたように、データ入出力端子ＩＯ６又はＩＯ７
を介してモニタされる。
【００８８】ところで、擬似スタティック型ＲＡＭのセ
ルフリフレッシュモードには、この実施例のように、例
えばバッテリバックアップ時等において擬似スタティッ
ク型ＲＡＭが比較的長い時間にわたって非選択状態とさ
れるときに用いられるいわゆるＰＳ（擬似）リフレッシ
ュモードと、例えばメモリアクセスの合間をぬって間欠
的に行われるＶＳ（仮想）リフレッシュモードとがあ
る。周知のように、擬似スタティック型ＲＡＭが活性状
態とされる合間をぬって行われるＶＳリフレッシュモー
ドのリフレッシュ周期は、ほぼ非活性状態とされるとき
に行われるＰＳリフレッシュモードのリフレッシュ周期
に比較して短くなる。
【００８９】このため、図５１及び図５２に例示される
ように、ＶＳ及びＰＳリフレッシュモードのそれぞれに
おいて異なるリフレッシュ周期を設定できるようにする
ことで、１個の共通半導体基板（ベースチップ）をもと
に両方のリフレッシュモードに適用しうる擬似スタティ
ック型ＲＡＭを提供できる。すなわち、図５１では、Ｐ
Ｓリフレッシュモードのセルフリフレッシュサイクルを
起動するための反転タイミング信号φｓｒｆＢが、リフ
レッシュタイマーカウンタ回路ＳＲＣの最上位ビットの
キャリー信号ＳＣＡｊ＋２とリフレッシュタイマー回路
ＴＭＲの出力信号すなわちタイミング信号φｃｌとを組
み合わせることによって形成される。そして、ＶＳリフ
レッシュモードのセルフリフレッシュサイクルを起動す
るための反転タイミング信号φｓｒｆＢは、リフレッシ
ュタイマーカウンタ回路ＳＲＣの次のビットのキャリー
信号ＳＣＡｊ＋１とタイミング信号φｃｌを組み合わせ
ることによって形成される。その結果、ＶＳリフレッシ
ュモードにおける反転タイミング信号φｓｒｆＢの周期
は、図５２に示されるように、ＰＳリフレッシュモード
における反転タイミング信号φｓｒｆＢの二分の一とな
る。
【００９０】３．１．７．基本的レイアウト 図４には、この発明が適用された擬似スタティック型Ｒ
ＡＭの半導体基板面における一実施例の配置図が示され
ている。図４をもとに、この実施例の擬似スタティック
型ＲＡＭの基本的レイアウトを説明する。なお、図４に
おいて、半導体基板は、紙面の都合から、横向きに図示
されるため、以下の説明では、同図の左側を半導体基板
面の上側と称している。
【００９１】前述のように、擬似スタティック型ＲＡＭ
は、それぞれが上辺及び下辺に分割される８個（実質的
には１６個）のメモリアレイＭＡＲＹ０Ｌ〜ＭＡＲＹ３
Ｌ及びＭＡＲＹ０Ｒ〜ＭＡＲＹ３Ｒを備え、これらのメ
モリアレイに対応して設けられるＸアドレスデコーダＸ
Ｄ０Ｌ〜ＸＤ３Ｌ及びＸＤ０Ｒ〜ＸＤ３Ｒと、２個のメ
モリアレイに対応して設けられかつそれぞれが上辺及び
下辺に分割される４個のＹアドレスデコーダＹＤ０〜Ｙ
Ｄ３とをを備える。
【００９２】図４において、半導体基板面の中央部に
は、ＸアドレスデコーダＸＤ０Ｌ〜ＸＤ３Ｌ及びＸＤ０
Ｒ〜ＸＤ３Ｒが配置され、その上辺及び下辺には、対応
するワード線駆動回路ＷＤ０ＬＵ〜ＷＤ３ＬＵ（ＷＤ０
ＬＤ〜ＷＤ３ＬＤ）ならびにＷＤ０ＲＵ〜ＷＤ３ＲＵ
（ＷＤ０ＲＤ〜ＷＤ３ＲＤ）がそれぞれ配置される。そ
して、これらのＸ系選択回路を挟むように、メモリアレ
イＭＡＲＹ０Ｌ〜ＭＡＲＹ３Ｌ及びＭＡＲＹ０Ｒ〜ＭＡ
ＲＹ３Ｒが、対応するＹデコーダＹＤ０〜ＹＤ３を挟み
かつそのワード線を上下方向に延長する形でいわゆる縦
型に配置される。また、図示されないが、Ｙアドレスデ
コーダＹＤ０〜ＹＤ３に近接して、対応するセンスアン
プＳＡ０Ｌ〜ＳＡ３Ｌ及びＳＡ０Ｒ〜ＳＡ３Ｒならびに
カラムスイッチＣＳ０Ｌ〜ＣＳ３Ｌ及びＣＳ０Ｒ〜ＣＳ
３Ｒがそれぞれ配置される。
【００９３】メモリアレイＭＡＲＹ０Ｌ〜ＭＡＲＹ３Ｌ
ならびにＭＡＲＹ０Ｒ〜ＭＡＲＹ３Ｒの上部には、プリ
ＹアドレスデコーダＰＹＤ及びＹアドレス冗長制御回路
ＹＲＡＣ等が配置される。また、これらのメモリアレイ
の下部には、メインアンプＭＡＬＬないしＭＡＲＲなら
びに書き込み回路ＤＩＬＬないしＤＩＲＲ等が配置され
る。
【００９４】半導体基板面の各側辺には、半導体基板面
の各隅に近接する位置ならびに左部及び右部側辺の中央
部に近接する位置を避けるように、ボンディングパッド
が配置される。また、これらのパッドに近接して、Ｘア
ドレスバッファＸＡＢ及びＹアドレスバッファＹＡＢな
らびにデータ入力バッファＤＩＢ及びデータ出力バッフ
ァＤＯＢの対応する単位回路が配置される。
【００９５】３．２．各部の具体的構成とレイアウトな
らびにその動作及び特徴 図１２ないし図３８には、この発明が適用された擬似ス
タティック型ＲＡＭの各部の一実施例の回路図が示され
ている。また、図３９ないし図４１には、上記擬似スタ
ティック型ＲＡＭの一実施例の信号波形図が示されてい
る。図１２及び図３８の回路図に従って、この実施例の
擬似スタティック型ＲＡＭの各部の具体的構成とレイア
ウトならびにその動作及び特徴について説明する。図３
９ないし図４１の信号波形図は、必要に応じて参照され
たい。
【００９６】３．２．１．メモリアレイ及び直接周辺回
路 この実施例の擬似スタティック型ＲＡＭは、前述のよう
に、それぞれ対をなす合計１６個のメモリアレイＭＡＲ
Ｙ０Ｌ〜ＭＡＲＹ３Ｌ及びＭＡＲＹ０Ｒ〜ＭＡＲＹ３Ｒ
を備える。対をなす２個のメモリアレイは、半導体基板
面の中央部に配置されるＸ系選択回路をはさんでそれぞ
れ対称的に配置され、対応する４組のコモンＩ／Ｏ線と
一対のコモンソース線が、これらのメモリアレイを串刺
しするように貫通して配置される。
【００９７】（１）メモリアレイ メモリアレイＭＡＲＹ０Ｌ〜ＭＡＲＹ３Ｌ及びＭＡＲＹ
０Ｒ〜ＭＡＲＹ３Ｒの上辺及び下辺アレイは、図３８に
例示されるように、図の垂直方向に平行して配置される
２５６本のワード線Ｗ０〜Ｗ２５５ならびに図示されな
い４本の冗長ワード線ＲＷ０〜ＲＷ３を備え、水平方向
に平行して配置される１０２４組の相補データ線Ｄ０〜
Ｄ１０２３ならびに図示されない３２組の冗長相補デー
タ線ＲＤ０〜ＲＤ３１を備える。これらのワード線及び
相補データ線の交点には、情報蓄積用キャパシタ及びア
ドレス選択用ＭＯＳＦＥＴからなるダイナミック型メモ
リセルが、所定の規則性をもって結合される。
【００９８】各メモリアレイを構成するワード線は、そ
の一方において、対応するＸデコーダＸＤ０Ｌ〜ＸＤ３
Ｌ又はＸＤ０Ｒ〜ＸＤ３Ｒに結合され、択一的に選択状
態とされる。また、その他方において、そのゲートに対
応するワード線クリア信号ＷＣ０Ｕ〜ＷＣ３Ｕ等の反転
信号を受けるＮチャンネルＭＯＳＦＥＴを介して、回路
の接地電位に結合される。これらのワード線クリア信号
は、通常ロウレベルとされ、擬似スタティック型ＲＡＭ
が選択状態とされるとき、３ビットの相補内部アドレス
信号ＢＸ２及びＢＸ３ならびにＢＸ１０に従って選択的
にハイレベルとされる。これにより、各メモリアレイの
ワード線は通常ロウレベルのクリア状態とされ、擬似ス
タティック型ＲＡＭが選択状態とされるとき、少なくと
も対応するワード線が選択状態とされることを条件に、
選択的にそのクリア状態から解放される。
【００９９】一方、各メモリアレイを構成する相補デー
タ線は、特に制限されないが、図３８に例示されるよう
に、対応するセンスアンプＳＡ０Ｌ〜ＳＡ３ＬないしＳ
Ａ０Ｒ〜ＳＡ３Ｒの対応する単位プリチャージ回路ＵＰ
Ｃ０〜ＵＰＣ３等を介して、対応する単位増幅回路ＵＳ
Ａ０〜ＵＳＡ３等に結合され、さらにカラムスイッチＣ
Ｓ０Ｌ〜ＣＳ３ＬないしＣＳ０Ｒ〜ＣＳ３Ｒの対応する
スイッチＭＯＳＦＥＴを介して、４組のコモンＩ／Ｏ線
ＩＯ００Ｌ〜ＩＯ０３ＬないしＩＯ３４Ｌ〜ＩＯ３７Ｌ
あるいはＩＯ００Ｒ〜ＩＯ０３ＲないしＩＯ３４Ｒ〜Ｉ
Ｏ３７Ｒに４組ずつ選択的に接続される。
【０１００】（２）センスアンプ及びデータ線プリチャ
ージ回路 センスアンプＳＡ０Ｌ〜ＳＡ３ＬないしＳＡ０Ｒ〜ＳＡ
３Ｒは、特に制限されないが、図３８のセンスアンプＳ
Ａ０Ｌに代表して示されるように、対応するメモリアレ
イの各相補データ線及び冗長相補データ線に対応して設
けられるそれぞれ１，０５６個の単位プリチャージ回路
ＵＰＣ０〜ＵＰＣ３等ならびに単位増幅回路ＵＳＡ０〜
ＵＳＡ３等を含む。
【０１０１】このうち、単位プリチャージ回路ＵＰＣ０
〜ＵＰＣ３等は、対応する相補データ線の非反転及び反
転信号線間に直並列形態に設けられる３個のＮチャンネ
ルＭＯＳＦＥＴをそれぞれ含む。これらのＭＯＳＦＥＴ
のゲートはすべて共通結合され、タイミング発生回路Ｔ
Ｇから反転タイミング信号ＰＣ０ＵＬＢ等が共通に供給
される。ここで、反転タイミング信号ＰＣ０ＵＬＢ等
は、通常ハイレベルとされ、擬似スタティック型ＲＡＭ
が選択状態とされるとき、相補内部アドレス信号ＢＸ０
及びＢＸ１ならびにＢＸ１０に従って選択的にロウレベ
ルとされる。
【０１０２】これにより、各単位プリチャージ回路を構
成する３個のＭＯＳＦＥＴは、通常オン状態となり、対
応する相補データ線の非反転及び反転信号線を短絡し
て、回路の電源電圧の二分の一のレベルとされるハーフ
プリチャージレベルＨＶＣとする。擬似スタティック型
ＲＡＭが選択状態とされ反転タイミング信号ＰＣ０ＵＬ
Ｂ等がロウレベルとされると、上記３個のＭＯＳＦＥＴ
はオフ状態となり、これによって対応する相補データ線
が選択的にその短絡状態を解かれる。
【０１０３】一方、各センスアンプの単位増幅回路は、
特に制限されないが、図１８に例示されるように、それ
ぞれ２個のＣＭＯＳインバータ回路が交差接続されてな
るラッチを基本構成とする。各単位増幅回路を構成する
ＰチャンネルＭＯＳＦＥＴのソースは、共通ソース線Ｓ
Ｐに共通結合され、さらに並列形態とされる４個のＰチ
ャンネル型駆動ＭＯＳＦＥＴを介して回路の電源電圧に
結合される。これらの駆動ＭＯＳＦＥＴのゲートには、
対応するセンスアンプ駆動回路ＳＰ０Ｌ〜ＳＰ３Ｌ又は
ＳＰ０Ｒ〜ＳＰ３Ｒから、対応する反転タイミング信号
Ｐ１０ＵＬＢ〜Ｐ４０ＵＬＢ等がそれぞれ供給される。
同様に、各単位増幅回路を構成するＮチャンネルＭＯＳ
ＦＥＴのソースは、共通ソース線ＳＮに共通結合され、
さらに並列形態とされる２個のＮチャンネル型駆動ＭＯ
ＳＦＥＴを介して、回路の接地電位に結合される。これ
らの駆動ＭＯＳＦＥＴのゲートには、対応するセンスア
ンプ駆動回路ＳＮ０Ｌ〜ＳＮ３Ｌ又はＳＮ０Ｒ〜ＳＮ３
Ｒから、対応するタイミング信号Ｐ１０ＵＬ及びＰ２０
ＵＬ等がそれぞれ供給される。
【０１０４】各センスアンプは、特に制限されないが、
さらに、上記共通ソース線ＳＰ及びＳＮ間に直並列形態
に設けられる３個のＮチャンネルをそれぞれ含む。これ
らのＭＯＳＦＥＴのゲートは共通結合され、反転タイミ
ング信号ＰＣ０Ｂ等が供給される。この反転タイミング
信号ＰＣ０Ｂ等は、上記反転タイミング信号ＰＣ０ＵＬ
Ｂ等とほぼ同じタイミング条件で、ハイレベル又はロウ
レベルとされる。その結果、擬似スタティック型ＲＡＭ
が非選択状態とされるとき、共通ソース線ＳＰ及びＳＮ
は短絡され、ハーフプリチャージレベルＨＶＣとされ
る。また、擬似スタティック型ＲＡＭが選択状態とされ
ると、共通ソース線ＳＰ及びＳＮのプリチャージ動作が
選択的に停止される。
【０１０５】各センスアンプの単位増幅回路は、対応す
る上記反転タイミング信号Ｐ１０ＵＬＢ〜Ｐ４９ＵＬＢ
等がロウレベルとされ、かつ対応する上記タイミング信
号Ｐ１０ＵＬ〜Ｐ２０ＵＬ等がハイレベルとされること
で、選択的に動作状態とされる。この動作状態におい
て、各単位増幅回路は、対応するメモリアレイの選択さ
れたワード線に結合されるメモリセルから対応する相補
データ線を介して出力される微小読み出し信号をそれぞ
れ増幅し、ハイレベル又はロウレベルの２値読み出し信
号とする。これらの２値読み出し信号は、擬似スタティ
ック型ＲＡＭが通常のリードサイクルとされるとき、対
応するコモンＩ／Ｏ線を介してメインアンプに伝達さ
れ、また擬似スタティック型ＲＡＭがいずれかのリフレ
ッシュサイクルとされるとき、対応するメモリセルに再
書き込みされる。
【０１０６】ところで、この実施例の擬似スタティック
型ＲＡＭでは、センスアンプのレイアウトに一つの工夫
が凝らされている。すなわち、図４３に例示されるよう
に、センスアンプの各単位増幅回路を構成する一対のＰ
チャンネルＭＯＳＦＥＴＱＰ２３及びＱＰ２４あるいは
ＮチャンネルＭＯＳＦＥＴＱＮ２５及びＱＮ２６は、そ
れぞれを構成するソースＳが共通の拡散層Ｌによって形
成され、さらにこれらのソースＳ，ドレインＤ及びゲー
トＧが、対応する相補データ線に直角をなす方向に延長
して形成される。共通の拡散層Ｌによって形成される各
対のＭＯＳＦＥＴのソースＳは、対応するコンタクトを
介して、その上層に例えばアルミニウム又はその合金を
用いて形成されるコモンソース線ＳＰ又はＳＮと結合さ
れるとともに、図４３に示されるように、拡散層Ｌがそ
のまま延長されることで、隣接する一対のＭＯＳＦＥＴ
の同様なソースＳと共通結合される。その結果、拡散層
Ｌが延長されない従来の擬似スタティック型ＲＡＭ等に
比較して、例えばコンタクト不良等によって単位増幅回
路の特性が劣化する障害等の発生率が低下し、擬似スタ
ティック型ＲＡＭの製品歩留りが高められる。
【０１０７】センスアンプ駆動回路ＳＰ及びＳＮは、図
２２に示されるように、タイミング発生回路ＴＧから供
給されるタイミング信号Ｐ１〜Ｐ４及びＰ１ａ〜Ｐ１ｃ
又はＰ１Ｄ〜Ｐ２Ｄ及びＰ１Ｄａ〜Ｐ１Ｄｃならびに内
部アドレス信号ＡＸ０Ｕ及びＡＸ１Ｕ又はＡＸ０Ｕ及び
ＡＸ１ＵならびにＡＸ１０をもとに、上記反転タイミン
グ信号Ｐ１０ＵＬＢ〜Ｐ４０ＵＬＢ等ならびにタイミン
グ信号Ｐ１０ＵＬ及びＰ２０ＵＬ等を選択的に形成す
る。
【０１０８】（３）カラムスイッチ及びコモンＩ／Ｏ線 カラムスイッチＣＳ０Ｌ〜ＣＳ３ＬならびにＣＳ０Ｒ〜
ＣＳ３Ｒは、対応するメモリアレイの各相補データ線に
対応して設けられる合計１０５６対のスイッチＭＯＳＦ
ＥＴを含む。これらのスイッチＭＯＳＦＥＴの一方は、
対応するセンスアンプの単位回路を介して対応する相補
データ線に結合され、その他方は、対応する４組のコモ
ンＩ／Ｏ線ＩＯ００Ｌ〜ＩＯ０３Ｌ及びＩＯ００Ｒ〜Ｉ
Ｏ０３ＲないしＩＯ３４Ｌ〜ＩＯ３７Ｌ及びＩＯ３４Ｒ
〜ＩＯ３７Ｒに、順に交互に共通結合される。各スイッ
チＭＯＳＦＥＴのゲートは、４組ずつ順に共通結合さ
れ、対応するＹアドレスデコーダＹＤ０〜ＹＤ３から、
対応するデータ線選択信号ＹＳ０等がそれぞれ供給され
る。
【０１０９】カラムスイッチＣＳ０Ｌ〜ＣＳ３Ｌならび
にＣＳ０Ｒ〜ＣＳ３Ｒを構成する各４対のスイッチＭＯ
ＳＦＥＴは、対応するデータ線選択信号ＹＳ０等が択一
的にハイレベルとされることで選択的にかつ同時にオン
状態とされる。その結果、対応するメモリアレイの指定
される４組の相補データ線が、対応する４組のコモンＩ
／Ｏ線ＩＯ００Ｌ〜ＩＯ０３Ｌ又はＩＯ００Ｒ〜ＩＯ０
３ＲないしＩＯ３４Ｌ〜ＩＯ３７Ｌ又はＩＯ３４Ｒ〜Ｉ
Ｏ３７Ｒに選択的に接続される。
【０１１０】ところで、この実施例の擬似スタティック
型ＲＡＭにおいて、コモンＩ／Ｏ線ＩＯ００Ｌ〜ＩＯ０
３Ｌ及びＩＯ００Ｒ〜ＩＯ０３ＲないしＩＯ３４Ｌ〜Ｉ
Ｏ３７Ｌ及びＩＯ３４Ｒ〜ＩＯ３７Ｒは、前述のよう
に、半導体基板面の上辺及び下辺に配置される一対のメ
モリアレイをそれぞれ串刺しするように貫通して配置さ
れる。このとき、各コモンＩ／Ｏ線の非反転及び反転信
号線は、図５９に示されるように、上辺及び下辺アレイ
の中間で交差して配置される。したがって、擬似スタテ
ィック型ＲＡＭの製造工程において、例えば対応するカ
ラムスイッチのスイッチＭＯＳＦＥＴのゲートＧとなる
ポリシリコン層を形成するためのフォトマスクが、その
ソース及びドレインとなる拡散層Ｌに対して位置ずれを
生じた場合でも、コモンＩ／Ｏ線の非反転信号線ＩＯ及
び反転信号線ＩＯＢに結合される寄生容量の変化は、上
辺及び下辺アレイで相殺される。その結果、各コモンＩ
／Ｏ線におけるレベル差が解消され、擬似スタティック
型ＲＡＭの読み出し動作が安定化される。
【０１１１】さらに、これらのコモンＩ／Ｏ線ＩＯ００
Ｌ〜ＩＯ０３Ｌ及びＩＯ００Ｒ〜ＩＯ０３ＲないしＩＯ
３４Ｌ〜ＩＯ３７Ｌ及びＩＯ３４Ｒ〜ＩＯ３７Ｒは、図
３８に図示されないが、擬似スタティック型ＲＡＭが非
選択状態とされるとき、対応する上辺及び下辺アレイの
中間ならびにそれぞれの外側の３個所において、その非
反転及び反転信号線が短絡されかつハーフプリチャージ
レベルＨＶＣとされるいわゆるイコライズ処理を受け
る。そして、擬似スタティック型ＲＡＭが選択状態とさ
れ、対応するメモリアレイが選択状態とされることで、
そのイコライズ処理が選択的に停止される。その結果、
コモンＩ／Ｏ線のイコライズ処理が、確実にかつ高速に
行われるため、相応してコモンＩ／Ｏ線の信号伝達遅延
時間が縮小され、擬似スタティック型ＲＡＭの高速化が
図られる。
【０１１２】３．２．２．Ｘ系選択回路 （１）Ｘアドレスバッファ ＸアドレスバッファＸＡＢは、図１８に示されるよう
に、アドレス入力端子Ａ０〜Ａ１０に対応して設けられ
る１１個の単位回路を備える。これらの単位回路は、タ
イミング発生回路ＴＧから供給される反転タイミング信
号φｒｅｆＢに従って対応するアドレス入力端子Ａ０〜
Ａ１０を介して供給されるＸアドレス信号Ｘ０〜Ｘ１０
あるいはリフレッシュカウンタＲＦＣから供給されるリ
フレッシュアドレス信号ＡＲ０〜ＡＲ１０を選択的に伝
達するマルチプレクサと、このマルチプレクサを介して
伝達されるアドレス信号をタイミング信号φｘｌｓに従
って取り込み、保持するラッチ回路とをそれぞれ含む。
各ラッチ回路の出力信号は、さらに上記タイミング信号
φｘｌｓに従ってゲート制御された後、対応する相補内
部アドレス信号ＢＸ０〜ＢＸ１０とされる。
【０１１３】（２）リフレッシュカウンタ リフレッシュカウンタＲＦＣは、図１９に示されるよう
に、リフレッシュアドレス信号ＡＲ０〜ＡＲ１０に対応
して設けられる１１個のカウンタ単位回路ＣＮＴＲを備
える。これらのカウンタ単位回路は、図１９に例示され
るように、リング状に直列結合されるマスターラッチ及
びスレーブラッチをそれぞれ含む。そして、そのキャリ
ー入力端子とキャリー出力端子が順次結合されること
で、実質的に直列結合され、１個のバイナリィカウンタ
を構成して、反転カウントパルスＣＵＰＢに従った歩進
動作を行う。
【０１１４】ここで、反転カウントパルスＣＵＰＢは、
擬似スタティック型ＲＡＭがオートリフレッシュモード
又はセルフリフレッシュサイクルとされることで反転タ
イミング信号φｒｅｆＢがロウレベルとされ、かつ擬似
スタティック型ＲＡＭが選択状態とされることで反転タ
イミング信号ＣＥ２Ｂがロウレベルとされてからタイミ
ング信号Ｐ１がハイレベルとされるまでの間、一時的に
ロウレベルとされる。その結果、リフレッシュアドレス
信号ＡＲ０〜ＡＲ１０は、擬似スタティック型ＲＡＭが
選択状態とされる当初において、ＸアドレスバッファＸ
ＡＢの対応する単位回路に取り込まれた後、次の歩進状
態に更新される。
【０１１５】（３）Ｘプリデコーダ ＸプリデコーダＰＸＤは、図１８に示されるように、そ
れぞれ２ビットの相補内部アドレス信号ＢＸ４及びＢＸ
５，ＢＸ６及びＢＸ７ならびにＢＸ８及びＢＸ９を所定
の組み合わせで受ける合計１２個のデコーダ単位回路を
備える。これらのデコーダ単位回路の出力信号は、プリ
デコード信号ＡＸ４５０〜ＡＸ４５３，ＡＸ６７０〜Ａ
Ｘ６７３ならびにＡＸ８９０〜ＡＸ８９３として、各Ｘ
デコーダに供給される。
【０１１６】なお、ＸプリデコーダＰＸＤには、アレイ
選択用の相補内部アドレス信号ＢＸ０，ＢＸ１及びＢＸ
１０をもとに、各種のアレイ選択信号を形成するいくつ
かのデコーダ単位回路が含まれる。このうち、反転アレ
イ選択信号ＸＤＳ０ＬＢ及びＸＤＳ０ＲＢないしＸＤＳ
３ＬＢ及びＸＤＳ３ＲＢは、ＸデコーダＸＤ０Ｌ及びＸ
Ｄ０ＲないしＸＤ３Ｌ及びＸＤ３Ｒを選択的に動作状態
とするために供され、アレイ選択信号ＡＸＤ０Ｌ，ＡＸ
Ｄ１Ｌ及びＡＸＤ０Ｒ，ＡＸＤ１Ｒは、アレイ選択回路
に供給され、例えばコモンＩ／Ｏ線の切り換え処理に供
される。
【０１１７】（４）アレイ選択回路 アレイ選択回路ＡＳＬは、図２８に示されるように、Ｘ
プリデコーダＰＸＤから供給されるアレイ選択信号ＡＸ
Ｄ０Ｌ，ＡＸＤ１Ｌ及びＡＸＤ０Ｒ，ＡＸＤ１Ｒとタイ
ミング信号ＣＥ３Ｄとをもとに、コモンＩ／Ｏ線イコラ
イズ用の反転選択タイミング信号ＩＯＳ０ＬＢ及びＩＯ
Ｓ２ＬＢ又はＩＯＳ０ＲＢ及びＩＯＳ２ＲＢあるいはＩ
ＯＳ１ＬＢ及びＩＯＳ３ＬＢ又はＩＯＳ１ＲＢ及びＩＯ
Ｓ３ＲＢを選択的に形成する。また、上記アレイ選択信
号及びタイミング信号ＣＥ３Ｄと書き込み系動作サイク
ルにおいて選択的にハイレベルとされるタイミング信号
φｗｅとをもとに、コモンＩ／Ｏ線及びメインアンプを
選択的に接続するための反転アレイ選択信号ＭＡＴ０Ｌ
Ｂ及びＭＡＴ２ＬＢ又はＭＡＴ０ＲＢ及びＭＡＴ２ＲＢ
あるいはＭＡＴ１ＬＢ及びＭＡＴ３ＬＢ又はＭＡＴ１Ｒ
Ｂ及びＭＡＴ３ＲＢを選択的に形成する。アレイ選択回
路ＡＳＬは、さらに、メインアンプが動作状態とされる
直前において一時的にハイレベルとされるタイミング信
号φｉｏｕの論理条件を加えることで、コモンＩ／Ｏ線
をプリセットするためのタイミング信号ＩＯＵ０Ｌ及び
ＩＯＵ２Ｌ又はＩＯＵ０Ｒ及びＩＯＵ２ＲあるいはＩＯ
Ｕ１Ｌ及びＩＯＵ３Ｌ又はＩＯＵ１Ｒ及びＩＯＵ３Ｒを
選択的に形成する。
【０１１８】（５）Ｘ系冗長回路 擬似スタティック型ＲＡＭは、前述のように、メモリア
レイの冗長ワード線ＲＷＬ０〜ＲＷＬ３に対応して設け
られる４個のＸ系冗長回路ＸＲ０〜ＸＲ３を備える。こ
れらのＸ系冗長回路は、図２０に示されるように、半導
体基板面の上辺に配置されるＸ系冗長回路ＸＲＵと下辺
に配置されるＸ系冗長回路ＸＲＤならびに冗長イネーブ
ル回路ＸＲＥとをそれぞれ含む。
【０１１９】このうち、冗長イネーブル回路ＸＲＥは、
前述のように、その出力信号が排他的論理和結合される
２個のヒューズ論理ゲート回路を含む。これらの冗長イ
ネーブル回路の出力信号ＸＲＥ０〜ＸＲＥ３は、反転タ
イミング信号ＣＥ１Ｂがロウレベルとされ又はタイミン
グ信号ＸＤＰがハイレベルとされるとき、いずれか一方
のヒューズ論理ゲート回路に含まれるヒューズ手段だけ
が切断されることを条件に、選択的にハイレベルとされ
る。その結果、これらの出力信号ＸＲＥ０〜ＸＲＥ３
は、対応するＸ系冗長回路に不良アドレスが書き込ま
れ、対応する冗長ワード線が使用状態にあることを示す
ものとされる。
【０１２０】一方、Ｘ系冗長回路ＸＲＵ及びＸＲＤは、
対応する冗長ワード線に割り当てられる不良アドレスの
対応するビットが論理“０”又は論理“１”とされるこ
とで選択的に切断される一対のヒューズ手段をそれぞれ
含む４個の冗長アドレス比較回路を有する。これらの冗
長アドレス比較回路は、対応する上記冗長イネーブル回
路ＸＲＥの出力信号ＸＲＥ０〜ＸＲＥ３がハイレベルと
されるとき、選択的に動作状態とされる。このとき、各
冗長イネーブル回路は、対応する相補内部アドレス信号
ＢＸ２，ＢＸ３及びＢＸ８，ＢＸ９あるいはＢＸ４ない
しＢＸ７を、対応するヒューズ手段が切断されないこと
を条件に選択的に伝達することで、一種のアドレス比較
回路として機能する。これらの冗長アドレス比較回路の
出力信号は、前述のように、対応する一致検出ノードと
回路の接地電位との間に直列形態に設けられるカスケー
ドＭＯＳＦＥＴのゲートに供給される。
【０１２１】Ｘ系冗長回路の一対の一致検出ノードは、
さらに対応するノアゲート回路の入力端子に結合され
る。このノアゲート回路の出力信号は、反転された後、
対応する上記反転冗長ワード線選択信号ＸＲ０Ｂ〜ＸＲ
３Ｂとされる。
【０１２２】反転冗長ワード線選択信号ＸＲ０Ｂ〜ＸＲ
３Ｂは、前述のように、冗長ワード線選択駆動信号発生
回路ＰＲＷＤに供給されるとともに、４入力ナンドゲー
ト回路の対応する入力端子に供給され、内部制御信号Ｘ
Ｒの形成に供される。この内部制御信号ＸＲは、いずれ
かの冗長ワード線選択信号ＸＲ０〜ＸＲ３がロウレベル
とされるとき、つまりいずれかの冗長ワード線が選択状
態とされるとき選択的にハイレベルとされ、例えばワー
ド線選択駆動信号発生回路ＰＷＤにおけるワード線選択
駆動信号Ｘ００〜Ｘ１１の形成を選択的に停止するため
に供される。
【０１２３】一方、各Ｘ系冗長回路の冗長イネーブル回
路ＸＲＥの出力信号ＸＲＥ０〜ＸＲＥ３は、４入力のノ
アゲート回路の対応する入力端子にも供給され、内部制
御信号ＳＩＧＸを形成するために供される。この内部制
御信号ＳＩＧＸは、図３５に示されるように、反転内部
制御信号φｅｈ４Ｂがロウレベルとされることを条件
に、言い換えるとアドレス入力端子Ａ４に所定の高電圧
が供給されていることを条件に、いずれかの冗長ワード
線が使用状態にあることを示すいわゆるシグネイチュア
信号としてアドレス入力端子Ａ５から出力される。
【０１２４】Ｘ系冗長回路ＸＲ０〜ＸＲ３は、さらに、
反転内部制御信号ＦＣＫＢがロウレベルとされるとき、
各冗長アドレス比較回路に設けられるヒューズ手段の半
断線等を試験するためのいわゆるヒューズチェック機能
を持つ。
【０１２５】（６）ワード線駆動信号発生回路 ワード線駆動信号発生回路φＸＧは、図２１に示される
ように、ブーストレベルの駆動信号を形成するためのブ
ースト容量ＣＢを含む。このブースト容量ＣＢは、擬似
スタティック型ＲＡＭが非選択状態とされるとき、その
右側の電極が回路の電源電圧のようなハイレベルとな
り、かつ左側の電極が回路の接地電位のようなロウレベ
ルとなるようにプリチャージされる。そして、擬似スタ
ティック型ＲＡＭが選択状態とされるとき、反転タイミ
ング信号ＣＥ２Ｂ及びＣＥ３Ｂがともにロウレベルとさ
れるタイミングで、その左側の電極がハイレベルとされ
る。これにより、右側の電極が回路の電源電圧より高い
ブーストレベルに押し上げられ、ブーストレベルのワー
ド線駆動信号φｘが選択的に形成される。
【０１２６】ワード線駆動信号φｘは、ワード線選択駆
動信号発生回路ＰＷＤ及び冗長ワード線選択駆動信号発
生回路ＰＲＷＤに供給され、さらにワード線選択駆動信
号Ｘ００ないしＸ１１あるいは冗長ワード線選択駆動信
号ＸＲ０〜ＸＲ３として、選択的に伝達される。
【０１２７】ところで、この実施例の擬似スタティック
型ＲＡＭのメモリアクセスで同時に動作状態とされるメ
モリアレイの数は、前述のように、通常の動作モードに
おいて２個とされ、セルフリフレッシュモードにおいて
８個とされる。したがって、これらの動作モードにおい
てワード線の同時選択数が異なり、上記ワード線駆動信
号φｘに対する負荷容量の大きさが異なって、結果的に
そのブーストレベルが変動する。このため、この擬似ス
タティック型ＲＡＭでは、ワード線駆動信号発生回路φ
ＸＧの出力端子と回路の接地電位との間に、擬似スタテ
ィック型ＲＡＭがセルフリフレッシュモードで選択状態
とされ反転タイミング信号φｓｒＢがロウレベルとされ
るとき選択的に結合されるレベル補正用キャパシタＣｗ
が設けられる。このキャパシタＣｗは、通常の動作モー
ド及びセルフリフレッシュモードにおけるワード線の同
時選択数の差、すなわち６本のワード線分の負荷容量に
相当する静電容量を持つように設計される。
【０１２８】（７）ワード線選択駆動信号発生回路及び
冗長ワード線選択駆動信号発生回路 ワード線選択駆動信号発生回路ＰＷＤは、図２１に示さ
れるように、タイミング信号ＸＤＰならびに上辺又は下
辺アレイの群内ワード線選択を行う３ビットの相補内部
アドレス信号ＢＸ２，ＢＸ３及びＢＸ１０に従って、上
記ワード線駆動信号φｘを選択的に伝達することで、ブ
ーストレベルのワード線選択駆動信号Ｘ００Ｕ，Ｘ０１
Ｕ，Ｘ１０Ｕ又はＸ１１ＵあるいはＸ００Ｄ，Ｘ０１
Ｄ，Ｘ１０Ｄ又はＸ１１Ｄを択一的に形成する。ワード
線選択駆動信号発生回路ＰＷＤには、前述のように、Ｘ
系冗長回路から、メモリアクセスに際して供給されるア
ドレスといずれかの冗長ワード線に割り当てられた不良
アドレスとが一致したとき選択的にハイレベルとされる
内部制御信号ＸＲが供給される。この内部制御信号ＸＲ
がハイレベルとされるとき、ワード線選択駆動信号発生
回路ＰＷＤの動作は実質的に停止され、上記ワード線選
択駆動信号は形成されない。
【０１２９】一方、冗長ワード線選択駆動信号発生回路
ＰＲＤＷは、タイミング信号ＸＤＰと対応する反転冗長
ワード線選択信号ＸＲ０Ｂ〜ＸＲ３Ｂに従って、上記ワ
ード線駆動信号φｘを選択的に伝達することで、ブース
トレベルの冗長ワード線選択駆動信号ＸＲ０〜ＸＲ３を
選択的に形成する。前述のように、メモリアクセスに際
して供給されるアドレスといずれかの冗長ワード線に割
り当てられた不良アドレスとが一致して反転冗長ワード
線選択信号ＸＲ０Ｂ〜ＸＲ３Ｂのいずれかがロウレベル
とされるとき、言い換えるならばこの冗長ワード線選択
駆動信号発生回路ＰＲＷＤが実質的に動作状態とされる
とき、ワード線選択駆動信号発生回路ＰＷＤの動作は実
質的に停止される。
【０１３０】（８）Ｘデコーダ ＸデコーダＸＤ０Ｌ及びＸＤ０ＲないしＸＤ３Ｌ及びＸ
Ｄ３Ｒは、対応するメモリアレイの各ワード線群に対応
して設けられる６４個の単位回路と、４本の冗長ワード
線に対応して設けられるもう１個の単位回路とをそれぞ
れ備える。これらの単位回路は、図３６に例示されるよ
うに、各ワード線群を構成する４本のワード線に対応し
て設けられる４個のワード線駆動ＭＯＳＦＥＴをそれぞ
れ含む。ワード線駆動ＭＯＳＦＥＴのソースは、対応す
るワード線に結合され、そのドレインには、対応する上
記ワード線選択駆動信号Ｘ００ないしＸ１１又は冗長ワ
ード線選択駆動信号ＸＲ０〜ＸＲ３が供給される。ワー
ド線駆動ＭＯＳＦＥＴのゲートは、対応するカットＭＯ
ＳＦＥＴを介して、内部ノードＮ１２すなわちインバー
タ回路Ｎ９の出力端子に共通結合される。
【０１３１】インバータ回路Ｎ９の入力端子は、そのゲ
ートにプリデコード信号ＡＸ４５０〜ＡＸ４５３，ＡＸ
６７０〜ＡＸ６７３ならびにＡＸ８９０〜ＡＸ８９３を
所定の組み合わせで受けいわゆるデコーダトリーを構成
する３個の直列ＭＯＳＦＥＴを介して、インバータ回路
Ｎ１０の出力端子に結合される。このインバータ回路Ｎ
１０の入力端子には、上記ＸプリデコーダＰＸＤから、
対応する反転アレイ選択信号線ＸＤＳ０ＬＢ及びＸＤＳ
０ＲＢないしＸＤＳ３ＬＢ及びＸＤＳ３ＲＢが供給され
る。これにより、上記内部ノードＮ１２は、対応する反
転アレイ選択信号ＸＤＳ０ＬＢ等がロウレベルとされ、
かつ上記プリデコード信号が対応する組み合わせで一斉
にハイレベルとされるとき、選択的にハイレベルとされ
る。その結果、択一的にブーストレベルとされるワード
線選択駆動信号Ｘ００ないしＸ１１が、対応するワード
線群内の指定される１本のワード線に伝達され、このワ
ード線が択一的に選択状態とされる。
【０１３２】なお、図３６には図示されないが、いずれ
かの冗長ワード線に割り当てられた不良アドレスが指定
される場合、冗長ワード線選択駆動信号ＸＲ０〜ＸＲ３
のブーストレベルが、上記プリデコード信号に関係な
く、対応する冗長ワード線ＷＲ０〜ＷＲ３に伝達され
る。
【０１３３】３．２．３．Ｙ系選択回路 （１）Ｙアドレスバッファ ＹアドレスバッファＸＡＢは、図２３に示されるよう
に、アドレス入力端子Ａ１１〜Ａ１８に対応して設けら
れる８個の単位回路を備える。これらの単位回路は、対
応する上記アドレス入力端子を介して伝達されるＹアド
レス信号Ｙ１１〜Ｙ１８を、反転タイミング信号ＣＥ０
Ｂ及びφｙｌｓＢに従って取り込み、保持するラッチ回
路をそれぞれ含む。各ラッチ回路の出力信号は、反転タ
イミング信号φｙｅＢに従ってゲート制御された後、相
補内部アドレス信号ＡＹ１１〜ＡＹ１８として、Ｙプリ
デコーダＰＹＤに供給される。
【０１３４】（２）Ｙプリデコーダ ＹプリデコーダＰＹＤは、図２３ないし図２５に示され
るように、それぞれ２ビットの相補内部アドレス信号Ａ
Ｙ１１及びＡＹ１２，ＡＹ１３及びＡＹ１４，ＡＹ１５
及びＡＹ１６あるいはＡＹ１７及びＡＹ１８の非反転及
び反転信号を所定の組み合わせで受ける合計１６個のデ
コーダ単位回路を備える。これらのデコーダ単位回路の
出力信号は、プリデコード信号ＡＹ１２０〜ＡＹ１２
３，ＡＹ３４０〜ＡＹ３４３，ＡＹ５６０〜ＡＹ５６３
あるいはＡＹ７８０〜ＡＹ７８３として、各Ｙデコーダ
に供給される。
【０１３５】ところで、プリデコード信号ＡＹ１２０〜
ＡＹ１２３，ＡＹ３４０〜ＡＹ３４３，ＡＹ５６０〜Ａ
Ｙ５６３ならびにＡＹ７８０〜ＡＹ７８３を伝達する１
６本の信号線は、対をなす２個のメモリアレイの間に配
置されるＹデコーダＹＤ０〜ＹＤ３にそった比較的せま
い所を、比較的長い距離にわたって配置される。これら
の領域には、さらにＹ系冗長回路ＹＲＡＣから出力され
る冗長ワード線選択信号ＹＲ０〜ＹＲ７を各Ｙデコーダ
に伝達する８本の信号線を配置する必要があるが、実際
にはそのレイアウト余裕はない。
【０１３６】これに対処するため、この実施例の擬似ス
タティック型ＲＡＭでは、図２４及び図２５に示される
ように、プリデコード信号ＡＹ５６０〜ＡＹ５６３なら
びにＡＹ７８０〜ＡＹ７８３を伝達する８本の信号線を
上記冗長データ線選択信号用の信号線として共有してい
る。すなわち、これらのプリデコード信号に対応する８
個のデコーダ単位回路は、反転タイミング信号φｙｒＢ
をゲート制御信号とするマルチプレクサをそれぞれ備え
る。ここで、反転タイミング信号φｙｒＢは、後述する
ように、メモリアクセスに際して供給されるＹアドレス
信号Ｙ１１〜Ｙ１８と８組の冗長データ線群のいずれか
に割り当てられた不良アドレスとが一致したとき、選択
的にロウレベルとされる。このとき、各デコーダ単位回
路のマルチプレクサは、対応する上記冗長データ線選択
信号ＹＲ０〜ＹＲ７を選択し、各Ｙデコーダに伝達す
る。一方、これらのアドレスが一致せず、上記反転タイ
ミング信号φｙｒＢがハイレベルとされるとき、各デコ
ーダ単位回路のマルチプレクサは、対応するプリデコー
ド信号ＡＹ５６０〜ＡＹ５６３ならびにＡＹ７８０〜Ａ
Ｙ７８３を選択し、Ｙデコーダに伝達する。これによ
り、ゲート制御用のタイミング信号φｙｒを各Ｙデコー
ダに伝達する１本の信号線を追加するだけで、等価的に
８本の信号線を実現し、擬似スタティック型ＲＡＭのチ
ップ面積を縮小することができる。
【０１３７】一方、プリデコード信号ＡＹ１２０〜ＡＹ
１２３，ＡＹ３４０〜ＡＹ３４３，ＡＹ５６０〜ＡＹ５
６３ならびにＡＹ７８０〜ＡＹ７８３は、図２３ないし
図２５に＊記号で示される選択信号すなわちＡＸ１Ｕ又
はＡＸ１ＵＹによってゲート制御された後、ドライバと
して作用する３段のインバータ回路を介して、対応する
Ｙデコーダに伝達される。この実施例において、上記ゲ
ート制御を行うナンドゲート回路ならびに３段のインバ
ータ回路は、図４６に示されるように、対応するＹデコ
ーダにそれぞれ近接して配置される。その結果、上記プ
リデコード信号に関する信号伝達回路の遅延時間が短縮
される。
【０１３８】（３）Ｙ系冗長回路 擬似スタティック型ＲＡＭは、前述のように、メモリア
レイごとに３２組の冗長相補データ線ＲＤ０〜ＲＤ３１
を備え、これらの冗長相補データ線の４組すなわち各冗
長データ線群ごとに対応して設けられる８個のＹ系冗長
回路ＹＲＡＣ０〜ＹＲＡＣ７を備える。これらのＸ系冗
長回路は、図２６に例示されるように、１個の冗長イネ
ーブル回路ＹＲＥと、相補内部アドレス信号ＡＹ１１〜
ＡＸ１８の各ビットに対応して設けられる８個の冗長ア
ドレス比較回路とを含む。これらの冗長イネーブル回路
及び冗長アドレス比較回路は、前述のＸ系冗長回路と同
様に機能し、その出力信号つまり冗長データ線選択信号
ＹＲ０〜ＹＲ７を選択的にハイレベルとする。
【０１３９】すなわち、各Ｙ系冗長回路の冗長イネーブ
ル回路ＹＲＥは、対応するＹ系冗長回路が有効とされる
とき、言い換えると対応する冗長データ線群に不良アド
レスが割り当てられるとき選択的に切断されるヒューズ
手段を含み、このヒューズ手段が切断されることで、そ
の出力信号ＹＲＥ０〜ＹＲＥ７をハイレベルとする。一
方、各Ｙ系冗長回路の８個の冗長アドレス比較回路は、
対応する冗長データ線群に割り当てられる不良アドレス
の対応するビットが論理“０”又は論理“１”とされる
ことで選択的に切断される２個のヒューズ手段を含み、
これらのヒューズ手段が切断されることで不良アドレス
の対応するビットを記憶する。そして、対応する冗長イ
ネーブル回路の出力信号ＹＲＥ０〜ＹＲＥ７がハイレベ
ルであることを条件に選択的に動作状態とされ、上記不
良アドレスとメモリアクセスに際して供給されるＹアド
レス信号Ｙ１１〜Ｙ１８すなわち相補内部アドレス信号
ＡＹ１１〜ＡＹ１８の対応するビットとを比較照合す
る。その結果、両ビットが一致するとき、その出力信号
を選択的にハイレベルとする。
【０１４０】上記冗長アドレス比較回路の出力信号は、
所定の検出ノードと回路の接地電位との間に直列形態に
設けられる８個のカスケードＭＯＳＦＥＴのゲートにそ
れぞれ供給される。そして、８個の冗長アドレス比較回
路の出力信号がすべてハイレベルであることを条件に、
言い換えると各Ｙ系冗長回路に保持される不良アドレス
とメモリアクセスに際して供給されるＹアドレス信号Ｙ
１１〜Ｙ１８とが全ビット一致することを条件に、上記
検出ノードが選択的にロウレベルとされる。検出ノード
のレベルは、インバータ回路を経て、冗長データ線選択
信号ＹＲ０〜ＹＲ７ならびに反転冗長データ線選択信号
ＹＲ０Ｂ〜ＹＲ７Ｂとされる。
【０１４１】つまり、Ｙ系冗長回路ＹＲＡＣ０〜ＹＲＡ
Ｃ７は、対応する冗長データ線群に割り当てられる不良
アドレスを保持する不良アドレスＲＯＭとして作用する
とともに、これらの不良アドレスとメモリアクセスに際
して供給されるＹアドレス信号Ｙ１１〜Ｙ１８すなわち
相補内部アドレス信号ＡＹ１１〜ＡＹ１８をビットごと
に比較照合する冗長アドレス比較回路として作用する。
そして、対応する不良アドレスと相補内部アドレス信号
ＡＹ１１〜ＡＹ１８が全ビット一致することを条件に、
その出力信号すなわち冗長データ線選択信号ＹＲ０〜Ｙ
Ｒ７を選択的にハイレベルとし、対応する反転冗長デー
タ線選択信号ＹＲ０Ｂ〜ＹＲ７Ｂを選択的にロウレベル
とする。
【０１４２】冗長データ線選択信号ＹＲ０〜ＹＲ７は、
前述のように、ＹプリデコーダＰＹＤを介して各Ｙデコ
ーダに供給される。また、反転冗長データ線選択信号Ｙ
Ｒ０Ｂ〜ＹＲ７Ｂは、実質８入力の負論理和回路の対応
する入力端子に供給され、反転タイミング信号φｙｒＢ
を形成するために供される。言うまでもなく、反転タイ
ミング信号φｙｒＢは、いずれかの冗長データ線選択信
号ＹＲ０〜ＹＲ７がロウレベルとされるとき、言い換え
るならばいずれかの冗長データ線群が選択状態とされる
とき、選択的にロウレベルとされる。反転タイミング信
号φｙｒＢは、さらにタイミング信号φｙｅｄによって
ゲート制御された後、タイミング信号φｙｒとされる。
タイミング信号φｙｒ及び反転タイミング信号φｙｒＢ
は、前述のように、ＹプリデコーダＰＹＤのマルチプレ
クサ制御信号として供されるとともに、ＹデコーダＹＤ
における相補データ線又は冗長相補データ線選択動作の
切り換え制御信号とされる。
【０１４３】一方、各Ｙ系冗長回路の冗長イネーブル回
路ＹＲＥの出力信号ＹＲＥ０〜ＹＲＥ７は、特に制限さ
れないが、実質８入力の論理和回路の対応する入力端子
にも供給され、内部制御信号ＳＩＧＹを形成するために
供される。言うまでもなく、内部制御信号ＳＩＧＹは、
いずれかの冗長イネーブル回路ＹＲＥの出力信号ＹＲＥ
０〜ＹＲＥ７がハイレベルとされるとき、言い換えると
いずれかの冗長データ線群に不良アドレスが割り当てら
れるとき、選択的にハイレベルとされる。上記内部制御
信号ＳＩＧＹは、前述の内部制御信号ＳＩＧＸと同様
に、アドレス入力端子Ａ４に所定の高電圧が供給される
とき、いわゆるシグネイチュア信号としてアドレス入力
端子Ａ５から出力される。
【０１４４】Ｙ系冗長回路ＹＲＡＣ０〜ＹＲＡＣ７は、
さらに、反転内部制御信号ＦＣＫＢがロウレベルとされ
るとき、各冗長アドレス比較回路に設けられるヒューズ
手段の半断線等を試験するためのいわゆるヒューズチェ
ック機能を持つ。
【０１４５】（４）Ｙデコーダ ＹデコーダＹＤ０〜ＹＤ３は、対応する左右一対のメモ
リアレイの４組の相補データ線に対応して設けられる２
５６個の単位回路と、４組の冗長相補データ線すなわち
冗長データ線群に対応して設けられる８個の単位回路と
をそれぞれ備える。このうち、４組の相補データ線に対
応して設けられる単位回路は、図３７に例示されるよう
に、検出ノードと回路の電源電圧あるいは対応する反転
Ｙデコーダ制御信号ＹＤＳｉＵＢ又はＹＤＳｉＤＢすな
わちＹＤＳ０ＵＢ〜ＹＤＳ３ＵＢ又はＹＤＳ０ＤＢ〜Ｙ
ＤＳ３ＤＢとの間に並列又は直列形態に設けられる複数
のＰチャンネル及びＮチャンネルＭＯＳＦＥＴをそれぞ
れ含む。これらのＭＯＳＦＥＴは、そのゲートにプリデ
コード信号ＡＹ１２０〜ＡＹ１２３，ＡＹ３４０〜ＡＹ
３４３，ＡＹ５６０〜ＡＹ５６３ならびにＡＹ７８０〜
ＡＹ７８３が対応する組み合わせで供給されることで、
１個のナンドゲート回路を構成する。
【０１４６】したがって、各単位回路の検出ノードは、
対応する反転Ｙデコーダ制御信号がロウレベルとされ、
かつ対応する上記プリデコード信号がすべてハイレベル
とされることを条件に、選択的にロウレベルとされる。
その結果、対応するデータ線選択信号ＹＳ０〜ＹＳ２５
５が択一的にハイレベルとされ、対応する４組の相補デ
ータ線が選択状態とされる。なお、上記プリデコード信
号線ＡＹ５６０〜ＡＹ５６３ならびにＡＹ７８０〜ＡＹ
７８３を介して冗長データ線選択信号ＹＲ０〜ＹＲ７が
伝達されるとき、プリデコード信号ＡＹ３４０〜ＡＹ３
４３はすべてロウレベルとされる。このため、通常の相
補データ線を選択するためのデータ線選択信号はすべて
ロウレベルとされる。
【０１４７】一方、各冗長データ線群に対応して設けら
れる４個の単位回路は、特に制限されないが、図３７に
例示されるように、タイミング信号φｙｒと対応するプ
リデコード信号ＡＹ５６０〜ＡＹ５６３又はＡＹ７８０
〜ＡＹ７８３つまり冗長データ線選択信号ＹＲ０〜ＹＲ
７を受ける２入力ナンドゲート回路をそれぞれ含む。こ
れらのナンドゲート回路の出力信号は、対応する反転Ｙ
デコーダ制御信号がロウレベルとされ、かつタイミング
信号φｙｒならびに対応する冗長データ線選択信号ＹＲ
０〜ＹＲ７がハイレベルとされるとき、選択的にロウレ
ベルとされる。その結果、対応する冗長データ線選択信
号ＲＹＳ０〜ＲＹＳ７が択一的にハイレベルとされ、対
応する４組の冗長相補データ線が選択状態とされる。
【０１４８】３．２．４．データ入出力回路 （１）データ入力バッファ データ入力バッファＤＩＢは、データ入出力端子ＩＯ０
〜ＩＯ７に対応して設けられる８個の単位回路を備え
る。これらの単位回路の入力端子は、図３に示されるよ
うに、対応するデータ入出力端子ＩＯ０〜ＩＯ７に結合
される。一方、データ入力バッファＤＩＢのデータ入出
力端子ＩＯ０〜ＩＯ３に対応する第１ないし第４の単位
回路の出力端子は、隣接する書き込み回路ＤＩＬＬ及び
ＤＩＲＬの対応する単位回路にそれぞれ共通結合され、
データ入出力端子ＩＯ４〜ＩＯ７に対応する第５ないし
第８の単位回路の出力端子は、ＤＩＬＲ及びＤＩＲＲの
対応する単位回路の入力端子にそれぞれ共通結合され
る。
【０１４９】データ入力バッファＤＩＢの各単位回路
は、図２９に例示されるように、擬似スタティック型Ｒ
ＡＭが書き込み系の動作サイクルとされるとき所定のタ
イミングでロウレベルとされる反転タイミング信号φｄ
ｉｃＢに従って、対応するデータ入出力端子ＩＯ０〜Ｉ
Ｏ７を介して供給される書き込みデータを取り込み、こ
れを対応する書き込み回路ＤＩＬＬ及びＤＩＲＬあるい
はＤＩＬＲ及びＤＩＲＲの対応する単位回路に伝達す
る。
【０１５０】（２）書き込み回路及び書き込み選択回路 書き込み回路ＤＩＬＬは、図２９に例示されるように、
二つのメモリアレイＭＡＲＹ０Ｌ及びＭＡＲＹ０Ｒの各
コモンＩ／Ｏ線に対応して共通に設けられる４個の単位
回路をそれぞれ備える。これらの単位回路は、データ入
力バッファＤＩＢの第１〜第４の単位回路から伝達され
る書き込み信号をもとに、相補書き込み信号ＤＩｉｊＡ
すなわちＤＩ００Ａ〜ＤＩ０３Ａをそれぞれ形成する。
これらの相補書き込み信号は、図３０に示されるよう
に、対応する書き込み選択信号ＷＳ０Ｌ又はＷＳ０Ｒが
ハイレベルとされることを条件に、書き込み選択回路Ｗ
Ｓによって選択され、メモリアレイＭＡＲＹ０Ｌ又はＭ
ＡＲＹ０Ｒの４組のコモンＩ／Ｏ線に伝達される。
【０１５１】同様に、書き込み回路ＤＩＲＬは、メモリ
アレイＭＡＲＹ１Ｌ及びＭＡＲＹ１Ｒの各コモンＩ／Ｏ
線に対応して共通に設けられる４個の単位回路をそれぞ
れ備える。これらの単位回路は、データ入力バッファＤ
ＩＢの第１〜第４の単位回路から伝達される書き込み信
号をもとに、相補書き込み信号ＤＩ１０Ｂ〜ＤＩ１３Ｂ
をそれぞれ形成する。これらの相補書き込み信号は、対
応する書き込み選択信号ＷＳ１Ｌ又はＷＳ１Ｒがハイレ
ベルとされることを条件に、メモリアレイＭＡＲＹ０Ｌ
又はＭＡＲＹ０Ｒの４組のコモンＩ／Ｏ線に選択的に伝
達される。
【０１５２】一方、書き込み回路ＤＩＬＲは、メモリア
レイＭＡＲＹ２Ｌ及びＭＡＲＹ２Ｒの各コモンＩ／Ｏ線
に対応して共通に設けられる４個の単位回路をそれぞれ
備える。これらの単位回路は、データ入力バッファＤＩ
Ｂの第５〜第８の単位回路から伝達される書き込み信号
をもとに、相補書き込み信号ＤＩ２４Ａ〜ＤＩ２７Ａを
それぞれ形成する。これらの相補書き込み信号は、対応
する書き込み選択信号ＷＳ２Ｌ又はＷＳ２Ｒがハイレベ
ルとされることを条件に、メモリアレイＭＡＲＹ２Ｌ又
はＭＡＲＹ２Ｒの４組のコモンＩ／Ｏ線に選択的に伝達
される。
【０１５３】同様に、書き込み回路ＤＩＲＲは、メモリ
アレイＭＡＲＹ３Ｌ及びＭＡＲＹ３Ｒの各コモンＩ／Ｏ
線に対応して共通に設けられる４個の単位回路をそれぞ
れ備える。これらの単位回路は、データ入力バッファＤ
ＩＢの第５〜第８の単位回路から伝達される書き込み信
号をもとに、相補書き込み信号ＤＩ３４Ｂ〜ＤＩ３７Ｂ
をそれぞれ形成する。これらの相補書き込み信号は、対
応する書き込み選択信号ＷＳ３Ｌ又はＷＳ３Ｒがハイレ
ベルとされることを条件に、メモリアレイＭＡＲＹ３Ｌ
又はＭＡＲＹ３Ｒの４組のコモンＩ／Ｏ線に選択的に伝
達される。
【０１５４】（３）メインアンプ メインアンプＭＡＬＬは、図２７に例示されるように、
メモリアレイＭＡＲＹ０Ｌ及びＭＡＲＹ０Ｒの各コモン
Ｉ／Ｏ線に対応して設けられる４個の単位回路を含む。
これらの単位回路は、２組の入力端子と１組の出力端子
をそれぞれ有する。このうち、各単位回路の入力端子の
一方は、メモリアレイＭＡＲＹ０Ｌの対応するコモンＩ
／Ｏ線ＩＯ０ｉＬすなわちＩＯ００Ｌ〜ＩＯ０３Ｌにそ
れぞれ結合され、その他方は、メモリアレイＭＡＲＹ０
Ｒの対応するコモンＩ／Ｏ線ＩＯ０ｉＲすなわちＩＯ０
０Ｒ〜ＩＯ０３Ｒにそれぞれ結合される。各単位回路の
入力端子は、対応する反転アレイ選択信号ＭＡＴ０ＬＢ
又はＭＡＴ０ＲＢがロウレベルとされることで、対応す
る単位回路の相補内部ノードＩＭＡ０ｉすなわちＩＭＡ
００〜ＩＭＡ０３に選択的に結合される。メインアンプ
ＭＡＬＬの各単位回路の出力端子は、出力選択回路ＯＳ
Ｌを経て、データ出力バッファＤＯＢの第１〜第４の単
位回路の入力端子に結合される。メインアンプＭＡＬＬ
は、上記相補内部ノードＩＭＡ０ｉとその出力端子との
間に実質的に直列形態に設けられる２対のスタティック
型増幅回路を含み、対応するタイミング信号φｍａ０に
従って選択的に動作状態とされる。
【０１５５】同様に、メインアンプＭＡＲＬは、メモリ
アレイＭＡＲＹ１Ｌ及びＭＡＲＹ１Ｒの各コモンＩ／Ｏ
線に対応して設けられる４個の単位回路を含む。これら
の単位回路の４対の入力端子は、メモリアレイＭＡＲＹ
１Ｌ又はＭＡＲＹ１Ｒの対応するコモンＩ／Ｏ線ＩＯ１
ｉＬ又はＩＯ１ｉＲに結合され、その出力端子は、出力
選択回路ＯＳＬを介して、データ出力バッファＤＯＢの
第１〜第４の単位回路の入力端子に共通結合される。メ
インアンプＭＡＲＬは、対応するタイミング信号φｍａ
１に従って選択的に動作状態とされる。
【０１５６】一方、メインアンプＭＡＬＲは、メモリア
レイＭＡＲＹ２Ｌ及びＭＡＲＹ２Ｒの各コモンＩ／Ｏ線
に対応して設けられる４個の単位回路を含む。これらの
単位回路の４対の入力端子は、メモリアレイＭＡＲＹ２
Ｌ又はＭＡＲＹ２Ｒの対応するコモンＩ／Ｏ線ＩＯ２ｊ
ＬすなわちＩＯ２４Ｌ〜ＩＯ２７ＬあるいはＩＯ２ｊＲ
すなわちＩＯ２４Ｒ〜ＩＯ２７Ｒにそれぞれ結合され、
その出力端子は、出力選択回路ＯＳＬを介して、データ
出力バッファＤＯＢの第５ないし第８の単位回路の入力
端子にそれぞれ結合される。メインアンプＭＡＲＬは、
対応するタイミング信号φｍａ０に従って選択的に動作
状態とされる。
【０１５７】同様に、メインアンプＭＡＲＲは、メモリ
アレイＭＡＲＹ３Ｌ及びＭＡＲＹ３Ｒの各コモンＩ／Ｏ
線に対応して設けられる４個の単位回路を含む。これら
の単位回路の４対の入力端子は、メモリアレイＭＡＲＹ
３Ｌ又はＭＡＲＹ３Ｒの対応するコモンＩ／Ｏ線ＩＯ３
ｊＬ又はＩＯ３ｊＲにそれぞれ結合され、その出力端子
は、出力選択回路ＯＳＬを介して上記データ出力バッフ
ァＤＯＢの第５〜第８の単位回路の入力端子にそれぞれ
共通結合される。メインアンプＭＡＲＬは、対応するタ
イミング信号φｍａ０に従って選択的に動作状態とされ
る。以下、メインアンプＭＡＬＬを例に、この擬似スタ
ティック型ＲＡＭのメインアンプの概要とその特徴につ
いて説明する。
【０１５８】各メインアンプの単位回路は、対応する２
組のコモンＩ／Ｏ線ＩＯ０ｉＬ及びＩＯ０ｉＲ等の非反
転及び反転信号線間に設けられる３個のイコライズＭＯ
ＳＦＥＴをそれぞれ含む。これらのイコライズＭＯＳＦ
ＥＴは、対応する内部制御信号ＩＯＳ０Ｌ又はＩＯＳ０
Ｒ等がロウレベルとされることで選択的にオン状態とな
り、対応するコモンＩ／Ｏ線の非反転及び反転信号線を
ハーフプリチャージレベルＨＶＣとする。
【０１５９】各メインアンプの単位回路は、さらに、図
４７に別記されるように、対応するコモンＩ／Ｏ線ＩＯ
０ｉＬ等の非反転信号線ＩＯ０ｉＬ等及び反転信号線Ｉ
Ｏ０ｉＬＢ等と回路の電源電圧との間に設けられる一対
のプリセットＭＯＳＦＥＴＱＮ２３及びＱＮ２４をそれ
ぞれ含む。これらのプリセットＭＯＳＦＥＴは、対応す
る内部制御信号ＩＯＵ０Ｌ等がハイレベルとされること
で選択的にオン状態となり、対応する上記コモンＩ／Ｏ
線の非反転及び反転信号線を、回路の電源電圧からその
しきい値電圧分だけ低いレベルにプリセットする。その
結果、各コモンＩ／Ｏ線の非反転及び反転信号線の直流
レベルは、スタティック型増幅回路の感度が最大となる
所定のバイアス電圧を有するものとなる。
【０１６０】ところで、この擬似スタティック型ＲＡＭ
において、上記プリセットＭＯＳＦＥＴに供給される内
部制御信号ＩＯＵ０Ｌ等は、図４８に示されるように、
各メインアンプが動作状態とされる直前、言い換えるな
らばタイミング信号φｍａ０等がハイレベルとされる直
前において一時的にハイレベルとされ、これによってプ
リセットＭＯＳＦＥＴＱＮ２３及びＱＮ２４等が一時的
にオン状態とされる。このため、これらのプリセットＭ
ＯＳＦＥＴが、メインアンプが動作状態とされる間継続
的にオン状態とされる従来のダイナミック型ＲＡＭ等に
比較して、メインアンプの低消費電力化を図ることがで
きる。
【０１６１】（４）出力選択回路 出力選択回路ＯＳＬは、図３２に示されるように、メイ
ンアンプＭＡＬＬ，ＭＡＲＬ，ＭＡＬＲ及びＭＡＲＲか
ら出力される４ビットの読み出しデータを、上記タイミ
ング信号φｍａ０及びφｍａ１に従って選択し、データ
出力バッファＤＯＢの対応する単位回路に選択的に伝達
する。
【０１６２】すなわち、出力選択回路ＯＳＬは、タイミ
ング信号φｍａ０がハイレベルとされるとき、メインア
ンプＭＡＬＬの各単位回路から出力される読み出しデー
タをデータ出力バッファＤＯＢの第１〜第４の単位回路
ＤＯ０〜ＤＯ３にそれぞれ伝達し、メインアンプＭＡＬ
Ｒの各単位回路から出力される読み出しデータをデータ
出力バッファＤＯＢの第５〜第８の単位回路ＤＯ４〜Ｄ
Ｏ７にそれぞれ伝達する。また、タイミング信号φｍａ
１がハイレベルとされるとき、メインアンプＭＡＲＬの
各単位回路から出力される読み出しデータをデータ出力
バッファＤＯＢの第１〜第４の単位回路ＤＯ０〜ＤＯ３
にそれぞれ伝達し、メインアンプＭＡＲＲの各単位回路
から出力される読み出しデータをデータ出力バッファＤ
ＯＢの第５〜第８の単位回路ＤＯ４〜ＤＯ７にそれぞれ
伝達する。
【０１６３】（５）データ出力バッファ データ出力バッファＤＯＢは、データ入出力端子ＩＯ０
〜ＩＯ７に対応して設けられる８個の単位回路ＤＯ０〜
ＤＯ７を備える。これらの単位回路は、図３１に例示さ
れるように、一対のナンドゲート回路の入力端子及び出
力端子が交差接続されてなるラッチ回路と、このラッチ
回路の非反転及び反転入力端子間に設けられタイミング
信号φｍａｄに従って選択的にオン状態とされる一対の
プリチャージＭＯＳＦＥＴと、上記ラッチ回路の相補出
力信号の反転信号を出力制御用の反転タイミング信号φ
ｄｏｃＢに従って選択的に伝達する一対のＣＭＯＳナン
ドゲート回路と、対応する抵抗を介して上記ナンドゲー
ト回路の出力信号の反転信号を受ける一対のＮチャンネ
ル型の出力ＭＯＳＦＥＴとをそれぞれ含む。上記ラッチ
回路の相補入力端子には、タイミング信号φｍａ０又は
φｍａ１に従って選択的にオン状態とされる２対のＭＯ
ＳＦＥＴを介して、対応するメインアンプの相補内部出
力信号すなわち読み出しデータが伝達される。また、上
記一対の出力ＭＯＳＦＥＴの共通結合されたノードは、
対応するデータ入出力端子ＩＯ０〜ＩＯ７にそれぞれ結
合される。
【０１６４】データ出力バッファＤＯＢの各単位回路
は、反転タイミング信号φｄｏｃＢがロウレベルとされ
ることで実質的に動作状態とされ、対応するメインアン
プから出力選択回路ＯＳＬを介して伝達される読み出し
データを、対応するデータ入出力端子ＩＯ０〜ＩＯ７か
ら送出する。反転タイミング信号φｄｏｃＢがハイレベ
ルとされるとき、データ出力バッファＤＯＢの各単位回
路の出力はすべてハイインピーダンス状態とされる。
【０１６５】ところで、この擬似スタティック型ＲＡＭ
のデータ出力バッファＤＯＢは、図４９（ａ）及び
（ｂ）に再掲されるように、回路の電源電圧及び接地電
位間に直列形態に設けられる一対のＮチャンネルＭＯＳ
ＦＥＴＱＮ３及びＱＮ４を出力ＭＯＳＦＥＴとする。こ
のため、対応する単位回路からハイレベルの読み出しデ
ータが送出される場合、対応するデータ入出力端子ＩＯ
０〜ＩＯ７のレベルが上昇するにしたがって出力ＭＯＳ
ＦＥＴＱＮ３のゲート・ソース間電圧が低下し、等価的
にその出力動作が遅くなる。
【０１６６】これに対処するため、この実施例の擬似ス
タティック型ＲＡＭでは、図４９（ａ）に示されるよう
に、上記ラッチ回路を構成するナンドゲート回路ＮＡＧ
２の第３の入力端子にタイミング信号ＣＥ３Ｄを入力
し、ラッチ回路をプリセットする方法をとっている。す
なわち、タイミング信号ＣＥ３Ｄは、図４９（ｃ）に示
されるように、通常ロウレベルとされ、擬似スタティッ
ク型ＲＡＭが選択状態とされるとき、反転タイミング信
号φｄｏｃＢを包含するように一時的にハイレベルとさ
れる。このため、擬似スタティック型ＲＡＭが非選択状
態とされタイミング信号ＣＥ３Ｄがロウレベルとされる
ときには、上記ラッチ回路は論理“１”つまりハイレベ
ル出力状態にプリセットされ、このタイミング信号ＣＥ
３Ｄがハイレベルとされることによって読み出しデータ
に従ったラッチ状態とされる。これにより、データ出力
バッファＤＯＢは、その出力動作を開始する当初におい
て、読み出しデータに関係なく一旦ハイレベル出力状態
となり、続いて読み出しデータに従った出力動作を行
う。その結果、等価的にデータ出力バッファＤＯＢのハ
イレベル出力動作が高速化される。
【０１６７】３．２．５．タイミング発生回路 タイミング発生回路ＴＧは、特に制限されないが、ＣＥ
系タイミング発生回路ＣＥ，ＷＥ系タイミング発生回路
ＷＥ、ＯＥ系タイミング発生回路ＯＥならびにワード線
クリア回路ＷＣ及びプリチャージ制御回路ＰＣを備え
る。このうち、ＯＥ系タイミング発生回路ＯＥは、ＲＦ
ＳＨ系すなわちリフレッシュ制御用のタイミング発生回
路としても機能する。以下、この擬似スタティック型Ｒ
ＡＭのタイミング発生回路ＴＧの各部の概要とその特徴
について説明する。
【０１６８】（１）ＣＥ系タイミング発生回路 ＣＥ系タイミング発生回路ＣＥは、図１２に示されるよ
うに、チップイネーブル信号ＣＥＢが入力されるパッド
ＣＥに対応して設けられる入力回路を含む。この入力回
路を経て入力されるチップイネーブル信号ＣＥＢは、ま
ず反転タイミング信号ＣＥ０Ｂとなって、２入力ナンド
ゲート回路の一方の入力端子に供給される。このナンド
ゲート回路の他方の入力端子には、反転タイミング信号
φｐｃｅＢが供給され、その出力信号は、所定数の論理
ゲート回路を経て、擬似スタティック型ＲＡＭの動作を
進行させる複数の反転タイミング信号ＣＥ１Ｂ，ＣＥ２
Ｂ及びＣＥ３Ｂ等を順次形成する。
【０１６９】ここで、反転タイミング信号φｐｃｅＢ
は、反転タイミング信号φｓｒｆ’Ｂ，φｓｒｆＢ及び
φａｒｆＢのいずれかがロウレベルとされることで、選
択的にロウレベルとされ、反転タイミング信号ＣＥ４Ｂ
がロウレベルとされることでハイレベルに戻される。反
転タイミング信号φｓｒｆ’Ｂは、後述するように、擬
似スタティック型ＲＡＭがセルフリフレッシュモードと
される当初において一時的にロウレベルとされ、反転タ
イミング信号φｓｒｆＢは、擬似スタティック型ＲＡＭ
がセルフリフレッシュモードとされた後、所定のリフレ
ッシュ周期が経過するごとに一時的にロウレベルとされ
る。また、反転タイミング信号φａｒｆＢは、擬似スタ
ティック型ＲＡＭがオートリフレッシュモードとされる
当初において、一時的にロウレベルとされる。
【０１７０】これにより、擬似スタティック型ＲＡＭ
は、チップイネーブル信号ＣＥＢのロウレベルを受けて
擬似スタティック型ＲＡＭが選択状態とされ、擬似スタ
ティック型ＲＡＭがオートリフレッシュ又はセルフリフ
レッシュされる当初、あるいは擬似スタティック型ＲＡ
Ｍがセルフリフレッシュモードとされかつ所定のリフレ
ッシュ周期が経過するごとに、上記反転タイミング信号
ＣＥ１ＢないしＣＥ３Ｂ等によって制御される一連の動
作を開始するものとなる。
【０１７１】反転タイミング信号ＣＥ１Ｂ及びＣＥ２Ｂ
は、実質的に負論理和回路を構成する２入力ナンドゲー
ト回路と所定数のインバータ回路を経て、Ｘアドレス信
号及びＹアドレス信号を取り込むためのタイミング信号
φｘｌｓ及びφｙｌｓを形成する。一方、反転タイミン
グ信号ＣＥ２Ｂは、反転された後、２入力ナンドゲート
回路の一方の入力端子に供給される。このナンドゲート
回路の他方の入力端子には、上記反転タイミング信号Ｃ
Ｅ３Ｂの反転遅延信号が供給され、その出力信号は、所
定数の論理ゲート回路を経て、擬似スタティック型ＲＡ
Ｍのセンスアンプ等を制御するための複数のタイミング
信号Ｐ１，Ｐ２，Ｐ３及びＰ４等を形成する。これらの
タイミング信号は、反転タイミング信号ＣＥ２Ｂ及びＣ
Ｅ３Ｂがともにロウレベルとされてから所定の遅延時間
が経過することで有効すなわちハイレベルに順次変化さ
れ、反転タイミング信号ＣＥ２Ｂがハイレベルに戻され
ることで無効すなわちロウレベルに順次戻される。
【０１７２】一方、反転タイミング信号ＣＥ３Ｂは、反
転された後、上記タイミング信号φｘｌｓと組み合わさ
れ、さらに所定数の論理ゲート回路を経て、擬似スタテ
ィック型ＲＡＭのセンスアンプ等を制御するためのタイ
ミング信号Ｐ１Ｄ及びＰ２Ｄ等を順次形成する。また、
反転タイミング信号φｓｒＢ及び反転タイミング信号φ
ｒｅｆＢがハイレベル、つまりは擬似スタティック型Ｒ
ＡＭがリフレッシュモードでないことを条件に、データ
入出力回路を活性化するための反転タイミング信号φｙ
ｅＢ及びタイミング信号φｙｓ等を選択的に形成する。
【０１７３】さらに、タイミング信号Ｐ１は、反転タイ
ミング信号φｓｒＢがハイレベル、つまりは擬似スタテ
ィック型ＲＡＭがセルフリフレッシュモードとされるこ
とを条件に、所定数の論理ゲート回路を選択的に伝達さ
れ、タイミング信号Ｐ１ＡないしＰ１Ｃを順次形成す
る。
【０１７４】これらのタイミング信号Ｐ１ないしＰ４と
Ｐ１Ｄ及びＰ２ＤならびにＰ１ＡないしＰ１Ｃは、前述
のように、センスアンプ駆動回路ＳＰ及びＳＮに供給さ
れ、これによって複数のセンスアンプ駆動ＭＯＳＦＥＴ
をオン状態とするためのタイミング信号が、所定の条件
をもって形成される。
【０１７５】（２）ＷＥ系タイミング発生回路 ＷＥ系タイミング発生回路ＷＥは、図１３に示されるよ
うに、ライトイネーブル信号ＷＥＢが入力されるパッド
ＷＥに対応して設けられる入力回路を含む。この入力回
路を経て入力されるライトイネーブル信号ＷＥＢは、ま
ず反転タイミング信号φｅｈｗＢと負論理和がとられた
後、反転タイミング信号φｄｉｃＢを形成する。また、
上記タイミング信号Ｐ１と論理積がとられた後、書き込
み制御用のタイミング信号ＷＥ０とＷＥ２ならびに反転
タイミング信号φｗｙＢ，φｗｅＢ及びφｗｅｓＢを形
成する。
【０１７６】ここで、反転タイミング信号φｅｈｗＢ
は、反転タイミング信号φｒｅｆＢ及びφｅｈ２Ｂがと
もにロウレベルとされるとき、すなわち擬似スタティッ
ク型ＲＡＭがリフレッシュモードとされかつパッドＷＥ
に所定の高電圧が供給されるとき、言い換えると擬似ス
タティック型ＲＡＭが前述のＲＣＣテストモードとされ
るとき、選択的にロウレベルとされる。
【０１７７】これらのことから、反転タイミング信号φ
ｄｉｃＢは、擬似スタティック型ＲＡＭがライトイネー
ブル信号ＷＥＢのロウレベルを受けて書き込み系の動作
サイクルとされるとき、あるいは上記ＲＣＣテストモー
ドとされるとき、選択的にロウレベルとされ、このロウ
レベルを受けて、データ入出力端子ＩＯ０〜ＩＯ７を介
して供給される８ビットの書き込みデータがデータ入力
バッファＤＩＢの対応する単位回路に取り込まれる。こ
れらの書き込みデータは、反転タイミング信号φｗｅＢ
等がロウレベルとされることで、対応する書き込み回路
を介して伝達され、選択された８個のメモリセルに一斉
に書き込まれる。
【０１７８】（３）ＯＥタイミング発生回路 ＯＥ系タイミング発生回路ＯＥは、特に制限されない
が、図１４に示されるように、出力イネーブル信号ＯＥ
Ｂすなわちリフレッシュ制御信号ＲＦＳＨＢに対応して
設けられる入力回路を含む。この入力回路を経て入力さ
れる出力イネーブル信号ＯＥＢは、タイミング信号ＯＥ
０とされ、さらに上記タイミング信号Ｐ２Ｄと組み合わ
されることで、出力制御用の反転タイミング信号φｄｏ
ｃＢを形成する。この反転タイミング信号φｄｏｃＢ
は、前述のように、データ出力バッファＤＯＢに供給さ
れ、読み出しデータの出力制御に供される。
【０１７９】一方、タイミング信号ＯＥ０は、反転タイ
ミング信号ＣＥ０Ｂがハイレベルであることを条件に、
すなわちチップイネーブル信号ＣＥＢがハイレベルであ
ることを条件に、ラッチ回路を介して伝達され、これに
よって反転タイミング信号ＲＦ０Ｂがロウレベルとされ
る。反転タイミング信号ＲＦ０Ｂは、所定の遅延回路を
介して順次伝達され、その結果、まずタイミング信号Ｒ
Ｆ１がハイレベルとされ、やや遅れて反転タイミング信
号ＲＦ２Ｂがロウレベルとされる。
【０１８０】タイミング信号ＲＦ１及び反転タイミング
信号ＲＦ２Ｂは、さらに上記反転タイミング信号ＣＥ０
Ｂと組み合わされることで、反転タイミング信号φａｒ
ｆＢを形成する。反転タイミング信号φａｒｆＢは、チ
ップイネーブル信号ＣＥＢがハイレベルとされる状態で
出力イネーブル信号ＯＥＢすなわちリフレッシュ制御信
号ＲＦＳＨＢがロウレベルとされるとき、すなわち擬似
スタティック型ＲＡＭがオートリフレッシュモードとさ
れる当初において、一時的にロウレベルとされるものと
なる。
【０１８１】擬似スタティック型ＲＡＭでは、内部タイ
ミング信号ＲＦ１のハイレベルを受けて内部制御信号Ｅ
ＮＢがハイレベルとされ、リフレッシュタイマー回路Ｔ
ＭＲが起動される。これにより、タイミング信号φｔｍ
ｒ，反転タイミング信号φｃｌＢ及びタイミング信号φ
ｃｌが所定の周期で形成される。このうち、タイミング
信号φｃｌは、リフレッシュタイマーカウンタ回路ＳＲ
Ｃによって計数され、その出力信号つまり内部タイミン
グ信号ＳＣＡ７が、反転タイミング信号φｃｌＢの所定
数倍の周期で繰り返し一時的にハイレベルとされる。
【０１８２】一方、反転タイミング信号ＲＦ２Ｂは、反
転タイミング信号ＣＥ１Ｂ及びＣＥ３Ｂがともにハイレ
ベルであることを条件に伝達され、さらに反転タイミン
グ信号φｃｌＢがロウレベルとされる時点で、反転タイ
ミング信号φｓｒＢをロウレベルとする。これにより、
反転タイミング信号φｓｒＢは、反転タイミング信号Ｒ
Ｆ２Ｂすなわち出力イネーブル信号ＯＥＢが反転タイミ
ング信号φｃｌＢの周期を超えて連続してロウレベルと
されることでロウレベルとされ、セルフリフレッシュモ
ードを指定するための内部制御信号となる。
【０１８３】反転タイミング信号φｓｒＢは、反転タイ
ミング信号ＲＦ０Ｂの反転信号つまり非反転タイミング
信号ＲＦ０と反転タイミング信号ＲＦ２Ｂとの論理積信
号と負論理和がとられた後、タイミング信号φｘｌｓに
従ってゲート制御されるラッチ回路に伝達される。この
ラッチ回路の出力信号は、前述のように、Ｘアドレスバ
ッファＸＡＢにおいてリフレッシュカウンタＲＦＣの出
力信号つまりリフレッシュアドレス信号ＡＲ０〜ＡＲ１
０を取り込むための反転タイミング信号φｒｅｆＢとさ
れる。これにより、反転タイミング信号φｒｅｆＢは、
擬似スタティック型ＲＡＭがオートリフレッシュ又はセ
ルフリフレッシュモードとされるとき、タイミング信号
φｘｌｓがハイレベルとされる時点でロウレベルとされ
る。
【０１８４】反転タイミング信号φｓｒＢは、さらに、
ナンドゲート回路及びインバータ回路と所定の遅延回路
ＤＬが組み合わされてなるワンショット回路にも供給さ
れ、反転タイミング信号φｓｒｆ’Ｂを形成する。反転
タイミング信号φｓｒｆ’Ｂは、反転タイミング信号φ
ｓｒＢがロウレベルつまり擬似スタティック型ＲＡＭの
セルフリフレッシュモードが識別される当初において一
時的にロウレベルとされ、反転タイミング信号φｐｃｅ
Ｂをロウレベルとする一因となる。
【０１８５】一方、リフレッシュタイマー回路ＴＭＲに
より所定の周期で形成されるタイミング信号φｃｌは、
リフレッシュタイマーカウンタ回路ＳＲＣの出力信号Ｓ
ＣＡ７と論理積がとられた後、タイミング信号ＲＦ１が
ハイレベルすなわちリフレッシュ制御信号ＲＦＳＨＢが
ロウレベルとされていることを条件に、選択的に伝達さ
れ、反転タイミング信号φｓｒｆＢとなる。また、上記
論理積信号は、リフレッシュタイマーカウンタ回路ＳＲ
Ｃをプリセットするための内部制御信号ＬＯＡＤを形成
するとともに、反転タイミング信号ＣＥ０Ｂがハイレベ
ルであることを条件に、そのヒューズ回路を設定する内
部制御信号ＦＳＥＴを形成する。反転タイミング信号φ
ｓｒｆＢは、前述の反転タイミング信号φｓｒｆ’Ｂと
同様に、反転タイミング信号φｐｃｅＢをロウレベルと
する一因となる。
【０１８６】（４）リフレッシュタイマー回路 リフレッシュタイマー回路ＴＭＲは、図１５に示される
ように、実質的に直列形態とされる７個のインバータ回
路とキャパシタＣ１を含む。これらのインバータ回路の
うちの４個は、図５３（ａ）に再掲されるように、１個
の遅延回路ＤＬとして作用し、その出力信号の反転信号
が先頭のインバータ回路を構成するＰチャンネルＭＯＳ
ＦＥＴＱＰ３のゲートに帰還されることで、１個のリン
グオシレータが構成される。キャパシタＣ１は、上記Ｍ
ＯＳＦＥＴＱＰ３がオン状態とされることでチャージさ
れ、またＭＯＳＦＥＴＱＰ３がオフ状態とされるとき、
ＮチャンネルＭＯＳＦＥＴＱＮ１を介してディスチャー
ジされる。このとき、ＭＯＳＦＥＴＱＮ１を介して流さ
れるディスチャージ電流は、このＭＯＳＦＥＴＱＮ１と
電流ミラー形態とされるＮチャンネルＭＯＳＦＥＴＱＮ
２を含む定電流源によって設定される。
【０１８７】キャパシタＣ１のチャージ電位は、Ｎチャ
ンネルＭＯＳＦＥＴＱＮ７を含む後段のインバータ回路
によってモニタされる。このインバータ回路は、いわゆ
るレベル判定回路として作用し、その論理スレッシホル
ドレベルは、ＭＯＳＦＥＴＱＮ７とともにこのレベル判
定回路を構成するＰチャンネルＭＯＳＦＥＴＱＰ５が上
記定電流源を構成するＰチャンネルＭＯＳＦＥＴＱＰ４
と電流ミラー形態とされることから、ほぼＭＯＳＦＥＴ
ＱＮ７のしきい値電圧ＶTHN そのものとなる。したがっ
て、ＭＯＳＦＥＴＱＮ７は、キャパシタＣ１のチャージ
電位が上記論理スレッシホルドレベルより高いとオン状
態とされ、低いとオフ状態とされる。その結果、７個の
インバータ回路は、一つのリングオシレータとして機能
し、その発振周波数は、ＭＯＳＦＥＴＱＮ１を介して流
されるディスチャージ電流の大きさによって設定され
る。
【０１８８】ＭＯＳＦＥＴＱＰ４及びＱＮ２を含む定電
流源は、さらに、これらのＭＯＳＦＥＴの間に設けられ
る抵抗Ｒ１を含む。この抵抗Ｒ１は、図５３（ｂ）に示
されるように、Ｐ型半導体基板面に二酸化シリコン（Ｓ
ｉＯ2 ）をもって形成される絶縁層の上に、多結晶シリ
コン（ＰｏｌｙＳｉ）をもって、しかも、比較的大きな
抵抗値を必要とされることから、比較的長い距離にわた
って形成される。したがって、この多結晶シリコン層と
Ｐ型半導体基板との間には、比較的大きな基板容量が等
価的に結合されるため、これによってリフレッシュタイ
マー回路ＴＭＲの特性が電源バンプ等による影響を受け
て変動しやすくなる。
【０１８９】これに対処するため、この擬似スタティッ
ク型ＲＡＭでは、図５３（ｂ）に示されるように、抵抗
Ｒ１を構成する多結晶シリコン層の二分の一に相当する
部分の下層に、回路の電源電圧に結合されるＮウェル領
域ＮＷ１が形成され、残りの二分の一に相当する部分の
下層に、回路の接地電位に結合されるＮウェル領域ＮＷ
２が形成される。これらのウェル領域と抵抗Ｒ１を構成
する多結晶シリコン層との間には、ほぼ同じ静電容量を
有する基板容量が等価的に結合されるため、これによっ
て電源パッド等による電源電圧の急峻な変動は相殺され
る。その結果、リフレッシュタイマー回路ＴＭＲの特性
が安定化され、擬似スタティック型ＲＡＭは安定したリ
フレッシュ周期を持つものとされる。
【０１９０】一方、上記回路構成のリフレッシュタイマ
ー回路ＴＭＲは、電源バンプに関するもう一つの問題を
抱えている。すなわち、キャパシタＣ１は、前述のよう
に、ＭＯＳＦＥＴＱＰ３がオン状態とされることで、回
路の電源電圧を基準とする所定のハイレベルにチャージ
され、ＭＯＳＦＥＴＱＰ３がオフ状態とされることでＭ
ＯＳＦＥＴＱＮ１を介してディスチャージされる。この
とき、ＭＯＳＦＥＴＱＮ１を介して流されるディスチャ
ージ電流の値は、定電流源により、やはり回路の電源電
圧を基準として設定される。このため、例えばＭＯＳＦ
ＥＴＱＰ３がオフ状態とされる間に、回路の電源電圧に
電源バンプ等が生じた場合、ディスチャージ電流を設定
する基準電圧のみが変動する結果となり、これによって
リフレッシュタイマー回路ＴＭＲの特性が変動しやすく
なる。
【０１９１】これに対処するため、例えば、図５４
（ａ）に示されるように、上記定電流源を構成するＭＯ
ＳＦＥＴＱＰ４と抵抗Ｒ１との間にＮチャンネルＭＯＳ
ＦＥＴＱＮ１５を設け、このゲート電位を、上記ＭＯＳ
ＦＥＴＱＰ３がオフ状態とされるとき、上記キャパシタ
Ｃ１と同様にフローティング状態とされるキャパシタＣ
２によって設定する方法が考えられる。
【０１９２】すなわち、キャパシタＣ２の一方の電極つ
まり内部ノードＮ４は、ＰチャンネルＭＯＳＦＥＴＱＰ
８がＭＯＳＦＥＴＱＰ３と同時にオン状態とされること
で、ＰチャンネルＭＯＳＦＥＴＱＰ９〜ＱＰ１１ならび
にＮチャンネルＭＯＳＦＥＴＱＮ１２〜ＱＮ１４からな
る定電圧源の出力電圧Ｖ１にチャージされる。内部ノー
ドＮ４のチャージ電位は、ＭＯＳＦＥＴＱＮ１５のゲー
トに供給されることで上記ディスチャージ電流の値を設
定する基準電位となり、また、ＮチャンネルＭＯＳＦＥ
ＴＱＮ１６のゲートに供給されることでキャパシタＣ１
のチャージ電位を設定する基準電位ともなる。そして、
キャパシタＣ２のチャージ電位は、ＭＯＳＦＥＴＱＰ８
がＭＯＳＦＥＴＱＰ３と同時にオフ状態とされることで
ＭＯＳＦＥＴＱＰ３とともにフローティングとされ、こ
の間に発生する電源バンプの影響を受けない。その結
果、リフレッシュタイマー回路ＴＭＲの特性が安定化さ
れ、擬似スタティック型ＲＡＭのリフレッシュ周期がさ
らに安定化される。
【０１９３】（５）リフレッシュタイマーカウンタ回路 リフレッシュタイマーカウンタ回路ＳＲＣは、図１４に
示されるように、８個の単位カウンタ回路ＳＣＮＴＲが
実質的に直列結合されてなる８ビットのバイナリィカウ
ンタを基本構成とする。これらの単位カウンタ回路ＳＣ
ＮＴＲは、図１６に例示されるように、それぞれ２個の
ＣＭＯＳインバータ回路が交差接続されてなり、実質的
にリング状に直列結合される一対のマスターラッチ及び
スレーブラッチをそれぞれ含む。また、各単位カウンタ
回路ＳＣＮＴＲは、上記内部制御信号ＦＳＥＴに従って
その計数初期値を設定するために、前述のＸ系冗長回路
等に含まれるものと同様なヒューズ回路をそれぞれ含
む。これらの単位カウンタ回路ＳＣＮＴＲは、リフレッ
シュタイマー回路ＴＭＲの出力信号つまりタイミング信
号φｃｌと前段の単位カウンタ回路のキャリー出力信号
ＳＣＡｊ−１に従って歩進動作を行い、その出力信号つ
まりキャリー出力信号ＳＣＡｊを形成する。なお、先頭
ビットの単位カウンタ回路ＳＣＮＴＲには、前段回路の
キャリー出力信号に代えて、上記タイミング信号ＲＦ１
がリフレッシュタイマーカウンタ回路ＳＲＣの起動制御
信号として供給される。
【０１９４】最終ビットの単位カウンタ回路ＳＣＮＴＲ
のキャリー出力信号ＳＣＡ７は、リフレッシュタイマー
カウンタ回路ＳＲＣの出力信号とされ、前述のように、
タイミング信号φｃｌと組み合わされることで、セルフ
リフレッシュサイクルを起動する反転タイミング信号φ
ｓｒｆＢを形成するために供される。
【０１９５】（６）ワード線クリア回路 ワード線クリア回路ＷＣは、図１３に示されるように、
相補内部アドレス信号ＢＸ２，ＢＸ３ならびにＢＸ１０
をもとに、ワード線クリア制御用のタイミング信号ＷＣ
０Ｕ〜ＷＣ３ＵあるいはＷＣ０Ｄ〜ＷＣ３Ｄを選択的に
形成する。これらのタイミング信号は、通常ロウレベル
とされ、上記相補内部アドレス信号が対応する組み合わ
せでロウレベル又はハイレベルとされるとき、択一的に
ハイレベルとされる。その結果、各メモリアレイのすべ
てのワード線と回路の接地電位との間に設けられるワー
ド線クリアＭＯＳＦＥＴが選択的にオフ状態とされ、対
応するワード線がクリア状態から解放される。
【０１９６】（７）プリチャージ制御回路 プリチャージ制御回路ＰＣは、反転タイミング信号ＣＥ
１Ｂ，ＣＥ３Ｂ及びφｓｒＢ等をもとに、擬似スタティ
ック型ＲＡＭの各部をプリチャージするための各種制御
信号を形成する。また、さらに内部アドレス信号ＡＸ０
及びＡＸ１を組み合わせることで、Ｙデコーダを選択的
に動作状態とするための反転Ｙデコーダ制御信号ＹＤＰ
０Ｂ〜ＹＤＰ３Ｂ等を選択的に形成する。
【０１９７】３．２．６．電圧発生回路 擬似スタティック型ＲＡＭは、例えば＋５Ｖとされる回
路の電源電圧ＶＣＣをもとに、各種の内部電圧を形成す
る複数の電圧発生回路ＨＶＣ，ＶＢＢ及びＶＬを備え
る。
【０１９８】（１）ＨＶＣ電圧発生回路 電圧発生回路ＨＶＣは、図４３に示されるように、回路
の電源電圧ＶＣＣを降圧することで、そのほぼ二分の一
の電位とされる内部電圧ＨＶＣを形成する。この内部電
圧ＨＶＣは、いわゆるハーフプリチャージ電位として、
各イコライズ回路に供給される。
【０１９９】電圧発生回路ＨＶＣは、後述する反転内部
制御信号ＩＣＴＢがロウレベルとされるとき、選択的に
その動作が停止され、これによって擬似スタティック型
ＲＡＭの待機電流が削減される。
【０２００】ところで、電圧発生回路ＨＶＣでは、図５
５（ｂ）に再掲されるように、回路の電源電圧及び接地
電位間に実質的に直列形態に設けられるＰチャンネルＭ
ＯＳＦＥＴＱＰ１２及びＮチャンネルＭＯＳＦＥＴＱＮ
１８のコンダクタンス比によってその出力電位つまり内
部電圧ＨＶＣが設定される。そして、出力用のＮチャン
ネルＭＯＳＦＥＴＱＮ１９及びＰチャンネルＭＯＳＦＥ
ＴＱＰ１４を設け、これらのＭＯＳＦＥＴと電流ミラー
形態とされるＮチャンネルＭＯＳＦＥＴＱＮ１７及びＰ
チャンネルＭＯＳＦＥＴＱＰ１３を、内部ノードＮ５と
上記ＭＯＳＦＥＴＱＰ１２又はＱＮ１８との間に設ける
ことで、出力電流の変動にともなう内部電圧ＨＶＣの変
動を抑制している。このとき、出力ＭＯＳＦＥＴＱＮ１
９及びＱＰ１４のコンダクタンスｇｍ１９及びｇｍ１４
は、対応するＭＯＳＦＥＴＱＮ１７及びＱＰ１３のコン
ダクタンスｇｍ１７及びｇｍ１３に対して、 ｇｍ１９＞ｇｍ１７ ｇｍ１４＞ｇｍ１３ であることが必要とされる。
【０２０１】ところが、このように出力ＭＯＳＦＥＴＱ
Ｎ１９及びＱＰ１４のコンダクタンスが大きくされるこ
とで、これらの出力ＭＯＳＦＥＴを介して比較的大きな
貫通電流が流されてしまう。これに対処するため、出力
ＭＯＳＦＥＴＱＮ１９及びＱＰ１４のしきい値電圧Ｖ
THN19 及びＶTHP14 が対応するＭＯＳＦＥＴＱＮ１７及
びＱＰ１３のしきい値電圧ＶTHN17 及びＶTHP13 に比較
して、 ＶTHN19 ＋ＶTHP14 ＞ＶTHN17 ＋ＶTHP13 となるようにそのゲート長を設定し、貫通電流を防止し
ている。しかし、ゲート長によるしきい値電圧の設定は
プロセスによる変動を受けやすく、完全に貫通電流を防
止するには至らない。また、貫通電流が停止されること
で、逆に内部電圧ＨＶＣの不感帯が生じ、そのレベル制
御が困難になるという問題が生じる。
【０２０２】これに対処するため、まず図５５（ｂ）に
示されるように、ＭＯＳＦＥＴＱＰ１３のウェル領域を
そのドレインに共通結合する方法が考えられる。すなわ
ち、ＭＯＳＦＥＴＱＰ１３は、そのウェル領域とドレイ
ンが共通結合されることによる基板効果で、そのしきい
値電圧ＶTHP13 が小さくされ、 ＶTHP14 ＞ＶTHP13 なる関係が得やすい。したがって、プロセス変動を受け
ることなく、上式の条件を容易に実現することができる
ものである。
【０２０３】一方、内部電圧ＨＶＣの不感帯について
は、図５５（ａ）に示されるように、出力ＭＯＳＦＥＴ
ＱＮ１９及びＱＰ１４と並列形態に、比較的小さなコン
ダクタンスを有するもう一対のＮチャンネルＭＯＳＦＥ
ＴＱＮ２０及びＰチャンネルＭＯＳＦＥＴＱＰ１５を設
け、ＭＯＳＦＥＴＱＮ１７及びＱＰ１３等に流される電
流を制御する方法が考えられる。すなわち、これらのＭ
ＯＳＦＥＴが付加されるとき、ＭＯＳＦＥＴＱＮ１７及
びＱＰ１３を介して流される電流Ｉ１は、ＭＯＳＦＥＴ
ＱＮ２０及びＱＰ１５のコンダクタンスをそれぞれｇｍ
２０及びｇｍ１５とし、これらのＭＯＳＦＥＴを介して
流される電流をＩ２とするとき、 Ｉ２／Ｉ１＝（ｇｍ２０＋ｇｍ１５）／（ｇｍ１７＋ｇ
ｍ１３） となる。その結果、これらのＭＯＳＦＥＴのコンダクタ
ンス比を適当に設定することで、ＭＯＳＦＥＴＱＮ１７
及びＱＰ１３を介して流される電流Ｉ１を比較的容易に
制御することが可能となり、これによって内部電圧ＨＶ
Ｃに不感帯を持たせることなく、出力ＭＯＳＦＥＴＱＮ
１９及びＱＰ１４の貫通電流を抑制することができる。
【０２０４】（２）ＶＢＢ電圧発生回路 電圧発生回路ＶＢＢは、回路の電源電圧ＶＣＣをもと
に、例えば所定の負電位とされる基板バックバイアス電
圧ＶＢＢを形成し、擬似スタティック型ＲＡＭの半導体
基板に供給する。
【０２０５】電圧発生回路ＶＢＢは、特に制限されない
が、図３３に示されるように、実質５個の論理ゲート回
路がリング状に直列結合されてなる発振回路ＯＳＣ１
と、この発振回路ＯＳＣ１から出力されるパルス信号に
従って所定の基板バックバイアス電圧ＶＢＢを形成する
チャージポンプ回路ＶＧ１を備え、基板バックバイアス
電圧ＶＢＢのレベルをモニタすることで発振回路ＯＳＣ
１を選択的に動作状態とするレベル検出回路ＬＶＭを備
える。電圧発生回路ＶＢＢは、さらに、実質９個のイン
バータ回路がリング状に直列結合されてなる発振回路Ｏ
ＳＣ２と、この発振回路ＯＳＣ２から出力されるパルス
信号に従って基板バックバイアス電圧ＶＢＢを形成する
チャージポンプ回路ＶＧ２を備える。
【０２０６】レベル検出回路ＬＶＭは、特に制限されな
いが、回路の電源電圧と基板バックバイアス電圧供給点
ＶＢＢとの間に直列形態に設けられる４個のＰチャンネ
ルＭＯＳＦＥＴ及び３個のＮチャンネルＭＯＳＦＥＴを
含む。これらの直列ＭＯＳＦＥＴは、反転内部制御信号
ＩＣＴＢ及び反転タイミング信号φｓｒＢがともにハイ
レベルとされることを条件に、選択的に基板バックバイ
アス電圧ＶＢＢのレベルを監視する。その結果、基板バ
ックバイアス電圧ＶＢＢの絶対値が所定の値を超える
と、反転タイミング信号ＣＥ１Ｂがハイレベルであるこ
とを条件にレベル検出回路ＬＶＭの出力信号ＶＢ１を選
択的にロウレベルとする。
【０２０７】反転タイミング信号φｓｒＢがロウレベ
ル、つまり擬似スタティック型ＲＡＭがセルフリフレッ
シュモードとされるとき、レベル検出回路ＬＶＭのモニ
タ動作は停止され、発振回路ＯＳＣ１は、反転タイミン
グ信号ＣＥ１Ｂがロウレベル、つまりは擬似スタティッ
ク型ＲＡＭがセルフリフレッシュサイクルで動作状態と
されることを条件に、選択的に動作状態とされる。この
とき、発振回路ＯＳＣ２は定常的に動作状態とされる。
その結果、セルフリフレッシュモードにおいて、レベル
検出回路ＬＶＭによる貫通電流が防止され、擬似スタテ
ィック型ＲＡＭのセルフリフレッシュモードの低消費電
力化が図られる。
【０２０８】一方、反転タイミング信号ＣＥ１Ｂがロウ
レベル、つまり擬似スタティック型ＲＡＭが選択状態と
されるとき、発振回路ＯＳＣ１は、レベル検出回路ＬＶ
Ｍの出力に関係なく動作状態とされる。その結果、擬似
スタティック型ＲＡＭの動作状態において、基板バック
バイアス電圧ＶＢＢの低下が防止される。さらに、反転
内部制御信号ＩＣＴＢがロウレベル、つまりは、後述す
るように、パッドＩＣＴに回路の電源電圧が供給される
とき、レベル検出回路ＬＶＭ及び発振回路ＯＳＣ１は無
条件にその動作が停止され、発振回路ＯＳＣ２が動作状
態とされる。これにより、所定のプローブ試験等におい
て、擬似スタティック型ＲＡＭの待機電流を削減し、リ
ーク電流等の確認試験を行うことができる。
【０２０９】チャージポンプ回路ＶＧ１は、ブースト容
量Ｃ１を有し、このブースト容量のチャージポンプ作用
により所定の基板バックバイアス電圧ＶＢＢを形成す
る。チャージポンプ回路ＶＧ１は、ブースト容量Ｃ１が
比較的大きな静電容量を持つように設計されることで、
比較的大きな電流供給能力を持つものとされる。
【０２１０】同様に、チャージポンプ回路ＶＧ２は、ブ
ースト容量Ｃ２を有し、このブースト容量のチャージポ
ンプ作用より所定の基板バックバイアス電圧ＶＢＢを形
成する。ブースト容量Ｃ２は比較的小さな静電容量を持
つように設計され、チャージポンプ回路ＶＧ２は比較的
小さな電流供給能力を持つものとされる。
【０２１１】ところで、この擬似スタティック型ＲＡＭ
の電圧発生回路ＶＢＢでは、発振回路ＯＳＣ２及びチャ
ージポンプ回路ＶＧ２の動作電流を削減する方法とし
て、次のような工夫が施されている。すなわち、まず、
発振回路ＯＳＣ２は、図５６に再掲されるように、実質
９個のインバータ回路がリング状に直列結合されてなる
リングオシレータを基本構成とする。これらのインバー
タ回路は、各ＭＯＳＦＥＴのコンダクタンスが極めて小
さくされるとともに、その動作電流が、電流ミラー形態
とされるＰチャンネル又はＮチャンネルＭＯＳＦＥＴを
介して供給されることで、極めて小さな値に制限され
る。
【０２１２】発振回路ＯＳＣ２を構成するインバータ回
路のうち、第３段目のインバータ回路の出力信号つまり
パルス信号φ１は、ＰチャンネルＭＯＳＦＥＴＱＰ７及
びＮチャンネルＭＯＳＦＥＴＱＮ１１からなるインバー
タ回路を経て反転パルス信号φ１Ｂとされ、チャージポ
ンプ回路ＶＧ２のＰチャンネルＭＯＳＦＥＴＱＰ６のゲ
ートに供給される。また、第６段目のインバータ回路の
出力信号は、パルス信号φ２として、チャージポンプ回
路ＶＧのＮチャンネルＭＯＳＦＥＴＱＮ８のゲートに供
給される。これらの反転パルス信号φ１Ｂ及びパルス信
号φ２は、図５７に示されるように、そのレベルが常に
相補状態にあり、かつ互いに重畳して反転されることが
ないような、言い換えるならば一方のレベル反転をはさ
んで他方のレベル反転が生じないような、所定の位相関
係を持つ。
【０２１３】その結果、ＭＯＳＦＥＴＱＰ６及びＱＮ８
は、互いに排他的にオン状態とされつつ、ブースト容量
Ｃ２によるチャージポンプ動作を行わせしめる。つま
り、上記ＭＯＳＦＥＴＱＰ６及びＱＮ８は、それが通常
のＣＭＯＳインバータ回路を構成する場合、対応するパ
ルス信号の反転時においていくらかの貫通電流を流す。
しかし、上記のようにＭＯＳＦＥＴＱＰ６及びＱＮ８が
互いに排他的にオン状態とされることで、これらのＭＯ
ＳＦＥＴによる貫通電流は完全に防止され、電圧発生回
路ＶＢＢの低消費電力化が図られるものである。
【０２１４】（３）ＶＬ電圧発生回路 電圧発生回路ＶＬは、図３４に示されるように、回路の
電源電圧ＶＣＣを降圧することで、所定の内部電圧ＶＬ
を形成する。この内部電圧ＶＬは、電圧発生回路ＶＢＢ
等に設けられるクランプ回路等の基準電位として供され
る。
【０２１５】電圧発生回路ＶＬは、上記反転内部制御信
号ＩＣＴＢがロウレベルとされるとき、選択的にその動
作が停止され、これによって擬似スタティック型ＲＡＭ
の待機電流が削減される。
【０２１６】３．２．７．テスト回路 （１）高電圧検出回路 擬似スタティック型ＲＡＭは、前述のように、外部端子
ＯＥＢ，ＷＥＢ又はＣＥＢに回路の電源電圧を超える所
定の高電圧が供給されることで、そのテストモードが選
択的に設定される。また、アドレス入力端子Ａ４に上記
のような高電圧が供給されることで、冗長回路に関する
シグネイチュア信号を送出する。このため、擬似スタテ
ィック型ＲＡＭは、これらの外部端子に対応して設けら
れる４個の高電圧検出回路ＥＨＧを備える。
【０２１７】高電圧検出回路ＥＨＧは、図３５に示され
るように、上記外部端子のそれぞれと回路の接地電位と
の間に直列形態に設けられる複数のＭＯＳＦＥＴを含
む。そして、対応する外部端子に上記高電圧が供給され
るとき、その出力信号つまり反転内部制御信号φｅｈ１
Ｂ〜φｅｈ４Ｂを選択的にロウレベルとする。これらの
反転内部制御信号φｅｈ１Ｂ〜φｅｈ４Ｂは、対応する
テスト回路あるいはシグネイチュア回路ＳＧに供給され
る。
【０２１８】（２）ＩＣＴ信号発生回路 ＩＣＴ信号発生回路ＩＣＴは、図３４に示されるよう
に、パッドＩＣＴに回路の電源電圧が供給されるとき、
選択的にその出力信号つまり反転内部制御信号ＩＣＴＢ
をロウレベルとする。上記パッドＩＣＴが開放状態とさ
れるとき、反転内部制御信号ＩＣＴＢはハイレベルに固
定される。反転内部制御信号ＩＣＴＢは、前述のよう
に、電圧発生回路ＨＶＣ，ＶＢＢ及びＶＬ等に供給さ
れ、所定のプローブ試験時において、擬似スタティック
型ＲＡＭの待機電流を削減するために供される。
【０２１９】（３）ＦＣＫ信号発生回路 ＦＣＫ信号発生回路ＦＣＫは、図３４に示されるよう
に、パッドＦＣＫに回路の電源電圧が供給されるとき、
タイミング信号Ｐ４がハイレベルであることを条件に、
選択的にその出力信号つまり反転内部制御信号ＦＣＫＢ
をロウレベルとする。パッドＦＣＫが開放状態とされる
とき、反転内部制御信号ＦＣＫＢは、タイミング信号Ｐ
４に関係なくハイレベルに固定される。反転内部制御信
号ＦＣＫＢは、前述のように、Ｘ系冗長回路及びＹ系冗
長回路に供給され、ヒューズの半断線等の確認試験に供
される。
【０２２０】（４）シグネイチュア回路 シグネイチュア回路ＳＧは、図３５に示されるように、
アドレス入力端子Ａ５と回路の接地電位との間に設けら
れる１個のＮチャンネルＭＯＳＦＥＴを含む。このＭＯ
ＳＦＥＴは、Ｘ系冗長回路又はＹ系冗長回路から出力さ
れる内部制御信号ＳＩＧＸ又はＳＩＧＹがハイレベルと
され、かつ高電圧検出回路ＥＨＧの出力信号つまり反転
内部制御信号φｅｈ４Ｂがロウレベルとされることを条
件にオン状態となり、アドレス入力端子Ａ５を回路の接
地電位に短絡する。その結果、擬似スタティック型ＲＡ
Ｍの完成後において、アドレス入力端子Ａ５をモニタす
ることにより、冗長ワード線又は冗長相補データ線のい
ずれかに不良アドレスが割り当てられていることを判定
することができる。
【０２２１】以上の実施例に示されるように、本発明を
擬似スタティック型ＲＡＭ等の半導体記憶装置に適用す
ることで、次のような作用効果が得られる。すなわち、 （１）回路の電源電圧及び接地電位間にトーテムポール
形態に設けられるＮチャンネル型の一対の出力ＭＯＳＦ
ＥＴと対応する出力データを保持するラッチ回路とを含
む出力バッファにおいて、上記ラッチ回路を、論理
“０”又は論理“１”にプリセットすることで、出力バ
ッファのロウレベル又はハイレベル出力時における立ち
上がりを選択的に高速化できるという効果が得られる。
【０２２２】（２）キャパシタのチャージ及びディスチ
ャージを繰り返すことにより所定のパルス信号を形成す
る発振回路において、上記キャパシタに対するチャージ
又はディスチャージ電流経路を構成し発振回路の周波数
を決定するＭＯＳＦＥＴを、定電流源を構成するＭＯＳ
ＦＥＴとカレントミラー結合するとともに、定電流源の
電流値を設定する抵抗を構成する多結晶シリコン層のほ
ぼ二分の一にあたる部分の下層に、回路の電源電圧に結
合された第１ウェル領域を形成し、残りの二分の一にあ
たる部分の下層に、回路の接地電位に結合された第２ウ
ェル領域を形成することで、抵抗と回路の電源電圧及び
接地電位間の基板容量を均一化でき、これによってリフ
レッシュタイマー回路等に含まれる発振回路の電源バン
プ等による特性劣化を抑制することができるという効果
が得られる。
【０２２３】（３）基板バックバイアス電圧発生回路等
に含まれる発振回路に、実質的にリング状に直列結合さ
れる奇数個のインバータ回路と、出力ノードと回路の電
源電圧又は接地電位間に設けられかつ上記インバータ回
路のうち異なる所定段の二つのインバータ回路の出力信
号を受けることで互いに排他的にオン状態とされる一対
のＰチャンネル及びＮチャンネルＭＯＳＦＥＴを設ける
ことで、これらのＭＯＳＦＥＴによる貫通電流を防止
し、発振回路ひいては基板バックバイアス電圧発生回路
を低消費電力化できるという効果が得られる。
【０２２４】（４）所定のタイミング信号に従ってオン
状態とされるＰチャンネルＭＯＳＦＥＴを介して選択的
にチャージされ、定電流源によって形成される所定のデ
ィスチャージ電流を伝達する電流ミラー回路を介して選
択的にディスチャージされるキャパシタを含む発振回路
において、上記キャパシタのチャージ電圧と上記定電流
源の基準電位を、上記ＰチャンネルＭＯＳＦＥＴがオフ
状態とされるとき同時にフローティングとされるもう一
つのキャパシタによって形成することで、リフレッシュ
タイマー回路等に含まれる発振回路の電源バンプ等によ
る周波数変動を抑制することができるという効果が得ら
れる。
【０２２５】（５）回路の電源電圧及び接地電位間に直
列形態に設けられる第１のＰチャンネル及びＮチャンネ
ルＭＯＳＦＥＴと、これらのＭＯＳＦＥＴと並列形態に
設けられる第２のＰチャンネル及びＮチャンネルＭＯＳ
ＦＥＴと、上記第１のＰチャンネル及びＮチャンネルＭ
ＯＳＦＥＴ間に設けられ上記第２のＰチャンネル及びＮ
チャンネルＭＯＳＦＥＴとそれぞれ電流ミラー形態とさ
れる第３のＰチャンネル及びＮチャンネルＭＯＳＦＥＴ
とを含む電圧発生回路において、上記第３のＰチャンネ
ルＭＯＳＦＥＴのドレインとそのウェル領域を共通結合
することで、プロセス変動をともなうことなく、上記第
２Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴによる貫
通電流を抑制し、電圧発生回路の低消費電力化を図るこ
とができるという効果が得られる。 （６）上記（５）項において、上記第２のＰチャンネル
及びＮチャンネルＭＯＳＦＥＴと並列形態に、上記第３
のＰチャンネル及びＮチャンネルＭＯＳＦＥＴと電流ミ
ラー形態とされる第４のＰチャンネル及びＮチャンネル
ＭＯＳＦＥＴを設け、これらのＭＯＳＦＥＴと上記第３
のＰチャンネル及びＮチャンネルＭＯＳＦＥＴとのコン
ダクタンス比を適当に設定することで、電圧発生回路に
不感帯を生じさせることなく、上記第２のＰチャンネル
及びＮチャンネルＭＯＳＦＥＴによる貫通電流を抑制
し、電圧発生回路の低消費電力化を図ることができると
いう効果が得られる。
【０２２６】（７）冗長回路等に設けられるヒューズ回
路を、その出力ノードとＰチャンネル又はＮチャンネル
ＭＯＳＦＥＴとの間にヒューズ手段を設けてなるヒュー
ズ論理ゲート回路を基本として構成することで、ヒュー
ズ回路の回路構成を簡素化し、冗長回路等の低コスト化
を図ることができるという効果が得られる。 （８）上記（７）項において、上記ヒューズ回路に、一
対の上記ヒューズ論理ゲート回路を設け、これらのヒュ
ーズ論理ゲート回路の出力信号を排他的論理和結合する
ことで、例えば一旦切断されたヒューズ手段を無効にで
きるため、冗長回路の不良アドレスの割り当て処理に融
通性を持たせ、擬似スタティック型ＲＡＭ等の歩留りを
高めることができるという効果が得られる。
【０２２７】（９）擬似スタティック型ＲＡＭ等のリフ
レッシュ周期を、ＰＳ（擬似）リフレッシュあるいはＶ
Ｓ（仮想）リフレッシュモードで選択的に切り換えられ
る構成とすることで、上記ＰＳリフレッシュ及びＶＳリ
フレッシュモードの両方に適用しうる擬似スタティック
型ＲＡＭ等を、共通の半導体基板をもとに、効率的に開
発し、製造できるという効果が得られる。
【０２２８】（１０）例えばＹプリデコーダ及びＹデコ
ーダ間に設けられる所定の信号線を介して、動作モード
に応じて異なる意味を持つ複数の信号を選択的に伝達す
ることで、比較的レイアウト余裕のない所に配置される
信号線の数を削減し、擬似スタティック型ＲＡＭ等のチ
ップ面積を削減できるという効果が得られる。
【０２２９】（１１）コモンＩ／Ｏ線に結合されるスタ
ティック型メインアンプと、上記メインアンプが動作状
態とされるとき対応するコモンＩ／Ｏ線の非反転及び反
転信号線に、メインアンプが最大感度となるようなバイ
アスレベルを持たせるためのプリセットＭＯＳＦＥＴと
を含む擬似スタティック型ＲＡＭ等において、上記プリ
セットＭＯＳＦＥＴを、メインアンプが動作状態とされ
る直前において一時的にオン状態とすることで、その動
作電流を削減し、擬似スタティック型ＲＡＭ等を低消費
電力化できるという効果が得られる。
【０２３０】（１２）対応する冗長ワード線又は冗長デ
ータ線に割り当てられる不良アドレスの対応するビット
を保持しこれとメモリアクセスに際して供給されるアド
レス信号の対応するビットとを比較照合する複数の冗長
アドレス比較回路と、所定の検出ノードと回路の接地電
位との間に直列形態に設けられそのゲートに対応する上
記冗長アドレス比較回路の出力信号を受ける複数のカス
ケードＭＯＳＦＥＴを含む冗長回路において、上記冗長
アドレス比較回路及びカスケードＭＯＳＦＥＴを、半導
体基板面に分散して配置されるアドレス入力パッドに対
応しかつ近接して分散配置することで、冗長回路におけ
る信号伝達遅延時間を縮小し、擬似スタティック型ＲＡ
Ｍ等の高速化を図ることができるという効果が得られ
る。
【０２３１】（１３）それぞれ対をなしかつ対をなす二
つがそれぞれ線対称に配置される複数のメモリアレイ
と、上記対をなす二つのメモリアレイにより共有されこ
れらのメモリアレイを串刺しするように貫通して配置さ
れるコモンＩ／Ｏ線を備える擬似スタティック型ＲＡＭ
等において、上記コモンＩ／Ｏ線の非反転及び反転信号
線を、対をなす二つのメモリアレイの中間において交差
させることで、フォトマスクの合わせずれ等にともなう
コモンＩ／Ｏ線の寄生容量の変化を相殺し、擬似スタテ
ィック型ＲＡＭ等の動作を安定化できるという効果が得
られる。 （１４）上記（１３）項において、上記コモンＩ／Ｏ線
を、対応する二つのメモリアレイの中間及びその両方の
外側においてイコライズすることで、コモンＩ／Ｏ線の
イコライズ処理を高速化しかつ安定化できるという効果
が得られる。
【０２３２】（１５）メモリアレイの各相補データ線に
対応して設けられる複数のセンスアンプを具備する擬似
スタティック型ＲＡＭ等において、上記センスアンプを
構成するＰチャンネル又はＮチャンネルＭＯＳＦＥＴの
ソースを、対応するコンタクトを介してアルミニウム等
の金属配線層からなるコモンソース線に共通結合すると
ともに、そのソース領域を構成する拡散層を延長するこ
とで隣接するＰチャンネル又はＮチャンネルＭＯＳＦＥ
Ｔ対のソースをさらに共通結合することで、例えばコン
タクト不良等によるセンスアンプの障害を救済し、擬似
スタティック型ＲＡＭ等の歩留りを高めることができる
という効果が得られる。
【０２３３】（１６）半導体基板面に分散して配置され
る複数のメモリアレイと、これらのメモリアレイに対応
して設けられる複数のデコーダと、所定のアドレス信号
に従ってプリデコード信号を形成し各デコーダに供給す
るプリデコーダとを具備する擬似スタティック型ＲＡＭ
等において、上記プリデコード信号を対応するデコーダ
に選択的に伝達するためのドライバを、対応するデコー
ダに近接して分散配置することで、上記プリデコード信
号の伝達遅延時間を縮小し、擬似スタティック型ＲＡＭ
等を高速化できるという効果が得られる。
【０２３４】（１７）それぞれ複数の冗長ワード線又は
冗長相補データ線を含みかつ半導体基板面の中心線をは
さんで線対称に配置される複数のメモリアレイを具備す
る擬似スタティック型ＲＡＭ等において、冗長ワード線
又は冗長データ線を、上記中心線を軸として線対称とさ
れる順序で配置することで、外側に配置される冗長ワー
ド線又は冗長データ線の障害発生率を意図的に高めかつ
その内側に配置される冗長ワード線又は冗長データ線の
障害発生率を低くして、冗長ワード線又は冗長データ線
全体としてみた障害発生率を抑え、擬似スタティック型
ＲＡＭ等の歩留りを高めることができるという効果が得
られる。
【０２３５】（１８）ヒューズ手段が切断されることで
その計数初期値が選択的に設定されるリフレッシュタイ
マーカウンタ回路等を含む擬似スタティック型ＲＡＭ等
において、所定のテストモードで、例えばアドレス入力
端子を介して供給される試験信号により上記ヒューズ手
段が切断された状態を等価的かつ選択的に設定できるよ
うにすることで、擬似スタティック型ＲＡＭ等のリフレ
ッシュタイマーカウンタ回路等の特性評価を確実にかつ
効率的に実施できるという効果が得られる。
【０２３６】（１９）セルフリフレッシュモードを有し
かつこのセルフリフレッシュモードにおいてリフレッシ
ュ動作を所定の周期で起動するリフレッシュタイマーカ
ウンタ回路を具備する擬似スタティック型ＲＡＭ等にお
いて、所定のテストモードで、リフレッシュタイマーカ
ウンタ回路によるリフレッシュ起動信号に代えて、所定
の外部端子を介して供給される試験起動信号を用いうる
構成とすることで、擬似スタティック型ＲＡＭ等のセル
フリフレッシュモードにおけるリフレッシュ周期を任意
に設定し、その特性評価を効率的に実施できるという効
果が得られる。 （２０）上記（１９）項において、セルフリフレッシュ
モードにおけるリフレッシュアドレスを、例えばアドレ
ス入力端子を介して任意に指定しうる構成とすること
で、擬似スタティック型ＲＡＭ等のリフレッシュ動作に
おけるアドレス依存性を効率的に試験できるという効果
が得られる。
【０２３７】（２１）複数の外部端子に、その絶対値が
回路の電源電圧を超える所定の高電圧が選択的に組み合
わされて供給されることで、そのテストモードを選択的
に設定し、かつ実質的な試験動作を開始しうる構成とす
ることで、擬似スタティック型ＲＡＭ等のテスト回路を
簡素化し、その低コスト化を図ることができるという効
果が得られる。 （２２）以上の作用効果により、擬似スタティック型Ｒ
ＡＭ等の動作を安定化しつつ、その高速化及び低消費電
力化を図ることができるという効果が得られる。
【０２３８】（２３）セルフリフレッシュモードを有す
る擬似スタティック型ＲＡＭ等に、リフレッシュ周期を
設定するためのリフレッシュタイマー回路を設け、その
出力信号の周期を選択的に切り換えうる構成とすること
で、例えばセルフリフレッシュモードのうちバッテリバ
ックアップ時等において比較的長い周期で行われるＰＳ
（疑似）リフレッシュモードと、擬似スタティック型Ｒ
ＡＭが活性状態とされる合間をぬって比較的短い周期で
行われるＶＳ（仮想）リフレッシュモードとを、１個の
共通半導体基板で選択的に実現しうる擬似スタティック
型ＲＡＭ等を提供することができるという効果が得られ
る。
【０２３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、メモリアレイの分割数や各周辺回路との組み合わせ
は、任意であり、各メモリアレイに設けられるワード
線，冗長ワード線，相補データ線，冗長相補データ線な
らびにコモンＩ／Ｏ線等の数も任意である。また、擬似
スタティック型ＲＡＭに設けられる動作モードやテスト
モードならびに動作サイクルの種類や対応する起動制御
信号の組み合わせは、種々の実施形態が考えられよう。
起動制御信号やアドレス信号及び入出力データ等の数及
び論理レベルならびにその組み合わせ等についても、同
様である。さらに、各回路図や配置図に示される各部の
具体的回路構成や具体的レイアウトならびに内部制御信
号及びタイミング信号等の論理レベル及びその組み合わ
せ等は、この実施例による制約を受けない。
【０２４０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である擬似
スタティック型ＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えば、出力バッ
ファや発振回路，電圧発生回路及びヒューズ回路ならび
にレイアウト方式及びテスト方式に関する発明は、他の
各種の半導体記憶装置ならびに半導体集積回路装置にも
適用できる。これらの発明は、少なくとも対応する回路
等を含みあるいはそれを必要とする半導体記憶装置又は
半導体集積回路装置に広く適用できる。
【０２４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、擬似スタティック型ＲＡＭ
のリフレッシュタイマー回路等に含まれる発振回路のキ
ャパシタに対するチャージ又はディスチャージ電流経路
を構成し発振回路の周波数を決定するＭＯＳＦＥＴを、
定電流源を構成するＭＯＳＦＥＴとカレントミラー結合
するとともに、定電流源の電流値を設定する抵抗を構成
する多結晶シリコン層のほぼ二分の一にあたる部分の下
層に、回路の電源電圧に結合されたウェル領域を形成
し、また残り二分の一にあたる部分の下層に、回路の接
地電位に結合されたウェル領域を形成する。そして、擬
似スタティック型ＲＡＭ等に、リフレッシュタイマー回
路のリフレッシュタイマーカウンタ回路の計数初期値を
例えばアドレス入力端子を介して任意に設定できるテス
トモードや、そのリフレッシュ周期を所定の外部端子か
ら供給される試験制御信号によって任意に設定できるテ
ストモード等を用意する。さらに、セルフリフレッシュ
モードを有する擬似スタティック型ＲＡＭ等に、リフレ
ッシュ周期を設定するためのリフレッシュタイマー回路
を設け、その出力信号の周期を選択的に切り換えうる構
成とする。
【０２４２】これにより、リフレッシュタイマー回路等
の発振回路のキャパシタのディスチャージ電流を安定化
し、またその多結晶シリコン抵抗と回路の電源電圧及び
接地電位間にほぼ同一の寄生容量が結合されるために電
源変動を相殺でき、電源バンプ等による発振回路の発振
周波数の変動を抑制できる。そして、これらの発振回路
及びリフレッシュタイマーカウンタ回路の動作特性なら
びにメモリセルの情報保持特性のアドレス依存性等を効
率的に試験確認できることから、擬似スタティック型Ｒ
ＡＭのリフレッシュ周期を的確に、かつメモリセルの情
報保持能力により接近した値で設定することができる。
さらに、セルフリフレッシュモードのうち例えばバッテ
リバックアップ時等において比較的長い周期で行われる
ＰＳ（疑似）リフレッシュモードと、擬似スタティック
型ＲＡＭが活性状態とされる合間をぬって比較的短い周
期で行われるＶＳ（仮想）リフレッシュモードとを、１
個の共通半導体基板で選択的に実現しうる擬似スタティ
ック型ＲＡＭ等を提供できる。これらの結果、擬似スタ
ティック型ＲＡＭの動作を安定化しつつ、その低消費電
力化を推進できる。
【図面の簡単な説明】
【図１】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すブロック図である。
【図２】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すブロック図である。
【図３】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すブロック図である。
【図４】図１〜図３の擬似スタティック型ＲＡＭの一実
施例を示す配置図である。
【図５】この発明が適用された擬似スタティック型ＲＡ
Ｍの各動作サイクルの一実施例を示すタイミング図であ
る。
【図６】この発明が適用された擬似スタティック型ＲＡ
Ｍの各動作サイクルの一実施例を示すタイミング図であ
る。
【図７】この発明が適用された擬似スタティック型ＲＡ
Ｍの各動作サイクルの一実施例を示すタイミング図であ
る。
【図８】この発明が適用された擬似スタティック型ＲＡ
Ｍの各動作サイクルの一実施例を示すタイミング図であ
る。
【図９】この発明が適用された擬似スタティック型ＲＡ
Ｍの各動作サイクルの一実施例を示すタイミング図であ
る。
【図１０】この発明が適用された擬似スタティック型Ｒ
ＡＭの各動作サイクルの一実施例を示すタイミング図で
ある。
【図１１】この発明が適用された擬似スタティック型Ｒ
ＡＭの各動作サイクルの一実施例を示すタイミング図で
ある。
【図１２】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図１３】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図１４】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図１５】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図１６】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図１７】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図１８】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図１９】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図２０】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図２１】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図２２】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図２３】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図２４】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図２５】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図２６】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図２７】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図２８】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図２９】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図３０】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図３１】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図３２】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図３３】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図３４】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図３５】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図３６】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図３７】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図３８】この発明が適用された擬似スタティック型Ｒ
ＡＭの各部の具体的構成を示す回路図である。
【図３９】この発明が適用された擬似スタティック型Ｒ
ＡＭの一実施例を示す信号波形図である。
【図４０】この発明が適用された擬似スタティック型Ｒ
ＡＭの一実施例を示す信号波形図である。
【図４１】この発明が適用された擬似スタティック型Ｒ
ＡＭの一実施例を示す信号波形図である。
【図４２】この発明が適用された擬似スタティック型Ｒ
ＡＭのメモリアレイ部を説明するための概念図である。
【図４３】この発明が適用された擬似スタティック型Ｒ
ＡＭのセンスアンプ部を説明するための構成図である。
【図４４】この発明が適用された擬似スタティック型Ｒ
ＡＭの冗長イネーブル回路の一実施例を示す回路図であ
る。
【図４５】この発明が適用された擬似スタティック型Ｒ
ＡＭのＸ系冗長回路の一実施例を示す回路ブロック図で
ある。
【図４６】この発明が適用された擬似スタティック型Ｒ
ＡＭのＹデコーダの一実施例を示す部分的な回路図であ
る。
【図４７】この発明が適用された擬似スタティック型Ｒ
ＡＭのメインアンプ及びその周辺回路の一実施例を示す
部分的な回路図である。
【図４８】図４７のメインアンプの動作を説明するため
の信号波形図である。
【図４９】この発明が適用された擬似スタティック型Ｒ
ＡＭのデータ出力バッファの一実施例を示す回路図であ
る。
【図５０】この発明が適用された擬似スタティック型Ｒ
ＡＭのリフレッシュタイマー回路及びリフレッシュタン
マーカウンタ回路の一実施例を示すブロック図である。
【図５１】図５０のリフレッシュタイマー回路及びリフ
レッシュタイマーカウンタ回路の一実施例を示す部分的
な回路図である。
【図５２】図５０のリフレッシュタイマー回路及びリフ
レッシュタイマーカウンタ回路の動作を説明するための
波形図である。
【図５３】図５０のリフレッシュタイマー回路の一実施
例を示す構成図である。
【図５４】この発明が適用された擬似スタティック型Ｒ
ＡＭのリフレッシュタイマー回路の他の一実施例を示す
回路図である。
【図５５】この発明が適用された擬似スタティック型Ｒ
ＡＭの電圧発生回路ＨＶＣの一実施例を示す回路図であ
る。
【図５６】この発明が適用された擬似スタティック型Ｒ
ＡＭの電圧発生回路ＶＢＢに含まれる発振回路の一実施
例を示す回路図である。
【図５７】図５６の発振回路の動作を説明するための波
形図である。
【図５８】この発明が適用された擬似スタティック型Ｒ
ＡＭの冗長データ線選択信号に関する信号伝達経路の一
実施例を示す構成図である。
【図５９】この発明が適用された擬似スタティック型Ｒ
ＡＭのコモンＩ／Ｏ線の一実施例を示す部分的な平面配
置図である。
【符号の説明】
ＴＧ……タイミング発生回路、ＣＥ……ＣＥ系タイミン
グ発生回路、ＷＥ……ＷＥ系タイミング発生回路、ＷＣ
……ワード線クリア回路、ＯＥ……ＯＥ系タイミング発
生回路、ＴＭＲ……リフレッシュタイマー回路、ＳＲＣ
……リフレッシュタイマーカウンタ回路、ＳＣＮＴＲ…
…リフレッシュタイマーカウンタ単位回路、ＰＣ……プ
リチャージ制御回路、ＸＡＢ……Ｘアドレスバッファ、
ＰＸＤ……Ｘプリデコーダ、ＲＦＣ……リフレッシュカ
ウンタ、ＣＮＴＲ……リフレッシュカウンタ単位回路、
ＸＲ０〜ＸＲ３……Ｘ系冗長回路、φＸＧ……ワード線
駆動信号発生回路、ＰＷＤ……ワード線選択駆動信号発
生回路、ＰＲＷＤ……冗長ワード線選択駆動信号発生回
路、ＳＰ，ＳＮ……センスアンプ駆動回路、ＹＡＢ……
Ｙアドレスバッファ、ＰＹＤ……Ｙプリデコーダ、ＹＲ
ＡＣ０〜ＹＲＡＣ７……Ｙ系冗長回路、ＭＡＬＬ〜ＭＡ
ＲＲ……メインアンプ、ＡＳＬ……アレイ選択回路、Ｄ
ＩＢ……データ入力バッファ、ＤＩＬＬ〜ＤＩＲＲ……
書き込み回路、ＷＳ……書き込み選択回路、ＤＯＢ……
データ出力バッファ、ＯＳＬ……出力選択回路、ＨＶ
Ｃ，ＶＢＢ，ＶＬ……電圧発生回路、ＩＣＴ，ＦＣＫ…
…信号発生回路、ＥＨＧ……高電圧検出回路、ＳＧ……
シグネイチュア回路、ＸＤ０Ｌ〜ＸＤ３Ｒ……Ｘデコー
ダ、ＹＤ０〜ＹＤ３……Ｙデコーダ、ＭＡＲＹ０Ｌ〜Ｍ
ＡＲＹ３Ｒ……メモリアレイ、ＳＡ０Ｌ〜ＳＡ３Ｒ……
センスアンプ、ＣＳ０Ｌ〜ＣＳ３Ｒ……カラムスイッ
チ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３７１Ｊ (72)発明者 新保 豊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 佐藤 克之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 尾方 真弘 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 検見崎 兼秀 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 久保埜 昌次 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 加藤 信夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 間仁田 喜一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 金光 道太郎 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】 内部端子と、 外部出力端子と、 上記内部端子に対するチャージ電流の注入及び上記内部
    端子からのディスチャージ電流の引き抜きを制御する第
    １ＭＯＳＦＥＴと、 上記第１ＭＯＳＦＥＴに対してカレントミラー形態に結
    合された第２ＭＯＳＦＥＴと、 上記第２ＭＯＳＦＥＴの電流経路と直列形態に接続さ
    れ、第１電源電圧と第２電源電圧との間に結合され、か
    つ上記チャージ電流又はディスチャージ電流の値を実質
    的に設定する抵抗と、 上記内部端子に結合された入力端子を有する第１論理イ
    ンバータと、 上記外部出力端子と上記第１論理インバータの出力端子
    との間に直列形態に結合された遅延回路及び第２論理イ
    ンバータとを含むフィードバック回路とを有する発振回
    路であって、 上記発振回路は、半導体基板上に形成され、 上記抵抗は、上記半導体基板上に形成された絶縁層上に
    形成されたポリシリコン層を含み、 上記絶縁層は、実質的に上記半導体基板内に形成された
    第１ウェル領域及び第２ウェル領域上に形成され、 上記第１ウェル領域及び第２ウェル領域は、所定の距離
    だけ離間して形成され、 上記ポリシリコン層は、平面的に上記第１ウェル領域及
    び第２ウェル領域に実質的に重なるように配置されるこ
    とを特徴とする発振回路。
  2. 【請求項２】 特許請求の範囲第１項において、 上記第１電源電圧は、上記第２電源電圧よりも絶対値的
    に大きく、 上記第１ウェル領域には、上記第１電源電圧が給電さ
    れ、 上記第２ウェル領域には、上記第２電源電圧が給電され
    ることを特徴とする発振回路。
  3. 【請求項３】 特許請求の範囲第２項において、 上記半導体基板は、Ｐ導電型であり、 上記第１ウェル領域及び第２ウェル領域は、Ｎ導電型で
    あることを特徴とする発振回路。
  4. 【請求項４】 特許請求の範囲第１項において、 上記第１論理インバータは、上記第１電源電圧と上記第
    １論理インバータの出力端子との間に結合されたソース
    −ドレイン経路を有する第３ＭＯＳＦＥＴと、上記第１
    論理インバータの出力端子と上記第２電源電圧との間に
    結合されたソース−ドレイン経路を有する第４ＭＯＳＦ
    ＥＴとを含み、 上記第２論理インバータは、上記第１電源電圧と上記外
    部出力端子との間に結合されたソース−ドレイン経路を
    有する第５ＭＯＳＦＥＴと、上記外部出力端子と上記第
    ２電源電圧との間に結合されたソース−ドレイン経路を
    有する第６ＭＯＳＦＥＴとを含むことを特徴とする発振
    回路。
  5. 【請求項５】 特許請求の範囲第４項において、 上記第３ＭＯＳＦＥＴ及び上記第５ＭＯＳＦＥＴは、Ｐ
    チャンネル型のＭＯＳＦＥＴであり、 上記第４ＭＯＳＦＥＴ及び上記第６ＭＯＳＦＥＴは、Ｎ
    チャンネル型のＭＯＳＦＥＴであることを特徴とする発
    振回路。
  6. 【請求項６】 特許請求の範囲第１項において、 上記第１ＭＯＳＦＥＴは、上記内部端子と上記第２電源
    電圧との間に結合されたソース−ドレイン経路を有し、 上記発振回路は、上記第１電源電圧と上記内部端子との
    間に結合されたソースドレイン経路と、上記外部出力端
    子に結合されたゲートとを有する第３ＭＯＳＦＥＴを更
    に有することを特徴とする発振回路。
  7. 【請求項７】 特許請求の範囲第６項において、 上記発振回路は、上記第３ＭＯＳＦＥＴのソース−ドレ
    イン経路と上記内部端子との間に結合されたソース−ド
    レイン経路を有する第４ＭＯＳＦＥＴを更に含み、 上記カレントミラー形態は、制御電流経路と非制御電流
    経路とを有するカレントミラー配置であり、 上記制御電流経路は、上記抵抗及び上記第２ＭＯＳＦＥ
    Ｔを含み、 上記被制御電流経路は、上記第１ＭＯＳＦＥＴ、第３Ｍ
    ＯＳＦＥＴ及び第４ＭＯＳＦＥＴを含むことを特徴とす
    る発振回路。
  8. 【請求項８】 特許請求の範囲第７項において、 上記第２ＭＯＳＦＥＴのゲートは上記第１ＭＯＳＦＥＴ
    のゲートに結合され、 上記第２ＭＯＳＦＥＴのゲートは、上記第２ＭＯＳＦＥ
    Ｔのドレイン及び上記抵抗の一端に結合され、 上記第２ＭＯＳＦＥＴのソースは、上記第２電源電圧に
    結合されることを特徴とする発振回路。
  9. 【請求項９】 特許請求の範囲第８項において、 上記発振回路は、上記第１電源電圧と上記抵抗との間に
    結合されたソース−ドレイン経路を有する第５ＭＯＳＦ
    ＥＴを更に含み、 上記制御電流経路は、上記第５ＭＯＳＦＥＴを更に含
    み、 上記第１論理インバータは、上記第１電源電圧と上記第
    １論理インバータの出力端子との間に結合されたソース
    −ドレイン経路を有する第６ＭＯＳＦＥＴと、上記第１
    論理インバータの出力端子と上記第２電源電圧との間に
    結合されたソース−ドレイン経路と上記内部端子に結合
    されたゲートとを有する第７ＭＯＳＦＥＴとを含み、 上記第２論理インバータは、上記第１電源電圧と上記外
    部出力端子との間に結合されたソース−ドレイン経路と
    上記遅延回路の出力端子に結合されたゲートとを有する
    第８ＭＯＳＦＥＴと、上記外部出力端子と上記第２電源
    電圧との間に結合されたソース−ドレイン経路と上記遅
    延回路の出力端子に結合されたゲートとを有する第９Ｍ
    ＯＳＦＥＴとを含み、 上記第５ＭＯＳＦＥＴのゲートは、上記第６ＭＯＳＦＥ
    Ｔのゲートと結合され、 上記第４ＭＯＳＦＥＴのゲートは、上記第４ＭＯＳＦＥ
    Ｔのドレインと結合されることを特徴とする発振回路。
  10. 【請求項１０】 特許請求の範囲第９項において、 上記第１ＭＯＳＦＥＴ、上記第２ＭＯＳＦＥＴ、上記第
    ７ＭＯＳＦＥＴ及び上記第９ＭＯＳＦＥＴは、第１導電
    型のＭＯＳＦＥＴであり、 上記第３ＭＯＳＦＥＴ、上記第４ＭＯＳＦＥＴ、上記第
    ５ＭＯＳＦＥＴ、上記第６ＭＯＳＦＥＴ及び上記第８Ｍ
    ＯＳＦＥＴは、第２導電型のＭＯＳＦＥＴであることを
    特徴とする発振回路。
  11. 【請求項１１】 特許請求の範囲第１０項において、 上記第１導電型のＭＯＳＦＥＴは、ＮチャンネルＭＯＳ
    ＦＥＴであり、 上記第２導電型のＭＯＳＦＥＴは、ＰチャンネルＭＯＳ
    ＦＥＴであることを特徴とする発振回路。
  12. 【請求項１２】 特許請求の範囲第１１項において、 上記第１電源電圧は、上記第２電源電圧より絶対値的に
    大きく、 上記第１ウェル領域には、上記第１電源電圧が給電さ
    れ、 上記第２ウェル領域には、上記第２電源電圧が給電され
    ることを特徴とする発振回路。
  13. 【請求項１３】 特許請求の範囲第１２項において、 上記半導体基板は、Ｐ導電型であり、 上記第１ウェル領域及び第２ウェル領域は、Ｎ導電型で
    あることを特徴とする発振回路。
  14. 【請求項１４】 特許請求の範囲第１３項において、 上記抵抗は、上記第２ＭＯＳＦＥＴのソース−ドレイン
    経路と上記第５ＭＯＳＦＥＴのソース−ドレイン経路と
    の間に結合されることを特徴とする発振回路。
  15. 【請求項１５】 特許請求の範囲第１４項において、 上記半導体基板上には、複数のダイナミック型メモリセ
    ル、及び上記複数のダイナミック型メモリセルのリフレ
    ッシュ動作のリフレッシュ周期を決定するリフレッシュ
    タイマー回路が更に形成され、 上記リフレッシュタイマー回路は、上記発振回路を含
    み、 上記発振回路は、リングオシレータであることを特徴と
    する発振回路。
  16. 【請求項１６】 特許請求の範囲第１項において、 上記半導体基板上には、複数のダイナミック型メモリセ
    ル、及び上記複数のダイナミック型メモリセルのリフレ
    ッシュ動作の周期を決定するリフレッシュタイマー回路
    が更に形成され、 上記リフレッシュタイマー回路は、上記発振回路を含
    み、 上記発振回路は、リングオシレータであることを特徴と
    する発振回路。
  17. 【請求項１７】 上記特許請求の範囲第１６項におい
    て、 上記第１電源電圧は、正の所定の電位であり、 上記第２電源電圧は、接地電位であることを特徴とする
    発振回路。
  18. 【請求項１８】 外部出力端子と、 第１電源電圧を受けるように結合されたソースを有する
    第１ＮチャンネルＭＯＳＦＥＴと、 上記第１ＮチャンネルＭＯＳＦＥＴのゲートに結合され
    たゲートと、上記第１電源電圧を受けるように結合され
    たソースとを有する第２ＮチャンネルＭＯＳＦＥＴと、 上記第１ＮチャンネルＭＯＳＦＥＴのゲートに結合され
    たゲートと、上記第１電源電圧を受けるように結合され
    たソースとを有する第３ＮチャンネルＭＯＳＦＥＴと、 上記外部出力端子に結合されたゲートと、上記第１Ｎチ
    ャンネルＭＯＳＦＥＴの上記ドレインに結合されたドレ
    インと、第２電源電圧を受けるように結合されたソース
    とを有する第１ＰチャンネルＭＯＳＦＥＴと、 上記第２電源電圧を受けるように結合されたソースを有
    する第２ＰチャンネルＭＯＳＦＥＴと、 上記第２ＰチャンネルＭＯＳＦＥＴのゲートに結合され
    たゲートと、上記第２電源電圧を受けるように結合され
    たソースと、上記第３ＮチャンネルＭＯＳＦＥＴのドレ
    インに結合されたドレインとを有する第３Ｐチャンネル
    ＭＯＳＦＥＴと、 一端が上記第２ＰチャンネルＭＯＳＦＥＴのドレインに
    結合され、他端が上記第２ＮチャンネルＭＯＳＦＥＴの
    ドレインに結合された電流経路を有する抵抗と、 上記第３ＮチャンネルＭＯＳＦＥＴの上記ドレインに結
    合された入力端子を有する遅延回路と、 上記遅延回路の出力端子に結合された入力端子と、上記
    外部出力端子に結合された出力端子とを有するインバー
    タ回路とを有する発振回路であって、 上記第２ＮチャンネルＭＯＳＦＥＴの上記ドレインと上
    記第２ＮチャンネルＭＯＳＦＥＴの上記ゲートとは結合
    され、 上記第２ＰチャンネルＭＯＳＦＥＴの上記ドレインと上
    記第２ＮチャンネルＭＯＳＦＥＴの上記ゲートとは結合
    され、 上記発振回路は半導体基板上に形成され、 上記抵抗は、上記半導体基板上に形成された絶縁層上に
    形成されたポリシリコン層を含み、 上記絶縁層は、実質的に上記半導体基板内に形成された
    第１ウェル領域及び第２ウェル領域上に形成され、 上記第１ウェル領域及び上記第２ウェル領域は、所定の
    距離だけ離間して形成され、 上記ポリシリコン層は、平面的に上記第１ウェル領域及
    び上記第２ウェル領域に実質的に重なるように配置され
    ることを特徴とする発振回路。
  19. 【請求項１９】 特許請求の範囲第１８項において、 上記第１電源電圧の値は、上記第２電源電圧の値よりも
    絶対値的に大きく、 上記第１ウェル領域には、上記第１電源電圧が給電さ
    れ、 上記第２ウェル領域には、上記第２電源電圧が給電され
    ることを特徴とする発振回路。
  20. 【請求項２０】 特許請求の範囲第１９項において、 上記半導体基板は、Ｐ導電型であり、 上記第１ウェル領域及び上記第２ウェル領域は、Ｎ導電
    型であることを特徴とする発振回路。
  21. 【請求項２１】 特許請求の範囲第２０項において、 上記半導体基板上には、複数のダイナミック型メモリセ
    ル、及び上記複数のダイナミック型メモリセルのリフレ
    ッシュ動作のリフレッシュ周期を決定するリフレッシュ
    タイマー回路が更に形成され、 上記リフレッシュタイマー回路は、上記発振回路を含
    み、 上記発振回路は、リングオシレータであることを特徴と
    する発振回路。
  22. 【請求項２２】 特許請求の範囲第２１項において、 上記第１電源電圧は、正の所定の電位であり、 上記第２電源電圧は、接地電位であることを特徴とする
    発振回路。
  23. 【請求項２３】 特許請求の範囲第１８項において、 上記遅延回路は、直列形態に結合された偶数個のインバ
    ータ回路を含むことを特徴とする発振回路。
  24. 【請求項２４】 特許請求の範囲第２３項において、 上記遅延回路に含まれる論理インバータは、Ｐチャンネ
    ルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴを含むこ
    とを特徴とする発振回路。
  25. 【請求項２５】 特許請求の範囲第１８項において、 上記発振回路は、上記第１ＰチャンネルＭＯＳＦＥＴの
    ドレインに結合されたソースと、上記第１Ｎチャンネル
    ＭＯＳＦＥＴの上記ドレインに結合されたドレインと、
    ゲートとを有する第４ＰチャンネルＭＯＳＦＥＴを更に
    含み、 上記第４ＰチャンネルＭＯＳＦＥＴの上記ゲートは、上
    記第４ＰチャンネルＭＯＳＦＥＴの上記ドレインに結合
    されることを特徴とする発振回路。
  26. 【請求項２６】 複数のメモリセルと制御回路とを有す
    る半導体記憶装置であって、 上記装置が第１セルフリフレッシュモードである時、上
    記制御回路は上記複数のメモリセルに対し、第１リフレ
    ッシュ周期毎にリフレッシュ動作を実行し、 上記装置が第２セルフリフレッシュモードである時、上
    記制御回路は上記複数のメモリセルに対し、上記第１リ
    フレッシュ周期よりも長い周期とされる第２リフレッシ
    ュ周期毎にリフレッシュ動作を実行することを特徴とす
    る半導体記憶装置。
  27. 【請求項２７】 特許請求の範囲第２６項において、 上記装置は、複数のワード線と複数のデータ線とを更に
    含み、 上記複数のメモリセルの各々は、対応するワード線と対
    応するデータ線とに結合され、 上記制御回路は、上記第１リフレッシュ周期を決定する
    第１タイミング信号と上記第２リフレッシュ周期を決定
    する第２タイミングのうちの少なくとも一方のタイミン
    グ信号を形成するタイミング信号形成手段と、リフレッ
    シュすべきメモリセルが結合されたワード線を選択する
    リフレッシュアドレス信号を形成するリフレッシュアド
    レス信号形成手段とを含み、 上記リフレッシュアドレス信号形成手段は、上記装置が
    上記第１セルフリフレッシュモードである時、上記第１
    タイミング信号に応答して上記リフレッシュアドレス信
    号を形成し、 上記リフレッシュアドレス信号形成手段は、上記装置が
    上記第２セルフリフレッシュモードである時、上記第２
    タイミング信号に応答して上記リフレッシュアドレス信
    号を形成することを特徴とする半導体記憶装置。
  28. 【請求項２８】 特許請求の範囲第２７項において、 上記タイミング信号形成手段は、第１周波数を有する第
    ３タイミング信号を形成する手段と、上記第３タイミン
    グ信号に基づいて第２周波数を有する上記第１タイミン
    グ信号を形成する手段と、上記第３タイミング信号に基
    づいて第３周波数を有する上記第２タイミング信号を形
    成する手段とを含み、 上記第３周波数は、上記第２周波数よりも小さいことを
    特徴とする半導体記憶装置。
  29. 【請求項２９】 特許請求の範囲第２８項において、 上記リフレッシュアドレス信号形成手段は、上記リフレ
    ッシュアドレス信号を形成するカウンタ回路を含むこと
    を特徴とする半導体記憶装置。
  30. 【請求項３０】 特許請求の範囲第２９項において、 上記カウンタ回路は、バイナリカウンタを構成するよう
    に直列形態に接続された複数の単位カウンタを含むこと
    を特徴とする半導体記憶装置。
  31. 【請求項３１】 特許請求の範囲第３０項において、 上記装置が通常動作モードである時、装置外部から入力
    された外部アドレス信号に基づいて上記複数のワード線
    のうちの少なくとも一つが選択されることを特徴とする
    半導体記憶装置。
  32. 【請求項３２】 特許請求の範囲第３１項において、 上記通常動作モードは、読み出し動作モードと書き込み
    動作モードとを含み、 上記装置が上記読み出し動作モードである時、メモリセ
    ルに保持されたデータは、上記外部アドレス信号に基づ
    いて読み出され、 上記装置が上記書き込み動作モードである時、上記外部
    アドレス信号に基づいてメモリセルにデータが書き込ま
    れることを特徴とする半導体記憶装置。
  33. 【請求項３３】 特許請求の範囲第３２項において、 上記装置がオートリフレッシュモードである時、上記装
    置の外部から入力された制御信号に応答して、上記複数
    のメモリセルの各々に対して一度だけリフレッシュ動作
    が実行されることを特徴とする半導体記憶装置。
  34. 【請求項３４】 特許請求の範囲第３３項において、 上記複数のメモリセルの各々は、情報記憶用容量とアド
    レス選択ＭＯＳＦＥＴとを含むダイナミック型メモリセ
    ルであることを特徴とする半導体記憶装置。
  35. 【請求項３５】 特許請求の範囲第２８項において、 上記第１周波数は、上記第２周波数及び上記第３周波数
    よりも大きいことを特徴とする半導体記憶装置。
  36. 【請求項３６】 特許請求の範囲第３５項において、 上記第３周波数は、上記第２周波数の半分の周波数であ
    ることを特徴とする半導体記憶装置。
  37. 【請求項３７】 複数のワード線と、 複数のデータ線と、 複数のメモリセルと、 第２周波数を有する第１タイミング信号を形成する手段
    と、 上記第２周波数と異なる第３周波数を有する第２タイミ
    ング信号を形成する手段と、 リフレッシュされるべきメモリセルが結合されたワード
    線を選択するリフレッシュアドレス信号を形成するリフ
    レッシュアドレス信号形成手段とを含む半導体記憶装置
    であって、 上記複数のメモリセルの各々は、対応するワード線と対
    応するデータ線に結合され、 上記装置が第１セルフリフレッシュモードの時、上記リ
    フレッシュアドレス信号形成手段は、上記第１タイミン
    グ信号に応答して上記リフレッシュアドレス信号を形成
    し、 上記装置が第２セルフリフレッシュモードの時、上記リ
    フレッシュアドレス信号形成手段は、上記第２タイミン
    グ信号に応答して上記リフレッシュアドレス信号を形成
    することを特徴とする半導体記憶装置。
  38. 【請求項３８】 特許請求の範囲第３７項において、 上記装置は、第１周波数を有する第３タイミング信号を
    形成する手段を更に含み、 上記第１タイミング信号及び上記第２タイミング信号
    は、上記第３タイミング信号に基づいて形成され、 上記第３周波数は、上記第２周波数よりも小さいことを
    特徴とする半導体記憶装置。
  39. 【請求項３９】 第１ワード線を含む複数のワード線
    と、 複数のデータ線と、 複数のメモリセルと、 リフレッシュされるべきメモリセルが結合されたワード
    線を選択するリフレッシュアドレス信号を形成するリフ
    レッシュアドレス信号形成手段とを含む半導体記憶装置
    であって、 上記複数のメモリセルの各々は、対応するワード線と対
    応するデータ線に結合され、 上記装置が第１セルフリフレッシュモードの時、上記リ
    フレッシュアドレス信号形成手段は、第１周期毎に上記
    第１ワード線に結合されたメモリセルに対しリフレッシ
    ュ動作を実行し、 上記装置が第２セルフリフレッシュモードの時、上記リ
    フレッシュアドレス信号形成手段は、上記第１周期と異
    なる第２周期毎に上記第１ワード線に結合されたメモリ
    セルに対してリフレッシュ動作を実行することを特徴と
    する半導体記憶装置。
  40. 【請求項４０】 特許請求の範囲第３９項において、 上記装置は、上記第１周期を決定する第１タイミング信
    号と上記第２周期を決定する第２タイミング信号のうち
    の少なくとも一方のタイミング信号を形成するタイミン
    グ信号形成手段を更に含み、 上記リフレッシュアドレス信号形成手段は、上記装置が
    上記第１セルフリフレッシュモードである時、上記第１
    タイミング信号に応答して上記リフレッシュアドレス信
    号を形成し、 上記リフレッシュアドレス信号形成手段は、上記装置が
    上記第２セルフリフレッシュモードである時、上記第２
    タイミング信号に応答して上記リフレッシュアドレス信
    号を形成することを特徴とする半導体記憶装置。
  41. 【請求項４１】 上記特許請求の範囲第４０項におい
    て、 上記タイミング信号形成手段は、第１周波数を有する第
    ３タイミング信号を形成する手段と、上記第３タイミン
    グ信号に基づいて第２周波数を有する上記第１タイミン
    グ信号を形成する手段と、上記第３タイミング信号に基
    づいて第３周波数を有する上記第２タイミング信号を形
    成する手段とを含み、 上記第３周波数は、上記第２周波数よりも小さいことを
    特徴とする半導体記憶装置。
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