JPH08279653A - Manufacture of iii-v compound semiconductor light emitting device - Google Patents
Manufacture of iii-v compound semiconductor light emitting deviceInfo
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- JPH08279653A JPH08279653A JP7905395A JP7905395A JPH08279653A JP H08279653 A JPH08279653 A JP H08279653A JP 7905395 A JP7905395 A JP 7905395A JP 7905395 A JP7905395 A JP 7905395A JP H08279653 A JPH08279653 A JP H08279653A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、III−Ｖ族化合物半導
体発光素子の製造方法に関し、特にコンパクトディスク
や光ディスク等の光情報処理機器の光源として好適なＡ
ｌＧａＡｓ系またはＡｌＧａＩｎＰ系化合物半導体材料
を用いたIII−Ｖ族化合物半導体発光素子の製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a III-V group compound semiconductor light emitting device, and particularly suitable as a light source for optical information processing equipment such as compact discs and optical discs.
The present invention relates to a method for manufacturing a III-V group compound semiconductor light emitting device using a 1GaAs type or AlGaInP type compound semiconductor material.
【０００２】[0002]
【従来の技術】ＡｌＧａＡｓ系半導体材料を用いた高性
能半導体レーザダイオード（ＬＤ）の構成として、図４
に示すような構成が提案されている。図において、４０
１はｎ型ＧａＡｓ基板、４０２はｎ型ＧａＡｓバッファ
層、４０３はｎ型Ａｌ0.6Ｇａ0.4Ａｓからなるｎクラッ
ド層、４０５はＡｌ0.14Ｇａ 0.86Ａｓ活性層、４０７は
ｐ型Ａｌ0.6Ｇａ0.4Ａｓからなる第１ｐクラッド層であ
る。ＧａＡｓ活性層４０５のエネルギーギャップが、Ａ
ｌＧａＡｓクラッド層４０３及び４０７のエネルギーギ
ャップより小さい、いわいるダブルヘテロ構造をなして
いる。2. Description of the Related Art High performance using AlGaAs semiconductor materials
Figure 4 shows the configuration of a semiconductor laser diode (LD).
A configuration as shown in is proposed. In the figure, 40
1 is an n-type GaAs substrate, 402 is an n-type GaAs buffer
Layer, 403 is n-type Al0.6Ga0.4N-clas made of As
Layer, 405 is Al0.14Ga 0.86As active layer, 407
p-type Al0.6Ga0.4It is a first p-clad layer made of As.
It The energy gap of the GaAs active layer 405 is A
Energy of the 1GaAs clad layers 403 and 407
It has a so-called double hetero structure, which is smaller than the cap.
There is.
【０００３】４０６はＡｌＧａＡｓからなる電流ブロッ
ク層である。電流ブロック層４０６は、レーザー発振に
必要な電流密度を得るために、いわゆる、電流狭窄を行
う目的で設けられる。電流ブロック層４０６は、ＳｉＮ
x などのアモルファス膜からなるマスクを用いて、ｐク
ラッド層４０７をエッチングしてリッジを形成した後、
領域選択成長させることによって形成する。このとき、
電流ブロック層４０６のＡｌ組成をｐクラッド層４０７
のＡｌ組成よりも大きくすることにより、実屈折率ガイ
ドと呼ばれる光導波構造を達成することができ、しきい
値電流や動作電流の低減といったレーザ特性の向上が可
能となる。電流ブロック層４０６形成後、ｎ型ＧａＡｓ
キャップ層４１０、ｐ型ＧａＡｓキャップ層４０８およ
びＧａＡｓコンタクト層４１１を形成してエピタキシャ
ルウエハの製造は終了する。Reference numeral 406 is a current blocking layer made of AlGaAs. The current blocking layer 406 is provided for the purpose of so-called current constriction in order to obtain a current density required for laser oscillation. The current blocking layer 406 is SiN
After forming the ridge by etching the p-clad layer 407 using a mask made of an amorphous film such as x ,
It is formed by selective growth. At this time,
The Al composition of the current blocking layer 406 is changed to the p-clad layer 407.
By setting the Al composition to be larger than the Al composition, it is possible to achieve an optical waveguide structure called a real refractive index guide, and it is possible to improve laser characteristics such as reduction in threshold current and operating current. After forming the current blocking layer 406, n-type GaAs
The cap layer 410, the p-type GaAs cap layer 408, and the GaAs contact layer 411 are formed, and the manufacturing of the epitaxial wafer is completed.
【０００４】[0004]
【発明が解決しようとする問題点】レーザーダイオード
の特性は、リッジ底部の幅Ｗとリッジ両側のｐクラッド
層４０７のエッチング残し膜厚ｄに大きく左右される。
幅Ｗはリッジ形成時のエッチングマスクのパターニング
精度でほぼ決定される。幅Ｗは通常数μｍ程度であり、
設計通りの特性を得るには±０．２μｍ程度の精度が実
現できればよいので、再現性良く実現できる範囲にあ
る。一方、残し膜厚ｄはエッチングするｐクラッド層４
０７の膜厚均一性に大きく左右される上、ｄの厚みはが
約０．２μｍ程度に設定されることが多いのに加え、±
０．０３μｍ程度の範囲を実現しないと設計通りの特性
を得ることが出来ない。通常リッジ形成時のエッチング
量は１〜２．０μｍ程度あり、エピタキシャル層の均一
性を±２％に抑えてかつ均一にエッチングできたとして
も、残し膜厚ｄのばらつきは±０．０２〜０．０４μｍ
になってしまう。The characteristics of the laser diode are greatly influenced by the width W of the bottom of the ridge and the film thickness d of the p-clad layer 407 on both sides of the ridge which is left unetched.
The width W is substantially determined by the patterning accuracy of the etching mask when forming the ridge. The width W is usually about several μm,
In order to obtain the characteristics as designed, it is sufficient to achieve an accuracy of about ± 0.2 μm, so that it is within a range that can be realized with good reproducibility. On the other hand, the remaining film thickness d is the p-clad layer 4 to be etched.
In addition to being largely influenced by the film thickness uniformity of 07, the thickness of d is often set to about 0.2 μm.
The characteristics as designed cannot be obtained unless the range of about 0.03 μm is realized. Usually, the etching amount at the time of forming the ridge is about 1 to 2.0 μm, and even if the uniformity of the epitaxial layer is suppressed to ± 2% and the etching can be performed uniformly, the variation of the remaining film thickness d is ± 0.02 to 0. .04 μm
Become.
【０００５】さらに、エッチングレートの若干の変動に
よるエッチング量のばらつきは少なくとも±１％程度あ
るから、実際には残し膜厚ｄのばらつきは±０．０３μ
ｍ以上になってしまう。このため、目的の特性が高歩留
りで得られるエピタキシャルウエハを再現性良く作製す
ることが非常に困難である。Further, since there is at least about ± 1% variation in the etching amount due to slight variations in the etching rate, the actual variation in the remaining film thickness d is ± 0.03 μm.
It will be over m. Therefore, it is very difficult to manufacture an epitaxial wafer with desired characteristics with high yield and with good reproducibility.
【０００６】そこで、図３（ａ）記載の様に、ｐクラッ
ド層を第１ｐクラッド層３０５と第２ｐクラッド層３０
７の２層に分け、その間にｐ−ＧａＩｎＰまたはｐ−Ａ
ｌＧａＩｎＰ層をエッチングストップ層３０６として設
けることにより、残し膜厚ｄが均一になるように制御す
る方法も提案されている。すなわち、ＳｉＮx をエッチ
ングマスクとして第２ｐクラッド層３０７をエッチスト
ップ層３０６に達するまでエッチングすれば、エッチス
トップ層３０６と第１ｐクラッド層３０５の膜厚バラツ
キのみがｄの精度に影響するため、ｄを精度良く制御す
ることができる。ｎ−Ａｌ0.7 Ｇａ0.3Ａｓ電流ブロッ
ク層３１０は、エッチング終了後に選択成長により形成
する。Therefore, as shown in FIG. 3A, the p-cladding layer is replaced by a first p-cladding layer 305 and a second p-cladding layer 30.
7 layers, with p-GaInP or p-A in between.
A method has also been proposed in which a 1GaInP layer is provided as the etching stop layer 306 to control the remaining film thickness d to be uniform. That is, if the second p-clad layer 307 is etched until it reaches the etch stop layer 306 using SiN x as an etching mask, only the film thickness variation between the etch stop layer 306 and the first p-clad layer 305 affects the accuracy of d. Can be controlled accurately. The n-Al 0.7 Ga 0.3 As current blocking layer 310 is formed by selective growth after completion of etching.
【０００７】図３（ａ）記載の構成により、幅Ｗと残し
膜厚ｄの寸法精度は向上させることが出来る。しかしな
がら、本構成は別の問題点を有している。すなわち、ｎ
−Ａｌ0.7 Ｇａ0.3 Ａｓ電流ブロック層３１０を従来の
成長温度（６５０〜７５０℃）で成長させると、ｐ−Ｇ
ａＡｓキャップ層３０８の側面には多少成長が見られる
（図中、３１２）が、リッジの側壁には成長しない。さ
らに、このあとエッチングマスクであるＳｉＮx ３０９
を除去してｐ−ＧａＡｓコンタクト層３１３を成長させ
ると、リッジの側壁に図３（ｂ）に示すようにボイド３
１４が発生してしまい、素子特性や信頼性の低下を招い
ていた。With the structure shown in FIG. 3A, the dimensional accuracy of the width W and the remaining film thickness d can be improved. However, this configuration has another problem. That is, n
-Al 0. 7 Ga 0.3 When the As current blocking layer 310 is grown in conventional growth temperature (650~750 ℃), p-G
Although some growth is observed on the side surface of the aAs cap layer 308 (312 in the figure), it does not grow on the side wall of the ridge. Further, after that, SiN x 309 which is an etching mask is used.
Then, the p-GaAs contact layer 313 is grown to remove voids 3 on the sidewall of the ridge as shown in FIG.
14 is generated, which causes deterioration of element characteristics and reliability.
【０００８】[0008]
【課題を解決するための手段】本発明の目的は、リッジ
底辺の幅Ｗおよび残し膜厚ｄを高寸法精度で形成でき、
さらにリッジの側壁にも電流ブロック層が成長するとと
もに、ボイドの発生も抑制可能な半導体発光素子の製造
方法を提供することにある。本発明者らは、種々の検討
を重ねた結果、リッジ側壁のＡｌ組成がリッジ左右（底
面）の平坦部に比べて高いために、酸化されやすく、リ
ッジ側壁での核形成が平坦部に比べて起こりにくくなっ
ているのではないかと考え、本発明を完成した。The object of the present invention is to form the width W of the ridge base and the remaining film thickness d with high dimensional accuracy,
Another object of the present invention is to provide a method for manufacturing a semiconductor light emitting device capable of suppressing the occurrence of voids as well as the growth of a current blocking layer on the side wall of a ridge. As a result of various investigations, the present inventors have found that the Al composition of the ridge sidewall is higher than that of the flat portion on the left and right sides (bottom surface) of the ridge, so that the ridge sidewall is easily oxidized and nucleation on the ridge sidewall is higher than that of the flat portion. The present invention has been completed, thinking that it is unlikely to occur.
【０００９】すなわち、本発明による半導体発光素子の
製造方法は、基板上に、第１導電型を有する少なくとも
１層からなる第１クラッドと、活性層と、この活性層に
隣接する、第２導電型を有する少なくとも１層から構成
され、リッジを有する第２クラッドと、このリッジを挟
んで形成された電流ブロック層とを有し、かつリッジの
側壁に、Ａｌ混晶比がリッジの両側の底面を形成する層
のＡｌ混晶比よりも大きい層を含むIII −Ｖ族化合物半
導体発光素子の製造方法において、前記電流ブロック層
を６５０℃以下で気相成長法により成長させることを特
徴とするものである。That is, in the method for manufacturing a semiconductor light emitting device according to the present invention, a first clad consisting of at least one layer having a first conductivity type, an active layer, and a second conductive layer adjacent to the active layer are provided on a substrate. A second clad having at least one layer having a mold and having a ridge, and a current blocking layer formed so as to sandwich the ridge, and a bottom surface on both sides of the ridge having an Al mixed crystal ratio on the sidewall of the ridge. A method for manufacturing a III-V group compound semiconductor light-emitting device including a layer having a ratio higher than an Al mixed crystal ratio of a layer forming a layer, wherein the current blocking layer is grown at 650 ° C. or lower by a vapor phase growth method. Is.
【００１０】以下、本発明につき詳細に説明する。本発
明の製造方法を適用するIII−Ｖ族化合物半導体発光素
子としては、ＡｌＧａＡｓ、ＡｌＧａＡｓＰ、ＡｌＧａ
ＩｎＰ、ＡｌＧａＩｎＡｓ、ＡｌＧａＩｎＡｓＰを主要
材料とするものを挙げることができる。The present invention will be described in detail below. Examples of the III-V group compound semiconductor light emitting device to which the manufacturing method of the present invention is applied include AlGaAs, AlGaAsP, and AlGa.
InP, AlGaInAs, and AlGaInAsP are the main materials.
【００１１】本発明において、リッジの両側の底面を形
成する層及びＡｌ混晶比がリッジの底面を形成する層の
Ａｌ混晶比よりも大きい層の材料としては、Ａｌx Ｇａ
1-xＡｓy Ｐ1-y （０≦ｘ≦１、ｙ≦１）または（Ａｌu
Ｇａ1-u）vＩｎ1-vＡｓwＰ1 -w（０≦ｕ≦１、０≦ｖ≦
１、０≦ｗ≦１）を用いることが出来る。また、電流ブ
ロック層にはＡｌsＧａ1-sＡｓtＰ1-t（０≦ｓ≦１、０
≦ｔ≦１）または（ＡｌmＧａ1-m）nＩｎ1-nＡｓoＰ1-o
（０≦ｍ≦１、０≦ｎ≦１、０≦ｏ≦１）が適用でき
る。In the present invention, the material of the layer forming the bottom surface on both sides of the ridge and the layer having a higher Al mixed crystal ratio than the Al mixed crystal ratio of the layer forming the bottom surface of the ridge are Al x Ga.
1-x As y P 1-y (0 ≦ x ≦ 1, y ≦ 1) or (Al u
Ga 1-u ) v In 1-v As w P 1 -w (0 ≦ u ≦ 1, 0 ≦ v ≦
1, 0 ≦ w ≦ 1) can be used. Further, the current blocking layer Al s Ga 1-s As t P 1-t (0 ≦ s ≦ 1,0
≦ t ≦ 1) or (Al m Ga 1-m) n In 1-n As o P 1-o
(0 ≦ m ≦ 1, 0 ≦ n ≦ 1, 0 ≦ o ≦ 1) can be applied.
【００１２】また、リッジ形成時に用いるエッチャント
には、リッジ両側の底面を形成する材料に対するエッチ
ングレートがリッジを形成する材料に対するエッチング
レートに比べて十分遅い物を選択する。例えばリッジが
ＧａＡｓ層及びＡｌＧａＡｓ層からなり、リッジ両側の
底面がＡｌＧａＩｎＰ系材料からなる場合は、リン酸−
過酸化水素系、酒石酸−過酸化水素系などを用いること
ができる。Further, as the etchant used when forming the ridge, an etchant whose etching rate for the material forming the bottom surfaces on both sides of the ridge is sufficiently slower than that for the material forming the ridge is selected. For example, when the ridge is made of a GaAs layer and an AlGaAs layer and the bottom surfaces on both sides of the ridge are made of AlGaInP-based material, phosphoric acid-
A hydrogen peroxide type, a tartaric acid-hydrogen peroxide type, or the like can be used.
【００１３】また、本発明における電流ブロック層の成
長条件は、６５０℃以下であることが好ましく、特に５
５０℃以上６００℃以下が好ましい。６５０℃を超える
温度で成長させるとリッジ側面への成長が阻害され、コ
ンタクト層成長後のボイド発生原因となる。一方、５５
０℃未満では原料の分解効率の低下による混晶組成、成
長速度の制御性悪化、膜中への酸素等の不純物混入によ
る結晶性劣化などが顕著であり好ましくない。The growth condition of the current blocking layer in the present invention is preferably 650 ° C. or lower, and particularly 5
It is preferably 50 ° C. or higher and 600 ° C. or lower. When grown at a temperature higher than 650 ° C., growth on the side surface of the ridge is hindered, which causes a void after the contact layer is grown. On the other hand, 55
If the temperature is lower than 0 ° C., the mixed crystal composition due to the reduction of the decomposition efficiency of the raw material, the controllability of the growth rate, the crystallinity deterioration due to the inclusion of impurities such as oxygen in the film are not preferable.
【００１４】ＡｌＧａＡｓＰ電流ブロック層をこのよう
な低温条件で成長させると、成長原料である有機金属か
ら膜中に炭素が混入し易くなり、例えばＡｌ0.7Ｇａ0.3
Ａｓの場合ではノンドープで１０18台のｐ型キャリア濃
度を示してしまう。そこで、電流ブロック層に高濃度に
ｎ型のドーパントを導入することが必要になる。ドーパ
ントのうち、両性不純物となりえるシリコン（Ｓｉ）は
３×１０18以上のドーピングが困難なので、不適当であ
る。低温条件で高いＡｌ組成を有するＡｌＧａＡｓのド
ーパントとしては、ＶＩ族のセレン（Ｓｅ）やテルル
（Ｔｅ）が好ましい。具体的なドーパントガスとして
は、Ｈ2Ｓｅ（セレン化水素）、ＤＥＴｅ（ジエチルテ
ルル）ＤＥＳｅ（ジエチルセレン）、ＤＭＴｅ（ジメチ
ルテルル）等を挙げることができる。When the AlGaAsP current blocking layer is grown under such a low temperature condition, carbon is likely to be mixed into the film from an organic metal as a growth raw material, and for example, Al 0.7 Ga 0.3
In the case of As, the undoped p-type carrier concentration of 10 18 is exhibited. Therefore, it is necessary to introduce the n-type dopant into the current blocking layer in high concentration. Among the dopants, silicon (Si), which can be an amphoteric impurity, is unsuitable because it is difficult to dope at 3 × 10 18 or more. As a dopant for AlGaAs having a high Al composition under low temperature conditions, Group VI selenium (Se) or tellurium (Te) is preferable. Specific examples of the dopant gas include H 2 Se (hydrogen selenide), DETe (diethyl tellurium) DESe (diethyl selenium), DMTe (dimethyl tellurium), and the like.
【００１５】低温成長により側壁への成長が可能となっ
た理由として、側壁へ直接に核形成をし成長しているの
ではなく、成長種のマイグレーションを低下させること
により、６５０℃以上の高温成長でみられるファッセッ
トの形成が抑制されるためではないかと考えられる。し
たがって、リッジ側壁を形成する材料が平坦部（リッジ
両側の底面）を形成する材料に比べて酸化されやすけれ
ば、本発明による製造方法を適用することができる。The reason why the growth on the side wall is enabled by the low temperature growth is that the growth is not directly performed on the side wall by nucleation, but the migration of the growing species is reduced to thereby grow at a high temperature of 650 ° C. or higher. This is probably because the formation of facets seen in Fig. Therefore, if the material forming the ridge sidewalls is more easily oxidized than the material forming the flat portions (bottom surfaces on both sides of the ridge), the manufacturing method according to the present invention can be applied.
【００１６】[0016]
【実施例】以下、本発明を実施例を用いて詳細に説明す
る。本実施例では、結晶成長法として、膜厚、組成の制
御性及び量産性に優れるＭＯＣＶＤ法を用いた。使用し
た原料ガスはトリメチルアルミニウム（ＴＭＡ）、トリ
メチルガリウム（ＴＭＧ）、トリメチルインジウム（Ｔ
ＭＩ）、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）で
あり、キャリアガスとして精製により高純度化された水
素（Ｈ2）ガスを使用した。EXAMPLES The present invention will be described in detail below with reference to examples. In this embodiment, as the crystal growth method, the MOCVD method, which is excellent in controllability of film thickness, composition and mass productivity, is used. The source gases used were trimethylaluminum (TMA), trimethylgallium (TMG), trimethylindium (T
MI), phosphine (PH 3 ), and arsine (AsH 3 ), and hydrogen (H 2 ) gas highly purified by purification was used as a carrier gas.
【００１７】（実施例１）図１（ｄ）に示す構成を有す
るエピタキシャルウエハを次のように製造した。まず、
ｎ型ＧａＡｓ（１００）基板１０１上にｎ型ＧａＡｓバ
ッファー層１０２（厚み０．５μｍ）、ｎ型Ａｌ0.6Ｇ
ａ0.4Ａｓクラッド層１０３（厚み１．５μｍ）、Ａｌ
0.14Ｇａ0.86Ａｓ活性層１０４（厚み０．０５μｍ）、
ｐ型Ａｌ0.6Ｇａ0.4 Ａｓ第１クラッド層１０５（厚み
０．２μｍ）、ｐ型Ｇａ0.5Ｉｎ0.5Ｐエッチストップ層
１０６（厚み０．０１μｍ）ｐ型Ａｌ0.6 Ｇａ0.4Ａｓ
第２クラッド層１０７（厚み１．３μｍ）、ｐ型ＧａＡ
ｓキャップ層１０８（厚み０．２μｍ）を順次成長させ
た（図１（ａ））。Example 1 An epitaxial wafer having the structure shown in FIG. 1D was manufactured as follows. First,
n-type GaAs buffer layer 102 (thickness 0.5 μm) and n-type Al 0.6 G on n-type GaAs (100) substrate 101
a 0.4 As clad layer 103 (thickness: 1.5 μm), Al
0.14 Ga 0.86 As active layer 104 (thickness 0.05 μm),
p-type Al 0.6 Ga 0.4 As first cladding layer 105 (thickness 0.2 μm), p-type Ga 0.5 In 0.5 P etch stop layer 106 (thickness 0.01 μm) p-type Al 0.6 Ga 0.4 As
Second cladding layer 107 (thickness: 1.3 μm), p-type GaA
The s cap layer 108 (thickness 0.2 μm) was sequentially grown (FIG. 1A).
【００１８】次に、リッジを形成する部分にエッチング
マスクとしてＳｉＮx 膜１０９を形成した。続いて、リ
ン酸−過酸化水素系エッチャントを用いてｐ型Ａｌ0.6
Ｇａ0 .4Ａｓ第２クラッド層１０７及びキャップ層１０
８をエッチングして、リッジを形成した（図１
（ｂ））。このエッチングにより、残し膜厚ｄはエッチ
ストップ層１０６と第１クラッド層１０５の合計厚み、
０．２μｍとなる。Next, a SiN x film 109 was formed as an etching mask on the portion where the ridge is to be formed. Then, using a phosphoric acid-hydrogen peroxide-based etchant, p-type Al 0.6
Ga 0 .4 As second cladding layer 107 and the cap layer 10
8 was etched to form a ridge (see FIG. 1).
(B)). By this etching, the remaining film thickness d is the total thickness of the etch stop layer 106 and the first cladding layer 105,
It becomes 0.2 μm.
【００１９】リッジが形成されたウェハをＭＯＣＶＤ装
置に設置して、ｎ型Ａｌ0.7Ｇａ0.3Ａｓ層１１０を電流
ブロック層として、キャップ層１０８を含むリッジ部の
側面及びエッチングされた層１０７上に１．０μｍ、さ
らに電流ブロック層１１０上に保護層としてｎ型ＧａＡ
ｓ層１１１を０．３μｍ、何れも５８０℃の低温で成長
させた（図１（ｃ））。The wafer on which the ridge is formed is placed in an MOCVD apparatus, and the n-type Al 0.7 Ga 0.3 As layer 110 is used as a current blocking layer to form a layer on the side surface of the ridge portion including the cap layer 108 and the etched layer 107. 0.0 μm, and n-type GaA as a protective layer on the current blocking layer 110.
The s layer 111 was grown to a thickness of 0.3 μm at a low temperature of 580 ° C. (FIG. 1C).
【００２０】ｎ型Ａｌ0.7Ｇａ0.3Ａｓ（電流ブロック層
１１０）のドーパントガスにＳｉ2Ｈ6を用いると、前述
の理由によりｎ型にすることが困難なため、Ｈ2Ｓｅ
（セレン化水素）を用いた。さらに、電流ブロック層１
１０の成長中、III族原料の１／５モル程度のＨＣｌガ
スを成長空間に導入して、ＳｉＮx 膜上への多結晶の堆
積を抑制した。保護層１１１の成長が終了したら、Ｓｉ
Ｎx 膜１０９を除去し、ｐ型ＧａＡｓコンタクト層１１
２を２μｍ成長させてエピタキシャルウェハの製造を終
了した（図１（ｄ））。[0020] The use of Si 2 H 6 as a dopant gas of the n-type Al 0.7 Ga 0.3 As (current blocking layer 110), because it is difficult to n-type by reason described above, H 2 Se
(Hydrogen selenide) was used. Furthermore, the current blocking layer 1
During the growth of No. 10, about 1/5 mol of the group III raw material was introduced into the growth space to suppress the deposition of polycrystals on the SiN x film. After the growth of the protective layer 111 is completed, Si
By removing the N x film 109, the p-type GaAs contact layer 11 is formed.
2 was grown to 2 μm to complete the production of the epitaxial wafer (FIG. 1 (d)).
【００２１】得られたエピタキシャルウェハに電極を蒸
着した後、ダイシングし、劈開により、ファブリー・ペ
ロー面を形成してレーザダイオードを作成した。しきい
値電流は共振器長３５０μｍ、リッジ幅Ｗが３μｍで約
２０ｍＡと非常に低く、かつ面内での均一性も２インチ
ウェハで±５％程度と非常に良好であった。After depositing electrodes on the obtained epitaxial wafer, dicing was performed and the Fabry-Perot surface was formed by cleavage to form a laser diode. The threshold current was very low at about 20 mA when the cavity length was 350 μm and the ridge width W was 3 μm, and the in-plane uniformity was very good at about ± 5% for a 2-inch wafer.
【００２２】なお、本実施例における結晶成長条件は、
成長温度６５０〜８００℃（選択成長のみ５８０℃）、
圧力１０2 ｈＰａ、Ｖ／III 比２５〜５０（ＧａＡｓま
たはＡｌＧａＡｓ）及び５００（ＧａＩｎＰ）、成長速
度２〜４μｍ／ｈｒ（ＧａＡｓまたはＡｌＧａＡｓ）及
び１．５μｍ／ｈｒ（ＧａＩｎＰ）である。The crystal growth conditions in this embodiment are as follows:
Growth temperature 650 to 800 ° C (only selective growth is 580 ° C),
The pressure is 10 2 hPa, the V / III ratio is 25 to 50 (GaAs or AlGaAs) and 500 (GaInP), and the growth rate is 2 to 4 μm / hr (GaAs or AlGaAs) and 1.5 μm / hr (GaInP).
【００２３】（実施例２）図２は、本発明の製造方法を
実施例１と異なる材料系のウエハに適用した別の実施例
を示す。図２構成は、図１構成のエピタキシャルウエハ
と、ｎ型クラッド層が２層から構成される点のみ異な
り、製造方法は実施例１と同様であるため、製造過程の
図は省いて説明する。ｎ型ＧａＡｓ（１００）基板２０
１上にｎ型ＧａＡｓバッファー層２０２（厚み０．５μ
ｍ）、ｎ型Ａｌ0.7Ｇａ0.3Ａｓ第１クラッド層２０３
（厚み１．５μｍ）、ｎ型（Ａｌ0.7 Ｇａ0.3 ）0.5 Ｉ
ｎ0.5 Ｐ第２クラッド層２０４（厚み０．１５μｍ）、
活性層２０５をＧａ0.5 Ｉｎ0.5 Ｐ（０．０６μｍ）、
ｐ型（Ａｌ0.5 Ｇａ0.5 ）0.5 Ｉｎ0.5 Ｐ第３クラッド
層２０６（厚み０．１５μｍ）、ｐ型Ａｌ0.7 Ｇａ0.3
Ａｓ第４クラッド層２０７（厚み１．５μｍ）、ｐ型Ｇ
ａＡｓキャップ層２０８（厚み０．２μｍ）を順次成長
させた。(Embodiment 2) FIG. 2 shows another embodiment in which the manufacturing method of the present invention is applied to a wafer of a material system different from that of Embodiment 1. The structure of FIG. 2 is different from the epitaxial wafer of the structure of FIG. 1 only in that the n-type cladding layer is composed of two layers, and the manufacturing method is the same as that of the first embodiment. n-type GaAs (100) substrate 20
N-type GaAs buffer layer 202 (thickness 0.5 μ
m), n-type Al 0.7 Ga 0.3 As first cladding layer 203
(Thickness 1.5 μm), n-type (Al 0.7 Ga 0.3 ) 0.5 I
n 0.5 P second cladding layer 204 (thickness 0.15 μm),
The active layer 205 is formed of Ga 0.5 In 0.5 P (0.06 μm),
p-type (Al 0.5 Ga 0.5 ) 0.5 In 0.5 P third cladding layer 206 (thickness 0.15 μm), p-type Al 0.7 Ga 0.3
As fourth clad layer 207 (thickness: 1.5 μm), p-type G
An aAs cap layer 208 (thickness 0.2 μm) was sequentially grown.
【００２４】次に、リッジを形成する部分にＳｉＮx 膜
（図示せず）を形成した。続いて、リン酸−過酸化水素
系エッチャントを用いて、第４クラッド層２０７及びキ
ャップ層２０９をエッチングしてリッジを形成した。本
実施例においては、第２クラッド層２０４が実施例１に
おけるエッチストップ層の機能を有するため、エッチン
グ残し膜厚ｄは第２クラッド層２０４の厚みと等しく、
０．１５μｍとなる。Next, a SiN x film (not shown) was formed on the portion where the ridge is to be formed. Subsequently, the fourth clad layer 207 and the cap layer 209 were etched using a phosphoric acid-hydrogen peroxide type etchant to form a ridge. In this embodiment, since the second clad layer 204 has the function of the etch stop layer in the first embodiment, the unetched film thickness d is equal to the thickness of the second clad layer 204.
It becomes 0.15 μm.
【００２５】リッジが形成されたウェハ（図１（ｂ）に
相当）をＭＯＣＶＤ装置に設置し、電流ブロック層２１
１としてｎ型Ａｌ0.8 Ｇａ0.2 Ａｓをキャップ層２０８
を含むリッジ部の側面及び第４クラッド層２０７のエッ
チングにより露出した第２クラッド層２０４上に１．５
μｍ成長させる。このときのｎ型Ａｌ0.8 Ｇａ0.2 Ａｓ
のドーパントガスには実施例１と同様にＨ2Ｓｅを用い
た。The wafer on which the ridge is formed (corresponding to FIG. 1B) is set in the MOCVD apparatus, and the current blocking layer 21 is formed.
N-type Al 0.8 Ga 0.2 As as the cap layer 208
1.5 on the side surface of the ridge portion including the second cladding layer 204 exposed by the etching of the fourth cladding layer 207.
Grow μm. N-type Al 0.8 Ga 0.2 As at this time
As the dopant gas, H 2 Se was used as in Example 1.
【００２６】さらに電流ブロック層２１１上に保護層と
してｎ型ＧａＡｓ層２１２を０．２μｍ成長させた（図
１（ｃ）に相当）。このとき、Ａｌ0.8 Ｇａ0.2 Ａｓ層
のＳｉＮx 膜上への多結晶の堆積を抑制するために成長
中にIII族原料の１／５モル程度のＨＣｌガスを成長空
間に導入した。Further, an n-type GaAs layer 212 was grown to a thickness of 0.2 μm as a protective layer on the current blocking layer 211 (corresponding to FIG. 1C). At this time, in order to suppress the deposition of polycrystals on the Al 0.8 Ga 0.2 As layer on the SiN x film, HCl gas of about 1/5 mol of the group III raw material was introduced into the growth space during the growth.
【００２７】最後に、ＳｉＮx 膜を除去した後、ｐ型Ｇ
ａＡｓコンタクト層２１３を２μｍ成長させて本発明の
エピタキシャルウェハの製造を終了した。Finally, after removing the SiN x film, p-type G
The aAs contact layer 213 was grown to a thickness of 2 μm, and the production of the epitaxial wafer of the present invention was completed.
【００２８】得られたエピタキシャルウェハに電極を蒸
着した後、ダイシングし、劈開により、ファブリー・ペ
ロー面を形成してレーザダイオードを作成した。しきい
値電流は共振器長３５０μｍ、リッジ幅Ｗが３μｍで２
０ｍＡと非常に低く、かつ面内での均一性も２インチウ
ェハで±５％程度と非常に良好であった。さらに従来の
ＡｌＧａＩｎＰリッジに対してＡｌＧａＡｓをリッジに
用いたことにより、素子抵抗も大幅に低減できた。After depositing electrodes on the obtained epitaxial wafer, dicing was performed and cleavage was performed to form a Fabry-Perot surface to prepare a laser diode. The threshold current is 2 with a cavity length of 350 μm and a ridge width W of 3 μm.
It was extremely low at 0 mA, and the in-plane uniformity was very good at about ± 5% for a 2-inch wafer. Further, by using AlGaAs for the ridge as compared with the conventional AlGaInP ridge, the element resistance can be significantly reduced.
【００２９】実施例２における結晶成長条件は、成長温
度６５０〜７５０℃（ただし、選択成長は５８０℃）、
圧力１０2 ｈＰａ、Ｖ／III 比２５〜５０（ＧａＡｓま
たはＡｌＧａＡｓ）及び５００〜７５０（ＧａＩｎＰま
たはＡｌＧａＩｎＰ）、成長速度２〜５μｍ／ｈｒ（Ａ
ｌＧａＡｓ）及び１〜２μｍ／ｈｒ（ＧａＩｎＰまたは
ＡｌＧａＩｎＰ）であった。Crystal growth conditions in Example 2 are as follows: a growth temperature of 650 to 750 ° C. (however, selective growth is 580 ° C.),
Pressure 10 2 hPa, V / III ratio 25-50 (GaAs or AlGaAs) and 500-750 (GaInP or AlGaInP), growth rate 2-5 μm / hr (A
1 GaAs) and 1-2 μm / hr (GaInP or AlGaInP).
【００３０】上述した実施例のように、電流ブロック層
を比較的低温で成長させようとした場合、ハイドライド
ガスの分解効率が大きく低下し、問題となる。そこで、
低温領域でも分解効率の高いターシャリーブチルアルシ
ン（ＴＢＡ）やターシャリーブチルホスフィン（ＴＢ
Ｐ）をＶ族原料に用いることにより、基板表面での実質
的なＶ／III比を高めることも結晶性向上の面で効果的
である。When the current blocking layer is grown at a relatively low temperature as in the above-mentioned embodiments, the decomposition efficiency of the hydride gas is greatly reduced, which is a problem. Therefore,
Tertiary butyl arsine (TBA) and tertiary butyl phosphine (TB), which have high decomposition efficiency even in the low temperature range
It is also effective in terms of improving the crystallinity to increase the substantial V / III ratio on the substrate surface by using P) as the group V raw material.
【００３１】実施例１及び２ではｎ型基板を用いたが、
ｐ型基板を用いて上記の構造の各層の導電型を反転させ
てエピタキシャルウェハを作製させてもよい。また、結
晶成長法はＭＯＣＶＤ法に限定されるものではなく、Ｍ
ＢＥ法、ＣＢＥ法等の気相成長法においても本発明を適
用することができる。Although an n-type substrate was used in Examples 1 and 2,
An epitaxial wafer may be produced by inverting the conductivity type of each layer having the above structure using a p-type substrate. The crystal growth method is not limited to the MOCVD method, but M
The present invention can also be applied to vapor phase growth methods such as the BE method and the CBE method.
【００３２】[0032]
【発明の効果】異常説明したように、本発明によれば、
選択成長により形成される電流ブロック層の埋め込み形
状を改善することができ、発光素子の特性及び信頼性を
向上させることが可能となる。As described above, according to the present invention,
The embedded shape of the current blocking layer formed by selective growth can be improved, and the characteristics and reliability of the light emitting element can be improved.
【図１】 本発明の第１実施例を説明する図FIG. 1 is a diagram illustrating a first embodiment of the present invention.
【図２】 本発明の第２実施例を説明する図FIG. 2 is a diagram illustrating a second embodiment of the present invention.
【図３】 従来法による問題点を説明する図FIG. 3 is a diagram for explaining problems with the conventional method.
【図４】 エッチストップ層を用いない従来構成を示す
図FIG. 4 is a diagram showing a conventional configuration that does not use an etch stop layer.
１０１，２０１，３０１，４０１ 基板 １０２，２０２，３０２，４０２ バッファ層 １０３，２０３，２０４，３０３，４０３ ｎクラッド
層 １０４，２０５，３０４，４０５ 活性層 １０５，１０７，２０６，２０７，３０５，３０７，４
０７ｐクラッド層 １０６，３０６ エッチスト
ップ層 １０８，１１１，２０８，２１２，３０８，３１１，４
０８，４１０キャップ層（保護層） １０９，３０９ エッチング
マスク １１０，２１１，３１０，４０６ 電流ブロッ
ク層 １１２，２１３，３１３，４１１ コンタクト
層 ３１４ ボイド101, 201, 301, 401 Substrate 102, 202, 302, 402 Buffer layer 103, 203, 204, 303, 403 N-clad layer 104, 205, 304, 405 Active layer 105, 107, 206, 207, 305, 307, Four
07p clad layer 106,306 Etch stop layer 108,111,208,212,308,311,4
08,410 Cap layer (protective layer) 109,309 Etching mask 110, 211, 310, 406 Current blocking layer 112, 213, 313, 411 Contact layer 314 Void
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 秀樹 茨城県牛久市東狸穴町1000番地 三菱化学 株式会社筑波事業所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hideki Goto 1000, Higashitanana-cho, Ushiku-shi, Ibaraki Mitsubishi Chemical Corporation Tsukuba Plant
Claims (4)
も１層からなる第１クラッドと、活性層と、該活性層に
隣接する、第２導電型を有する少なくとも１層から構成
され、リッジを有する第２クラッドと、このリッジを挟
んで形成された電流ブロック層とを有し、かつ前記リッ
ジの側壁に、Ａｌ混晶比が前記リッジの両側の底面を形
成する層のＡｌ混晶比よりも大きい層を含むIII −Ｖ族
化合物半導体発光素子の製造方法において、前記電流ブ
ロック層を６５０℃以下で気相成長法により成長させる
ことを特徴とするIII−Ｖ族化合物半導体発光素子の製
造方法。1. A ridge formed on a substrate by a first clad formed of at least one layer having a first conductivity type, an active layer, and at least one layer adjacent to the active layer having a second conductivity type. An Al mixed crystal ratio of a layer having a second clad having a current blocking layer formed on both sides of the ridge, and having an Al mixed crystal ratio on a sidewall of the ridge that forms bottom surfaces on both sides of the ridge. A method for manufacturing a III-V compound semiconductor light emitting device including a larger layer, wherein the current blocking layer is grown by a vapor phase growth method at 650 ° C. or lower. Method.
び前記Ａｌ混晶比がリッジの底面を形成する層のＡｌ混
晶比よりも大きい層が、Ａｌq Ｇａ1-q Ａｓr Ｐ
1-r （０≦ｑ≦１、ｒ≦１）または（ＡｌuＧａ1-u）v
Ｉｎ1-vＡｓwＰ1 -w（０≦ｕ≦１、０≦ｖ≦１、０≦ｗ
≦１）から構成される請求項１記載のIII−Ｖ族化合物
半導体発光素子の製造方法。2. A layer forming the bottom surface on both sides of the ridge and a layer having a higher Al mixed crystal ratio than the layer forming the bottom surface of the ridge are Al q Ga 1 -q As r P layers.
1-r (0 ≦ q ≦ 1, r ≦ 1) or (Al u Ga 1-u ) v
In 1-v As w P 1 -w (0 ≦ u ≦ 1, 0 ≦ v ≦ 1, 0 ≦ w
The method for producing a III-V group compound semiconductor light-emitting device according to claim 1, wherein ≦ 1).
tＰ1-t（０≦ｓ≦１、０≦ｔ≦１）または（ＡｌxＧａ
1-x）yＩｎ1-yＡｓzＰ1-Z（０≦ｘ≦１、０≦ｙ≦１、
０≦ｚ≦１）からなる請求項１記載のIII−Ｖ族化合物
半導体発光素子の製造方法。3. The current blocking layer comprises Al s Ga 1 -s As
t P 1-t (0 ≦ s ≦ 1, 0 ≦ t ≦ 1) or (Al x Ga
1-x ) y In 1-y As z P 1-Z (0 ≦ x ≦ 1, 0 ≦ y ≦ 1,
The method for manufacturing a III-V compound semiconductor light emitting device according to claim 1, wherein 0 ≦ z ≦ 1).
ＡｓtＰ1-t（０≦ｓ≦１、０≦ｔ≦１）であり、かつｎ
型ドーパントはセレンまたはテルルである請求項１記載
のIII−Ｖ族化合物半導体発光素子の製造方法。4. The current blocking layer is n-type Al s Ga 1-s
As t P 1-t (0 ≦ s ≦ 1, 0 ≦ t ≦ 1), and n
The method for manufacturing a III-V compound semiconductor light emitting device according to claim 1, wherein the type dopant is selenium or tellurium.
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