JPH0827717B2 - ミスアライメント処理方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機におけるミスアライメント処理方式
に関する。

〔従来の技術〕

主記憶等の外部素子をアクセスする命令が、その外部
素子のバウンダリをまたぐ領域に対するものであると
き、ミスアライメントが発生したという。即ち、１回の
バスアクセスにより書き込み，読み出し得る単位が４バ
イト境界から始まる外部素子と32ビットプロセッサとを
想定した場合、外部素子アクセス命令のオペランドアド
レスの下位２ビットが「１」，「２」または「３」であ
る４バイトアクセス，前記２ビットが「２」または
「３」である３バイトアクセス，前記２ビットが「３」
である２バイトアクセスについては、ミスアライメント
が発生し、その外部素子アクセス命令を処理する為には
２回のバスアクセスが必要となる。

このようなミスアライメントの発生し得る計算機で
は、ミスアライメントの発生を検出する検出回路をハー
ドウェア的に有し、またその検出回路でミスアライメン
トの発生が検出されたときは２回のバスアクセスを行っ
てからミスアライメントを発生させた命令の次に本来実
行すべき命令が実行されるようなミスアライメント処理
を行う仕組みが組み込まれている。そして、従来、この
種のミスアライメント処理は第３図に示すようにしてソ
フトウェア制御によって実現されていた。

第３図は、命令のフェッチ，デコード，実行をパイプ
ライン方式で実行するプロセッサのタイムチャートであ
り、f₁₁が外部素子アクセス命令、f₁₂はミスアライメン
ト発生か否かを条件として、ブランチする命令、f₂はミ
スアライメントが発生しなかった場合に命令f₁₁の次に
本来実行すべき命令、f₃は命令f₂の次に実行すべき命
令、命令f₁₁′，f₁₂′，f₁₃′は命令f₁₁がミスアライメ
ントを発生させたことによりフェッチされることとなっ
た命令である。また、d,eはその添字と同一の添字を付
けた命令ｆのデコードステージ，実行ステージを示し、
NOPはノーオペレーションである。

今、第３図に示すように、メインルーチン中に記述さ
れた命令f₁₁，f₁₂，f₂がその順でフェッチされ、命令f
₁₁が実行ステージe₁₁にあるサイクルT₁₃でミスアライメ
ントが発生したとすると、その検出信号により命令f₁₂
のデコードステージd₁₂にてミスアライメント処理ルー
チンの命令アドレスが生成され、またこのときフェッチ
された命令f₂に対しNOP化が施される。そして、次のサ
イクルT₁₄において、上記デコードステージd₁₂で生成さ
れた命令アドレスに従ってミスアライメント処理命令f
₁₁′がフェッチされ、続くサイクルT₁₅においてメイン
ルーチンへのリターン命令f₁₂′がフェッチされると共
に命令f₁₁′がデコードされ、次のサイクルT₁₆において
ミスアライメント処理命令f₁₁′が実行されて２回目の
バスアクセス即ち命令f₁₁のアクセスした外部素子の次
のバウンダリへのアクセスが行われる。また同サイクル
T₁₆の命令f₁₂′にかかるデコードステージd₁₂′にてメ
インルーチンへ復帰する命令アドレスが生成され、それ
に従って次のサイクルT₁₇でメインルーチンの命令f₂が
再フェッチされ、実行がメインルーチンに戻される。な
お、命令f₁₂′のフェッチと命令f₂の再フェッチの間に
１サイクル空きが生じるので、NOP命令である命令f₁₃′
をダミーでフェッチする動作が行われる。

〔発明が解決しようとする課題〕

ミスアライメントの発生に対して従来は上述した如き
処理により対処していたが、 ソフトウェア制御によるミスアライメント処理ルー
チンへの分岐およびメインルーチンへの復帰を行うの
で、処理に長い時間がかかる。

パイプライン制御によって先取りしていた命令
（f₂）をNOP化しなければならず、また再フェッチしな
ければならないので、より一層処理時間が長くなる。

メインルーチン中に命令f₁₂を挿入したり、ミスア
ライメント処理ルーチンを準備する如く、ミスアライメ
ントの発生を考慮してソフトウェアを作成する必要があ
る。

等の問題点があった。

本発明はこのような従来の問題点を解消したものであ
り、その目的は、ミスアライメントの発生をソフトウェ
アで考慮する必要がないと共に先取りした命令をNOP化
する必要もなく、更に高速に処理を済ますことのできる
ミスアライメント処理方式を提供することにある。

〔課題を解決するための手段〕

本発明のミスアライメント処理方式は、上記の目的を
達成するために、命令のフェッチ，デコード，実行をパ
イプライン方式で処理するプロセッサにおいて、ミスア
ライメントの発生時、命令の更新を中断させる命令更新
制御手段と、ミスアライメントの発生したオペランドア
ドレスに一定値を加算したオペランドアドレスを生成す
る加算器とを備え、この加算器で生成されたオペランド
アドレスと前記命令更新制御手段による中断によって時
間延長せしめられたプロセッサの動作制御信号とで外部
素子の次のバウンダリをアクセスし、その後に前記命令
の更新を再開させるようにしている。

〔作用〕

外部素子をアクセスする命令の実行ステージにおいて
ミスアライメントが発生すると、命令更新制御手段が命
令の更新を中断せしめると共に加算器がそのミスアライ
メントの発生したオペランドアドレスに一定値を加算し
て次のバウンダリのオペランドアドレスを生成し、この
生成されたオペランドアドレスと前記命令更新制御手段
による中断によって時間延長せしめられたプロセッサの
動作制御信号（これはミスアライメントを発生した命令
の実行ステージにおける動作制御信号と同じになる）と
で外部素子の次のバウンダリがアクセスされ、その後に
命令の更新が再開され、先取りされていた後続の命令が
処理される。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に
説明する。

第１図は本発明の一実施例のブロック図であり、命令
のフェッチ，デコード，実行をパイプライン方式で処理
するプロセッサ内に設けられたハードウェアのうち、本
発明のミスアライメント処理方式に関連する部分のみを
示している。同図に含まれる各要素は次のような構成な
いし機能を有する。

・２−１セレクタ１ 信号線100から加わるアドレスと信号線101を介して加
算器４から加わるアドレスとを入力とし、信号線103を
通じて加わるフラグ３の保持値が論理値“0"のときは信
号線100のアドレスを信号線102に出力し、論理値“1"の
ときは信号線101のアドレスを信号線102に出力する２入
力１出力のセレクタである。

・ミスアライメント検出回路２ 信号線102より加わるアドレスに基づいてミスアライ
メントが発生したか否かを検出し、ミスアライメントの
発生を検出した場合、信号線104のレベルを例えば論理
値“1"にする。

・フラグ３ クロックの立下がりで、ゲート10の出力につながる信
号線105上の論理値を保持し、その保持した論理値を信
号線103を介して２−１セレクタ１およびゲート10に入
力する。

・ゲート10 ミスアライメント検出回路２の出力のマスク用のゲー
トである。このゲート10の機能はミスアライメント検出
回路２内に組み込むことも当然可能である。

・アドレス格納レジスタ５ 信号線102を介して２−１セレクタ１からバス11にア
ドレスが出力されると、そのアドレスを信号線106を通
じて入力し、保持するレジスタである。

・バス11 図示しない主記憶などの外部素子につながり、アクセ
スにかかるアドレスを伝達するバスである。

・加算器４ 信号線107を介してアドレス格納レジスタ５から供給
されるアドレスと、信号線108を介して入力される一定
値とを加算し、その加算値を信号線101を通じて２−１
セレクタ１に入力する加算器である。ここで、一定値と
は、ミスアライメントの発生したオペランドアドレスと
次のバウンダリのオペランドアドレスとの差に見合った
値であり、32ビットプロセッサのとき＋4,16ビットプロ
セッサのとき＋２となる。

・命令レジスタ９ 外部素子からフェッチされた命令が信号線109を通じ
て入力されるレジスタである。

・デコーダ８ 信号線110を介して命令レジスタ９の命令を入力して
デコードするデコーダである。

・制御レジスタ７ デコーダ８の出力を信号線112を通じて入力するレジ
スタであり、その保持内容は、プロセッサの動作制御信
号として信号線113を通じて各部に供給される。

・命令更新制御回路６ ゲート10の出力を信号線105を介して入力し、そのレ
ベルが論理値“1"であると命令の更新を中断せしめる信
号を信号線114に出力する回路である。信号線114にその
種の信号が出力されると、命令レジスタ９への新たな命
令の格納は行われず、デコーダ８は現在の出力を保持
し、制御レジスタ７は現在出力しているプロセッサの動
作制御信号をその後も送出し続ける。

第２図は第１図のタイムチャートであり、以下、この
タイムチャートに従って第１図の実施例の動作を説明す
る。なお、第２図において、f₁は外部素子アクセス命
令、f₂，f₃は命令f₁に続いてフェッチされた命令であ
り、d,eはその添字と同一の添字を付けた命令ｆのデコ
ードステージ，実行ステージを示し、e₁′はミスアライ
メント発生時に生成せしめられた実行ステージである。

今、第２図に示すように、命令f₁，f₂，f₃がその順で
フェッチされ、命令f₁の実行ステージe₁が始まったサイ
クルT₃に至ると、制御レジスタ７から命令f₁のデコード
結果に応じた動作制御信号が各部に供給され、またその
命令f₁のアドレス情報で決定されたオペランドアドレス
が信号線100,2−１セレクタ1,信号線102を介してバス11
に出力され、外部素子のそのオペランドアドレスで指定
された領域がアクセスされる。この時点で命令f₁がミス
アライメントを発生しなければ即ちミスアライメント検
出回路２がミスアライメントの発生を検出しなければ、
ゲート105の出力は論理値“0"であり、フラグ３は論理
値“0"を保持したままとなる。また命令更新制御回路６
も命令の更新を中断せしめることはない。このため、次
のサイクルでは命令f₂の実行ステージが開始されること
になる。

しかし、命令f₁の実行ステージe₁でミスアライメント
が発生すると、それを検出したミスアライメント検出回
路２の出力が論理値“1"となり、フラグ３の保持値がそ
の時点では論理値“0"なので、第２図に示すようにゲー
ト10の出力が論理値“1"となる。この結果、命令更新制
御回路６は命令の更新を中断せしめる。またフラグ３に
は次のクロックの立下がりで論理値“1"がセットされ
る。

次のサイクルT₄においては、２−１セレクタ１が加算
器４側を選択することになるため、アドレス格納レジス
タ５が保持していた命令f₁にかかるオペランドアドレス
に一定値を加算したオペランドアドレスが２−１セレク
タ1,信号線102を介してバス11に出力される。一方、制
御レジスタ７は命令の更新が中断されている為に命令f₁
にかかる動作制御信号を継続して出力し続けている。こ
のため、サイクルT₄における実行ステージe₁′では、命
令f₁と同じように外部素子に対するアクセスが実行さ
れ、且つそのアクセス対象は命令f₁のアクセスしたバウ
ンダリの次のバウンダリとなる。なお、このときもミス
アライメント検出回路２でミスアライメントが検出され
るが、フラグ３の出力が論理値“1"になっているので、
ミスアライメント検出回路２の出力がゲート10でマスク
され、再度フラグ３がセットされたり、命令更新制御回
路６がなおも命令の更新を中断せしめることはない。こ
の結果、次のサイクルT₅では命令f₂の実行ステージe₂が
開始される。

このように本実施例ではミスアライメントにかかる処
理がハードウェアによって実行される。第２図と第３図
とを比較してわかるように、本実施例では従来に比べて
４クロック程度、処理速度を向上することができる。

〔発明の効果〕

以上説明したように、本発明のミスアライメント処理
方式においては、ミスアライメントの発生時、ミスアラ
イメントを発生させたオペランドアドレスに一定値を加
算することにより２回目のバスアクセスにかかるオペラ
ンドアドレスを生成すると共にそれにかかるプロセッサ
の動作制御信号はミスアライメントを発生した命令に基
づいて生成されていた動作制御信号を期間延長すること
により生成して外部素子の次のバウンダリをアクセス
し、その後に命令の更新を再開させるものであり、 ソフトウェア制御によるミスアライメント処理ルー
チンへの分岐およびメインルーチンへの復帰等が不要に
なるので、その分処理時間が短くなる。

パイプライン制御によって先取りしていた命令をNO
P化する必要がないので、より一層処理時間が短縮され
る。

ミスアライメントの発生を考慮してソフトウェアを
作成する必要がない。

等の効果を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、 第２図は第１図のタイムチャートおよび、 第３図は従来のミスアライメント処理方式のタイムチャ
ートである。 図において、 １…２−１セレクタ ２…ミスアライメント検出回路 ３…フラグ ４…加算器 ５…アドレス格納レジスタ ６…命令更新制御回路 ７…制御レジスタ ８…デコーダ ９…命令レジスタ 10…ゲート 11…バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】命令のフェッチ，デコード，実行をパイプ
   ライン方式で処理するプロセッサにおいて、 ミスアライメントの発生時、命令の更新を中断させる命
   令更新制御手段と、 ミスアライメントの発生したオペランドアドレスに一定
   値を加算したオペランドアドレスを生成する加算器とを
   備え、 該加算器で生成されたオペランドアドレスと前記命令更
   新制御手段による中断によって時間延長せしめられたプ
   ロセッサの動作制御信号とで外部素子の次のバウンダリ
   をアクセスし、その後に前記命令の更新を再開させるよ
   うにしたことを特徴とするミスアライメント処理方式。