JPH08274597A - スキュー低減回路 - Google Patents

Abstract

(57)【要約】 【目的】 ２つの信号間のスキューを自動検出し、低減
する。 【構成】 スキュー検出回路１３は、クロック信号ＣＫ
１ａ及びＣＫ２ａ間のスキューの大きさに応じたスキュ
ー量検出信号ＳＳを生成する。スキュー調整回路１４
は、該スキュー量検出信号ＳＳに従って、クロック信号
ＣＫ１ａの信号伝達時間を調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、本来同一のタイミング
の信号である、異なるバッファゲートから出力される２
つの被スキュー低減信号間のスキューを自動的に検出
し、又低減することができるスキュー低減回路に関す
る。

【０００２】

【従来の技術】近年、ますますＬＳＩ（large scale in
tegrated circuit）は、集積度が向上され、大規模化さ
れている。これに伴って、ＬＳＩに作り込む大規模の内
部回路の設計は、誤り無く又能率良く行うために組織的
になされ、トップダウン設計法やボトムアップ設計法等
の、回路ブロックを用い階層化された設計法が用いられ
ている。このようにＬＳＩ内部はブロック分けされて設
計されているものの、特定のブロック間、更にはＬＳＩ
全体に共通する信号が存在する。例えばクロック信号等
は、ＬＳＩ内部の多数の回路に供給され用いられてい
る。

【０００３】同期式順序回路と称するものは、フリップ
フロップやラッチ等の回路部分を共通のクロック信号に
同期して動作させている。この同期式順序回路は非同期
の順序回路に比べ、タイミング設計等が容易である等の
利点を有している。しかしながら、このような同期式順
序回路では、分配されるクロック信号のタイミングが各
回路部分に対して同一であることが前提となっているた
め、実際に分配されたクロック信号のタイミングが相互
に異なってしまうと、誤動作を生じてしまう。例えば、
前述のような階層設計されたＬＳＩ内部の回路ブロック
間で、本来同一のタイミングであるべきクロック信号間
にスキューが生じてしまうと、回路ブロック間で動作タ
イミングにずれを生じてしまう。例えば、一方の回路ブ
ロックから出力された信号を他方で正確に取り込むこと
ができなくなってしまう。

【０００４】前述のようにＬＳＩの大規模化が進められ
ると、内部回路の配線幅がより狭められ、配線長はます
ます長くなる。このため、ＬＳＩ内部に広く分配される
信号、例えば前述のようなクロック信号では、回路ブロ
ック間、又回路間の配線長の格差がより大きくなってし
まい、スキューが増大してしまう傾向がある。更には、
このような信号を分配するための配線の幅や間隔、又該
配線に係る層間絶縁膜の厚さ等はＬＳＩ製造プロセスの
ばらつきの影響を受け、このため、このような信号のス
キューもＬＳＩの製品間でばらついてしまい、製品歩留
りが低下してしまう。特に、近年、ＬＳＩは大規模化と
共に動作速度も近年ますます向上されているため、従来
問題とされなかった比較的小さなスキューが問題とな
り、又スキューのばらつきも従来に比べより問題とな
る。

【０００５】このため、クロック信号等の信号を、スキ
ューが増大しないよう、論理回路中の各部へ供給するた
めに様々な技術が知られている。

【０００６】例えばクロック信号ＣＫの分配先が比較的
少ない場合、図１１のクロック信号分配回路の如く、出
力駆動能力の大きなバッファゲートＢによって、多数の
回路ブロック１が接続される配線を駆動することが考え
られる。ここで、この図１１に示されるようなクロック
信号の分配は、図１２に示すような等価回路と考えるこ
ともできる。この等価回路において、容量Ｃは、前記バ
ッファゲートＢから多数の前記回路ブロック１に対して
クロック信号ＣＫａを分配するための配線の総浮遊容量
である。この図１２に示す如く、クロック信号ＣＫａの
配線の浮遊容量を１つの集中定数として置き換えること
ができる場合、複数の前記回路ブロック１間のスキュー
は比較的小さい。

【０００７】しかしながら、前記クロック信号ＣＫａを
分配する配線には電気抵抗が存在するため、例えば、前
記回路ブロック１の数が増大したり、離れた位置に配置
されると、実際には図１３に示されるような等価回路と
なる。特に、近年のＬＳＩの大規模化に伴って、配線幅
が狭められ、配線長が延長されると、この図１３に示さ
れる抵抗Ｒ、即ち配線抵抗が増加する傾向にある。する
と、クロック信号ＣＫａを分配する配線の抵抗や浮遊容
量はこの図１３の如く分布定数として扱う必要が生じ、
各回路ブロック１に伝達するクロック信号ＣＫａのそれ
ぞれのタイミングの相互のずれが増大し、従ってクロッ
ク信号ＣＫａのスキューが大きくなる。このように配線
抵抗や浮遊容量の分布定数としての影響が大きくなる
と、１つの大きなバッファゲートで全ての回路ブロック
へ、同一タイミングでクロック信号ＣＫａを供給するこ
とは難しくなる。

【０００８】このため、従来では、図１４に示す如く、
同じ出力駆動能力の多数のバッファゲートＢをツリー状
に配置し、各回路ブロック１へクロック信号を供給する
ことが行われている。このようにツリー状に配置してク
ロック信号を分配すると、バッファゲートＢの出力駆動
能力が均一である限り、より高精度で同一タイミングの
クロック信号を供給することが可能となる。

【０００９】又、特開平３−６８２０７では、本来同一
のタイミングの信号である、異なる出力から得られる２
つの信号間にあって、各々のタイミングを検出する手段
と、該検出手段の出力を受けて、各信号の配線に接続さ
れる容量可変手段を制御するという技術が開示されてい
る。この特開平３−６８２０７によれば、配線長等、設
計上生じる信号間のスキューだけでなく、製造プロセス
でのばらつきによるスキューをも検出し、リアルタイム
に補正することができる。

【００１０】

【発明が達成しようとする課題】しかしながら、前記図
１４のようにクロック信号を分配する場合、前記クロッ
ク信号発生回路１０からの距離が離れているもの等、最
も条件が悪い回路ブロック１に合せて、用いる前記バッ
ファゲートＢの数や、各回路ブロック１までの配線の長
さを決定する必要がある。このため、多数の前記バッフ
ァゲートＢを配置する必要があるためだけでなく、スキ
ュー低減のために本来短い配線を延長したり、近距離の
前記回路ブロック１へ多数の前記バッファゲートＢを用
いる必要があるため、集積度が低下してしまうという問
題がある。

【００１１】又、この図１４のようなクロック信号の分
配は、前述したように前記バッファゲートＢの出力駆動
能力が相互に等しいことが前提となっているが、実際に
各バッファゲートＢの出力駆動能力を精度良く揃えるこ
とは困難である。例えば各バッファゲートＢを構成する
トランジスタについて考えてみると、集積回路上での大
きさ（以降、トランジスタサイズと称する）が例え同一
であったとしても、物理的配置位置やゲート方向がトラ
ンジスタ相互で異なり、拡散領域での不純物濃度や他ト
ランジスタからの干渉等も相互に異なる。又、集積回路
製造上の要因もあり、例えば集積回路製造時の露光での
用いるマスクによる回折等で、基板上に実際に作られる
トランジスタサイズや形状を揃えることが困難であるた
めに、トランジスタ特性がばらついてしまうという問題
もある。

【００１２】又、前記図１４のようにツリー状にクロッ
ク信号を分配する場合、各所の対応する部分同士の配線
長をより精度良く揃えることは困難である。このため、
配線の浮遊容量のばらつきによって、分配されるクロッ
ク信号のスキューにもばらつきが生じてしまう。

【００１３】又、前記特開平３−６８２０７では、タイ
ミングを検出する手段や容量可変手段、又該容量可変手
段等を制御する手段が具体的にどのようなものであるか
言及されていない。ここで、前記容量可変手段について
は、集積回路に作り込むことを配慮すれば、並列あるい
は直列に接続されるコンデンサの個数を段階的に切り換
えることで合成容量を変えるものであると考えられる。
この場合、容量可変手段で設定される容量は階段状にな
り、きめ細かな設定が困難となってしまう。あるいは、
よりきめ細かく調整するために、容量の切り換え段数を
増加させると、スイッチング手段等が増加し、回路面積
も増大してしまう。ここで、該容量可変手段の調整段数
を不必要に少なくすると、回路規模を小さくすることが
できるものの、調整可能範囲が狭められてしまい、製造
プロセスのばらつき等によるスキューの調整を十分にで
きなくなってしまう。

【００１４】本発明は、前記従来の問題点を解決するべ
くなされたもので、本来同一のタイミングの信号であ
る、異なるバッファゲートから出力される２つの信号
（以降、被スキュー低減信号と称する）にあって、該信
号間のスキューを自動的に検出し、又低減することがで
きるスキュー低減回路を提供することを目的とする。

【００１５】

【課題を達成するための手段】本発明は、本来同一のタ
イミングの信号である、異なるバッファゲートから出力
される２つの被スキュー低減信号にあって、これら被ス
キュー低減信号間のスキューの大きさに応じたスキュー
量検出信号を生成するスキュー検出回路と、前記スキュ
ー量検出信号に従って、２つの前記被スキュー低減信号
のうちの少なくとも一方の信号伝達時間を調整するスキ
ュー調整回路とを備えたことにより、前記課題を達成し
たものである。

【００１６】又、前記スキュー低減回路において、前記
スキュー調整回路は信号伝達時間を調整する方の前記被
スキュー低減信号の信号経路へ配置すると共に、前記ス
キュー量検出回路については、前記スキュー調整回路と
は分離して、前記被スキュー低減信号の供給先側へ配置
することにより、前記課題を達成すると共に、２つの前
記被スキュー低減信号それぞれの供給元と供給先との距
離が離れている場合にも、前記スキュー検出回路におい
てスキューの大きさをより精度良く検出できるようにし
たものである。

【００１７】又、前記スキュー低減回路において、前記
スキュー検出回路を、２つの前記被スキュー低減信号間
のタイミングずれの期間を示す信号を生成する誤差検出
回路と、該タイミングずれ期間信号を積分することで、
前記スキュー量検出信号を生成するレベルホールド回路
とにより構成されていることにより、前記課題を達成し
たものである。

【００１８】更に、前記スキュー低減回路において、前
記スキュー調整回路を、信号伝達時間が調整される方の
前記被スキュー低減信号の信号経路に配置する、出力駆
動電流を制御するための遅延調整ＭＯＳトランジスタを
用い、該遅延調整ＭＯＳトランジスタのゲートへ、前記
スキュー量検出信号を入力するようにしたことにより、
前記課題を達成したものである。

【００１９】

【作用】図１は、本発明の要旨を示すブロック図であ
る。

【００２０】本発明における前記被スキュー低減信号は
クロック信号に限定されるものではないが、この図１で
は前記被スキュー低減信号として、クロック信号ＣＫ
１、ＣＫ１ａ、ＣＫ２、ＣＫ２ａが示されている。これ
らクロック信号の元々の供給元はクロック信号発生回路
１０となっている。該クロック信号発生回路１０からク
ロック信号の供給先の前記回路ブロック１Ａ及び１Ｂに
対して、独立した経路で、複数の前記バッファゲートＢ
を用いてクロック信号を分配している。ここで、前記回
路ブロック１Ａに供給する前記クロック信号ＣＫ１ａ
と、前記回路ブロック１Ｂへ供給される前記クロック信
号ＣＫ２ａは、本来同一のタイミングの信号であり、異
なるバッファゲートＢから出力されている。

【００２１】このようにクロック信号を分配する回路に
おいて、本発明にあっては、スキュー検出回路１３とス
キュー調整回路１４とを備えている。

【００２２】前記スキュー検出回路は、２つの被スキュ
ー低減信号間、この図１では２つの前記クロック信号Ｃ
Ｋ１ａ及びＣＫ２ａ間のスキューの大きさに応じたスキ
ュー量検出信号ＳＳを生成する。又、前記スキュー調整
回路１４は、前記スキュー量検出信号ＳＳに従って、２
つの前記被スキュー低減信号のうちの少なくとも一方の
信号伝達時間を調整する。この図１では、一例として、
前記クロック信号ＣＫ１ａの信号伝達時間が調整されて
いる。

【００２３】従って、本発明によれば、前記スキュー検
出回路及び前記スキュー調整回路を用いることで、２つ
の被スキュー低減信号間のスキューを自動的に検出し、
又低減することができる。

【００２４】なお、本発明は該スキュー検出回路１４を
具体的に限定するものではないが、例えば後述する第１
実施例及び第２実施例では、誤差検出回路１５及びレベ
ルホールド回路１６を用いている。前記誤差検出回路１
５は、２つの前記被スキュー低減信号間のタイミングず
れの期間を示す信号を生成する。本来同一のタイミング
の２つの信号がずれると、一方の信号がＨ状態で他方の
信号がＬ状態となる期間が生じる。該誤差検出回路１５
は、このような論理状態が相互に異なる期間となるタイ
ミングずれ期間を示す信号を生成する。前記レベルホー
ルド回路は、前記タイミングずれ期間信号を積分するこ
とで、前記スキュー量検出信号を生成する。

【００２５】又、本発明は前記スキュー調整回路１３を
具体的に限定するものではない。例えば後述する第１実
施例及び第２実施例では、ＮチャネルＭＯＳトランジス
タＴＮ１やＴＮ２という、出力駆動電流を制御するため
の遅延調整ＭＯＳトランジスタを用いている。該遅延制
御ＭＯＳトランジスタは、対象となる２つの被スキュー
低減信号にあって、前記スキュー調整回路にて信号伝達
時間が調整される方の信号経路に配置される。該遅延調
整ＭＯＳトランジスタのゲートには、前記スキュー量検
出信号が入力されている。ＭＯＳトランジスタはゲート
に印加される電圧によってソース：ドレイン間電流が制
御される。従って、該遅延調整ＭＯＳトランジスタで
は、前記スキュー量検出信号の電圧の大きさに応じ、出
力駆動電流が制御される。従って、このように出力駆動
電流が制御されることで、出力側の信号伝達速度が調整
される。

【００２６】なお、前記スキュー検出回路１３と前記ス
キュー調整回路１４とは、必ずしも接近して配置する必
要はない。

【００２７】例えばこの図１においては、前記スキュー
調整回路１４は、当該スキュー調整回路１４にて信号伝
達時間を調整する方の前記被スキュー低減信号の信号経
路へ配置している。一方、前記スキュー量検出回路１３
については、前記スキュー調整回路１４とは分離して、
前記被スキュー低減信号の供給先側、即ち前記回路ブロ
ック１Ａ及び１Ｂ側へ配置している。これによって、ま
ず、該スキュー調整回路１４にて信号伝達時間を調整す
る際、対象となる前記被スキュー低減信号（ＣＫ１、Ｃ
Ｋ１ｃ）を不必要に迂回させたり、引き回す必要がな
い。更に、このようにすることで、前記スキュー量検出
回路１３に入力するまで、検出対象となる前記被スキュ
ー低減信号（ＣＫ１ａ、ＣＫ２ａ）を引き回して、これ
らのタイミングがずれてしまうことがないため、より精
度良く前記被スキュー低減信号（ＣＫ１ａ及びＣＫ２
ａ）間のスキューの大きさを検出することが可能とな
る。

【００２８】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００２９】図２は、本発明が適用されたスキュー低減
回路の第１実施例を用いたクロック信号の分配回路の回
路図である。

【００３０】この図２において、各回路ブロック１Ａ、
１Ｂ及び１Ｃには、複数の前記バッファゲートＢが配置
されたそれぞれ独立した信号経路にて、前記クロック信
号発生回路１０で得られたクロック信号ＣＫが順次分配
される。ここで、本実施例のスキュー低減回路は符号１
２で示される。

【００３１】該スキュー低減回路１２は、前記回路ブロ
ック１Ａに供給する直前の前記クロック信号ＣＫ１ａ
と、前記回路ブロック１Ｂへ供給する直前のクロック信
号ＣＫ２ａとの間にあって、スキューの大きさを検出す
る。又、この検出されたスキューの大きさに従って、ク
ロック信号ＣＫから得られるクロック信号ＣＫ１から生
成されるクロック信号ＣＫ１ｃの信号伝達時間を調整す
る。このような信号伝達時間の調整によって、クロック
信号ＣＫ１ａとＣＫ２ａとの間のスキューが調整され、
低減される。

【００３２】図３は、本第１実施例のスキュー低減回路
の構成を示すブロック図である。

【００３３】この図３に示す如く、前記スキュー低減回
路１２は、誤差検出回路１５と、レベルホールド回路１
６と、スキュー調整回路１４Ａとにより構成される。

【００３４】まず、前記誤差検出回路１５は、クロック
信号ＣＫ１ａとクロック信号ＣＫ２ａとの間のタイミン
グずれの期間を示す信号、即ちタイミングずれ期間信号
ＳＤを生成する。該誤差検出回路１５は、クロック信号
ＣＫ１ａがＬ状態で、且つ、クロック信号ＣＫ２ａがＨ
状態となる期間の始まりにワンショットのＨ状態とな
る、前記タイミングずれ期間信号ＳＤを生成する。クロ
ック信号ＣＫ１ａとＣＫ２ａとは、本来相互に同一のタ
イミングの信号であるため、本来、一方がＨ状態であれ
ば必ず他方もＨ状態であり、又、一方がＬ状態であれば
必ず他方もＬ状態となる。しかしながら、これらクロッ
ク信号ＣＫ１ａとＣＫ２ａとの間にスキューがあると、
互いに論理状態が異なる期間が生じる。従って、前記タ
イミングずれ期間信号ＳＤは、クロック信号ＣＫ１ａと
ＣＫ２ａとの間のスキューの有無を示す信号となる。

【００３５】なお、前記クロック信号ＣＫ１ａとＣＫ２
ａとの間で論理状態が異なる期間の長さは、これらクロ
ック信号ＣＫ１ａとＣＫ２ａとの間のスキューの大きさ
に比例する。従って、クロック信号ＣＫ１ａがＬ状態で
クロック信号ＣＫ２ａがＨ状態の期間と、クロック信号
ＣＫ１ａがＨ状態でクロック信号ＣＫ２ａがＬ状態の期
間とのうち、少なくともいずれか一方の期間中であるこ
とを示す信号を生成すれば、これはこれらクロック信号
ＣＫ１ａとＣＫ２ａとの間のスキューの大きさを示す信
号ともなる。これを前記タイミングずれ期間ＳＤと同様
に前記レベルホールド回路１６で積分することも考えら
れる。

【００３６】次に前記レベルホールド回路１６は、前記
タイミングずれ期間信号ＳＤを積分する。これによっ
て、該レベルホールド回路は、クロック信号ＣＫ１ａ及
びＣＫ２ａのスキューの大きさに比例する電圧の、スキ
ュー量検出信号ＳＳを生成する。

【００３７】前記スキュー調整回路１４Ａは、前記スキ
ュー量検出信号ＳＳに従って、クロック信号ＣＫ１ａ及
びＣＫ１ｃの信号伝達時間を調整する。該スキュー調整
回路１４Ａは、本発明はこれに限定されるものではない
が、本実施例では、当該スキュー調整回路１２が出力す
るクロック信号ＣＫ１ｃの出力駆動電流を制御するため
の遅延調整ＭＯＳ（metal oxide semiconductor ）トラ
ンジスタを用いている。該遅延調整ＭＯＳトランジスタ
にて出力駆動電流を制御すれば、クロック信号ＣＫ１ｃ
の容量負荷への充電電流が調整され、該クロック信号Ｃ
Ｋ１ｃの立ち上がり時間又立ち下がり時間を調整するこ
とができ、該クロック信号ＣＫ１ｃの信号伝達時間を制
御することができる。

【００３８】図４は、本実施例で用いられる誤差検出回
路の回路図である。

【００３９】この図４に示される如く、前記誤差検出回
路１５は、ＮＯＲ論理ゲートＧ１及びＧ２と、ＯＲ論理
ゲートＧ３と、ＮＡＮＤ論理ゲートＧ４及びＧ５と、イ
ンバータゲートＩ１〜Ｉ４とにより構成されている。
又、前記インバータゲートＩ２及びＩ３と前記コンデン
サＣ１とによって、遅延時間ｔａの遅延回路が構成され
ている。

【００４０】ここで、前記ＮＯＲ論理ゲートＧ１及びＧ
２によって、Ｒ−Ｓフリップフロップ（以降、ラッチ回
路１と称する）が構成されている。又、前記ＮＡＮＤ論
理ゲートＧ４及びＧ５によって、別のＲ−Ｓフリップフ
ロップ（以降、ラッチ回路２と称する）が構成されてい
る。これらラッチ回路１及び２は、いずれも、セット入
力ＳがＨ状態（“１”）で、且つ、リセット入力ＲがＬ
状態（“０”）となると、出力ＱがＨ状態となる。又、
これらラッチ回路１及び２は、リセット入力ＲがＨ状態
で、且つ、セット入力ＳがＬ状態となると、前記出力Ｑ
はＬ状態となる。又、前記ラッチ回路１は、前記セット
入力Ｓ及び前記リセット入力Ｒが共にＬ状態となると、
前記出力Ｑの論理状態は直前のものに保持される。又、
該ラッチ回路１にあって前記セット入力Ｓ及び前記リセ
ット入力ＲがいずれもＨ状態となると、前記出力ＱはＬ
状態となる。一方、前記ラッチ回路２については、前記
セット入力Ｓ及び前記リセット入力ＲがいずれもＨ状態
となると、前記出力Ｑの論理状態は直前のものに保持さ
れる。又、該ラッチ回路２にあって、前記セット入力Ｓ
及び前記リセット入力ＲがいずれもＬ状態となると、前
記出力ＱはＨ状態となる。

【００４１】図５は、本実施例に用いられる前記誤差検
出回路の動作を示すタイムチャートである。

【００４２】この図５にあっては、前記誤差検出回路１
５に入力されるクロック信号ＣＫ１ａ及びＣＫ２ａと、
該誤差検出回路１５から出力される前記タイミングずれ
期間信号ＳＤと、前記図４の回路図中に示される符号Ｎ
１〜Ｎ６の信号（但し信号ＳＤ＝信号Ｎ２）とのタイミ
ングが示されている。又、クロック信号ＣＫ１ａは、時
刻ｔ１及びｔ５で立ち上がり、時刻ｔ３で立ち下がって
いる。又、クロック信号ＣＫ２ａは、時刻ｔ２及びｔ６
で立ち上がり、時刻ｔ４で立ち下がっている。ここで、
時刻ｔ１とｔ２との間、時刻ｔ３とｔ４との間、及び時
刻ｔ５とｔ６との間の時間はｔｍとする。即ち、クロッ
ク信号ＣＫ２ａはクロック信号ＣＫ１ａに対して時間ｔ
ｍだけ遅延しており、これらクロック信号ＣＫ１ａ及び
ＣＫ２ａ間にはスキューが存在する。

【００４３】このようなタイムチャートに基づいて前記
図４の前記誤差検出回路１５の動作を説明する。

【００４４】まず、時刻ｔ３において、初期状態とし
て、前記ラッチ回路１の出力ＱはＬ状態である。する
と、該時刻ｔ３の直前では、前記ＯＲ論理ゲートＧ３に
入力されるクロック信号ＣＫ１ａはＨ状態であり、前記
インバータゲートＩ１の出力はＬ状態であり、前記信号
Ｎ５はＬ状態である。このため、該時刻ｔ３の直前、前
記信号Ｎ１はＨ状態である。

【００４５】ここで、該時刻ｔ３でクロック信号ＣＫ１
ａがＬ状態となると、前記信号Ｎ１はＬ状態となる。す
ると、前記ラッチ回路２の出力ＱはＨ状態となる。該信
号Ｎ２が立ち上がると、前記信号Ｎ３はコンデンサＣ１
にかかる時定数で立ち下がる。

【００４６】前記遅延時間ｔａの後、該信号Ｎ３が前記
インバータＩ３でＬ状態と判定されると、信号Ｎ４は立
ち上がり、信号Ｎ６は立ち下がる。すると、前記ラッチ
回路１の出力する信号Ｎ５は立ち上がる。又、該信号Ｎ
５が立ち上がると、前記ＯＲ論理ゲートＧ３の出力、即
ち信号Ｎ１も立ち上がる。

【００４７】ここで、この時点で前記ラッチ回路２のセ
ット入力Ｓは既にＬ状態となっているため、前記ＯＲ論
理ゲートＧ３が出力する信号Ｎ１が立ち上がると、信号
Ｎ２は立ち下がる。該信号Ｎ２が立ち下がると、前記コ
ンデンサＣ１の時定数で信号Ｎ３が立ち上がり始める。

【００４８】前記遅延時間ｔａの後、該信号Ｎ３がＨ状
態となったことが前記インバータゲートＩ３で判定され
ると、信号Ｎ４はＬ状態となり、信号Ｎ６はＨ状態とな
る。

【００４９】従って、前記誤差検出回路１５は、クロッ
ク信号ＣＫ１ａに対してクロック信号ＣＫ２ａが前記遅
延時間ｔａ以上遅れると、図５に示される時間幅ｔｂの
ワンショットパルス信号の信号Ｎ２を出力する。一方、
クロック信号ＣＫ１ａに対するクロック信号ＣＫ２ａの
遅延時間が前記遅延時間ｔａ以下の場合には、又、クロ
ック信号ＣＫ１ａの方がクロック信号ＣＫ２ａよりも遅
延されている場合には、信号Ｎ２のこのようなパルス信
号は発生されない。

【００５０】図６は、本実施例の前記レベルホールド回
路の回路図である。

【００５１】この図６では、前記図３に示される前記レ
ベルホールド回路１６の回路図が示される。該レベルホ
ールド回路１６は、図示される如く、ダイオードＤと、
抵抗Ｒ１及びＲ２と、コンデンサＣ２とにより構成され
る。

【００５２】図７は、前記レベルホールド回路１６の動
作を示すタイムチャートである。

【００５３】前述のように前記誤差検出回路１５は、ク
ロック信号ＣＫ１ａに対してクロック信号ＣＫ２ａが前
記遅延時間ｔａ以上遅延すると、ワンショットのパルス
信号の前記タイミングずれ期間信号ＳＤを出力する。例
えばこの図７では、時刻ｔ１０〜ｔ１０′、時刻ｔ１１
〜ｔ１１′、時刻ｔ１２〜ｔ１２′にあって、パルス信
号が入力されている。このようなパルス信号の期間に
は、前記ダイオードＤ及び抵抗Ｒ１を経て前記コンデン
サＣ２へ電圧が印加され充電されるため、前記スキュー
量検出信号ＳＳは上昇する。一方、前記抵抗Ｒ２によっ
て、前記コンデンサＣ２に蓄えられた電荷は少しずつ放
電される。

【００５４】従って、このようなレベルホールド回路１
６によれば、前記タイミングずれ期間信号ＳＤにあるパ
ルス信号が、前記コンデンサＣ２の電荷として積分され
る。従って、該レベルホールド回路１６からは、クロッ
ク信号ＣＫ１ａ及びＣＫ２ａの間のスキューが大きくな
る程電圧が高くなる前記スキュー量検出信号ＳＳを生成
することができる。

【００５５】図８は、本実施例に用いられる前記スキュ
ー調整回路の回路図である。

【００５６】この図８に示す如く、本実施例の前記スキ
ュー検出回路１４Ａは、ＰチャネルＭＯＳトランジスタ
ＴＰ１〜ＴＰ４と、ＮチャネルＭＯＳトランジスタＴＮ
１及びＴＮ２と、コンデンサＣ３及びＣ４と、インバー
タゲートＩ５及びＩ６とにより構成されている。

【００５７】まず、前記ＰチャネルＭＯＳトランジスタ
ＴＰ３及びＴＰ４のゲートには、いずれにも前記スキュ
ー量検出信号ＳＳが入力されている。ここで、これらＰ
チャネルＭＯＳトランジスタＴＰ３及びＴＰ４は、前述
した遅延調整ＭＯＳトランジスタとして用いられてい
る。

【００５８】ここで、前記ＰチャネルＭＯＳトランジス
タＴＰ１及び前記ＮチャネルＭＯＳトランジスタＴＮ１
によって、第１のインバータゲートが構成され、クロッ
ク信号ＣＫ１が入力されている。又、前記ＰチャネルＭ
ＯＳトランジスタＴＰ２及び前記ＮチャネルＭＯＳトラ
ンジスタＴＮ２によって第２のインバータゲートが構成
されている。

【００５９】又、クロック信号ＣＫ１ａに対するクロッ
ク信号ＣＫ２ａの遅延が大きくなり、前記スキュー量検
出信号ＳＳの電圧が大きくなると、前記ＰチャネルＭＯ
ＳトランジスタＴＰ３及びＴＰ４のゲートに印加される
電圧も高くなり、これらのドレイン電流が小さくなる。
すると、負荷容量の前記コンデンサＣ３及びＣ４に対す
る、前記第１インバータゲート又前記第２インバータゲ
ートからＨ状態が出力される際のこれらの出力電流が抑
えられ、これら第１インバータゲートや第２インバータ
ゲートの出力の立ち下がりが遅くなる。

【００６０】このように、該スキュー調整回路１４Ａで
は、前記スキュー量検出信号ＳＳに応じて、前記第１イ
ンバータゲートではクロック信号ＣＫ１ｃの立ち上がり
の遅延時間が調整され、前記第２インバータゲートでは
該クロック信号ＣＫ１ｃの立ち下がりの遅延時間が調整
される。又、このようにして該クロック信号ＣＫ１ｃの
立ち上がり又立ち下がりの遅延時間が前記スキュー量検
出信号ＳＳに応じて調整されることで、最終的には、ク
ロック信号ＣＫ１ａとＣＫ２ａとのスキューが低減され
る。

【００６１】以上説明したとおり、本実施例によれば、
本発明を適用して、クロック信号ＣＫ１ａとＣＫ２ａと
の間のスキューを自動的に検出し、又該スキューを低減
することができる。

【００６２】図９は、本発明が適用されたスキュー低減
回路の第２実施例を用いたクロック信号の分配回路の回
路図である。

【００６３】この図９において、本発明は、スキュー検
出回路１３Ａと、スキュー調整回路１４Ａとにおいて適
用される。本実施例にあっては、前記スキュー調整回路
１４Ａは、該スキュー調整回路１４Ａにて信号伝達時間
を調整するクロック信号ＣＫ１ｃの信号経路に配置され
ている。又、前記スキュー量検出回路１３Ａについて
は、前記スキュー調整回路１４Ａとは分離して、クロッ
ク信号ＣＫ１ａやＣＫ２ａの供給先側へ配置されてい
る。

【００６４】又、本第２実施例にあっては、前記回路ブ
ロック１Ａと１Ｂとの間が比較的離れているため、これ
らの中間位置に前記スキュー検出回路１３Ａを配置した
としても、該スキュー検出回路１３Ａに入力するクロッ
ク信号ＣＫ１ａやＣＫ２ａの配線の長さが長くなってし
まう。このため、本第２実施例にあっては、前記回路ブ
ロック１Ａの近傍にバッファゲートＢ１を配置し、又、
前記回路ブロック１Ｂの近傍にバッファゲートＢ２を配
置している。これらバッファゲートＢ１又Ｂ２から出力
されるクロック信号ＣＫ１ｂ又ＣＫ２ｂを前記スキュー
検出回路１３Ａに入力している。このように、これらバ
ッファゲートＢ１又Ｂ２を用い、又これらをこのような
位置に配置することで、本実施例ではクロック信号ＣＫ
１ａとＣＫ２ａとの間のスキューを、より精度良く検出
している。

【００６５】図１０は、本実施例に用いられるスキュー
検出回路の構成を示すブロック図である。

【００６６】この図１０では、一点鎖線で示される如
く、前記スキュー検出回路１３Ａが、前記図４に示した
前記誤差検出回路１５と、前記図６に示した前記レベル
ホールド回路１６とによって構成されている。

【００６７】このような本実施例についても、前記第１
実施例と同様に動作し、クロック信号ＣＫ１ａ及びＣＫ
２ａ間のスキューを自動的に検出し、又低減することが
できる。

【００６８】なお、前記第１実施例及び前記第２実施例
は、いずれも、クロック信号ＣＫ１ａ及びＣＫ２ａの立
ち下がりエッジを相互に参照することで、これらのスキ
ューの有無を自動的に検出し、これによって該スキュー
を低減している。しかしながら、本発明はこのようなも
のに限定されるものではない。即ち、対象となる２つの
被スキュー低減信号にあって、立ち上がりエッジを相互
に参照してスキューの有無や大きさを検出し、これに基
づいて該スキューを低減してもよい。あるいは、立ち下
がりエッジと立ち上がりエッジとで共に２信号間のスキ
ューの有無や大きさを自動的に検出し、これに基づいて
該スキューを低減してもよい。

【００６９】又、前記第１実施例及び前記第２実施例
は、いずれも、前記スキュー調整回路１４Ａによる信号
伝達時間の調整をクロック信号ＣＫ１ａ側のみ行ってい
るが、本発明はこのようなものに限定されない。即ち、
クロック信号ＣＫ２ａ側でも前記スキュー調整回路１４
Ａを配置し、これによって信号伝達時間を調整してもよ
い。このようにすることで、前記第１実施例や第２実施
例の如く、クロック信号ＣＫ１ａに対してクロック信号
ＣＫ２ａのタイミングが遅れる傾向がある場合にも、前
記スキュー調整回路１４Ｂにてクロック信号ＣＫ１ａの
遅延の度合いを調整することができる。更に、クロック
信号ＣＫ２ａに対してクロック信号ＣＫ１ａのタイミン
グが遅れる傾向にある場合にも、クロック信号ＣＫ２ａ
側に配置した前記スキュー調整回路１４Ａで該クロック
信号ＣＫ２ａの信号を適宜遅延させ、スキューを低減す
ることができる。

【００７０】

【発明の効果】以上説明したとおり、本発明によれば、
２つの被スキュー低減信号間のスキューを自動的に検出
し、又低減することができるスキュー低減回路を提供す
るという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明のスキュー低減回路の要旨を示す回路図

【図２】本発明が適用されたスキュー低減回路の第１実
施例を用いたクロック信号の分配回路の回路図

【図３】前記第１実施例に用いられるスキュー低減回路
の構成を示すブロック図

【図４】前記第１実施例の前記スキュー低減回路に用い
られる誤差検出回路の回路図

【図５】前記誤差検出回路の動作を示すタイムチャート

【図６】前記第１実施例の前記スキュー低減回路に用い
られるレベルホールド回路の回路図

【図７】前記レベルホールド回路の動作を示すタイムチ
ャート

【図８】前記第１実施例の前記スキュー低減回路に用い
られるスキュー調整回路の回路図

【図９】本発明が適用されたスキュー低減回路の第２実
施例を用いたクロック信号の分配回路の回路図

【図１０】前記第２実施例のスキュー低減回路に用いら
れるスキュー検出回路の構成を示すブロック図

【図１１】従来のクロック信号の分配回路の第１例の回
路図

【図１２】従来の前記第１例のクロック信号分配回路の
浮遊容量が集中定数とされた等価回路図

【図１３】従来の前記第２例のクロック分配回路の浮遊
容量が分布定数とされた等価回路図

【図１４】従来のクロック信号の分配回路の第２例の回
路図

【符号の説明】

１…回路ブロック １０…クロック信号発生回路 １２…スキュー低減回路 １３、１３Ａ…スキュー検出回路 １４、１４Ａ…スキュー調整回路 １５…誤差検出回路 １６…レベルホールド回路 ＣＫ、ＣＫ１〜ＣＫ３、ＣＫ１ａ、ＣＫ１ｂ、ＣＫ２
ａ、ＣＫ２ｂ…クロック信号 Ｂ…バッファゲート Ｉ…インバータゲート Ｃ、Ｃ１〜Ｃ４…コンデンサ Ｒ、Ｒ１、Ｒ２…抵抗 ＳＳ…スキュー量検出信号 ＳＤ…タイミングずれ期間信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】本来同一のタイミングの信号である、異な
   るバッファゲートから出力される２つの被スキュー低減
   信号にあって、 これら被スキュー低減信号間のスキューの大きさに応じ
   たスキュー量検出信号を生成するスキュー検出回路と、 前記スキュー量検出信号に従って、２つの前記被スキュ
   ー低減信号のうちの少なくとも一方の信号伝達時間を調
   整するスキュー調整回路とを備えたことを特徴とするス
   キュー低減回路。
2. 【請求項２】請求項１において、 前記スキュー調整回路は信号伝達時間を調整する方の前
   記被スキュー低減信号の信号経路へ配置すると共に、 前記スキュー量検出回路については、前記スキュー調整
   回路とは分離して、前記被スキュー低減信号の供給先側
   へ配置するようにしたことを特徴とするスキュー低減回
   路。
3. 【請求項３】請求項１又は２において、前記スキュー検
   出回路が、 ２つの前記被スキュー低減信号間のタイミングずれの期
   間を示す信号を生成する誤差検出回路と、 該タイミングずれ期間信号を積分することで、前記スキ
   ュー量検出信号を生成するレベルホールド回路とにより
   構成されていることを特徴とするスキュー低減回路。
4. 【請求項４】請求項１又は２において、前記スキュー調
   整回路が、 信号伝達時間が調整される方の前記被スキュー低減信号
   の信号経路に配置する、出力駆動電流を制御するための
   遅延調整ＭＯＳトランジスタを用い、 該遅延調整ＭＯＳトランジスタのゲートへ、前記スキュ
   ー量検出信号を入力するようにしたことを特徴とするス
   キュー低減回路。