JPH08274597A - Skew reduction circuit - Google Patents

Abstract

PURPOSE: To automatically detect and reduce a skew by adjusting the signal transmission time of one of two skew adjustment receiving signals according to a skew quantity detection signal. CONSTITUTION: This skew reduction circuit 12 is located between a clock signal CK1a just before supplied to a circuit block 1A and a clock signal CK2a just before supplied to a circuit block 1B, and detects the magnitude of the skew. The signal transmission time of a clock signal CK1c generated from the clock signal CK1 is adjusted according to the detected magnitude of the skew. By performing such adjustment on the signal transmission time, the skew between the clock signals CK1a and CK2a is adjusted and reduced. In such a case, the clock signal is distributed sequentially to the circuit blocks 1A, 1B on an independent signal path on which plural buffer gates B are arranged by the clock signal obtained in a clock signal generation circuit 10.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、本来同一のタイミング
の信号である、異なるバッファゲートから出力される２
つの被スキュー低減信号間のスキューを自動的に検出
し、又低減することができるスキュー低減回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention outputs signals from different buffer gates which are originally signals of the same timing.
The present invention relates to a skew reducing circuit capable of automatically detecting a skew between two skew reduced signals and reducing the skew.

【０００２】[0002]

【従来の技術】近年、ますますＬＳＩ（large scale in
tegrated circuit）は、集積度が向上され、大規模化さ
れている。これに伴って、ＬＳＩに作り込む大規模の内
部回路の設計は、誤り無く又能率良く行うために組織的
になされ、トップダウン設計法やボトムアップ設計法等
の、回路ブロックを用い階層化された設計法が用いられ
ている。このようにＬＳＩ内部はブロック分けされて設
計されているものの、特定のブロック間、更にはＬＳＩ
全体に共通する信号が存在する。例えばクロック信号等
は、ＬＳＩ内部の多数の回路に供給され用いられてい
る。2. Description of the Related Art Recently, LSI (large scale in
integrated circuit), the degree of integration is improved and the scale is increased. Along with this, the design of a large-scale internal circuit to be built into an LSI is systematically carried out in order to perform it without error and efficiently, and is layered using circuit blocks such as a top-down design method and a bottom-up design method. Different design methods are used. Although the inside of the LSI is designed by dividing it into blocks in this way, it is designed between specific blocks and further in the LSI.
There is a signal common to all. For example, a clock signal or the like is supplied to and used by many circuits inside the LSI.

【０００３】同期式順序回路と称するものは、フリップ
フロップやラッチ等の回路部分を共通のクロック信号に
同期して動作させている。この同期式順序回路は非同期
の順序回路に比べ、タイミング設計等が容易である等の
利点を有している。しかしながら、このような同期式順
序回路では、分配されるクロック信号のタイミングが各
回路部分に対して同一であることが前提となっているた
め、実際に分配されたクロック信号のタイミングが相互
に異なってしまうと、誤動作を生じてしまう。例えば、
前述のような階層設計されたＬＳＩ内部の回路ブロック
間で、本来同一のタイミングであるべきクロック信号間
にスキューが生じてしまうと、回路ブロック間で動作タ
イミングにずれを生じてしまう。例えば、一方の回路ブ
ロックから出力された信号を他方で正確に取り込むこと
ができなくなってしまう。The so-called synchronous sequential circuit operates circuit parts such as flip-flops and latches in synchronization with a common clock signal. This synchronous sequential circuit has advantages such as easier timing design and the like than an asynchronous sequential circuit. However, in such a synchronous sequential circuit, since it is premised that the timing of the distributed clock signal is the same for each circuit portion, the timings of the actually distributed clock signals are different from each other. If it happens, a malfunction will occur. For example,
If skew occurs between the clock signals that should originally have the same timing between the circuit blocks in the hierarchically designed LSI as described above, the operation timings will shift between the circuit blocks. For example, the signal output from one circuit block cannot be accurately captured by the other.

【０００４】前述のようにＬＳＩの大規模化が進められ
ると、内部回路の配線幅がより狭められ、配線長はます
ます長くなる。このため、ＬＳＩ内部に広く分配される
信号、例えば前述のようなクロック信号では、回路ブロ
ック間、又回路間の配線長の格差がより大きくなってし
まい、スキューが増大してしまう傾向がある。更には、
このような信号を分配するための配線の幅や間隔、又該
配線に係る層間絶縁膜の厚さ等はＬＳＩ製造プロセスの
ばらつきの影響を受け、このため、このような信号のス
キューもＬＳＩの製品間でばらついてしまい、製品歩留
りが低下してしまう。特に、近年、ＬＳＩは大規模化と
共に動作速度も近年ますます向上されているため、従来
問題とされなかった比較的小さなスキューが問題とな
り、又スキューのばらつきも従来に比べより問題とな
る。As the scale-up of the LSI is advanced as described above, the wiring width of the internal circuit is further narrowed and the wiring length is further lengthened. Therefore, in a signal widely distributed inside the LSI, for example, the clock signal as described above, the difference in the wiring length between the circuit blocks or between the circuits becomes larger, and the skew tends to increase. Furthermore,
The width and interval of the wiring for distributing such a signal, the thickness of the interlayer insulating film related to the wiring, and the like are affected by variations in the LSI manufacturing process. Therefore, the skew of such a signal also occurs in the LSI. There is variation among products, and product yield decreases. In particular, in recent years, as LSIs have become larger and the operating speed has been improved more and more in recent years, a relatively small skew, which has not been a problem in the past, becomes a problem, and a variation in the skew becomes more problematic than in the past.

【０００５】このため、クロック信号等の信号を、スキ
ューが増大しないよう、論理回路中の各部へ供給するた
めに様々な技術が知られている。Therefore, various techniques are known for supplying a signal such as a clock signal to each section in a logic circuit so that the skew does not increase.

【０００６】例えばクロック信号ＣＫの分配先が比較的
少ない場合、図１１のクロック信号分配回路の如く、出
力駆動能力の大きなバッファゲートＢによって、多数の
回路ブロック１が接続される配線を駆動することが考え
られる。ここで、この図１１に示されるようなクロック
信号の分配は、図１２に示すような等価回路と考えるこ
ともできる。この等価回路において、容量Ｃは、前記バ
ッファゲートＢから多数の前記回路ブロック１に対して
クロック信号ＣＫａを分配するための配線の総浮遊容量
である。この図１２に示す如く、クロック信号ＣＫａの
配線の浮遊容量を１つの集中定数として置き換えること
ができる場合、複数の前記回路ブロック１間のスキュー
は比較的小さい。For example, when the number of distribution destinations of the clock signal CK is relatively small, a wiring to which a large number of circuit blocks 1 are connected is driven by a buffer gate B having a large output drive capability as in the clock signal distribution circuit of FIG. Can be considered. Here, the distribution of the clock signal as shown in FIG. 11 can be considered as an equivalent circuit as shown in FIG. In this equivalent circuit, the capacitance C is the total stray capacitance of the wiring for distributing the clock signal CKa from the buffer gate B to a large number of the circuit blocks 1. As shown in FIG. 12, when the stray capacitance of the wiring of the clock signal CKa can be replaced by one lumped constant, the skew between the plurality of circuit blocks 1 is relatively small.

【０００７】しかしながら、前記クロック信号ＣＫａを
分配する配線には電気抵抗が存在するため、例えば、前
記回路ブロック１の数が増大したり、離れた位置に配置
されると、実際には図１３に示されるような等価回路と
なる。特に、近年のＬＳＩの大規模化に伴って、配線幅
が狭められ、配線長が延長されると、この図１３に示さ
れる抵抗Ｒ、即ち配線抵抗が増加する傾向にある。する
と、クロック信号ＣＫａを分配する配線の抵抗や浮遊容
量はこの図１３の如く分布定数として扱う必要が生じ、
各回路ブロック１に伝達するクロック信号ＣＫａのそれ
ぞれのタイミングの相互のずれが増大し、従ってクロッ
ク信号ＣＫａのスキューが大きくなる。このように配線
抵抗や浮遊容量の分布定数としての影響が大きくなる
と、１つの大きなバッファゲートで全ての回路ブロック
へ、同一タイミングでクロック信号ＣＫａを供給するこ
とは難しくなる。However, since the wiring for distributing the clock signal CKa has an electric resistance, for example, when the number of the circuit blocks 1 increases or the circuit blocks 1 are arranged at distant positions, FIG. The equivalent circuit is as shown. In particular, when the wiring width is narrowed and the wiring length is extended with the recent increase in the scale of LSI, the resistance R shown in FIG. 13, that is, the wiring resistance tends to increase. Then, the resistance and stray capacitance of the wiring that distributes the clock signal CKa must be treated as distributed constants as shown in FIG.
The mutual deviation of the timings of the clock signals CKa transmitted to each circuit block 1 increases, and therefore the skew of the clock signal CKa increases. When the influence of the wiring resistance or the floating capacitance as the distributed constant is increased in this way, it becomes difficult to supply the clock signal CKa to all the circuit blocks with one large buffer gate at the same timing.

【０００８】このため、従来では、図１４に示す如く、
同じ出力駆動能力の多数のバッファゲートＢをツリー状
に配置し、各回路ブロック１へクロック信号を供給する
ことが行われている。このようにツリー状に配置してク
ロック信号を分配すると、バッファゲートＢの出力駆動
能力が均一である限り、より高精度で同一タイミングの
クロック信号を供給することが可能となる。Therefore, conventionally, as shown in FIG.
A large number of buffer gates B having the same output drive capability are arranged in a tree shape to supply a clock signal to each circuit block 1. Distributing the clock signals by arranging them in a tree shape in this manner makes it possible to supply clock signals at the same timing with higher accuracy as long as the output drive capability of the buffer gate B is uniform.

【０００９】又、特開平３−６８２０７では、本来同一
のタイミングの信号である、異なる出力から得られる２
つの信号間にあって、各々のタイミングを検出する手段
と、該検出手段の出力を受けて、各信号の配線に接続さ
れる容量可変手段を制御するという技術が開示されてい
る。この特開平３−６８２０７によれば、配線長等、設
計上生じる信号間のスキューだけでなく、製造プロセス
でのばらつきによるスキューをも検出し、リアルタイム
に補正することができる。Further, in Japanese Patent Laid-Open No. 3-68207, signals obtained at different outputs which are originally signals of the same timing are used.
There is disclosed a technique of detecting the timing of each signal between two signals and receiving the output of the detection device to control the capacitance varying device connected to the wiring of each signal. According to Japanese Patent Laid-Open No. 3-68207, it is possible to detect not only the skew between signals, such as the wiring length, which occurs due to design, but also the skew due to variations in the manufacturing process and correct in real time.

【００１０】[0010]

【発明が達成しようとする課題】しかしながら、前記図
１４のようにクロック信号を分配する場合、前記クロッ
ク信号発生回路１０からの距離が離れているもの等、最
も条件が悪い回路ブロック１に合せて、用いる前記バッ
ファゲートＢの数や、各回路ブロック１までの配線の長
さを決定する必要がある。このため、多数の前記バッフ
ァゲートＢを配置する必要があるためだけでなく、スキ
ュー低減のために本来短い配線を延長したり、近距離の
前記回路ブロック１へ多数の前記バッファゲートＢを用
いる必要があるため、集積度が低下してしまうという問
題がある。However, in the case of distributing the clock signal as shown in FIG. 14, the circuit block 1 having the worst condition such as the one away from the clock signal generating circuit 10 is required. It is necessary to determine the number of the buffer gates B to be used and the length of the wiring to each circuit block 1. Therefore, not only is it necessary to dispose a large number of the buffer gates B, but it is also necessary to extend an originally short wiring in order to reduce the skew and to use a large number of the buffer gates B for the short-distance circuit block 1. Therefore, there is a problem that the degree of integration is reduced.

【００１１】又、この図１４のようなクロック信号の分
配は、前述したように前記バッファゲートＢの出力駆動
能力が相互に等しいことが前提となっているが、実際に
各バッファゲートＢの出力駆動能力を精度良く揃えるこ
とは困難である。例えば各バッファゲートＢを構成する
トランジスタについて考えてみると、集積回路上での大
きさ（以降、トランジスタサイズと称する）が例え同一
であったとしても、物理的配置位置やゲート方向がトラ
ンジスタ相互で異なり、拡散領域での不純物濃度や他ト
ランジスタからの干渉等も相互に異なる。又、集積回路
製造上の要因もあり、例えば集積回路製造時の露光での
用いるマスクによる回折等で、基板上に実際に作られる
トランジスタサイズや形状を揃えることが困難であるた
めに、トランジスタ特性がばらついてしまうという問題
もある。The distribution of the clock signal as shown in FIG. 14 is based on the assumption that the output driving abilities of the buffer gates B are equal to each other as described above. It is difficult to accurately align the driving ability. Considering, for example, a transistor forming each buffer gate B, even if the size (hereinafter, referred to as a transistor size) on an integrated circuit is the same, the physical arrangement position and the gate direction are different between the transistors. Differently, the impurity concentration in the diffusion region and the interference from other transistors are different from each other. In addition, there are factors in the manufacture of integrated circuits. For example, it is difficult to make the transistor sizes and shapes actually formed on the substrate uniform due to diffraction by a mask used for exposure during the manufacture of integrated circuits. There is also the problem of fluctuations.

【００１２】又、前記図１４のようにツリー状にクロッ
ク信号を分配する場合、各所の対応する部分同士の配線
長をより精度良く揃えることは困難である。このため、
配線の浮遊容量のばらつきによって、分配されるクロッ
ク信号のスキューにもばらつきが生じてしまう。Further, when the clock signals are distributed in a tree shape as shown in FIG. 14, it is difficult to more accurately align the wiring lengths of the corresponding portions at each place. For this reason,
The skew of the distributed clock signal also varies due to the variation in the floating capacitance of the wiring.

【００１３】又、前記特開平３−６８２０７では、タイ
ミングを検出する手段や容量可変手段、又該容量可変手
段等を制御する手段が具体的にどのようなものであるか
言及されていない。ここで、前記容量可変手段について
は、集積回路に作り込むことを配慮すれば、並列あるい
は直列に接続されるコンデンサの個数を段階的に切り換
えることで合成容量を変えるものであると考えられる。
この場合、容量可変手段で設定される容量は階段状にな
り、きめ細かな設定が困難となってしまう。あるいは、
よりきめ細かく調整するために、容量の切り換え段数を
増加させると、スイッチング手段等が増加し、回路面積
も増大してしまう。ここで、該容量可変手段の調整段数
を不必要に少なくすると、回路規模を小さくすることが
できるものの、調整可能範囲が狭められてしまい、製造
プロセスのばらつき等によるスキューの調整を十分にで
きなくなってしまう。Further, in the above-mentioned Japanese Patent Laid-Open No. 3-68207, there is no mention of the concrete means of the means for detecting the timing, the capacity varying means, or the means for controlling the capacity varying means. Here, regarding the capacitance varying means, it is considered that the synthetic capacitance is changed by stepwise switching the number of capacitors connected in parallel or in series, considering that it is built in an integrated circuit.
In this case, the capacity set by the capacity varying means has a step-like shape, which makes it difficult to make detailed settings. Alternatively,
If the number of switching stages of the capacitance is increased for finer adjustment, the switching means and the like are increased and the circuit area is also increased. Here, if the number of adjustment stages of the capacitance varying means is unnecessarily reduced, the circuit scale can be reduced, but the adjustable range is narrowed, and skew adjustment due to variations in the manufacturing process cannot be performed sufficiently. Will end up.

【００１４】本発明は、前記従来の問題点を解決するべ
くなされたもので、本来同一のタイミングの信号であ
る、異なるバッファゲートから出力される２つの信号
（以降、被スキュー低減信号と称する）にあって、該信
号間のスキューを自動的に検出し、又低減することがで
きるスキュー低減回路を提供することを目的とする。The present invention has been made to solve the above-mentioned problems of the prior art. Two signals output from different buffer gates, which are originally signals having the same timing (hereinafter, referred to as skewed reduction signals). Therefore, it is an object of the present invention to provide a skew reducing circuit capable of automatically detecting the skew between the signals and reducing the skew.

【００１５】[0015]

【課題を達成するための手段】本発明は、本来同一のタ
イミングの信号である、異なるバッファゲートから出力
される２つの被スキュー低減信号にあって、これら被ス
キュー低減信号間のスキューの大きさに応じたスキュー
量検出信号を生成するスキュー検出回路と、前記スキュ
ー量検出信号に従って、２つの前記被スキュー低減信号
のうちの少なくとも一方の信号伝達時間を調整するスキ
ュー調整回路とを備えたことにより、前記課題を達成し
たものである。According to the present invention, there are two skewed reduced signals output from different buffer gates, which are originally signals of the same timing, and the magnitude of the skew between the skewed reduced signals is large. And a skew adjustment circuit that adjusts the signal transmission time of at least one of the two skew-reduced signals according to the skew amount detection signal. The above problems have been achieved.

【００１６】又、前記スキュー低減回路において、前記
スキュー調整回路は信号伝達時間を調整する方の前記被
スキュー低減信号の信号経路へ配置すると共に、前記ス
キュー量検出回路については、前記スキュー調整回路と
は分離して、前記被スキュー低減信号の供給先側へ配置
することにより、前記課題を達成すると共に、２つの前
記被スキュー低減信号それぞれの供給元と供給先との距
離が離れている場合にも、前記スキュー検出回路におい
てスキューの大きさをより精度良く検出できるようにし
たものである。Further, in the skew reducing circuit, the skew adjusting circuit is arranged in the signal path of the skew reduced signal for adjusting the signal transmission time, and the skew amount detecting circuit is arranged in the skew adjusting circuit. Is separated and placed on the side of the destination of the reduced skewed signal to achieve the above-mentioned object, and when the distance between the source and the destination of each of the two reduced skewed signals is large. Also, the skew detection circuit can detect the magnitude of the skew more accurately.

【００１７】又、前記スキュー低減回路において、前記
スキュー検出回路を、２つの前記被スキュー低減信号間
のタイミングずれの期間を示す信号を生成する誤差検出
回路と、該タイミングずれ期間信号を積分することで、
前記スキュー量検出信号を生成するレベルホールド回路
とにより構成されていることにより、前記課題を達成し
たものである。In the skew reduction circuit, the skew detection circuit may be an error detection circuit that generates a signal indicating a period of timing deviation between the two skew reduction signals, and the timing deviation period signal may be integrated. so,
The object is achieved by being configured by a level hold circuit that generates the skew amount detection signal.

【００１８】更に、前記スキュー低減回路において、前
記スキュー調整回路を、信号伝達時間が調整される方の
前記被スキュー低減信号の信号経路に配置する、出力駆
動電流を制御するための遅延調整ＭＯＳトランジスタを
用い、該遅延調整ＭＯＳトランジスタのゲートへ、前記
スキュー量検出信号を入力するようにしたことにより、
前記課題を達成したものである。Further, in the skew reducing circuit, the skew adjusting circuit is arranged in a signal path of the skew reduced signal whose signal transmission time is adjusted, and a delay adjusting MOS transistor for controlling an output drive current. And by inputting the skew amount detection signal to the gate of the delay adjustment MOS transistor,
The above object has been achieved.

【００１９】[0019]

【作用】図１は、本発明の要旨を示すブロック図であ
る。1 is a block diagram showing the gist of the present invention.

【００２０】本発明における前記被スキュー低減信号は
クロック信号に限定されるものではないが、この図１で
は前記被スキュー低減信号として、クロック信号ＣＫ
１、ＣＫ１ａ、ＣＫ２、ＣＫ２ａが示されている。これ
らクロック信号の元々の供給元はクロック信号発生回路
１０となっている。該クロック信号発生回路１０からク
ロック信号の供給先の前記回路ブロック１Ａ及び１Ｂに
対して、独立した経路で、複数の前記バッファゲートＢ
を用いてクロック信号を分配している。ここで、前記回
路ブロック１Ａに供給する前記クロック信号ＣＫ１ａ
と、前記回路ブロック１Ｂへ供給される前記クロック信
号ＣＫ２ａは、本来同一のタイミングの信号であり、異
なるバッファゲートＢから出力されている。The skew reduced signal in the present invention is not limited to the clock signal, but in FIG. 1, the clock signal CK is used as the skew reduced signal.
1, CK1a, CK2, CK2a are shown. The original source of these clock signals is the clock signal generation circuit 10. A plurality of the buffer gates B are provided through independent paths to the circuit blocks 1A and 1B to which the clock signal is generated from the clock signal generation circuit 10.
Are used to distribute the clock signal. Here, the clock signal CK1a supplied to the circuit block 1A
The clock signal CK2a supplied to the circuit block 1B is originally a signal having the same timing, and is output from a different buffer gate B.

【００２１】このようにクロック信号を分配する回路に
おいて、本発明にあっては、スキュー検出回路１３とス
キュー調整回路１４とを備えている。In the circuit for distributing the clock signal as described above, the skew detecting circuit 13 and the skew adjusting circuit 14 are provided in the present invention.

【００２２】前記スキュー検出回路は、２つの被スキュ
ー低減信号間、この図１では２つの前記クロック信号Ｃ
Ｋ１ａ及びＣＫ２ａ間のスキューの大きさに応じたスキ
ュー量検出信号ＳＳを生成する。又、前記スキュー調整
回路１４は、前記スキュー量検出信号ＳＳに従って、２
つの前記被スキュー低減信号のうちの少なくとも一方の
信号伝達時間を調整する。この図１では、一例として、
前記クロック信号ＣＫ１ａの信号伝達時間が調整されて
いる。The skew detection circuit includes two clock signals C between two skew-reduced signals, in FIG.
The skew amount detection signal SS corresponding to the magnitude of the skew between K1a and CK2a is generated. Further, the skew adjusting circuit 14 operates in accordance with the skew amount detection signal SS.
Adjusting the signal transfer time of at least one of the two skewed reduced signals. In FIG. 1, as an example,
The signal transmission time of the clock signal CK1a is adjusted.

【００２３】従って、本発明によれば、前記スキュー検
出回路及び前記スキュー調整回路を用いることで、２つ
の被スキュー低減信号間のスキューを自動的に検出し、
又低減することができる。Therefore, according to the present invention, the skew between the two skew-reduced signals is automatically detected by using the skew detection circuit and the skew adjustment circuit,
It can also be reduced.

【００２４】なお、本発明は該スキュー検出回路１４を
具体的に限定するものではないが、例えば後述する第１
実施例及び第２実施例では、誤差検出回路１５及びレベ
ルホールド回路１６を用いている。前記誤差検出回路１
５は、２つの前記被スキュー低減信号間のタイミングず
れの期間を示す信号を生成する。本来同一のタイミング
の２つの信号がずれると、一方の信号がＨ状態で他方の
信号がＬ状態となる期間が生じる。該誤差検出回路１５
は、このような論理状態が相互に異なる期間となるタイ
ミングずれ期間を示す信号を生成する。前記レベルホー
ルド回路は、前記タイミングずれ期間信号を積分するこ
とで、前記スキュー量検出信号を生成する。Although the present invention does not specifically limit the skew detection circuit 14, for example, the first described later will be described.
In the embodiment and the second embodiment, the error detection circuit 15 and the level hold circuit 16 are used. The error detection circuit 1
5 generates a signal indicating a period of timing deviation between the two skewed reduced signals. If two signals having essentially the same timing are deviated, there occurs a period in which one signal is in the H state and the other signal is in the L state. The error detection circuit 15
Generates a signal indicating a timing shift period in which such logic states are different from each other. The level hold circuit integrates the timing deviation period signal to generate the skew amount detection signal.

【００２５】又、本発明は前記スキュー調整回路１３を
具体的に限定するものではない。例えば後述する第１実
施例及び第２実施例では、ＮチャネルＭＯＳトランジス
タＴＮ１やＴＮ２という、出力駆動電流を制御するため
の遅延調整ＭＯＳトランジスタを用いている。該遅延制
御ＭＯＳトランジスタは、対象となる２つの被スキュー
低減信号にあって、前記スキュー調整回路にて信号伝達
時間が調整される方の信号経路に配置される。該遅延調
整ＭＯＳトランジスタのゲートには、前記スキュー量検
出信号が入力されている。ＭＯＳトランジスタはゲート
に印加される電圧によってソース：ドレイン間電流が制
御される。従って、該遅延調整ＭＯＳトランジスタで
は、前記スキュー量検出信号の電圧の大きさに応じ、出
力駆動電流が制御される。従って、このように出力駆動
電流が制御されることで、出力側の信号伝達速度が調整
される。The present invention does not specifically limit the skew adjusting circuit 13. For example, in the first and second embodiments described later, delay adjustment MOS transistors for controlling the output drive current, which are N-channel MOS transistors TN1 and TN2, are used. The delay control MOS transistor is arranged in the signal path of the two target skew reduction signals whose signal transmission time is adjusted by the skew adjustment circuit. The skew amount detection signal is input to the gate of the delay adjustment MOS transistor. In the MOS transistor, the source-drain current is controlled by the voltage applied to the gate. Therefore, in the delay adjustment MOS transistor, the output drive current is controlled according to the magnitude of the voltage of the skew amount detection signal. Therefore, by controlling the output drive current in this way, the signal transmission speed on the output side is adjusted.

【００２６】なお、前記スキュー検出回路１３と前記ス
キュー調整回路１４とは、必ずしも接近して配置する必
要はない。The skew detecting circuit 13 and the skew adjusting circuit 14 do not necessarily have to be arranged close to each other.

【００２７】例えばこの図１においては、前記スキュー
調整回路１４は、当該スキュー調整回路１４にて信号伝
達時間を調整する方の前記被スキュー低減信号の信号経
路へ配置している。一方、前記スキュー量検出回路１３
については、前記スキュー調整回路１４とは分離して、
前記被スキュー低減信号の供給先側、即ち前記回路ブロ
ック１Ａ及び１Ｂ側へ配置している。これによって、ま
ず、該スキュー調整回路１４にて信号伝達時間を調整す
る際、対象となる前記被スキュー低減信号（ＣＫ１、Ｃ
Ｋ１ｃ）を不必要に迂回させたり、引き回す必要がな
い。更に、このようにすることで、前記スキュー量検出
回路１３に入力するまで、検出対象となる前記被スキュ
ー低減信号（ＣＫ１ａ、ＣＫ２ａ）を引き回して、これ
らのタイミングがずれてしまうことがないため、より精
度良く前記被スキュー低減信号（ＣＫ１ａ及びＣＫ２
ａ）間のスキューの大きさを検出することが可能とな
る。For example, in FIG. 1, the skew adjusting circuit 14 is arranged in the signal path of the skew-reduced signal for adjusting the signal transmission time in the skew adjusting circuit 14. On the other hand, the skew amount detection circuit 13
With respect to the above, separately from the skew adjusting circuit 14,
The skew reduction signal is arranged on the supply destination side, that is, on the side of the circuit blocks 1A and 1B. As a result, first, when the signal transmission time is adjusted by the skew adjustment circuit 14, the target skew-reduced signals (CK1, C) are targeted.
There is no need to unnecessarily detour or route K1c). Further, in this way, since the skew reduction signals (CK1a, CK2a) to be detected are not routed until they are input to the skew amount detection circuit 13, these timings do not shift. More accurately, the skew reduction signals (CK1a and CK2
It is possible to detect the magnitude of the skew between a).

【００２８】[0028]

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。Embodiments of the present invention will be described in detail below with reference to the drawings.

【００２９】図２は、本発明が適用されたスキュー低減
回路の第１実施例を用いたクロック信号の分配回路の回
路図である。FIG. 2 is a circuit diagram of a clock signal distribution circuit using the first embodiment of the skew reducing circuit to which the present invention is applied.

【００３０】この図２において、各回路ブロック１Ａ、
１Ｂ及び１Ｃには、複数の前記バッファゲートＢが配置
されたそれぞれ独立した信号経路にて、前記クロック信
号発生回路１０で得られたクロック信号ＣＫが順次分配
される。ここで、本実施例のスキュー低減回路は符号１
２で示される。In FIG. 2, each circuit block 1A,
A clock signal CK obtained by the clock signal generating circuit 10 is sequentially distributed to 1B and 1C through independent signal paths in which a plurality of the buffer gates B are arranged. Here, the skew reduction circuit of the present embodiment is designated by reference numeral 1.
Indicated by 2.

【００３１】該スキュー低減回路１２は、前記回路ブロ
ック１Ａに供給する直前の前記クロック信号ＣＫ１ａ
と、前記回路ブロック１Ｂへ供給する直前のクロック信
号ＣＫ２ａとの間にあって、スキューの大きさを検出す
る。又、この検出されたスキューの大きさに従って、ク
ロック信号ＣＫから得られるクロック信号ＣＫ１から生
成されるクロック信号ＣＫ１ｃの信号伝達時間を調整す
る。このような信号伝達時間の調整によって、クロック
信号ＣＫ１ａとＣＫ２ａとの間のスキューが調整され、
低減される。The skew reducing circuit 12 supplies the clock signal CK1a immediately before being supplied to the circuit block 1A.
And the clock signal CK2a immediately before being supplied to the circuit block 1B, the magnitude of the skew is detected. Further, the signal transmission time of the clock signal CK1c generated from the clock signal CK1 obtained from the clock signal CK is adjusted according to the magnitude of the detected skew. By adjusting the signal transmission time as described above, the skew between the clock signals CK1a and CK2a is adjusted,
Will be reduced.

【００３２】図３は、本第１実施例のスキュー低減回路
の構成を示すブロック図である。FIG. 3 is a block diagram showing the configuration of the skew reducing circuit according to the first embodiment.

【００３３】この図３に示す如く、前記スキュー低減回
路１２は、誤差検出回路１５と、レベルホールド回路１
６と、スキュー調整回路１４Ａとにより構成される。As shown in FIG. 3, the skew reduction circuit 12 includes an error detection circuit 15 and a level hold circuit 1.
6 and a skew adjustment circuit 14A.

【００３４】まず、前記誤差検出回路１５は、クロック
信号ＣＫ１ａとクロック信号ＣＫ２ａとの間のタイミン
グずれの期間を示す信号、即ちタイミングずれ期間信号
ＳＤを生成する。該誤差検出回路１５は、クロック信号
ＣＫ１ａがＬ状態で、且つ、クロック信号ＣＫ２ａがＨ
状態となる期間の始まりにワンショットのＨ状態とな
る、前記タイミングずれ期間信号ＳＤを生成する。クロ
ック信号ＣＫ１ａとＣＫ２ａとは、本来相互に同一のタ
イミングの信号であるため、本来、一方がＨ状態であれ
ば必ず他方もＨ状態であり、又、一方がＬ状態であれば
必ず他方もＬ状態となる。しかしながら、これらクロッ
ク信号ＣＫ１ａとＣＫ２ａとの間にスキューがあると、
互いに論理状態が異なる期間が生じる。従って、前記タ
イミングずれ期間信号ＳＤは、クロック信号ＣＫ１ａと
ＣＫ２ａとの間のスキューの有無を示す信号となる。First, the error detection circuit 15 generates a signal indicating a timing deviation period between the clock signal CK1a and the clock signal CK2a, that is, a timing deviation period signal SD. In the error detection circuit 15, the clock signal CK1a is in the L state and the clock signal CK2a is in the H state.
The timing shift period signal SD is generated which is in the one-shot H state at the beginning of the period in which the state is shifted. Since the clock signals CK1a and CK2a are originally signals having the same timing, the other one is always in the H state if one is in the H state, and the other is always in the L state if one is in the L state. It becomes a state. However, if there is a skew between these clock signals CK1a and CK2a,
A period occurs in which the logical states are different from each other. Therefore, the timing deviation period signal SD becomes a signal indicating the presence or absence of skew between the clock signals CK1a and CK2a.

【００３５】なお、前記クロック信号ＣＫ１ａとＣＫ２
ａとの間で論理状態が異なる期間の長さは、これらクロ
ック信号ＣＫ１ａとＣＫ２ａとの間のスキューの大きさ
に比例する。従って、クロック信号ＣＫ１ａがＬ状態で
クロック信号ＣＫ２ａがＨ状態の期間と、クロック信号
ＣＫ１ａがＨ状態でクロック信号ＣＫ２ａがＬ状態の期
間とのうち、少なくともいずれか一方の期間中であるこ
とを示す信号を生成すれば、これはこれらクロック信号
ＣＫ１ａとＣＫ２ａとの間のスキューの大きさを示す信
号ともなる。これを前記タイミングずれ期間ＳＤと同様
に前記レベルホールド回路１６で積分することも考えら
れる。The clock signals CK1a and CK2
The length of the period in which the logic state is different from that of a is proportional to the magnitude of the skew between these clock signals CK1a and CK2a. Therefore, it indicates that at least one of the period in which the clock signal CK1a is in the L state and the clock signal CK2a is in the H state, and the period in which the clock signal CK1a is in the H state and the clock signal CK2a is in the L state. When a signal is generated, this also becomes a signal indicating the magnitude of the skew between these clock signals CK1a and CK2a. It is conceivable that the level hold circuit 16 integrates this as in the timing deviation period SD.

【００３６】次に前記レベルホールド回路１６は、前記
タイミングずれ期間信号ＳＤを積分する。これによっ
て、該レベルホールド回路は、クロック信号ＣＫ１ａ及
びＣＫ２ａのスキューの大きさに比例する電圧の、スキ
ュー量検出信号ＳＳを生成する。Next, the level hold circuit 16 integrates the timing deviation period signal SD. As a result, the level hold circuit generates the skew amount detection signal SS having a voltage proportional to the magnitude of the skew of the clock signals CK1a and CK2a.

【００３７】前記スキュー調整回路１４Ａは、前記スキ
ュー量検出信号ＳＳに従って、クロック信号ＣＫ１ａ及
びＣＫ１ｃの信号伝達時間を調整する。該スキュー調整
回路１４Ａは、本発明はこれに限定されるものではない
が、本実施例では、当該スキュー調整回路１２が出力す
るクロック信号ＣＫ１ｃの出力駆動電流を制御するため
の遅延調整ＭＯＳ（metal oxide semiconductor ）トラ
ンジスタを用いている。該遅延調整ＭＯＳトランジスタ
にて出力駆動電流を制御すれば、クロック信号ＣＫ１ｃ
の容量負荷への充電電流が調整され、該クロック信号Ｃ
Ｋ１ｃの立ち上がり時間又立ち下がり時間を調整するこ
とができ、該クロック信号ＣＫ１ｃの信号伝達時間を制
御することができる。The skew adjusting circuit 14A adjusts the signal transmission time of the clock signals CK1a and CK1c according to the skew amount detection signal SS. Although the present invention is not limited to this, the skew adjusting circuit 14A is, in the present embodiment, a delay adjusting MOS (metal) for controlling the output drive current of the clock signal CK1c output from the skew adjusting circuit 12. oxide semiconductor) transistor is used. If the output drive current is controlled by the delay adjustment MOS transistor, the clock signal CK1c
The charging current to the capacitive load of the
The rising time or the falling time of K1c can be adjusted, and the signal transmission time of the clock signal CK1c can be controlled.

【００３８】図４は、本実施例で用いられる誤差検出回
路の回路図である。FIG. 4 is a circuit diagram of the error detection circuit used in this embodiment.

【００３９】この図４に示される如く、前記誤差検出回
路１５は、ＮＯＲ論理ゲートＧ１及びＧ２と、ＯＲ論理
ゲートＧ３と、ＮＡＮＤ論理ゲートＧ４及びＧ５と、イ
ンバータゲートＩ１〜Ｉ４とにより構成されている。
又、前記インバータゲートＩ２及びＩ３と前記コンデン
サＣ１とによって、遅延時間ｔａの遅延回路が構成され
ている。As shown in FIG. 4, the error detection circuit 15 is composed of NOR logic gates G1 and G2, an OR logic gate G3, NAND logic gates G4 and G5, and inverter gates I1 to I4. There is.
Further, the inverter gates I2 and I3 and the capacitor C1 constitute a delay circuit having a delay time ta.

【００４０】ここで、前記ＮＯＲ論理ゲートＧ１及びＧ
２によって、Ｒ−Ｓフリップフロップ（以降、ラッチ回
路１と称する）が構成されている。又、前記ＮＡＮＤ論
理ゲートＧ４及びＧ５によって、別のＲ−Ｓフリップフ
ロップ（以降、ラッチ回路２と称する）が構成されてい
る。これらラッチ回路１及び２は、いずれも、セット入
力ＳがＨ状態（“１”）で、且つ、リセット入力ＲがＬ
状態（“０”）となると、出力ＱがＨ状態となる。又、
これらラッチ回路１及び２は、リセット入力ＲがＨ状態
で、且つ、セット入力ＳがＬ状態となると、前記出力Ｑ
はＬ状態となる。又、前記ラッチ回路１は、前記セット
入力Ｓ及び前記リセット入力Ｒが共にＬ状態となると、
前記出力Ｑの論理状態は直前のものに保持される。又、
該ラッチ回路１にあって前記セット入力Ｓ及び前記リセ
ット入力ＲがいずれもＨ状態となると、前記出力ＱはＬ
状態となる。一方、前記ラッチ回路２については、前記
セット入力Ｓ及び前記リセット入力ＲがいずれもＨ状態
となると、前記出力Ｑの論理状態は直前のものに保持さ
れる。又、該ラッチ回路２にあって、前記セット入力Ｓ
及び前記リセット入力ＲがいずれもＬ状態となると、前
記出力ＱはＨ状態となる。Here, the NOR logic gates G1 and G
2 constitutes an RS flip-flop (hereinafter referred to as a latch circuit 1). Further, the NAND logic gates G4 and G5 form another RS flip-flop (hereinafter referred to as a latch circuit 2). In both of these latch circuits 1 and 2, the set input S is in the H state (“1”) and the reset input R is L.
When in the state (“0”), the output Q is in the H state. or,
The latch circuits 1 and 2 output the output Q when the reset input R is in the H state and the set input S is in the L state.
Is in the L state. Further, in the latch circuit 1, when both the set input S and the reset input R are in the L state,
The logic state of the output Q is held at the immediately preceding one. or,
When both the set input S and the reset input R in the latch circuit 1 are in the H state, the output Q becomes L
It becomes a state. On the other hand, in the latch circuit 2, when the set input S and the reset input R are both in the H state, the logic state of the output Q is held at the immediately preceding state. In the latch circuit 2, the set input S
When both the reset inputs R are in the L state, the output Q is in the H state.

【００４１】図５は、本実施例に用いられる前記誤差検
出回路の動作を示すタイムチャートである。FIG. 5 is a time chart showing the operation of the error detection circuit used in this embodiment.

【００４２】この図５にあっては、前記誤差検出回路１
５に入力されるクロック信号ＣＫ１ａ及びＣＫ２ａと、
該誤差検出回路１５から出力される前記タイミングずれ
期間信号ＳＤと、前記図４の回路図中に示される符号Ｎ
１〜Ｎ６の信号（但し信号ＳＤ＝信号Ｎ２）とのタイミ
ングが示されている。又、クロック信号ＣＫ１ａは、時
刻ｔ１及びｔ５で立ち上がり、時刻ｔ３で立ち下がって
いる。又、クロック信号ＣＫ２ａは、時刻ｔ２及びｔ６
で立ち上がり、時刻ｔ４で立ち下がっている。ここで、
時刻ｔ１とｔ２との間、時刻ｔ３とｔ４との間、及び時
刻ｔ５とｔ６との間の時間はｔｍとする。即ち、クロッ
ク信号ＣＫ２ａはクロック信号ＣＫ１ａに対して時間ｔ
ｍだけ遅延しており、これらクロック信号ＣＫ１ａ及び
ＣＫ２ａ間にはスキューが存在する。In FIG. 5, the error detection circuit 1 is
Clock signals CK1a and CK2a input to 5,
The timing deviation period signal SD output from the error detection circuit 15 and the symbol N shown in the circuit diagram of FIG.
Timings with signals 1 to N6 (however, signal SD = signal N2) are shown. The clock signal CK1a rises at times t1 and t5, and falls at time t3. In addition, the clock signal CK2a is output at the times t2 and t6.
It rises at and falls at time t4. here,
The time between time t1 and t2, between time t3 and t4, and between time t5 and t6 is tm. That is, the clock signal CK2a has a time t with respect to the clock signal CK1a.
It is delayed by m, and there is a skew between these clock signals CK1a and CK2a.

【００４３】このようなタイムチャートに基づいて前記
図４の前記誤差検出回路１５の動作を説明する。The operation of the error detection circuit 15 of FIG. 4 will be described based on such a time chart.

【００４４】まず、時刻ｔ３において、初期状態とし
て、前記ラッチ回路１の出力ＱはＬ状態である。する
と、該時刻ｔ３の直前では、前記ＯＲ論理ゲートＧ３に
入力されるクロック信号ＣＫ１ａはＨ状態であり、前記
インバータゲートＩ１の出力はＬ状態であり、前記信号
Ｎ５はＬ状態である。このため、該時刻ｔ３の直前、前
記信号Ｎ１はＨ状態である。First, at time t3, the output Q of the latch circuit 1 is in the L state as an initial state. Then, immediately before the time t3, the clock signal CK1a input to the OR logic gate G3 is in the H state, the output of the inverter gate I1 is in the L state, and the signal N5 is in the L state. Therefore, immediately before the time t3, the signal N1 is in the H state.

【００４５】ここで、該時刻ｔ３でクロック信号ＣＫ１
ａがＬ状態となると、前記信号Ｎ１はＬ状態となる。す
ると、前記ラッチ回路２の出力ＱはＨ状態となる。該信
号Ｎ２が立ち上がると、前記信号Ｎ３はコンデンサＣ１
にかかる時定数で立ち下がる。Here, at the time t3, the clock signal CK1
When a is in the L state, the signal N1 is in the L state. Then, the output Q of the latch circuit 2 becomes H state. When the signal N2 rises, the signal N3 becomes a capacitor C1.
It falls at the time constant of.

【００４６】前記遅延時間ｔａの後、該信号Ｎ３が前記
インバータＩ３でＬ状態と判定されると、信号Ｎ４は立
ち上がり、信号Ｎ６は立ち下がる。すると、前記ラッチ
回路１の出力する信号Ｎ５は立ち上がる。又、該信号Ｎ
５が立ち上がると、前記ＯＲ論理ゲートＧ３の出力、即
ち信号Ｎ１も立ち上がる。When the signal N3 is judged to be in the L state by the inverter I3 after the delay time ta, the signal N4 rises and the signal N6 falls. Then, the signal N5 output from the latch circuit 1 rises. Also, the signal N
When 5 rises, the output of the OR logic gate G3, that is, the signal N1 also rises.

【００４７】ここで、この時点で前記ラッチ回路２のセ
ット入力Ｓは既にＬ状態となっているため、前記ＯＲ論
理ゲートＧ３が出力する信号Ｎ１が立ち上がると、信号
Ｎ２は立ち下がる。該信号Ｎ２が立ち下がると、前記コ
ンデンサＣ１の時定数で信号Ｎ３が立ち上がり始める。Since the set input S of the latch circuit 2 is already in the L state at this time, when the signal N1 output from the OR logic gate G3 rises, the signal N2 falls. When the signal N2 falls, the signal N3 starts rising with the time constant of the capacitor C1.

【００４８】前記遅延時間ｔａの後、該信号Ｎ３がＨ状
態となったことが前記インバータゲートＩ３で判定され
ると、信号Ｎ４はＬ状態となり、信号Ｎ６はＨ状態とな
る。When the inverter gate I3 determines that the signal N3 is in the H state after the delay time ta, the signal N4 is in the L state and the signal N6 is in the H state.

【００４９】従って、前記誤差検出回路１５は、クロッ
ク信号ＣＫ１ａに対してクロック信号ＣＫ２ａが前記遅
延時間ｔａ以上遅れると、図５に示される時間幅ｔｂの
ワンショットパルス信号の信号Ｎ２を出力する。一方、
クロック信号ＣＫ１ａに対するクロック信号ＣＫ２ａの
遅延時間が前記遅延時間ｔａ以下の場合には、又、クロ
ック信号ＣＫ１ａの方がクロック信号ＣＫ２ａよりも遅
延されている場合には、信号Ｎ２のこのようなパルス信
号は発生されない。Therefore, when the clock signal CK2a is delayed with respect to the clock signal CK1a by the delay time ta or more, the error detecting circuit 15 outputs the one-shot pulse signal signal N2 having the time width tb shown in FIG. on the other hand,
When the delay time of the clock signal CK2a with respect to the clock signal CK1a is the delay time ta or less, or when the clock signal CK1a is delayed more than the clock signal CK2a, such a pulse signal of the signal N2. Is not generated.

【００５０】図６は、本実施例の前記レベルホールド回
路の回路図である。FIG. 6 is a circuit diagram of the level hold circuit of this embodiment.

【００５１】この図６では、前記図３に示される前記レ
ベルホールド回路１６の回路図が示される。該レベルホ
ールド回路１６は、図示される如く、ダイオードＤと、
抵抗Ｒ１及びＲ２と、コンデンサＣ２とにより構成され
る。In FIG. 6, a circuit diagram of the level hold circuit 16 shown in FIG. 3 is shown. The level hold circuit 16 includes a diode D and
It is composed of resistors R1 and R2 and a capacitor C2.

【００５２】図７は、前記レベルホールド回路１６の動
作を示すタイムチャートである。FIG. 7 is a time chart showing the operation of the level hold circuit 16.

【００５３】前述のように前記誤差検出回路１５は、ク
ロック信号ＣＫ１ａに対してクロック信号ＣＫ２ａが前
記遅延時間ｔａ以上遅延すると、ワンショットのパルス
信号の前記タイミングずれ期間信号ＳＤを出力する。例
えばこの図７では、時刻ｔ１０〜ｔ１０′、時刻ｔ１１
〜ｔ１１′、時刻ｔ１２〜ｔ１２′にあって、パルス信
号が入力されている。このようなパルス信号の期間に
は、前記ダイオードＤ及び抵抗Ｒ１を経て前記コンデン
サＣ２へ電圧が印加され充電されるため、前記スキュー
量検出信号ＳＳは上昇する。一方、前記抵抗Ｒ２によっ
て、前記コンデンサＣ２に蓄えられた電荷は少しずつ放
電される。As described above, when the clock signal CK2a is delayed with respect to the clock signal CK1a by the delay time ta or more, the error detection circuit 15 outputs the timing deviation period signal SD of the one-shot pulse signal. For example, in FIG. 7, time t10 to t10 ', time t11
.About.t11 'and times t12 to t12', the pulse signal is input. During such a pulse signal period, a voltage is applied to the capacitor C2 via the diode D and the resistor R1 to charge the capacitor C2, so that the skew amount detection signal SS rises. On the other hand, the electric charge stored in the capacitor C2 is gradually discharged by the resistor R2.

【００５４】従って、このようなレベルホールド回路１
６によれば、前記タイミングずれ期間信号ＳＤにあるパ
ルス信号が、前記コンデンサＣ２の電荷として積分され
る。従って、該レベルホールド回路１６からは、クロッ
ク信号ＣＫ１ａ及びＣＫ２ａの間のスキューが大きくな
る程電圧が高くなる前記スキュー量検出信号ＳＳを生成
することができる。Therefore, such a level hold circuit 1
According to 6, the pulse signal in the timing deviation period signal SD is integrated as the charge of the capacitor C2. Therefore, the level hold circuit 16 can generate the skew amount detection signal SS in which the voltage increases as the skew between the clock signals CK1a and CK2a increases.

【００５５】図８は、本実施例に用いられる前記スキュ
ー調整回路の回路図である。FIG. 8 is a circuit diagram of the skew adjusting circuit used in this embodiment.

【００５６】この図８に示す如く、本実施例の前記スキ
ュー検出回路１４Ａは、ＰチャネルＭＯＳトランジスタ
ＴＰ１〜ＴＰ４と、ＮチャネルＭＯＳトランジスタＴＮ
１及びＴＮ２と、コンデンサＣ３及びＣ４と、インバー
タゲートＩ５及びＩ６とにより構成されている。As shown in FIG. 8, the skew detecting circuit 14A of the present embodiment has P-channel MOS transistors TP1 to TP4 and an N-channel MOS transistor TN.
1 and TN2, capacitors C3 and C4, and inverter gates I5 and I6.

【００５７】まず、前記ＰチャネルＭＯＳトランジスタ
ＴＰ３及びＴＰ４のゲートには、いずれにも前記スキュ
ー量検出信号ＳＳが入力されている。ここで、これらＰ
チャネルＭＯＳトランジスタＴＰ３及びＴＰ４は、前述
した遅延調整ＭＯＳトランジスタとして用いられてい
る。First, the skew amount detection signal SS is input to the gates of the P-channel MOS transistors TP3 and TP4. Where these P
The channel MOS transistors TP3 and TP4 are used as the delay adjustment MOS transistors described above.

【００５８】ここで、前記ＰチャネルＭＯＳトランジス
タＴＰ１及び前記ＮチャネルＭＯＳトランジスタＴＮ１
によって、第１のインバータゲートが構成され、クロッ
ク信号ＣＫ１が入力されている。又、前記ＰチャネルＭ
ＯＳトランジスタＴＰ２及び前記ＮチャネルＭＯＳトラ
ンジスタＴＮ２によって第２のインバータゲートが構成
されている。Here, the P-channel MOS transistor TP1 and the N-channel MOS transistor TN1
The first inverter gate is configured by and the clock signal CK1 is input. Also, the P channel M
The OS transistor TP2 and the N-channel MOS transistor TN2 form a second inverter gate.

【００５９】又、クロック信号ＣＫ１ａに対するクロッ
ク信号ＣＫ２ａの遅延が大きくなり、前記スキュー量検
出信号ＳＳの電圧が大きくなると、前記ＰチャネルＭＯ
ＳトランジスタＴＰ３及びＴＰ４のゲートに印加される
電圧も高くなり、これらのドレイン電流が小さくなる。
すると、負荷容量の前記コンデンサＣ３及びＣ４に対す
る、前記第１インバータゲート又前記第２インバータゲ
ートからＨ状態が出力される際のこれらの出力電流が抑
えられ、これら第１インバータゲートや第２インバータ
ゲートの出力の立ち下がりが遅くなる。Further, when the delay of the clock signal CK2a with respect to the clock signal CK1a becomes large and the voltage of the skew amount detection signal SS becomes large, the P channel MO becomes larger.
The voltage applied to the gates of the S transistors TP3 and TP4 also increases, and the drain currents of these transistors decrease.
Then, the output currents of the capacitors C3 and C4 of the load capacitance when the H state is output from the first inverter gate or the second inverter gate are suppressed, and the first inverter gate and the second inverter gate are suppressed. Output slows down.

【００６０】このように、該スキュー調整回路１４Ａで
は、前記スキュー量検出信号ＳＳに応じて、前記第１イ
ンバータゲートではクロック信号ＣＫ１ｃの立ち上がり
の遅延時間が調整され、前記第２インバータゲートでは
該クロック信号ＣＫ１ｃの立ち下がりの遅延時間が調整
される。又、このようにして該クロック信号ＣＫ１ｃの
立ち上がり又立ち下がりの遅延時間が前記スキュー量検
出信号ＳＳに応じて調整されることで、最終的には、ク
ロック信号ＣＫ１ａとＣＫ２ａとのスキューが低減され
る。As described above, in the skew adjusting circuit 14A, the delay time of the rising edge of the clock signal CK1c is adjusted in the first inverter gate according to the skew amount detection signal SS, and the clock is adjusted in the second inverter gate. The delay time of the falling edge of the signal CK1c is adjusted. Further, in this way, the delay time of the rising or falling of the clock signal CK1c is adjusted according to the skew amount detection signal SS, so that the skew between the clock signals CK1a and CK2a is finally reduced. It

【００６１】以上説明したとおり、本実施例によれば、
本発明を適用して、クロック信号ＣＫ１ａとＣＫ２ａと
の間のスキューを自動的に検出し、又該スキューを低減
することができる。As described above, according to this embodiment,
By applying the present invention, the skew between the clock signals CK1a and CK2a can be automatically detected and the skew can be reduced.

【００６２】図９は、本発明が適用されたスキュー低減
回路の第２実施例を用いたクロック信号の分配回路の回
路図である。FIG. 9 is a circuit diagram of a clock signal distribution circuit using a second embodiment of the skew reducing circuit to which the present invention is applied.

【００６３】この図９において、本発明は、スキュー検
出回路１３Ａと、スキュー調整回路１４Ａとにおいて適
用される。本実施例にあっては、前記スキュー調整回路
１４Ａは、該スキュー調整回路１４Ａにて信号伝達時間
を調整するクロック信号ＣＫ１ｃの信号経路に配置され
ている。又、前記スキュー量検出回路１３Ａについて
は、前記スキュー調整回路１４Ａとは分離して、クロッ
ク信号ＣＫ１ａやＣＫ２ａの供給先側へ配置されてい
る。In FIG. 9, the present invention is applied to the skew detecting circuit 13A and the skew adjusting circuit 14A. In the present embodiment, the skew adjusting circuit 14A is arranged in the signal path of the clock signal CK1c for adjusting the signal transmission time in the skew adjusting circuit 14A. Further, the skew amount detection circuit 13A is arranged on the supply destination side of the clock signals CK1a and CK2a separately from the skew adjustment circuit 14A.

【００６４】又、本第２実施例にあっては、前記回路ブ
ロック１Ａと１Ｂとの間が比較的離れているため、これ
らの中間位置に前記スキュー検出回路１３Ａを配置した
としても、該スキュー検出回路１３Ａに入力するクロッ
ク信号ＣＫ１ａやＣＫ２ａの配線の長さが長くなってし
まう。このため、本第２実施例にあっては、前記回路ブ
ロック１Ａの近傍にバッファゲートＢ１を配置し、又、
前記回路ブロック１Ｂの近傍にバッファゲートＢ２を配
置している。これらバッファゲートＢ１又Ｂ２から出力
されるクロック信号ＣＫ１ｂ又ＣＫ２ｂを前記スキュー
検出回路１３Ａに入力している。このように、これらバ
ッファゲートＢ１又Ｂ２を用い、又これらをこのような
位置に配置することで、本実施例ではクロック信号ＣＫ
１ａとＣＫ２ａとの間のスキューを、より精度良く検出
している。Further, in the second embodiment, since the circuit blocks 1A and 1B are relatively distant from each other, even if the skew detecting circuit 13A is arranged at an intermediate position between them, the skew is still present. The wiring length of the clock signals CK1a and CK2a input to the detection circuit 13A becomes long. Therefore, in the second embodiment, the buffer gate B1 is arranged near the circuit block 1A, and
A buffer gate B2 is arranged near the circuit block 1B. The clock signal CK1b or CK2b output from the buffer gate B1 or B2 is input to the skew detection circuit 13A. In this way, by using the buffer gates B1 and B2 and arranging them at such positions, the clock signal CK in the present embodiment.
The skew between 1a and CK2a is detected more accurately.

【００６５】図１０は、本実施例に用いられるスキュー
検出回路の構成を示すブロック図である。FIG. 10 is a block diagram showing the configuration of the skew detection circuit used in this embodiment.

【００６６】この図１０では、一点鎖線で示される如
く、前記スキュー検出回路１３Ａが、前記図４に示した
前記誤差検出回路１５と、前記図６に示した前記レベル
ホールド回路１６とによって構成されている。In FIG. 10, the skew detection circuit 13A is constituted by the error detection circuit 15 shown in FIG. 4 and the level hold circuit 16 shown in FIG. 6, as shown by the alternate long and short dash line. ing.

【００６７】このような本実施例についても、前記第１
実施例と同様に動作し、クロック信号ＣＫ１ａ及びＣＫ
２ａ間のスキューを自動的に検出し、又低減することが
できる。Also in this embodiment as described above, the first
The clock signals CK1a and CK operate in the same manner as in the embodiment.
The skew between the 2a can be automatically detected and reduced.

【００６８】なお、前記第１実施例及び前記第２実施例
は、いずれも、クロック信号ＣＫ１ａ及びＣＫ２ａの立
ち下がりエッジを相互に参照することで、これらのスキ
ューの有無を自動的に検出し、これによって該スキュー
を低減している。しかしながら、本発明はこのようなも
のに限定されるものではない。即ち、対象となる２つの
被スキュー低減信号にあって、立ち上がりエッジを相互
に参照してスキューの有無や大きさを検出し、これに基
づいて該スキューを低減してもよい。あるいは、立ち下
がりエッジと立ち上がりエッジとで共に２信号間のスキ
ューの有無や大きさを自動的に検出し、これに基づいて
該スキューを低減してもよい。In each of the first and second embodiments, the presence or absence of these skews is automatically detected by mutually referencing the falling edges of the clock signals CK1a and CK2a. This reduces the skew. However, the present invention is not limited to this. That is, in two target skew-reduced signals, the presence or absence of the skew and the magnitude of the skew may be detected by mutually referencing the rising edges, and the skew may be reduced based on this. Alternatively, both the falling edge and the rising edge may automatically detect the presence or absence of the skew between the two signals, and based on this, the skew may be reduced.

【００６９】又、前記第１実施例及び前記第２実施例
は、いずれも、前記スキュー調整回路１４Ａによる信号
伝達時間の調整をクロック信号ＣＫ１ａ側のみ行ってい
るが、本発明はこのようなものに限定されない。即ち、
クロック信号ＣＫ２ａ側でも前記スキュー調整回路１４
Ａを配置し、これによって信号伝達時間を調整してもよ
い。このようにすることで、前記第１実施例や第２実施
例の如く、クロック信号ＣＫ１ａに対してクロック信号
ＣＫ２ａのタイミングが遅れる傾向がある場合にも、前
記スキュー調整回路１４Ｂにてクロック信号ＣＫ１ａの
遅延の度合いを調整することができる。更に、クロック
信号ＣＫ２ａに対してクロック信号ＣＫ１ａのタイミン
グが遅れる傾向にある場合にも、クロック信号ＣＫ２ａ
側に配置した前記スキュー調整回路１４Ａで該クロック
信号ＣＫ２ａの信号を適宜遅延させ、スキューを低減す
ることができる。In both the first and second embodiments, the signal transfer time is adjusted by the skew adjusting circuit 14A only on the clock signal CK1a side. However, the present invention is not limited to this. Not limited to. That is,
Also on the clock signal CK2a side, the skew adjusting circuit 14
A may be arranged and the signal transmission time may be adjusted accordingly. By doing so, even when the timing of the clock signal CK2a tends to be delayed with respect to the clock signal CK1a as in the first and second embodiments, the skew adjusting circuit 14B causes the clock signal CK1a to be delayed. You can adjust the degree of delay. Further, even when the timing of the clock signal CK1a tends to be delayed with respect to the clock signal CK2a, the clock signal CK2a
The skew can be reduced by appropriately delaying the signal of the clock signal CK2a by the skew adjusting circuit 14A arranged on the side.

【００７０】[0070]

【発明の効果】以上説明したとおり、本発明によれば、
２つの被スキュー低減信号間のスキューを自動的に検出
し、又低減することができるスキュー低減回路を提供す
るという優れた効果を得ることができる。As described above, according to the present invention,
The excellent effect of providing a skew reducing circuit capable of automatically detecting the skew between two skewed reduced signals and reducing the skew can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のスキュー低減回路の要旨を示す回路図FIG. 1 is a circuit diagram showing the outline of a skew reduction circuit according to the present invention.

【図２】本発明が適用されたスキュー低減回路の第１実
施例を用いたクロック信号の分配回路の回路図FIG. 2 is a circuit diagram of a clock signal distribution circuit using a first embodiment of a skew reduction circuit to which the present invention is applied.

【図３】前記第１実施例に用いられるスキュー低減回路
の構成を示すブロック図FIG. 3 is a block diagram showing a configuration of a skew reducing circuit used in the first embodiment.

【図４】前記第１実施例の前記スキュー低減回路に用い
られる誤差検出回路の回路図FIG. 4 is a circuit diagram of an error detection circuit used in the skew reduction circuit of the first embodiment.

【図５】前記誤差検出回路の動作を示すタイムチャートFIG. 5 is a time chart showing the operation of the error detection circuit.

【図６】前記第１実施例の前記スキュー低減回路に用い
られるレベルホールド回路の回路図FIG. 6 is a circuit diagram of a level hold circuit used in the skew reduction circuit of the first embodiment.

【図７】前記レベルホールド回路の動作を示すタイムチ
ャートFIG. 7 is a time chart showing the operation of the level hold circuit.

【図８】前記第１実施例の前記スキュー低減回路に用い
られるスキュー調整回路の回路図FIG. 8 is a circuit diagram of a skew adjusting circuit used in the skew reducing circuit of the first embodiment.

【図９】本発明が適用されたスキュー低減回路の第２実
施例を用いたクロック信号の分配回路の回路図FIG. 9 is a circuit diagram of a clock signal distribution circuit using a second embodiment of a skew reduction circuit to which the present invention is applied.

【図１０】前記第２実施例のスキュー低減回路に用いら
れるスキュー検出回路の構成を示すブロック図FIG. 10 is a block diagram showing the configuration of a skew detection circuit used in the skew reduction circuit of the second embodiment.

【図１１】従来のクロック信号の分配回路の第１例の回
路図FIG. 11 is a circuit diagram of a first example of a conventional clock signal distribution circuit.

【図１２】従来の前記第１例のクロック信号分配回路の
浮遊容量が集中定数とされた等価回路図FIG. 12 is an equivalent circuit diagram in which the stray capacitance of the conventional clock signal distribution circuit of the first example is used as a lumped constant.

【図１３】従来の前記第２例のクロック分配回路の浮遊
容量が分布定数とされた等価回路図FIG. 13 is an equivalent circuit diagram in which the stray capacitance of the conventional clock distribution circuit of the second example is used as a distributed constant.

【図１４】従来のクロック信号の分配回路の第２例の回
路図FIG. 14 is a circuit diagram of a second example of a conventional clock signal distribution circuit.

【符号の説明】[Explanation of symbols]

１…回路ブロック １０…クロック信号発生回路 １２…スキュー低減回路 １３、１３Ａ…スキュー検出回路 １４、１４Ａ…スキュー調整回路 １５…誤差検出回路 １６…レベルホールド回路 ＣＫ、ＣＫ１〜ＣＫ３、ＣＫ１ａ、ＣＫ１ｂ、ＣＫ２
ａ、ＣＫ２ｂ…クロック信号 Ｂ…バッファゲート Ｉ…インバータゲート Ｃ、Ｃ１〜Ｃ４…コンデンサ Ｒ、Ｒ１、Ｒ２…抵抗 ＳＳ…スキュー量検出信号 ＳＤ…タイミングずれ期間信号DESCRIPTION OF SYMBOLS 1 ... Circuit block 10 ... Clock signal generation circuit 12 ... Skew reduction circuit 13, 13A ... Skew detection circuit 14, 14A ... Skew adjustment circuit 15 ... Error detection circuit 16 ... Level hold circuit CK, CK1 to CK3, CK1a, CK1b, CK2
a, CK2b ... Clock signal B ... Buffer gate I ... Inverter gate C, C1 to C4 ... Capacitor R, R1, R2 ... Resistor SS ... Skew amount detection signal SD ... Timing deviation period signal

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】本来同一のタイミングの信号である、異な
るバッファゲートから出力される２つの被スキュー低減
信号にあって、 これら被スキュー低減信号間のスキューの大きさに応じ
たスキュー量検出信号を生成するスキュー検出回路と、 前記スキュー量検出信号に従って、２つの前記被スキュ
ー低減信号のうちの少なくとも一方の信号伝達時間を調
整するスキュー調整回路とを備えたことを特徴とするス
キュー低減回路。1. A skew amount detection signal according to a magnitude of a skew between the skewed reduced signals, which is originally a signal of the same timing and is output from different buffer gates. A skew reducing circuit comprising: a skew detecting circuit that generates the signal; and a skew adjusting circuit that adjusts a signal transmission time of at least one of the two skew reduced signals according to the skew amount detecting signal. 【請求項２】請求項１において、 前記スキュー調整回路は信号伝達時間を調整する方の前
記被スキュー低減信号の信号経路へ配置すると共に、 前記スキュー量検出回路については、前記スキュー調整
回路とは分離して、前記被スキュー低減信号の供給先側
へ配置するようにしたことを特徴とするスキュー低減回
路。2. The skew adjusting circuit according to claim 1, wherein the skew adjusting circuit is arranged on a signal path of the skew reduced signal for adjusting a signal transmission time, and the skew amount detecting circuit is different from the skew adjusting circuit. A skew reducing circuit, which is separated and arranged on the side to which the reduced skewed signal is supplied. 【請求項３】請求項１又は２において、前記スキュー検
出回路が、 ２つの前記被スキュー低減信号間のタイミングずれの期
間を示す信号を生成する誤差検出回路と、 該タイミングずれ期間信号を積分することで、前記スキ
ュー量検出信号を生成するレベルホールド回路とにより
構成されていることを特徴とするスキュー低減回路。3. The error detection circuit according to claim 1, wherein the skew detection circuit generates a signal indicating a period of timing deviation between the two skewed reduced signals, and the timing deviation period signal is integrated. Thus, the skew reduction circuit is configured by a level hold circuit that generates the skew amount detection signal. 【請求項４】請求項１又は２において、前記スキュー調
整回路が、 信号伝達時間が調整される方の前記被スキュー低減信号
の信号経路に配置する、出力駆動電流を制御するための
遅延調整ＭＯＳトランジスタを用い、 該遅延調整ＭＯＳトランジスタのゲートへ、前記スキュ
ー量検出信号を入力するようにしたことを特徴とするス
キュー低減回路。4. A delay adjusting MOS for controlling an output drive current, wherein the skew adjusting circuit is arranged in a signal path of the skew reduced signal whose signal transmission time is adjusted, according to claim 1 or 2. A skew reduction circuit characterized in that a transistor is used, and the skew amount detection signal is input to the gate of the delay adjustment MOS transistor.