JPH08274422A - 回路基板 - Google Patents
回路基板Info
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- JPH08274422A JPH08274422A JP7138895A JP7138895A JPH08274422A JP H08274422 A JPH08274422 A JP H08274422A JP 7138895 A JP7138895 A JP 7138895A JP 7138895 A JP7138895 A JP 7138895A JP H08274422 A JPH08274422 A JP H08274422A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
- H05K3/4676—Single layer compositions
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】 (修正有)
【構成】 W(Mo)を主成分とする配線導体1を内蔵
したセラミック基体(A)の表面に、この内部導体と基
板のスルーホール部分を通じて接続しているW(Mo)
40〜90wt%とIr,Pt,Ti,Crの1又は2
以上10〜40wt%含有する厚膜導体層2,2’を配
置し、この厚膜導体層に無電解Cuメッキ配線3,3’
を形成するとともに、さらに該メッキ層の一部に厚付け
電解Cuメッキ層を形成して放熱体4もしくは大電流を
印加し得る低抵抗配線構造を有すもの。又、無電解Cu
メッキ配線層の少なくとも一部分に厚膜導体を形成した
もの。 【効果】 多層セラミック基板表層にCuメッキ配線層
とCuメッキ法による放電体、低抵抗配線部を備えるの
で、特性値に優れた放熱性の基板が得られ、厚膜Cu導
体や厚膜抵抗も同一基板に形成でき、高放熱および配線
抵抗特性に優れ、配線密度に優れた回路基板となる。
したセラミック基体(A)の表面に、この内部導体と基
板のスルーホール部分を通じて接続しているW(Mo)
40〜90wt%とIr,Pt,Ti,Crの1又は2
以上10〜40wt%含有する厚膜導体層2,2’を配
置し、この厚膜導体層に無電解Cuメッキ配線3,3’
を形成するとともに、さらに該メッキ層の一部に厚付け
電解Cuメッキ層を形成して放熱体4もしくは大電流を
印加し得る低抵抗配線構造を有すもの。又、無電解Cu
メッキ配線層の少なくとも一部分に厚膜導体を形成した
もの。 【効果】 多層セラミック基板表層にCuメッキ配線層
とCuメッキ法による放電体、低抵抗配線部を備えるの
で、特性値に優れた放熱性の基板が得られ、厚膜Cu導
体や厚膜抵抗も同一基板に形成でき、高放熱および配線
抵抗特性に優れ、配線密度に優れた回路基板となる。
Description
【0001】
【産業上の利用分野】この発明は、電子回路部品として
用いるセラミック基板であって、特に放熱特性もしくは
大電流を印加し得る低抵抗配線構造に優れた回路基板に
関する。
用いるセラミック基板であって、特に放熱特性もしくは
大電流を印加し得る低抵抗配線構造に優れた回路基板に
関する。
【0002】
【従来の技術】セラミック回路基板に放熱体を形成する
には、Cu−W板を非酸化雰囲気中でのろう付け(約
800℃以上)するか(特公平3−76795号公報参
照)、又は配線用回路の一部として、表面を予備酸化
した銅板か又はタフピッチ銅板を基板上に配置して、非
酸化性雰囲気中で1065℃〜1083℃で熱処理する
ことにより接合する(特公昭60−41545号公報及
び特公平2−427985号公報参照)方法が一般に知
られている。
には、Cu−W板を非酸化雰囲気中でのろう付け(約
800℃以上)するか(特公平3−76795号公報参
照)、又は配線用回路の一部として、表面を予備酸化
した銅板か又はタフピッチ銅板を基板上に配置して、非
酸化性雰囲気中で1065℃〜1083℃で熱処理する
ことにより接合する(特公昭60−41545号公報及
び特公平2−427985号公報参照)方法が一般に知
られている。
【0003】の方法では、Cu−W自身の熱伝導率が
銅板よりも小さく、放熱性能が十分でないため、必要面
積が大きくなる等、設計上の制約が大きくなる欠点があ
る。の方法では、回路の配線形状に加工した銅板を基
板上に重ねて熱処理するため、パワーモジュール回路等
配線密度の小さい回路しか形成できず、より高密度配線
による基板の小型化ができないという問題を有してい
る。又、共、放熱体の形成工程では非酸化性雰囲気
中での高温処理が必要であり、生産性に劣る。放熱体構
造はパワーモジュール回路等では、配線層の厚みが大き
く、配線の断面積を増やせるため、放熱体としての機能
と同時に大電流を負荷し得る低抵抗配線として機能させ
る場合も多いが、,の方法では上述の理由による問
題点により、基板のさらなる小型化等が困難である。
銅板よりも小さく、放熱性能が十分でないため、必要面
積が大きくなる等、設計上の制約が大きくなる欠点があ
る。の方法では、回路の配線形状に加工した銅板を基
板上に重ねて熱処理するため、パワーモジュール回路等
配線密度の小さい回路しか形成できず、より高密度配線
による基板の小型化ができないという問題を有してい
る。又、共、放熱体の形成工程では非酸化性雰囲気
中での高温処理が必要であり、生産性に劣る。放熱体構
造はパワーモジュール回路等では、配線層の厚みが大き
く、配線の断面積を増やせるため、放熱体としての機能
と同時に大電流を負荷し得る低抵抗配線として機能させ
る場合も多いが、,の方法では上述の理由による問
題点により、基板のさらなる小型化等が困難である。
【0004】又、放熱構造をセラミック基板表層のW
(又はMo)導体上にCuメッキ法により形成させる方
法が従来の技術(特開昭63−107087号公報参
照)の利用として考えられ、この方法は高密度配線には
適しているが、W(又はMo)導体上にCuメッキを施
すとフクレ異常が発生し易く、特にCuメッキ層の下地
への密着性を向上させるために一般に実施されているシ
ンタリング処理(熱処理)後のフクレ発生率は増加す
る。上記特開昭63−107087号公報では、Cuメ
ッキ厚みに比例してフクレ生成量も増加することを開示
しており、放熱体として機能する程度の厚付けのCuメ
ッキ処理(約50μm以上)の場合、フクレ生成量がよ
り大きくなり、Cuメッキ膜の品質低下を起し、放熱体
としての信頼性が劣るという欠点があった。
(又はMo)導体上にCuメッキ法により形成させる方
法が従来の技術(特開昭63−107087号公報参
照)の利用として考えられ、この方法は高密度配線には
適しているが、W(又はMo)導体上にCuメッキを施
すとフクレ異常が発生し易く、特にCuメッキ層の下地
への密着性を向上させるために一般に実施されているシ
ンタリング処理(熱処理)後のフクレ発生率は増加す
る。上記特開昭63−107087号公報では、Cuメ
ッキ厚みに比例してフクレ生成量も増加することを開示
しており、放熱体として機能する程度の厚付けのCuメ
ッキ処理(約50μm以上)の場合、フクレ生成量がよ
り大きくなり、Cuメッキ膜の品質低下を起し、放熱体
としての信頼性が劣るという欠点があった。
【0005】
【発明が解決しようとする課題】この発明では、フクレ
のない厚付けCuメッキ膜を形成し、放熱特性に優れ、
又は低抵抗配線構造を有する回路基板を生産性良く提供
できるものである。
のない厚付けCuメッキ膜を形成し、放熱特性に優れ、
又は低抵抗配線構造を有する回路基板を生産性良く提供
できるものである。
【0006】
【課題を解決するための手段】本発明は、W又は/およ
びMoを主成分とする配線導体を内蔵したセラミック基
体の表面に、この内部導体と基板のスルーホール部分を
通じて接続しているW又は/およびMo40〜90wt
%とIr,Pt,Ti,Crの1種又は2種以上を10
〜60wt%含有する厚膜導体層を配置し、この厚膜導
体層に無電解Cuメッキ配線層を形成するとともに、さ
らに該メッキ層の一部に厚付け電解Cuメッキ層を形成
して放熱体もしくは大電流を印加し得る低抵抗配線構造
を有することを特徴とする回路基板である。又、無電解
Cuメッキ配線層の少なくとも一部分に主としてCuよ
りなる厚膜導体層を形成する場合もある。
びMoを主成分とする配線導体を内蔵したセラミック基
体の表面に、この内部導体と基板のスルーホール部分を
通じて接続しているW又は/およびMo40〜90wt
%とIr,Pt,Ti,Crの1種又は2種以上を10
〜60wt%含有する厚膜導体層を配置し、この厚膜導
体層に無電解Cuメッキ配線層を形成するとともに、さ
らに該メッキ層の一部に厚付け電解Cuメッキ層を形成
して放熱体もしくは大電流を印加し得る低抵抗配線構造
を有することを特徴とする回路基板である。又、無電解
Cuメッキ配線層の少なくとも一部分に主としてCuよ
りなる厚膜導体層を形成する場合もある。
【0007】この構成の具体例を図1に基づいて説明す
る。Aはセラミック多層基板で、W又は/およびMoを
主成分とする配線導体1を内蔵している。この内部導体
1と基板のスルーホール部分を通じて接続している、W
又は/およびMo40〜90wt%とIr,Pt,T
i,Crの1種又は2種以上を10〜90wt%含有す
る厚膜導体層2と2’を基板Aの表面に配置し、これら
の上に無電解Cuメッキ層3と3’を形成している。厚
膜導体層2’の無電解Cuメッキ層3’の上には厚付け
電解Cuメッキ層で形成した放熱体もしくは低抵抗配線
部4を設ける。又、無電解Cuメッキ層3の一部分には
主としてCuよりなる厚膜導体層5を設けてもよい。な
お、図中6は厚膜抵抗体である。
る。Aはセラミック多層基板で、W又は/およびMoを
主成分とする配線導体1を内蔵している。この内部導体
1と基板のスルーホール部分を通じて接続している、W
又は/およびMo40〜90wt%とIr,Pt,T
i,Crの1種又は2種以上を10〜90wt%含有す
る厚膜導体層2と2’を基板Aの表面に配置し、これら
の上に無電解Cuメッキ層3と3’を形成している。厚
膜導体層2’の無電解Cuメッキ層3’の上には厚付け
電解Cuメッキ層で形成した放熱体もしくは低抵抗配線
部4を設ける。又、無電解Cuメッキ層3の一部分には
主としてCuよりなる厚膜導体層5を設けてもよい。な
お、図中6は厚膜抵抗体である。
【0008】
【作用】W又は/およびMoの導体層上に電解Cuメッ
キおよび無電解Cuメッキ処理を行うと、Cuの析出と
同時に導体表面で主としてH2ガスが生じ、導体表面や
メッキ皮膜内に吸着あるいは吸蔵される。これがフクレ
発生の主たる要因であり、Cuメッキ処理後、メッキ皮
膜の接合強度を向上させるために行われるシンタリング
工程(熱処理)によりフクレ生成量はさらに増加する。
しかし、メッキ下地の導体層にIr,Pt,Ti,Cr
の1種又は2種以上を混合させることにより、導体表面
へのH2の吸着やメッキ皮膜内への吸蔵反応は減少し、
この結果、メッキ後およびシンタリング工程後のフクレ
発生量は著しく低下する。この原因はWやMoよりなる
下地に比較して、上記Irなどの元素を添加することに
より、導体層表面の活性状態とCuメッキ皮膜の特性が
変化しているためである。Irなどの添加元素が10w
t%未満の場合はフクレ生成量の低減効果が低いため不
適当であり、又、60wt%を越えると、基板構成材で
ある例えばアルミナなどのグリーンシートとの焼結特性
の差が大きくなるため、導体層としての信頼性が劣化す
ることと、経済性の見地から不適当である。
キおよび無電解Cuメッキ処理を行うと、Cuの析出と
同時に導体表面で主としてH2ガスが生じ、導体表面や
メッキ皮膜内に吸着あるいは吸蔵される。これがフクレ
発生の主たる要因であり、Cuメッキ処理後、メッキ皮
膜の接合強度を向上させるために行われるシンタリング
工程(熱処理)によりフクレ生成量はさらに増加する。
しかし、メッキ下地の導体層にIr,Pt,Ti,Cr
の1種又は2種以上を混合させることにより、導体表面
へのH2の吸着やメッキ皮膜内への吸蔵反応は減少し、
この結果、メッキ後およびシンタリング工程後のフクレ
発生量は著しく低下する。この原因はWやMoよりなる
下地に比較して、上記Irなどの元素を添加することに
より、導体層表面の活性状態とCuメッキ皮膜の特性が
変化しているためである。Irなどの添加元素が10w
t%未満の場合はフクレ生成量の低減効果が低いため不
適当であり、又、60wt%を越えると、基板構成材で
ある例えばアルミナなどのグリーンシートとの焼結特性
の差が大きくなるため、導体層としての信頼性が劣化す
ることと、経済性の見地から不適当である。
【0009】この発明の回路基板の製造法としては、W
(又はMo)と上記の添加元素の粉末よりなる導体ペー
ストをグリーンシート最外層の表層配線あるいはスルー
ホール部分に印刷等により形成した後、グリーンシート
を積層後還元性雰囲気中で導体層とグリーンシートの同
時焼成を行う。その後無電解Cuメッキ法により導体層
上にCuを析出させCuメッキ配線層を形成する。メッ
キ法には、一般に電解メッキと無電解メッキの2方式が
あるが、セラミック基板表層にW(又はMo)配線密度
が大きい導体配線層を形成する場合、微細な配線や独立
した導体のランド部分を多数有する配線設計となること
が避けられないため、配線層全部に通電させる必要があ
る電解メッキ法は、電極用の引出し線の形成が必要とな
り高密度配線には不適当である。よって引出し線形成の
不要な無電解のCuメッキ法により、基板表層の導体配
線層全部のCuメッキ処理を実施する。さらにCuメッ
キ配線上の一部に電解Cuメッキ法により、約50μm
以上の厚いCuメッキ膜を析出させることにより、放熱
体もしくは低抵抗配線部を形成する。メッキ厚みは、基
板の放熱性能もしくは印加電流値の仕様を満足するよう
に、Cuメッキ処理条件を調節することにより任意に制
御できる。放熱体形成後、Cu厚膜導体をCuメッキ配
線の一部に重ねて印刷、焼成(非酸化雰囲気中)するこ
とにより形成し、さらに厚膜抵抗体と保護ガラス層も同
様の方法で形成することにより、基板表面に配線密度の
高い厚膜回路を形成することができる。
(又はMo)と上記の添加元素の粉末よりなる導体ペー
ストをグリーンシート最外層の表層配線あるいはスルー
ホール部分に印刷等により形成した後、グリーンシート
を積層後還元性雰囲気中で導体層とグリーンシートの同
時焼成を行う。その後無電解Cuメッキ法により導体層
上にCuを析出させCuメッキ配線層を形成する。メッ
キ法には、一般に電解メッキと無電解メッキの2方式が
あるが、セラミック基板表層にW(又はMo)配線密度
が大きい導体配線層を形成する場合、微細な配線や独立
した導体のランド部分を多数有する配線設計となること
が避けられないため、配線層全部に通電させる必要があ
る電解メッキ法は、電極用の引出し線の形成が必要とな
り高密度配線には不適当である。よって引出し線形成の
不要な無電解のCuメッキ法により、基板表層の導体配
線層全部のCuメッキ処理を実施する。さらにCuメッ
キ配線上の一部に電解Cuメッキ法により、約50μm
以上の厚いCuメッキ膜を析出させることにより、放熱
体もしくは低抵抗配線部を形成する。メッキ厚みは、基
板の放熱性能もしくは印加電流値の仕様を満足するよう
に、Cuメッキ処理条件を調節することにより任意に制
御できる。放熱体形成後、Cu厚膜導体をCuメッキ配
線の一部に重ねて印刷、焼成(非酸化雰囲気中)するこ
とにより形成し、さらに厚膜抵抗体と保護ガラス層も同
様の方法で形成することにより、基板表面に配線密度の
高い厚膜回路を形成することができる。
【0010】
実施例1 粒径が0.5〜3.0φμmのW粉末にそれと同等の粒
度分布を有するIr(Pt,Ti,Cr)をW(Mo)
粉末に加えて、主としてエチルセルロース樹脂を溶剤に
溶解した有機バインダーを混合してペーストを製造し
た。アルミナのグリーンシート上にW(Mo)粉末より
なる内部導体用ペーストを印刷した後、上記の混合ペー
ストを最外層のグリーンシート表面およびスルーホール
内部に充填するよう印刷した。この多層のグリーンシー
トをプレス成形にて積層した後、水素雰囲気中、約15
00℃でグリーンシートと配線導体の同時焼成を行い、
アルミナ質多層基板を製作した。
度分布を有するIr(Pt,Ti,Cr)をW(Mo)
粉末に加えて、主としてエチルセルロース樹脂を溶剤に
溶解した有機バインダーを混合してペーストを製造し
た。アルミナのグリーンシート上にW(Mo)粉末より
なる内部導体用ペーストを印刷した後、上記の混合ペー
ストを最外層のグリーンシート表面およびスルーホール
内部に充填するよう印刷した。この多層のグリーンシー
トをプレス成形にて積層した後、水素雰囲気中、約15
00℃でグリーンシートと配線導体の同時焼成を行い、
アルミナ質多層基板を製作した。
【0011】その後、無電解Cuメッキ法で、メッキ膜
厚約5μmになる様に基板表面の配線上にCuメッキ配
線層を形成し、さらにその表面に電解メッキ法により、
Cuメッキを厚み約100μmに析出させて放熱体を形
成した。図1に示すように、無電解Cuメッキ層3に一
部重なるようにCuの厚膜導体層5を印刷し、窒素雰囲
気中約900℃で焼成した。続けて厚膜抵抗体6も同様
の工程で形成して、基板上に厚膜回路を形成した。Cu
メッキ配線層および放熱体はフクレ発生はなく、下地と
の密着性も良好な多層基板であることを確認した。
厚約5μmになる様に基板表面の配線上にCuメッキ配
線層を形成し、さらにその表面に電解メッキ法により、
Cuメッキを厚み約100μmに析出させて放熱体を形
成した。図1に示すように、無電解Cuメッキ層3に一
部重なるようにCuの厚膜導体層5を印刷し、窒素雰囲
気中約900℃で焼成した。続けて厚膜抵抗体6も同様
の工程で形成して、基板上に厚膜回路を形成した。Cu
メッキ配線層および放熱体はフクレ発生はなく、下地と
の密着性も良好な多層基板であることを確認した。
【0012】実施例2および比較例 実施例1の製造品の中、電解Cuメッキ処理で放熱体を
形成した後、窒素雰囲気中約900℃で10分均熱によ
るシンタリング処理をした後、フクレの発生状態を光学
顕微鏡(倍率200倍)を用いて観察し、フクレの発生
率を測定した。結果を表1に示す。測定した基板数は各
実施例、比較例共に25個である。
形成した後、窒素雰囲気中約900℃で10分均熱によ
るシンタリング処理をした後、フクレの発生状態を光学
顕微鏡(倍率200倍)を用いて観察し、フクレの発生
率を測定した。結果を表1に示す。測定した基板数は各
実施例、比較例共に25個である。
【0013】
【表1】
【0014】実施例3 実施例1の内、表1,No.2のペーストを用いて製造し
た多層基板の放熱体と反対側の表面に発熱体である半導
体素子を実装して、放熱特性を測定した結果を表2に示
す。比較例は同一厚み(100μm)のCu−W板を、
放熱体にロー付けにて接合させた。実施例、比較例共に
同一面積の放熱体上に、同一仕様の放熱フィンを取付
け、風速1m/sの条件下で、半導体素子に電力を供給
して、この素子が限界温度に達した際に半導体素子に供
給できる最大電力量を測定して、基板の許容発熱量を計
算した。
た多層基板の放熱体と反対側の表面に発熱体である半導
体素子を実装して、放熱特性を測定した結果を表2に示
す。比較例は同一厚み(100μm)のCu−W板を、
放熱体にロー付けにて接合させた。実施例、比較例共に
同一面積の放熱体上に、同一仕様の放熱フィンを取付
け、風速1m/sの条件下で、半導体素子に電力を供給
して、この素子が限界温度に達した際に半導体素子に供
給できる最大電力量を測定して、基板の許容発熱量を計
算した。
【0015】
【表2】
【0016】実施例の方が許容発熱量が大きく、放熱特
性が優れていることがわかる。
性が優れていることがわかる。
【0017】実施例4 実施例3で作成したものと同じペースト(表1,No.
2)を用いて製造した多層基板に、無電解Cuメッキ法
でCuメッキ配線層を形成した後、さらに電解Cuメッ
キを実施して、Cuメッキの総厚みが約100μm、幅
1cm、長さ1cmの大きさの低抵抗配線部を製造し
た。この低抵抗配線部分の長さ方向の抵抗値の測定結果
を表3に示す。測定は低抵抗値を精度良く測定可能な抵
抗測定器を用いて4端子法によって測定した。比較例と
して同一寸法(厚さ100μm、幅1cm、長さ1c
m)で、Cuを10wt%含有するCu−W板を同一仕
様の多層基板上に、ロー付けにて接合した。本実施例は
比較例に比べ、抵抗値が小さく、大電流を印加する配線
として適当であることがわかる。
2)を用いて製造した多層基板に、無電解Cuメッキ法
でCuメッキ配線層を形成した後、さらに電解Cuメッ
キを実施して、Cuメッキの総厚みが約100μm、幅
1cm、長さ1cmの大きさの低抵抗配線部を製造し
た。この低抵抗配線部分の長さ方向の抵抗値の測定結果
を表3に示す。測定は低抵抗値を精度良く測定可能な抵
抗測定器を用いて4端子法によって測定した。比較例と
して同一寸法(厚さ100μm、幅1cm、長さ1c
m)で、Cuを10wt%含有するCu−W板を同一仕
様の多層基板上に、ロー付けにて接合した。本実施例は
比較例に比べ、抵抗値が小さく、大電流を印加する配線
として適当であることがわかる。
【0018】
【表3】
【0019】
【発明の効果】この発明によれば、多層セラミック基板
の表層に密着性に優れたCuメッキ配線層と、Cuメッ
キ法による放熱体もしくは低抵抗配線部を備えるので、
回路基板として特性の優れた基板が得られる。又、厚膜
Cu導体や厚膜抵抗も同一基板に形成できることから、
高放熱および配線抵抗特性に優れ、かつ、配線密度に優
れた回路を有する基板となる。
の表層に密着性に優れたCuメッキ配線層と、Cuメッ
キ法による放熱体もしくは低抵抗配線部を備えるので、
回路基板として特性の優れた基板が得られる。又、厚膜
Cu導体や厚膜抵抗も同一基板に形成できることから、
高放熱および配線抵抗特性に優れ、かつ、配線密度に優
れた回路を有する基板となる。
【図1】この発明の構成の説明図である。
A セラミック多層基板 1 配線導体 2,2’ 厚膜導体層 3,3’ 無電解Cuメッキ層 4 放熱体もしくは低抵抗配線部 5 厚膜導体層 6 厚膜抵抗体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H05K 3/46 6921−4E H05K 3/46 U (72)発明者 奥村 孝正 山口県美祢市大嶺町東分字岩倉2701番1 株式会社住友金属セラミックス内 (72)発明者 野村 徹 愛知県刈谷市昭和町一丁目1番地 日本電 装株式会社内 (72)発明者 宮瀬 善行 愛知県刈谷市昭和町一丁目1番地 日本電 装株式会社内
Claims (2)
- 【請求項1】 W又は/およびMoを主成分とする配線
導体を内蔵したセラミック基体の表面に、この内部導体
と基板のスルーホール部分を通じて接続しているW又は
/およびMo40〜90wt%とIr,Pt,Ti,C
rの1種又は2種以上を10〜60wt%含有する厚膜
導体層を配置し、この厚膜導体層に無電解Cuメッキ配
線層を形成するとともに、さらに該メッキ層の一部に厚
付け電解Cuメッキ層を形成して放熱体もしくは大電流
を印加し得る低抵抗配線構造を有することを特徴とする
回路基板。 - 【請求項2】 無電解Cuメッキ配線層の少なくとも一
部分に、主としてCuよりなる厚膜導体層を形成してな
る請求項1記載の回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7138895A JPH08274422A (ja) | 1995-03-29 | 1995-03-29 | 回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7138895A JPH08274422A (ja) | 1995-03-29 | 1995-03-29 | 回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08274422A true JPH08274422A (ja) | 1996-10-18 |
Family
ID=13459089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7138895A Pending JPH08274422A (ja) | 1995-03-29 | 1995-03-29 | 回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08274422A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003101180A (ja) * | 2001-09-26 | 2003-04-04 | Kyocera Corp | セラミック配線基板 |
JP2009295661A (ja) * | 2008-06-03 | 2009-12-17 | Sumitomo Metal Electronics Devices Inc | セラミック配線基板およびその製造方法 |
WO2020095733A1 (ja) * | 2018-11-06 | 2020-05-14 | パナソニックIpマネジメント株式会社 | 抵抗器 |
-
1995
- 1995-03-29 JP JP7138895A patent/JPH08274422A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003101180A (ja) * | 2001-09-26 | 2003-04-04 | Kyocera Corp | セラミック配線基板 |
JP4646469B2 (ja) * | 2001-09-26 | 2011-03-09 | 京セラ株式会社 | セラミック配線基板 |
JP2009295661A (ja) * | 2008-06-03 | 2009-12-17 | Sumitomo Metal Electronics Devices Inc | セラミック配線基板およびその製造方法 |
WO2020095733A1 (ja) * | 2018-11-06 | 2020-05-14 | パナソニックIpマネジメント株式会社 | 抵抗器 |
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