JPH08274301A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH08274301A JPH08274301A JP7432595A JP7432595A JPH08274301A JP H08274301 A JPH08274301 A JP H08274301A JP 7432595 A JP7432595 A JP 7432595A JP 7432595 A JP7432595 A JP 7432595A JP H08274301 A JPH08274301 A JP H08274301A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】 （修正有）
【目的】 埋め込み絶縁ゲート構造を有する半導体装置
においてゲート容量を低減する。 【構成】 埋め込み絶縁ゲート６を有する溝４の内壁に
反転層が形成されない部分を有し、その部分の絶縁膜厚
を厚くし、ゲート容量を低減する。 【効果】 埋め込み絶縁ゲートのゲート容量を低減し、
素子のスイッチング時間を小さくできる。
においてゲート容量を低減する。 【構成】 埋め込み絶縁ゲート６を有する溝４の内壁に
反転層が形成されない部分を有し、その部分の絶縁膜厚
を厚くし、ゲート容量を低減する。 【効果】 埋め込み絶縁ゲートのゲート容量を低減し、
素子のスイッチング時間を小さくできる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート構造を有す
る電力用半導体装置に関する。
る電力用半導体装置に関する。
【０００２】
【従来の技術】図１８に従来提案されている埋め込み絶
縁ゲート構造の電力用半導体装置の概略を示す。ｐ型エ
ミッタ層１０８上にｎ型ベース層１０７が形成され、ｎ
型ベース層上にｐ型ベース層１０４が形成されている。
溝１１０はｐ型ベース層を貫き、ｎ型ベース層に達する
ように形成されている。溝内の側壁および底面にはゲー
ト絶縁膜１０６が形成され、更に粗の内部にゲート電極
１０５が形成されている。ｎ型エミッタ（ソース）層１
０３はｐベース層中にゲート絶縁膜１０６を介して溝に
接するように形成されている。
縁ゲート構造の電力用半導体装置の概略を示す。ｐ型エ
ミッタ層１０８上にｎ型ベース層１０７が形成され、ｎ
型ベース層上にｐ型ベース層１０４が形成されている。
溝１１０はｐ型ベース層を貫き、ｎ型ベース層に達する
ように形成されている。溝内の側壁および底面にはゲー
ト絶縁膜１０６が形成され、更に粗の内部にゲート電極
１０５が形成されている。ｎ型エミッタ（ソース）層１
０３はｐベース層中にゲート絶縁膜１０６を介して溝に
接するように形成されている。
【０００３】上記素子をオンさせるためには、ゲート電
極に正バイアスを印加し、ｎ型ソース層１０３、ｐ型ベ
ース層１０４、ｎ型ベース層１０７およびゲート電極１
０５によって構成されるＭＯＳＦＥＴをオンさせる必要
がある。このゲート電極１０５に正バイアスが印加され
ると、ゲート電極１０５と、ｎ型ソース層１０３、ｐ型
ベース層１０４、ｎ型ベース層１０７との間の容量（キ
ャパシタンス）が充電され、ｐ型ベース層１０４の表面
に反転層が形成されて、ＭＯＳＦＥＴがオンする。この
ように素子をオンさせるためにはゲート電極１０５とそ
れに絶縁膜を介して接しているｎ型ソース層１０３、ｐ
型ベース層１０４、ｎ型ベース層１０７との間の容量の
和（以下これをゲート容量と呼ぶ）を充電させる必要が
ある。ゲート容量はゲート電極１０５と、ｎ型ソース層
１０３、ｐ型ベース層１０４、ｎ型ベース層１０７との
距離に反比例し、絶縁膜を介して接している半導体表面
の表面積に比例する。溝内部に絶縁膜を形成し電極を埋
め込んだ構造では、溝側壁および底面の絶縁膜がゲート
容量に寄与するため、従来構造の埋め込み絶縁ゲートで
は溝側壁の絶縁膜厚が均一であるために溝の深さを深く
するほどトレンチの表面積が増加しゲート容量が増える
ことになる。
極に正バイアスを印加し、ｎ型ソース層１０３、ｐ型ベ
ース層１０４、ｎ型ベース層１０７およびゲート電極１
０５によって構成されるＭＯＳＦＥＴをオンさせる必要
がある。このゲート電極１０５に正バイアスが印加され
ると、ゲート電極１０５と、ｎ型ソース層１０３、ｐ型
ベース層１０４、ｎ型ベース層１０７との間の容量（キ
ャパシタンス）が充電され、ｐ型ベース層１０４の表面
に反転層が形成されて、ＭＯＳＦＥＴがオンする。この
ように素子をオンさせるためにはゲート電極１０５とそ
れに絶縁膜を介して接しているｎ型ソース層１０３、ｐ
型ベース層１０４、ｎ型ベース層１０７との間の容量の
和（以下これをゲート容量と呼ぶ）を充電させる必要が
ある。ゲート容量はゲート電極１０５と、ｎ型ソース層
１０３、ｐ型ベース層１０４、ｎ型ベース層１０７との
距離に反比例し、絶縁膜を介して接している半導体表面
の表面積に比例する。溝内部に絶縁膜を形成し電極を埋
め込んだ構造では、溝側壁および底面の絶縁膜がゲート
容量に寄与するため、従来構造の埋め込み絶縁ゲートで
は溝側壁の絶縁膜厚が均一であるために溝の深さを深く
するほどトレンチの表面積が増加しゲート容量が増える
ことになる。
【０００４】
【発明が解決しようとする課題】このように従来構造に
おいては、トレンチが深くなるにしたがってゲート容量
が増加し、スイッチング時間と、ゲート駆動による損失
がともに大きくなるという問題点があった。
おいては、トレンチが深くなるにしたがってゲート容量
が増加し、スイッチング時間と、ゲート駆動による損失
がともに大きくなるという問題点があった。
【０００５】また電力用半導体装置はホール排出と、電
子注入が同じプレーナ表面で行われていて、素子パター
ンが微細化した時に、オン状態の注入効率が低下すると
いう問題もあった。
子注入が同じプレーナ表面で行われていて、素子パター
ンが微細化した時に、オン状態の注入効率が低下すると
いう問題もあった。
【０００６】本発明は上述の種々の問題点を除去し、ゲ
ート容量を少なくしてゲート回路における損失を小さく
し、又オン状態の注入効率の低下をなくした絶縁ゲート
型半導体装置を提供することを目的とする。
ート容量を少なくしてゲート回路における損失を小さく
し、又オン状態の注入効率の低下をなくした絶縁ゲート
型半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては第１導電型エミッタ層と、この第
１導電型エミッタ層上に形成された第２導電型ベース層
と、この第２導電型ベース層に接して形成された第１導
電型ベース層と、この第１導電型ベース層内に前記第２
導電型ベース層に達する深さに形成された溝にゲート絶
縁膜を介して埋め込み形成されたゲート電極と、前記溝
の側壁に接するように前記第１導電型ベース層の表面に
形成された第２導電型エミッタ層とを具備する絶縁ゲー
ト型半導体装置において、溝側壁のうち、第２導電型エ
ミッタ層が接していない側の絶縁膜厚を、第２導電型エ
ミッタ層が接する側の絶縁膜厚よりも厚くするか、又第
１導電型ベース層表面であって第２導電型エミッタ層と
は異なる位置に低オン抵抗のＭＯＳＦＥＴを設け、この
ＭＯＳＦＥＴを介して第１の電極を接続して、第２導電
型エミッタ層の設けていない側にキャリアのバイパス用
ＭＯＳＦＥＴを設けた事を特徴とする半導体装置を提供
する。
に、本発明においては第１導電型エミッタ層と、この第
１導電型エミッタ層上に形成された第２導電型ベース層
と、この第２導電型ベース層に接して形成された第１導
電型ベース層と、この第１導電型ベース層内に前記第２
導電型ベース層に達する深さに形成された溝にゲート絶
縁膜を介して埋め込み形成されたゲート電極と、前記溝
の側壁に接するように前記第１導電型ベース層の表面に
形成された第２導電型エミッタ層とを具備する絶縁ゲー
ト型半導体装置において、溝側壁のうち、第２導電型エ
ミッタ層が接していない側の絶縁膜厚を、第２導電型エ
ミッタ層が接する側の絶縁膜厚よりも厚くするか、又第
１導電型ベース層表面であって第２導電型エミッタ層と
は異なる位置に低オン抵抗のＭＯＳＦＥＴを設け、この
ＭＯＳＦＥＴを介して第１の電極を接続して、第２導電
型エミッタ層の設けていない側にキャリアのバイパス用
ＭＯＳＦＥＴを設けた事を特徴とする半導体装置を提供
する。
【０００８】
【作用】通常ゲート容量は溝内壁とゲート電極との距離
に反比例し、トレンチ内壁の表面積に比例する。本発明
のように、溝内にチャネルを形成しない領域を設け、そ
の部分の絶縁膜厚を厚くすると、絶縁膜厚を厚くした部
分の容量が低減し、ゲート容量が小さくなる。ゲート容
量の充放電の時定数τは、ゲートの入力インピーダンス
をＲ、ゲート容量をＣとすると、τ＝ＲＣで表され、ゲ
ート容量が小さくなると、ゲート容量の充放電時間も小
さくなる。そのため、ゲート容量の充放電時間で決まる
スイッチング時間は短くなる。またゲート容量の１回の
充放電で生じる損失Ｅはアノード−カソード間に印加す
る電圧をＶとすると、Ｅ＝ＣＶ2 で表されゲート容量が
小さくなると、ゲート回路における損失が小さくなり、
ゲート電源も小さくなる。
に反比例し、トレンチ内壁の表面積に比例する。本発明
のように、溝内にチャネルを形成しない領域を設け、そ
の部分の絶縁膜厚を厚くすると、絶縁膜厚を厚くした部
分の容量が低減し、ゲート容量が小さくなる。ゲート容
量の充放電の時定数τは、ゲートの入力インピーダンス
をＲ、ゲート容量をＣとすると、τ＝ＲＣで表され、ゲ
ート容量が小さくなると、ゲート容量の充放電時間も小
さくなる。そのため、ゲート容量の充放電時間で決まる
スイッチング時間は短くなる。またゲート容量の１回の
充放電で生じる損失Ｅはアノード−カソード間に印加す
る電圧をＶとすると、Ｅ＝ＣＶ2 で表されゲート容量が
小さくなると、ゲート回路における損失が小さくなり、
ゲート電源も小さくなる。
【０００９】
【実施例】本発明の実施例を図面を参照しながら説明す
る。図１は、本発明の第１の実施例にかかる埋め込み絶
縁ゲート型電力用半導体装置の断面図である。この絶縁
ゲート型半導体装置、ｎ型ベース層１の一方の面にｐ型
エミッタ層２が形成されている。ｎ型ベース層１の他方
の面には、ｐ型ベース層３が形成されている。半導体基
板表面からｎ型ベース層１に達するように形成された溝
４の内部にはゲート酸化膜５および厚い酸化膜１０を介
してゲート電極６が埋め込み形成されている。またｎ型
エミッタ層７はｐ型ベース層３の内部にゲート酸化膜５
を介してゲート電極６と接するように形成されている。
ｐ型エミッタ領域２に接するようにアノード電極８が形
成され、カソード電極９はｎ型エミッタ層７とｐ型ベー
ス層３に接するように形成されている。
る。図１は、本発明の第１の実施例にかかる埋め込み絶
縁ゲート型電力用半導体装置の断面図である。この絶縁
ゲート型半導体装置、ｎ型ベース層１の一方の面にｐ型
エミッタ層２が形成されている。ｎ型ベース層１の他方
の面には、ｐ型ベース層３が形成されている。半導体基
板表面からｎ型ベース層１に達するように形成された溝
４の内部にはゲート酸化膜５および厚い酸化膜１０を介
してゲート電極６が埋め込み形成されている。またｎ型
エミッタ層７はｐ型ベース層３の内部にゲート酸化膜５
を介してゲート電極６と接するように形成されている。
ｐ型エミッタ領域２に接するようにアノード電極８が形
成され、カソード電極９はｎ型エミッタ層７とｐ型ベー
ス層３に接するように形成されている。
【００１０】アノード電極８とカソード電極９の間に電
圧が印加されている状態で、ゲート電極６にカソード電
極９に対して正バイアスを印加すると、ｎ型エミッタ層
７、ｐ型ベース層３、ｎ型ベース層１およびゲート電極
６で構成されるＭＯＳＦＥＴがオンし、電子がカソード
電極９よりｎ型エミッタ層７を通ってｎ型ベース層１に
注入される。その結果ｐ型エミッタ層２、ｎ型ベース層
１、ｐ型ベース層３で構成されるｐｎｐトランジスタが
オンし、素子全体がオンすることになる。
圧が印加されている状態で、ゲート電極６にカソード電
極９に対して正バイアスを印加すると、ｎ型エミッタ層
７、ｐ型ベース層３、ｎ型ベース層１およびゲート電極
６で構成されるＭＯＳＦＥＴがオンし、電子がカソード
電極９よりｎ型エミッタ層７を通ってｎ型ベース層１に
注入される。その結果ｐ型エミッタ層２、ｎ型ベース層
１、ｐ型ベース層３で構成されるｐｎｐトランジスタが
オンし、素子全体がオンすることになる。
【００１１】ｎ型エミッタ層７、ｐ型ベース層３、ｎ型
ベース層１およびゲート電極６をオンさせるには、ゲー
ト電極６にカソード電極９にたいして正バイアスを印加
し、ｐ型ベース層３のゲート絶縁膜に接している界面に
反転層を形成させる必要がある。その際、ゲート容量を
充電する必要があるが、ＭＯＳＦＥＴが形成されている
溝側壁に対向する側壁の絶縁膜１０は厚いために、ゲー
ト容量は小さくなる。厚い絶縁膜１０の膜厚（１０００
オングストローム以上）はゲート絶縁膜の２倍から２０
倍の範囲内にあるのが望ましい。例えば厚い絶縁膜１０
の膜厚が、ゲート絶縁膜５の５倍の膜厚があり、厚い側
壁絶縁膜の面積がゲート絶縁膜の面積の１．５倍である
とすると、ゲート容量は、溝側壁に薄いゲート絶縁膜を
均一につけた場合に比べて約半分になる。したがって、
スイッチング時間およびゲート回路の消費電力は半分に
なる。
ベース層１およびゲート電極６をオンさせるには、ゲー
ト電極６にカソード電極９にたいして正バイアスを印加
し、ｐ型ベース層３のゲート絶縁膜に接している界面に
反転層を形成させる必要がある。その際、ゲート容量を
充電する必要があるが、ＭＯＳＦＥＴが形成されている
溝側壁に対向する側壁の絶縁膜１０は厚いために、ゲー
ト容量は小さくなる。厚い絶縁膜１０の膜厚（１０００
オングストローム以上）はゲート絶縁膜の２倍から２０
倍の範囲内にあるのが望ましい。例えば厚い絶縁膜１０
の膜厚が、ゲート絶縁膜５の５倍の膜厚があり、厚い側
壁絶縁膜の面積がゲート絶縁膜の面積の１．５倍である
とすると、ゲート容量は、溝側壁に薄いゲート絶縁膜を
均一につけた場合に比べて約半分になる。したがって、
スイッチング時間およびゲート回路の消費電力は半分に
なる。
【００１２】図２は、第２の実施例を示すもので、第１
の実施例のゲート電極５の埋め込む深さを、ｐ型ベース
領域３の深さ程度に変形したものである。この結果ゲー
ト容量は溝のｎ型ベース領域に接した部分の容量は無視
できるようになり、ゲート容量は、さらに小さくなる。
の実施例のゲート電極５の埋め込む深さを、ｐ型ベース
領域３の深さ程度に変形したものである。この結果ゲー
ト容量は溝のｎ型ベース領域に接した部分の容量は無視
できるようになり、ゲート容量は、さらに小さくなる。
【００１３】図３は、本発明の第３の実施例にかかる埋
め込み絶縁ゲート型電力用半導体装置の断面図、図４は
本実施例の平面図である。この絶縁ゲート型半導体装置
は、ｎ型ベース層１１の一方の面にｐ型エミッタ層１２
が形成されている。ｎ型ベース層１１の他方の面には、
ｐ型エミッタ層１３が形成されている。半導体基板表面
からｎ型ベース層１１に達するように形成された溝１４
の内部にはゲート酸化膜１５、厚い酸化膜１６および酸
化膜エッチング用マスク１８を介してゲート電極１７が
埋め込み形成されている。酸化膜エッチング用マスク１
８は厚い酸化膜を介して、隣り合う溝同士をつなぐよう
に形成されている。ｎ型エミッタ層２１はｐ型ベース層
１３の内部にゲート絶縁膜１５を介してゲート電極１７
と接するように形成されている。ｐ型エミッタ層１２に
接するようにアノード電極２２が形成され、カソード電
極２３はｎ型エミッタ層２１とｐ型ベース層１３に接す
るように形成されている。本実施例では、酸化膜エッチ
ング用マスク１８にはポリシリコンを用いている。また
コンタクトホール２０内でゲート電極１５と酸化膜エッ
チング用マスク１８は電気的に接触している。このた
め、ゲート電極１５と酸化膜エッチングマスク１８は１
つのゲート電極とみなすことができる。本実施例で示さ
れる素子の動作は第１の実施例と同様である。酸化膜エ
ッチング用マスク１８の材料としては、ポリシリコンの
他に窒化シリコン等の酸化膜と選択的にエッチングする
ことが出来るような材料を用いることが出来る。窒化シ
リコンのような絶縁材料を用いる際には、コンタクトホ
ール２０内で電気的に接触させる必要はない。また隣り
合うトレンチでなく、１つ又はそれ以上おいて隣り合っ
た溝同時をつなぐように酸化膜エッチング用マスク１８
を形成することも出来る。
め込み絶縁ゲート型電力用半導体装置の断面図、図４は
本実施例の平面図である。この絶縁ゲート型半導体装置
は、ｎ型ベース層１１の一方の面にｐ型エミッタ層１２
が形成されている。ｎ型ベース層１１の他方の面には、
ｐ型エミッタ層１３が形成されている。半導体基板表面
からｎ型ベース層１１に達するように形成された溝１４
の内部にはゲート酸化膜１５、厚い酸化膜１６および酸
化膜エッチング用マスク１８を介してゲート電極１７が
埋め込み形成されている。酸化膜エッチング用マスク１
８は厚い酸化膜を介して、隣り合う溝同士をつなぐよう
に形成されている。ｎ型エミッタ層２１はｐ型ベース層
１３の内部にゲート絶縁膜１５を介してゲート電極１７
と接するように形成されている。ｐ型エミッタ層１２に
接するようにアノード電極２２が形成され、カソード電
極２３はｎ型エミッタ層２１とｐ型ベース層１３に接す
るように形成されている。本実施例では、酸化膜エッチ
ング用マスク１８にはポリシリコンを用いている。また
コンタクトホール２０内でゲート電極１５と酸化膜エッ
チング用マスク１８は電気的に接触している。このた
め、ゲート電極１５と酸化膜エッチングマスク１８は１
つのゲート電極とみなすことができる。本実施例で示さ
れる素子の動作は第１の実施例と同様である。酸化膜エ
ッチング用マスク１８の材料としては、ポリシリコンの
他に窒化シリコン等の酸化膜と選択的にエッチングする
ことが出来るような材料を用いることが出来る。窒化シ
リコンのような絶縁材料を用いる際には、コンタクトホ
ール２０内で電気的に接触させる必要はない。また隣り
合うトレンチでなく、１つ又はそれ以上おいて隣り合っ
た溝同時をつなぐように酸化膜エッチング用マスク１８
を形成することも出来る。
【００１４】図５〜図８は第２の実施例の装置の作成方
法である。あらかじめ選択的にｎ型ベース層２４上にｐ
型ベース層２５とｎ型エミッタ層２６を形成した半導体
基板に溝２７を形成する。その後厚い酸化膜２８を形成
し、その上に酸化膜エッチング用マスク材２９を堆積す
る。次に図７のように選択的に酸化膜エッチング用マス
ク材をエッチングして酸化膜エッチング用マスク３０を
形成する。その後厚い酸化膜をエッチングして酸化膜エ
ッチング用マスク３０と半導体基板の間に溝を作り、ゲ
ート酸化膜３１を形成した後、ゲート電極３２を形成
し、層間膜、電極等を堆積して図３の装置を作成するこ
とが出来る。
法である。あらかじめ選択的にｎ型ベース層２４上にｐ
型ベース層２５とｎ型エミッタ層２６を形成した半導体
基板に溝２７を形成する。その後厚い酸化膜２８を形成
し、その上に酸化膜エッチング用マスク材２９を堆積す
る。次に図７のように選択的に酸化膜エッチング用マス
ク材をエッチングして酸化膜エッチング用マスク３０を
形成する。その後厚い酸化膜をエッチングして酸化膜エ
ッチング用マスク３０と半導体基板の間に溝を作り、ゲ
ート酸化膜３１を形成した後、ゲート電極３２を形成
し、層間膜、電極等を堆積して図３の装置を作成するこ
とが出来る。
【００１５】図９は本発明の第４の実施例にかかる装置
の断面図である。本実施例は第３の実施例において、あ
らかじめｐ型ベース層のみの領域にｎ型エミッタ層の入
った領域に比べて段差をつけ、隣り合った溝同士をつな
ぐ酸化膜エッチング用マスクにより平坦性がそこなわれ
ないように変形したものである。図１０〜図１３は本実
施例の装置の作成方法である。第３の実施例と異なる点
はｐ型ベース領域に例えば極所酸化後、酸化膜をエッチ
ングをするなどして、あらかじめｐベース層に段差を設
けている点と、酸化膜マスクエッチングの際に、全面エ
ッチバックを行っていることである。
の断面図である。本実施例は第３の実施例において、あ
らかじめｐ型ベース層のみの領域にｎ型エミッタ層の入
った領域に比べて段差をつけ、隣り合った溝同士をつな
ぐ酸化膜エッチング用マスクにより平坦性がそこなわれ
ないように変形したものである。図１０〜図１３は本実
施例の装置の作成方法である。第３の実施例と異なる点
はｐ型ベース領域に例えば極所酸化後、酸化膜をエッチ
ングをするなどして、あらかじめｐベース層に段差を設
けている点と、酸化膜マスクエッチングの際に、全面エ
ッチバックを行っていることである。
【００１６】また、ｎ型エミッタ領域と接していないｐ
型ベース領域中に、ｎ型領域と、ｐ型領域を順次拡散形
成して、これら拡散層とゲート電極と酸化膜で構成され
るｐチャネルＭＯＳＦＥＴを形成することにより、以下
に示すように上記の効果とは別の効果が得られる。
型ベース領域中に、ｎ型領域と、ｐ型領域を順次拡散形
成して、これら拡散層とゲート電極と酸化膜で構成され
るｐチャネルＭＯＳＦＥＴを形成することにより、以下
に示すように上記の効果とは別の効果が得られる。
【００１７】ゲート電極に負バイアスを印加すると、ｎ
型エミッタ領域からｎ型ベース領域への電子の注入が遮
断され、ｎ型ベース領域内の過剰キャリアが排出されは
じめる。ｎ型ベース領域内に蓄積された過剰正孔は、ｐ
型ベース領域を通ってカソード電極に移動するが、この
ときの正孔電流密度が高くなるとｎ型エミッタ領域、ｐ
型ベース領域、ｎ型ベース領域で構成されるｎｐｎトラ
ンジスタがオンし、寄生サイリスタがラッチアップして
しまうため、ゲート制御が行えなくなり素子破壊にいた
る。ここでｐチャネルＭＯＳＦＥＴを介してカソード電
極とｐ型ベース領域が接していると、ゲート電極に負バ
イアスを印加したときｐチャネルＭＯＳＦＥＴは導通状
態となるので、正孔電流はｐ型ベース領域のｎ型エミッ
タ領域が形成されていない部分も流れるので、正孔電流
密度が小さくなってランチアップ耐量が増加し、高い電
流遮断能力を得ることが出来る。
型エミッタ領域からｎ型ベース領域への電子の注入が遮
断され、ｎ型ベース領域内の過剰キャリアが排出されは
じめる。ｎ型ベース領域内に蓄積された過剰正孔は、ｐ
型ベース領域を通ってカソード電極に移動するが、この
ときの正孔電流密度が高くなるとｎ型エミッタ領域、ｐ
型ベース領域、ｎ型ベース領域で構成されるｎｐｎトラ
ンジスタがオンし、寄生サイリスタがラッチアップして
しまうため、ゲート制御が行えなくなり素子破壊にいた
る。ここでｐチャネルＭＯＳＦＥＴを介してカソード電
極とｐ型ベース領域が接していると、ゲート電極に負バ
イアスを印加したときｐチャネルＭＯＳＦＥＴは導通状
態となるので、正孔電流はｐ型ベース領域のｎ型エミッ
タ領域が形成されていない部分も流れるので、正孔電流
密度が小さくなってランチアップ耐量が増加し、高い電
流遮断能力を得ることが出来る。
【００１８】また、ｎ型エミッタ領域の構成されていな
い側のｐ型ベース領域と、カソード電極とをダイオード
あるいは抵抗を介して接続しても上記と同様の効果が得
られる。すなわち、素子のオン状態では電子注入が生じ
ている、ｎ型エミッタ領域を形成した側のｐ型ベース領
域をほとんどの電流が流れるため、ｐ型ベース層をカソ
ードとコンタクトしたことによる通電特性の劣化は生じ
ないが、一方素子のターンオフ時には、ｎ型エミッタ領
域からの電子注入が停止するため、ｎ型エミッタ領域の
有無に関係なくすべてのｐ型ベース領域の条件が同じに
なるので、過剰正孔を排出する面積が増加し、正孔電流
密度が小さくなって、高い電流遮断能力を得る事が出来
る。
い側のｐ型ベース領域と、カソード電極とをダイオード
あるいは抵抗を介して接続しても上記と同様の効果が得
られる。すなわち、素子のオン状態では電子注入が生じ
ている、ｎ型エミッタ領域を形成した側のｐ型ベース領
域をほとんどの電流が流れるため、ｐ型ベース層をカソ
ードとコンタクトしたことによる通電特性の劣化は生じ
ないが、一方素子のターンオフ時には、ｎ型エミッタ領
域からの電子注入が停止するため、ｎ型エミッタ領域の
有無に関係なくすべてのｐ型ベース領域の条件が同じに
なるので、過剰正孔を排出する面積が増加し、正孔電流
密度が小さくなって、高い電流遮断能力を得る事が出来
る。
【００１９】本発明にかかる絶縁ゲート型半導体装置
は、以下の実施例に掲げる構成をとってもよい。図１４
に本発明の第５の実施例の埋め込み絶縁ゲート型電力用
半導体装置の断面図である。ｎ型ベース層４１の一方の
面にｐ型エミッタ層４２に形成されているｎ型ベース層
４１の他方の面にはｐ型ベース層４３が形成されてい
る。半導体基板表面からｎ型ベース層４１に達するよう
に形成された溝の内部にはゲート酸化膜４５を介してゲ
ート電極４６が埋め込み形成されている。またｎ型エミ
ッタ層４７は溝によって互いに分離された、周期的に選
択された一部のｐ型ベース層４３の内部にゲート酸化膜
４５を介してゲート電極と接するように形成されてい
る。ｐ型エミッタ層４２に接するようにアノード電極４
８が形成され、第１電極４９はｎ型エミッタ層４７に接
するように形成され、また第２電極５１はｐ型ベース層
４３と接するように形成されている。また第１電極は低
抵抗ＭＯＳＦＥＴ５３を介してカソード電極Ｋにつなが
っており、また第２電極４９はダイオード５２を介し
て、カソード電極と接触している。ここで、ダイオード
の代わりに抵抗を用いても同様の効果が得られる。
は、以下の実施例に掲げる構成をとってもよい。図１４
に本発明の第５の実施例の埋め込み絶縁ゲート型電力用
半導体装置の断面図である。ｎ型ベース層４１の一方の
面にｐ型エミッタ層４２に形成されているｎ型ベース層
４１の他方の面にはｐ型ベース層４３が形成されてい
る。半導体基板表面からｎ型ベース層４１に達するよう
に形成された溝の内部にはゲート酸化膜４５を介してゲ
ート電極４６が埋め込み形成されている。またｎ型エミ
ッタ層４７は溝によって互いに分離された、周期的に選
択された一部のｐ型ベース層４３の内部にゲート酸化膜
４５を介してゲート電極と接するように形成されてい
る。ｐ型エミッタ層４２に接するようにアノード電極４
８が形成され、第１電極４９はｎ型エミッタ層４７に接
するように形成され、また第２電極５１はｐ型ベース層
４３と接するように形成されている。また第１電極は低
抵抗ＭＯＳＦＥＴ５３を介してカソード電極Ｋにつなが
っており、また第２電極４９はダイオード５２を介し
て、カソード電極と接触している。ここで、ダイオード
の代わりに抵抗を用いても同様の効果が得られる。
【００２０】この装置の動作は次の通りである。すなわ
ち、ＭＯＳＦＥＴ５３をオンし、ゲート電極に正バイア
スを印加すると、ｎ型エミッタ層４７からｎ型ベース層
４１に電子が注入され、素子がオンする。一方ＭＯＳＦ
ＥＴ５３をオフすると、ｎ型エミッタ層４７からｎ型ベ
ース層４１にたいする注入がとまり、第２電極４９から
ダイオード５２を介して正孔が排出されるので、素子が
オフする。
ち、ＭＯＳＦＥＴ５３をオンし、ゲート電極に正バイア
スを印加すると、ｎ型エミッタ層４７からｎ型ベース層
４１に電子が注入され、素子がオンする。一方ＭＯＳＦ
ＥＴ５３をオフすると、ｎ型エミッタ層４７からｎ型ベ
ース層４１にたいする注入がとまり、第２電極４９から
ダイオード５２を介して正孔が排出されるので、素子が
オフする。
【００２１】図１５に本発明の第６の実施例の埋め込み
絶縁ゲート型電力用半導体装置の断面図である。ｎ型ベ
ース層４１の一方の面にｐ型エミッタ層４２が形成され
ている。ｎ型ベース層４１の他方の面にはｐ型ベース層
４３が形成されている。半導体基板表面からｎ型ベース
層４１に達するように形成された溝の内部にはゲート酸
化膜４５を介してゲート電極４６が埋め込み形成されて
いる。またｎ型エミッタ層４７はｐ型ベース層４３の内
部にゲート酸化膜４５を介してゲート電極４６と接する
ように形成されている。ｐ型ドレイン領域５４は一部の
ｎ型エミッタ層４３表面に周期的に形成されている。ｐ
型エミッタ層４２に接するようにアノード電極４８が形
成され、第１電極４９はｎ型エミッタ層４７に接するよ
うに形成され、また第２電極５１はｐ型ドレイン層５４
と接するように形成されている。また第１電極は低抵抗
ＭＯＳＦＥＴ１１を介してカソード電極Ｋにつながって
おり、また第２電極５１はカソード電極Ｋにつながって
いる。
絶縁ゲート型電力用半導体装置の断面図である。ｎ型ベ
ース層４１の一方の面にｐ型エミッタ層４２が形成され
ている。ｎ型ベース層４１の他方の面にはｐ型ベース層
４３が形成されている。半導体基板表面からｎ型ベース
層４１に達するように形成された溝の内部にはゲート酸
化膜４５を介してゲート電極４６が埋め込み形成されて
いる。またｎ型エミッタ層４７はｐ型ベース層４３の内
部にゲート酸化膜４５を介してゲート電極４６と接する
ように形成されている。ｐ型ドレイン領域５４は一部の
ｎ型エミッタ層４３表面に周期的に形成されている。ｐ
型エミッタ層４２に接するようにアノード電極４８が形
成され、第１電極４９はｎ型エミッタ層４７に接するよ
うに形成され、また第２電極５１はｐ型ドレイン層５４
と接するように形成されている。また第１電極は低抵抗
ＭＯＳＦＥＴ１１を介してカソード電極Ｋにつながって
おり、また第２電極５１はカソード電極Ｋにつながって
いる。
【００２２】この装置の動作は次の通りである。すなわ
ち、ＭＯＳＦＥＴ５３をオンし、ゲート電極に正バイア
スを印加すると、ｎ型エミッタ層からｎ型ベース層に電
子が注入され、素子がオンする。一方ＭＯＳＦＥＴ５３
をオフすると、ｎ型エミッタ層からｎ型ベース層にたい
する注入がとまり、第２電極からｐ型ベース層、ｎ型エ
ミッタ層、ｐ型ドレイン層、ゲート絶縁膜で構成される
ｐチャネルＭＯＳＦＥＴを介して正孔が排出されるの
で、素子がオフする。
ち、ＭＯＳＦＥＴ５３をオンし、ゲート電極に正バイア
スを印加すると、ｎ型エミッタ層からｎ型ベース層に電
子が注入され、素子がオンする。一方ＭＯＳＦＥＴ５３
をオフすると、ｎ型エミッタ層からｎ型ベース層にたい
する注入がとまり、第２電極からｐ型ベース層、ｎ型エ
ミッタ層、ｐ型ドレイン層、ゲート絶縁膜で構成される
ｐチャネルＭＯＳＦＥＴを介して正孔が排出されるの
で、素子がオフする。
【００２３】図１６に本発明の第７の実施例の埋め込み
絶縁ゲート型電力用半導体装置の断面図である。ｎ型ベ
ース層４１の一方の面にｐ型エミッタ層４２が形成され
ている。ｎ型ベース層４１の他方の面にはｐ型ベース層
４３が形成されている。半導体基板表面からｎ型ベース
層４１に達するように形成された溝の内部にはゲート酸
化膜４５を介してゲート電極４６が埋め込み形成されて
いる。またｎ型エミッタ層４７はｐ型ベース層４３の内
部にゲート酸化膜４５および厚さの異なる絶縁膜を介し
てゲート電極と接するように形成されている。ｐ型ドレ
イン領域５４はｎ型エミッタ層４３表面でゲート酸化膜
と接するように形成されている。ｐ型エミッタ層４２に
接するようにアノード電極４８が形成され、第１電極４
９はｎ型エミッタ層４７に接するように形成され、また
第２電極５１はｐ型ドレイン層５４と接するように形成
されている。また第１電極は低抵抗ＭＯＳＦＥＴ５３を
介してカソード電極につながっており、また第２電極は
カソード電極Ｋにつながっている。
絶縁ゲート型電力用半導体装置の断面図である。ｎ型ベ
ース層４１の一方の面にｐ型エミッタ層４２が形成され
ている。ｎ型ベース層４１の他方の面にはｐ型ベース層
４３が形成されている。半導体基板表面からｎ型ベース
層４１に達するように形成された溝の内部にはゲート酸
化膜４５を介してゲート電極４６が埋め込み形成されて
いる。またｎ型エミッタ層４７はｐ型ベース層４３の内
部にゲート酸化膜４５および厚さの異なる絶縁膜を介し
てゲート電極と接するように形成されている。ｐ型ドレ
イン領域５４はｎ型エミッタ層４３表面でゲート酸化膜
と接するように形成されている。ｐ型エミッタ層４２に
接するようにアノード電極４８が形成され、第１電極４
９はｎ型エミッタ層４７に接するように形成され、また
第２電極５１はｐ型ドレイン層５４と接するように形成
されている。また第１電極は低抵抗ＭＯＳＦＥＴ５３を
介してカソード電極につながっており、また第２電極は
カソード電極Ｋにつながっている。
【００２４】この素子の動作は次の通りである。すなわ
ち、ＭＯＳＦＥＴ５３をオンし、ゲート電極に正バイア
スを印加すると、ｎ型エミッタ層からｎ型ベース層に電
子が注入され、素子がオンする。一方ＭＯＳＦＥＴ５３
をオフすると、ｎ型エミッタ層からｎ型ベース層にたい
する注入がとまり、第２電極からｐ型ベース層、ｎ型エ
ミッタ層、ｐ型ドレイン層、ゲート絶縁膜で構成される
ｐチャネルＭＯＳＦＥＴを介して正孔が排出されるの
で、素子がオフする。
ち、ＭＯＳＦＥＴ５３をオンし、ゲート電極に正バイア
スを印加すると、ｎ型エミッタ層からｎ型ベース層に電
子が注入され、素子がオンする。一方ＭＯＳＦＥＴ５３
をオフすると、ｎ型エミッタ層からｎ型ベース層にたい
する注入がとまり、第２電極からｐ型ベース層、ｎ型エ
ミッタ層、ｐ型ドレイン層、ゲート絶縁膜で構成される
ｐチャネルＭＯＳＦＥＴを介して正孔が排出されるの
で、素子がオフする。
【００２５】本実施例が第６の実施例と異なる点は、電
子の注入をおもに行う部分と、絶縁ゲートとの間に厚い
絶縁膜を形成したため、絶縁ゲートに影響が及びにくい
ことである。
子の注入をおもに行う部分と、絶縁ゲートとの間に厚い
絶縁膜を形成したため、絶縁ゲートに影響が及びにくい
ことである。
【００２６】図１７に本発明の第８の実施例の埋め込み
絶縁ゲート型電力用半導体素子の断面図である。ｎ型ベ
ース層４１の一方の面にｐ型エミッタ層４２が形成され
ている。ｎ型ベース層４１の他方の面にはｐ型ベース層
４３が形成され、その一部にｎ型ソース層５５が形成さ
れている。半導体基板表面からｎ型ベース層４１に達す
るように形成された溝の内部にはゲート酸化膜４５を介
してゲート電極４６が埋め込み形成されている。またｎ
型エミッタ層５６はｐ型ベース層４３の内部にゲート酸
化膜４５および厚さの異なる絶縁膜を介してゲート電極
４５，５７と接するように形成されている。ｐ型エミッ
タ層４２に接するようにアノード電極４８が形成され、
第１電極４９はｎ型エミッタ層４７のみに接するように
形成され、また第２電極５１はｎ型エミッタ層４７とｐ
型ベース層４３とに接するように形成されている。また
第１電極は低抵抗ＭＯＳＦＥＴ５３を介してカソード電
極につながっており、また第２電極はカソード電極につ
ながっている。
絶縁ゲート型電力用半導体素子の断面図である。ｎ型ベ
ース層４１の一方の面にｐ型エミッタ層４２が形成され
ている。ｎ型ベース層４１の他方の面にはｐ型ベース層
４３が形成され、その一部にｎ型ソース層５５が形成さ
れている。半導体基板表面からｎ型ベース層４１に達す
るように形成された溝の内部にはゲート酸化膜４５を介
してゲート電極４６が埋め込み形成されている。またｎ
型エミッタ層５６はｐ型ベース層４３の内部にゲート酸
化膜４５および厚さの異なる絶縁膜を介してゲート電極
４５，５７と接するように形成されている。ｐ型エミッ
タ層４２に接するようにアノード電極４８が形成され、
第１電極４９はｎ型エミッタ層４７のみに接するように
形成され、また第２電極５１はｎ型エミッタ層４７とｐ
型ベース層４３とに接するように形成されている。また
第１電極は低抵抗ＭＯＳＦＥＴ５３を介してカソード電
極につながっており、また第２電極はカソード電極につ
ながっている。
【００２７】この装置の動作は次の通りである。すなわ
ち、ＭＯＳＦＥＴ５３をオンし、ゲート電極に正バイア
スを印加すると、ｎ型エミッタ層からｎ型ベース層に電
子が注入され、素子がオンする。一方ＭＯＳＦＥＴ５３
をオフすると、ｎ型エミッタ層からｎ型ベース層にたい
する注入がとまり、正孔はｐ型ベース層を通ってカソー
ド電極に排出され、素子がオフする。第５〜第８の実施
例の優れている点は、ＭＯＳＦＥＴ５３をオフすること
により、確実に電流を遮断できることである。
ち、ＭＯＳＦＥＴ５３をオンし、ゲート電極に正バイア
スを印加すると、ｎ型エミッタ層からｎ型ベース層に電
子が注入され、素子がオンする。一方ＭＯＳＦＥＴ５３
をオフすると、ｎ型エミッタ層からｎ型ベース層にたい
する注入がとまり、正孔はｐ型ベース層を通ってカソー
ド電極に排出され、素子がオフする。第５〜第８の実施
例の優れている点は、ＭＯＳＦＥＴ５３をオフすること
により、確実に電流を遮断できることである。
【００２８】
【発明の効果】以上説明したように本発明によれば、埋
め込み絶縁ゲート構造を有する半導体装置において、ゲ
ートとして働く部分以外の絶縁膜厚を厚くしたので、ゲ
ート容量を低減することが出来、素子のスイッチング時
間を短くすることが出来る。
め込み絶縁ゲート構造を有する半導体装置において、ゲ
ートとして働く部分以外の絶縁膜厚を厚くしたので、ゲ
ート容量を低減することが出来、素子のスイッチング時
間を短くすることが出来る。
【図１】 本発明の第１の実施例の絶縁ゲート型半導体
装置の断面図。
装置の断面図。
【図２】 本発明の第２の実施例の絶縁ゲート型半導体
装置の断面図。
装置の断面図。
【図３】 本発明の第３の実施例の絶縁ゲート型半導体
装置の断面図。
装置の断面図。
【図４】 本発明の第３の実施例の絶縁ゲート型半導体
装置の平面図。
装置の平面図。
【図５】 本発明の第２の実施例の絶縁ゲート型半導体
装置の製造方法を説明するための断面図。
装置の製造方法を説明するための断面図。
【図６】 本発明の第２の実施例の絶縁ゲート型半導体
装置の製造方法を説明するための断面図。
装置の製造方法を説明するための断面図。
【図７】 本発明の第２の実施例の絶縁ゲート型半導体
装置の製造方法を説明するための断面図。
装置の製造方法を説明するための断面図。
【図８】 本発明の第２の実施例の絶縁ゲート型半導体
装置の製造方法を説明するための断面図。
装置の製造方法を説明するための断面図。
【図９】 本発明の第４の実施例の絶縁ゲート型半導体
装置の断面図。
装置の断面図。
【図１０】 本発明の第４の実施例の絶縁ゲート型半導
体装置の製造方法を示す断面図。
体装置の製造方法を示す断面図。
【図１１】 本発明の第４の実施例の絶縁ゲート型半導
体装置の製造方法を説明するための断面図。
体装置の製造方法を説明するための断面図。
【図１２】 本発明の第４の実施例の絶縁ゲート型半導
体装置の製造方法を説明するための断面図。
体装置の製造方法を説明するための断面図。
【図１３】 本発明の第４の実施例の絶縁ゲート型半導
体装置の製造方法を説明するための断面図。
体装置の製造方法を説明するための断面図。
【図１４】 本発明の第５の実施例の絶縁ゲート型半導
体装置の断面図。
体装置の断面図。
【図１５】 本発明の第６の実施例の絶縁ゲート型半導
体装置の断面図。
体装置の断面図。
【図１６】 本発明の第７の実施例の絶縁ゲート型半導
体装置の断面図。
体装置の断面図。
【図１７】 本発明の第８の実施例の絶縁ゲート型半導
体装置の断面図。
体装置の断面図。
【図１８】 従来例の絶縁ゲート型半導体装置の断面
図。
図。
１，１１，２４；ｎ型ベース領域 ２，１２；ｐ型エミッタ領域 ３，１３，２５；ｐ型ベース領域 ４，１４，２７；溝 ５，１５，３１；ゲート絶縁膜 ６，１７，３２；ゲート電極 ７，２１；ｎ型エミッタ領域 ８，２２；アノード電極 ９，２３；カソード電極 １０，１６；厚い絶縁膜 １８，２９；酸化膜エッチング用マスク ２０；コンタクトホール
Claims (5)
- 【請求項１】 第１導電型エミッタ層と、この第１導電
型エミッタ層上に形成された第２導電型ベースと、この
第２導電型ベース層に接して形成された第１導電型ベー
ス層と、この第１導電型ベース層内に前記第２導電型ベ
ースに達する深さに形成された溝にゲート絶縁膜を介し
て埋め込み形成されたゲート電極と、前記溝の側壁に接
するように前記第１導電型ベース層の表面に形成された
第２導電型エミッタ層とを具備する絶縁ゲート型半導体
装置において、 前記溝側壁のうち、前記第２導電型エミッタ層が接して
いない側の絶縁膜厚を、第２導電型エミッタ層が接する
側の絶縁膜厚よりも厚くしたことを特徴とする絶縁ゲー
ト型半導体装置。 - 【請求項２】 溝側壁のうち、第２導電型エミッタ層が
接する側の絶縁膜厚を５００〜１０００オングストロー
ムとし、第２導電型エミッタが接しない側の絶縁膜厚を
１０００オングストローム以上にしたことを特徴とする
請求項１記載の絶縁ゲート型半導体装置。 - 【請求項３】 第１導電型エミッタ層と、この第１導電
型エミッタ層上に形成された第２導電型ベース層と、こ
の第２導電型ベース層に接して形成された第１導電型ベ
ース層と、この第１導電型ベース層内に前記第２導電型
ベース層に達する深さに形成された溝にゲート絶縁膜を
介して埋め込み形成されたゲート電極と、前記溝の側壁
に接するように前記第１導電型ベース層の表面に形成さ
れた第２導電型エミッタ層とを具備する絶縁ゲート型半
導体装置において、 前記第１導電型ベース層表面であって、前記第２導電型
エミッタ層とは異なる位置に低オン抵抗のＭＯＳＦＥＴ
を設け、このＭＯＳＦＥＴを介して第１の主電極を接続
し、前記第２導電型エミッタ層が設けられていない側
に、キャリアのバイパス用のＭＯＳＦＥＴを設けた事を
特徴とする絶縁ゲート型半導体装置。 - 【請求項４】 溝側壁のうち第２導電型エミッタ層が接
していない側の絶縁膜厚を、第２導電型エミッタ層が接
する側の絶縁膜厚よりも厚くしたことを特徴とする請求
項３記載の絶縁ゲート型半導体装置。 - 【請求項５】 第１導電型エミッタ層と、この第１導電
型エミッタ層上に形成された第２導電型ベース層と、こ
の第２導電型ベース層に接して形成された第１導電型ベ
ース層と、この第１導電型ベース層内に前記第２導電型
ベース層に達する深さに形成された溝にゲート絶縁膜を
介して埋め込み形成されたゲート電極と、前記溝の側壁
に接するように前記第１導電型ベース層の表面に形成さ
れた第２導電型エミッタ層とを具備する絶縁ゲート型半
導体装置において、 前記第１導電型ベース層表面であって、前記第２導電型
エミッタ層とは異なる位置に低オン抵抗のＭＯＳＦＥＴ
を設け、このＭＯＳＦＥＴを介して第１の電極を接続
し、前記第２導電型エミッタ層の設けられていない側の
第１導電型ベース層にダイオード又は抵抗を接続した事
を特徴とする絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07432595A JP3325424B2 (ja) | 1995-03-31 | 1995-03-31 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07432595A JP3325424B2 (ja) | 1995-03-31 | 1995-03-31 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274301A true JPH08274301A (ja) | 1996-10-18 |
| JP3325424B2 JP3325424B2 (ja) | 2002-09-17 |
Family
ID=13543857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07432595A Expired - Lifetime JP3325424B2 (ja) | 1995-03-31 | 1995-03-31 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325424B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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