JPH08274004A - 半導体装置 - Google Patents

半導体装置

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JPH08274004A
JPH08274004A JP7072810A JP7281095A JPH08274004A JP H08274004 A JPH08274004 A JP H08274004A JP 7072810 A JP7072810 A JP 7072810A JP 7281095 A JP7281095 A JP 7281095A JP H08274004 A JPH08274004 A JP H08274004A
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

(57)【要約】 【目的】１つのアライメント精度検出パターン（上地工
程）に対応させて、２つ以上の下地工程に対するアライ
メント精度を検出する。 【構成】アライメント精度検出において、パターン１０
１はアライメントする工程のパターンであるが、アライ
メント精度をチェックする下地を、互いに異なる２つの
工程から構成されるパターン１０２およびパターン１０
３で構成する。これにより、パターン１０２を形成した
工程とパターン１０３を形成した工程の両方に対するア
ライメント精度は、パターン１０１を形成する工程の１
つのアライメント精度検出パターンでチェックすること
ができる。なお、アライメントされる下地工程は３種以
上の互いに異なる製造工程のパターンから構成されてい
てもよい。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路製造過
程のフォトリソグラフィ工程におけるアライメント（目
合わせ）精度を検出するための精度チェックパターンに
関する。
【０００２】
【従来の技術】半導体集積回路は一般に、半導体基板上
に導電層または絶縁層を積層する工程と、フォトリソグ
ラフィ工程と、導電層あるいは絶縁層を所望の形状に加
工する工程と、所定の位置にイオン注入を行う工程等を
所定の順序で作業することにより製造される。
【０００３】このうち、フォトリソグラフィ工程は所定
のマスクパターンを半導体基板上に転写する工程であ
り、フォトレジストを塗布する工程と、フォトマスクを
通してフォトレジストの所定の位置に露光を行う工程
と、露光されたフォトレジストを現像する工程とから構
成される。
【０００４】通常１つの半導体集積回路を製造する際に
は、複数回のフォトリソグラフィ工程が必要であり、そ
れぞれのフォトリソグラフィ工程には所定のフォトマス
クが対応している。
【０００５】すなわち１つの半導体集積回路を製造する
ためには複数のフォトマスクパターンが、所望の関係と
なるように正確に半導体基板上に転写されなければなら
ない。あるフォトマスクパターンの転写が、すでに半導
体基板上に転写されているパターンと所望の関係に重ね
合わされるように、露光時に位置合わせする作業をアラ
イメントといい、このアライメントの正確さの尺度をア
ライメント精度という。
【０００６】半導体集積回路の高集積化、高性能化にと
もない、近年、より正確なアライメント精度が要求され
るようになってきている。
【０００７】あるフォトリソグラフィ工程のアライメン
ト精度の検出には、たとえばすでに半導体基板上に加工
された所定の下地パターンに、レイアウト上重複して、
アライメントする工程のフォトレジストを所定の形状に
パターンニングし、すでに加工された下地パターンおよ
びアライメントする工程のフォトレジストパターンの両
方が所望の関係にアライメントされているかを検出する
ための上地パターンを用いる。この検出用の上地パター
ンを有する半導体装置の従来例が、たとえば特開平２−
１９７１１３号公報に記載されている。
【０００８】同公報記載のライメント精度検出パターン
を有する半導体装置は、そのアライメト制度検出パター
ンの一例を平面図で示した図４（ａ）、およびアライメ
ト制度検出パターンの他の例を平面図で示した図４
（ｂ）を参照すると、ここでは本発明の実施例と対応さ
せるため一部形状を変形して示してある。矩形パターン
２０２ａ〜２０２ｇは、アライメントされる下地パター
ンである。この下地パターン２０２ａ〜２０２ｇは、あ
るアライメントが必要なフォトリソグラフィ工程より以
前の工程で基板上に形成されているパターンである。ま
たこれらのパターン２０２ａ〜２０２ｇはある一定のピ
ッチｑで配列されている。
【０００９】さらに図４（ａ）において他の矩形パター
ン２０１ａ〜２０１ｇは、アライメントする工程の上地
パターンである。フォトリソグラフィ工程においてアラ
イメント精度を検出する際は、上地パターン２０１ａ〜
２０１ｇはフォトレジストにより形成される。上地パタ
ーン２０１ａ〜２０１ｇは矩形パターンがある一定のピ
ッチｐで配列されている。
【００１０】ピッチｐとピッチｑは異なる値であるのが
一般的である。図４（ａ）では、 ｐ＜ｑ………………………………（１） の関係を満足するように設定されている。
【００１１】次に、アライメント精度の検出方法を説明
するための第１の平面図を示した図５（ａ）および第２
の平面図を示した図５（ａ）を併せて参照すると、ここ
でピッチｐとピッチｑの差を、 ｑ−ｐ＝ｔ…………………………（２） となるように設計したと仮定する。
【００１２】下地パターン３０２ａ〜３０２ｇはアライ
メントされるパターンであり、上地パターン３０１ａ〜
３０１ｇはアライメントする工程のパターンである。上
地パターン３０１ａ〜３０１ｇはパターン３０１ｄを中
心にＸ方向に線対称に配列されており、下地パターン３
０２ａ〜３０２ｇもパターン３０２ｄを中心にＸ方向に
線対称に配列されている。
【００１３】図５（ａ）においては、パターン３０１ｄ
の中心線とパターン３０２ｄの中心線が同一線上に位置
している。このような状態では、パターン３０１ａ〜３
０１ｇ（以下、パターン３０１と称す）とパターン３０
２ａ〜３０２ｇ（以下、パターン３０２と称す）の間に
アライメントずれはない。
【００１４】すなわち、パターン３０２を形成した下地
工程に対して、アライメントする工程（パターン３０１
を形成する工程）のアライメント精度は完全である。
【００１５】一方、図５（ｂ）においては、パターン３
０１ｅの中心線とパターン３０２ｅの中心線が同一線上
に位置している。このような状態では、パターン３０１
はパターン３０２に対して、Ｘ（＋）方向にｔだけアラ
イメントずれがある。
【００１６】すなわち図５（ｂ）の状態は、パターン３
０２を形成した下地工程に対して、アライメントする工
程（パターン３０１を形成する工程）は、全体としてＸ
（＋）方向にｔに対応する量のアライメントずれを起こ
していることを示している。
【００１７】また一般に、図４（ａ）および（ｂ）のよ
うなアライメント精度検出パターンを用いたアライメン
ト精度検出には、半導体集積回路の製造オペレータが従
事する。
【００１８】
【発明が解決しようとする課題】半導体集積回路を構成
する要素のなかには、スタティックＲＡＭのメモリセル
によく用いられるようなシェアードコンタクト等があ
る。このシェアードコンタクトの断面図を示した図６を
参照すると、シェアードコンタクトは２つの異なる下地
工程のどちらに対しても、アライメントを精度よく加工
する必要があり、この場合、半導体基板４０１上に形成
された拡散層４０３と、導電層４０８をコンタクト４０
７で接続し、かつ導電層４０４とも接続する。これら拡
散層４０３および４０８間は酸化シリコン膜４０２、４
０５、４０９により分離されている。この拡散層領域４
０３および導電層４０４のどちらに対してもアライメン
トを精度よく加工しなければならない。
【００１９】半導体集積回路の高集積化にともない、構
成する配線、コンタクトホール等は年々微細化の一途を
たどっている。それにともないアライメントずれに対す
るマージンも微小になってきている。したがってふとつ
の異なる下地工程のそれぞれに対して、アライメントを
精度よく加工しなければならないシェアードコンタクト
等は、より綿密なアライメント精度の検出が必要とな
る。
【００２０】従来、２つの異なる下地工程のそれぞれに
対してアライメントが必要な工程のアライメント精度検
出には、例えば前述した図４（ａ）および（ｂ）のよう
なパターンを用いていた。
【００２１】下地パターン２０２およびパターン２０４
ａ〜２０４ｇ（以下、パターン２０４と称す）は、それ
ぞれアライメントされるパターンであり、パターン２０
２とパターン２０４は互いに異なる製造工程で形成され
たパターンである。
【００２２】一方、アライメントする工程の上地パター
ンとしては、図２（ａ）ではパターン２０１が、図２
（ｂ）ではパターン２０３ａ〜２０３ｇ（以下、パター
ン２０３と称す）が配列されており、パターン２０１と
パターン２０３は同じ製造工程で形成されるパターンで
あり、この図では同一形状のパターンの例を示してあ
る。
【００２３】従来は図２（ａ）に示したパターンおよび
図２（ｂ）に示したパターンをそれぞれ別個に半導体基
板上に設け、アライメントされる２つの異なる下地工程
に対してアライメントする側の１つの上地工程（上地パ
ターンは同一工程で２個所に配置）とのアライメント精
度の検出は、それぞれの下地工程ごとに別々に行われて
いた。すなわち、パターン２０２の工程に対してパター
ン２０１を、パターン２０４の工程に対してパターン２
０３をそれぞれアライメントしていた。
【００２４】このような状況では、１つの工程のアライ
メント精度を検出するのに、２つのアライメント精度検
出パターンを調査しなければならない。したがって、下
地パターン２０２に対するアライメントずれを検出する
時間と、下地パターン２０４に対するアライメントずれ
を検出する時間と、これら両方のアライメント検出パタ
ーン間を検査装置が移動する時間とを足し合わせた時間
が、トータルの検出時間として必要であり、スループッ
トが落ちるという問題があった。
【００２５】また製造オペレータにも大きな負荷がかか
るという問題もあり、さらに１つの工程に対するアライ
メント精度検出パターンを２つ設けなければならないた
め、半導体基板上に占める上地パターン面積も２倍にな
るという問題もあった。
【００２６】本発明の目的は上述した問題点に鑑みなさ
れたものであり、アライメント用の１つの上地パターン
に対応する位置に２つのアライメント精度検出用の下地
パターンを配置することにより、検出時間のスループッ
トを短縮したアライメント精度検出装置を提供すること
にある。
【００２７】
【課題を解決するための手段】本発明の半導体装置の特
徴は、半導体製造工程におけるフォトリソグラフィ工程
に用いられ、かつ半導体基板上に形成される目合わせ用
素子パターン群であって、前記半導体基板上に既に形成
された所定工程の前記素子パターン群とその後工程の前
記素子パターン群形成用フォトマスクの転写パターン群
とを重ね合せてこれら工程間の目合せ精度を検出するア
ライメント精度検出パターン群を備えた半導体装置にお
いて、前記目合わせ時に、１組の前記転写パターン群の
配列を複数工程の前記素子パターン群の配列にそれぞれ
オーバラップさせて前記目合わせ精度を検出する目合わ
せ用素子配置にある。
【００２８】また、所定の工程で第１の等間隔に配列さ
れる目合わせ用の第１の下地パターン群および所定の他
の工程で前記第１の等間隔に配列される目合わせ用の第
２の下地パターン群からなる前記素子パターン群とこれ
ら下地パターン群より幅の狭いパターンでかつ第２の等
間隔で形成される１列の前記転写パターン群とを有し、
前記目合せ時におけるこれらパターン群相互の位置関係
は、前記第１および前記第２の下地パターン群が２列に
対向配置されかつこれら対向するパターン上に１列の前
記転写パターン群のそれぞれ対応するパターンが少なく
とも１部分オーバラップして転写される配置にすること
がでくる。
【００２９】さらに、３列以上の前記下地パターン群と
１列の前記転写パターン群とを有し、前記目合せ時にお
けるこれらパターン群相互の位置関係は、前記下地パタ
ーン群が３列以上に対向配置されかつこれら対向するパ
ターン上に１列の前記転写パターン群のそれぞれ対応す
るパターンが少なくとも１部分オーバラップして転写さ
れる配置にすることもできる。
【００３０】さらにまた、前記第１および前記第２の下
地パターン群または３列以上の前記下地パターン群のそ
れぞれの長手方向の少なくとも１端が、相互にオーバラ
ップしてもよい。
【００３１】
【作用】半導体集積回路の製造課程におけるアライメン
ト（目合せ）精度を検出するための精度チェックパター
ンにおいて、１つのアライメント精度検出パターンに対
して、アライメントされる下地パターンを２つ以上の下
地工程から構成することにより、たとえばシェアードコ
ンタクトのような、２つの異なる下地工程のいずれに対
してもアライメントを精度よく加工する必要がある工程
に対して、１つのアライメント精度検出パターンを調査
してアライメント精度検出を行えばよく、製造オペレー
タにも負荷がかからず、スループットも向上し、基板上
に占める面積も従来技術に対して縮小できる。
【００３２】
【実施例】本発明について図面を参照しながら説明す
る。
【００３３】図１は本発明の第１の実施例を示すアライ
メント精度検出用パターンの平面図である。図１を参照
すると、下地パターン１０２ａ〜１０２ｇ（以下、第１
の下地パターン１０２と称す）はアライメントされるパ
ターンであり、下地パターン１０３ａ〜１０３ｇ（以
下、第２の下地パターン１０３と称す）もアライメント
されるパターンである。第１の下地パターン１０２と第
２の下地パターン１０３は、互いに異なる製造工程で形
成されたパターンであり、アライメントが必要な、ある
フォトリソグラフィ工程よりも以前の工程で半導体基板
上に形成されているパターンである。
【００３４】ここで第１の下地パターン１０２と第２の
下地パターン１０３は、それぞれ矩形のパターンであ
り、ある一定のピッチｑで配列され、それぞれの配列ピ
ッチｑは両方とも一致させてある。
【００３５】これら２つの下地パターンは平面的レイア
ウト上で見た場合は見掛上、図１に示すように、パター
ン１０２ａと１０３ａ、パターン１０２ｂと１０３ｂ、
パターン１０２ｃと１０３ｃ、パターン１０２ｄと１０
３ｄ、パターン１０２ｅと１０３ｅ、パターン１０２ｆ
と１０３ｆとがそれぞれ所定の間隔で対向する位置にく
るようにあらかじめ配設されている。
【００３６】上地パターン１０１ａ〜１０１ｇ（以下、
上地パターン１０１と称す）はアライメントする工程の
パターンである。フォトリソグラフィ工程にてアライメ
ント精度を検出する際は、上地パターン１０１はフォト
レジストにより形成される。
【００３７】ここで、上地パターン１０１もまた矩形の
パターンであり、ある一定のピッチｐで配列されてい
る。
【００３８】さらに、第１の下地パターン１０２および
第２の下地パターン１０３の配列ピッチと上地パターン
１０１の配列ピッチとは異なるように設定する。たとえ
ば図１の場合は従来と同様に、 ｐ＜ｑ とする。
【００３９】さらにアライメントする上地パターン１０
１は、アライメントされる第１の下地パターン１０２お
よびアライメントされる第２の下地パターン１０３の両
方に、平面的レイアウト上で見た場合は見掛上、図１に
示すように少なくともその長手方向の両端部分の１部分
がオーバラップしていることが望ましい。
【００４０】このオーバーラップの仕方は、第１の下地
パターン１０２と第２の下地パターン１０３の一部分上
に上地パターン１０１の一部分がそれぞれオーバーラッ
プしていればよいが、このオーバーラップ面積は可能な
限り大きくしたほうが、製造オペレータにとってアライ
メントずれを検出しやすい。
【００４１】次に、本実施例を用いたアライメント精度
の検出方法を説明するための第１の平面図を示した図２
（ａ）および第２の平面図を示した図２（ｂ）を参照す
ると、構成要素の符号は図１に示した構成要素にそれぞ
れ対応している。すなわち第１の下地パターン１０２ａ
〜１０２ｇはアライメントされるパターンであり、第２
の下地パターン１０３ａ〜１０３ｇもアライメントされ
るパターンである。また上地パターン１０１ａ〜１０１
ｇはアライメントする工程のパターンである。
【００４２】この上地パターン１０１ａ〜１０１ｇは１
０１ｄを中心にＸ方向に線対称に配列されており、第１
の下地パターン１０２ａ〜１０２ｇはパターン１０２ｄ
を中心にＸ方向に線対称に配列されており、第２の下地
パターン１０３ａ〜１０３ｇはパターン１０３ｄを中心
にＸ方向に線対称に配列されている。ここで上地パター
ン１０１の配列ピッチをｐとし、第１の下地パターン１
０２の配列ピッチをｑとし、第２の下地パターン１０３
の配列ピッチをｑとする。さらにピッチｐとピッチｑの
差を、 ｑ−ｐ＝ｔ となるように設計したと仮定する。また第１の下地パタ
ーン１０２と第２の下地パターン１０３は、パターン１
０３がパターン１０２に対して、たとえばＸ（＋）方向
にｔだけアライメントずれを起こしている例が図５
（ａ）に示した平面図である。
【００４３】図２（ａ）においては、上地パターン１０
１ｄの中心線と第１の下地パターン１０２ｄの中心線が
同一線上に位置している。また上地パターン１０１ｃの
中心線と第２の下地パターン１０３ｃの中心線が同一線
上に位置している。このような状態では、上地パターン
１０１は第１の下地パターン１０２との間にアライメン
トずれはないが、第２の下地パターン１０３との間には
アライメントずれがｔだけあることを示している。
【００４４】すなわち、上地パターン１０１を形成する
工程のアライメント精度は、第１の下地パターン１０２
を形成した下地工程に対しては完全であるが、第２の下
地パターン１０３を形成した下地工程に対してはＸ
（−）方向にｔだけアライメントずれを起こしているこ
とが１つのアライメントずれ検出パターンから読み取れ
る。
【００４５】一方、図２（ｂ）においては、上地パター
ン１０１ｃの中心線と第１の下地パターン１０２ｃの中
心線とが同一線上に位置している。また上地パターン１
０１ｂの中心線と第２の下地パターン１０３ｂの中心線
が同一線上に位置している。
【００４６】このような状態では、上地パターン１０１
は、第１の下地パターン１０２との間にアライメントず
れがｔだけあることを示しており、さらに上地パターン
１０１は、第２の下地パターン１０３との間にアライメ
ントずれが２ｔだけあることを示している。
【００４７】すなわち上地パターン１０１を形成する工
程のアライメント精度は第１の下地パターン１０２を形
成した下地工程に対してＸ（−）方向にｔだけアライメ
ントずれを起こしており、第２の下地パターン１０３を
形成した下地工程に対してＸ（−）方向に２ｔだけアラ
イメントずれを起こしていることが１つのアライメント
ずれ検出パターンから読み取れる。
【００４８】上述したように本実施例では、１つのアラ
イメントずれ検出パターンから、異なる２つの下地工程
に対するアライメントずれ量の情報を得ることができ
る。したがって従来問題となっていた、２つの下地工程
に対するアライメント精度を検出するために、２つのア
ライメント精度検出パターンをチェックし、アライメン
ト精度検出パターン間をチェック装置が移動しなければ
ならないという問題が解決し、半導体集積回路製造のス
ループットを向上することができる。
【００４９】なお、本実施例１では、アライメント精度
検出パターンは矩形パターンの配列で示していたが、矩
形パターンに限らず、種々の変形パターンが考えられ
る。
【００５０】また図２に示した実施例のパターンでは、
第１の下地パターンと第２の下地パターンは、相互に分
離して配列しているが、アライメント精度検出パターン
の占有面積縮小の目的で、アライメントずれ検出に支障
のない限り、オーバラップさせることも可能である。
【００５１】本発明の第２の実施例の平面図を示した図
３を参照すると、第１の実施例との相違点は、第１の実
施例では２つの工程に配設されたアライメントずれ検出
パターンの下地工程を、３つ以上の下地工程の配列とし
たことである。
【００５２】すなわち、実施例１と同様に、Ｎを３以上
の整数とするとアライメントする工程の上地パターン１
０１ａ〜１０１ｄおよびすべてのアライメントされる下
地パターン１０２ａ〜１０２ｇ、…、１０Ｎａ〜１０Ｎ
ｇは、それぞれ矩形のパターンがある一定のピッチｑで
配列され、アライメントする工程の上地パターン１０１
ａ〜１０１ｇの配列ピッチｐとアライメントされる下地
パターン１０２ａ〜１０２ｇ、…、１０Ｎａ〜１０Ｎｇ
の配列ピッチは互いに異なる。
【００５３】さらにアライメントする上地パターンに対
し、その長手方向の両端間に等間隔１列の下地パターン
がＮ−１列配置され、長手方向の両端に対応する位置に
配列される下地パターン１０２ａ〜１０２ｇと１０Ｎａ
〜１０Ｎｇは長手方向の両端の一辺に上地パターンの各
々がそれぞれ一部オーバラップして転写され、それ以外
の下地パターン１０３ａ〜１０３ｇ、…、１０（Ｎ−
１）ａ〜１０（Ｎ−１）ｇはその長手方向の両端を含ん
でオーバラップする配置形状を有する配列にしている。
【００５４】図３に示した第２の実施例のパターンで
は、下地パターン１０２ａ〜１０２ｇ、…、１０Ｎａ〜
１０Ｎｇは、相互に分離して配列しているが、第１の実
施例と同様に、アライメント精度検出パターンの占有面
積縮小の目的で、アライメントずれ検出に支障のない限
り、オーバラップさせることも可能である。
【００５５】本実施例を用いたアライメント精度の検出
方法は、この上地パターン１０１ａ〜１０１ｇは１０１
ｄを中心にＸ方向に線対称に配列されており、第１の下
地パターン１０２ａ〜１０２ｇはパターン１０２ｄを中
心にＸ方向に線対称に配列されており、第２の下地パタ
ーン１０３ａ〜１０３ｇはパターン１０３ｄを中心にＸ
方向に線対称に配列され、第Ｎ−１の下地パターン１０
Ｎａ〜１０Ｎｇはパターン１０Ｎｆを中心にＸ方向に線
対称に配列されている。
【００５６】ここで上地パターン１０１の配列ピッチを
ｐとし、下地パターン１０２ａ〜１０２ｇ、…、１０Ｎ
ａ〜１０Ｎｇの配列ピッチをそれぞれｑとする。さらに
ピッチｐとピッチｑの差を、 ｑ−ｐ＝ｔ となるように設計したと仮定する。また第１の下地パタ
ーン１０２と第Ｎ−１の下地パターン１０Ｎは、パター
ン１０Ｎがパターン１０２に対して、たとえばＸ（−）
方向に２ｔだけアライメントずれを起こしている。
【００５７】上地パターン１０１ｄの中心線と第１の下
地パターン１０２ｄの中心線が同一線上に位置してい
る。また上地パターン１０１ｆの中心線と第Ｎ−１の下
地パターン１０Ｎｆの中心線が同一線上に位置してい
る。このような状態では、上地パターン１０１は第１の
下地パターン１０２との間にアライメントずれはない
が、第Ｎ−１の下地パターン１０Ｎとの間にはアライメ
ントずれが２ｔだけあることを示している。
【００５８】すなわち、上地パターン１０１を形成する
工程のアライメント精度は、第１の下地パターン１０２
および第２の下地パターン１０３を形成した下地工程に
対しては完全であるが、第Ｎ−１の下地パターン１０Ｎ
を形成した下地工程に対してはＸ（＋）方向に２ｔだけ
アライメントずれを起こしていることが１つのアライメ
ントずれ検出パターンから読み取れる。
【００５９】
【発明の効果】以上説明したように、本発明では１つの
アライメントずれ検出パターンに対して、アライメント
される下地パターンに２つ以上の下地工程を対応させて
形成するパターンを配列したので、異なる２つ以上の下
地工程に対するアライメント精度を１つのアライメント
精度検出パターンを用いて検出することができる。した
がって、従来問題となっていた、２つ以上の下地工程に
対するアライメント精度を検出するために、２つ以上の
アライメント精度検出パターンをチェックし、アライメ
ント精度検出パターン間をチェック装置が移動しなけれ
ばならないという問題が解決し、かつ半導体集積回路製
造工程において製造データにも負荷がかからず、スルー
プットも向上し、また、２つ以上の下地パターンを互に
オーバラップさせて配置出来るので、半導体基板上に占
めるパターン面積が従来よりも縮小できるという効果を
有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図である。
【図２】第１の実施例説明用の平面図である。
【図３】第２の実施例を示す平面図である。
【図４】従来例の一例を示す平面図である。
【図５】従来例の説明用の平面図である。
【図６】シェアードコンタクトを説明用の断面図であ
る。
【符号の説明】
１０１ａ〜１０１ｇ，２０１ａ〜２０１ｇ，２０３ａ〜
２０３ｇ，３０１ａ〜３０１ｇ アライメントする工
程のパターン １０２ａ〜１０２ｇ，１０３ａ〜１０３ｇ，２０２ａ〜
２０２ｇ，２０４ａ〜２０４ｇ，３０２ａ〜３０２ｇ
アライメントされる下地パターン ４０１ 半導体基板 ４０２，４０５，４０６，４０９ 酸化シリコン膜 ４０３ 拡散層領域 ４０４，４０８ 導電層 ４０７ シェアードコンタクト

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体製造工程におけるフォトリソグラ
    フィ工程に用いられ、かつ半導体基板上に形成される目
    合わせ用素子パターン群であって、前記半導体基板上に
    既に形成された所定工程の前記素子パターン群とその後
    工程の前記素子パターン群形成用フォトマスクの転写パ
    ターン群とを重ね合せてこれら工程間の目合せ精度を検
    出するアライメント精度検出パターン群を備えた半導体
    装置において、前記目合わせ時に、１組の前記転写パタ
    ーン群の配列を複数工程の前記素子パターン群の配列に
    それぞれオーバラップさせて前記目合わせ精度を検出す
    る目合わせ用素子配置を特徴とした半導体装置。
  2. 【請求項２】 所定の工程で第１の等間隔に配列される
    目合わせ用の第１の下地パターン群および所定の他の工
    程で前記第１の等間隔に配列される目合わせ用の第２の
    下地パターン群からなる前記素子パターン群とこれら下
    地パターン群より幅の狭いパターンでかつ第２の等間隔
    で形成される１列の前記転写パターン群とを備え、前記
    目合せ時におけるこれらパターン群相互の位置関係は、
    前記第１および前記第２の下地パターン群が２列に対向
    配置されかつこれら対向するパターン上に１列の前記転
    写パターン群のそれぞれ対応するパターンが少なくとも
    １部分オーバラップして転写される配置にした請求項１
    記載の半導体装置。
  3. 【請求項３】 ３列以上の前記下地パターン群と１列の
    前記転写パターン群とを備え、前記目合せ時におけるこ
    れらパターン群相互の位置関係は、前記下地パターン群
    が３列以上に対向配置されかつこれら対向するパターン
    上に１列の前記転写パターン群のそれぞれ対応するパタ
    ーンが少なくとも１部分オーバラップして転写される配
    置にした請求項２記載の半導体装置。
  4. 【請求項４】 前記第１および前記第２の下地パターン
    群または３列以上の前記下地パターン群のそれぞれの長
    手方向の少なくとも１端が、相互にオーバラップしてな
    る請求項２または３記載の半導体装置。
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