JPH08263271A - Non-restoring division device - Google Patents
Non-restoring division deviceInfo
- Publication number
- JPH08263271A JPH08263271A JP7062849A JP6284995A JPH08263271A JP H08263271 A JPH08263271 A JP H08263271A JP 7062849 A JP7062849 A JP 7062849A JP 6284995 A JP6284995 A JP 6284995A JP H08263271 A JPH08263271 A JP H08263271A
- Authority
- JP
- Japan
- Prior art keywords
- divisor
- storage register
- dividend
- result
- quotient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、引放し除算装置、特に
パイプライン方式の情報処理装置において、除算方法と
して引放し法を用いた引放し除算装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dropping division apparatus, and more particularly to a dropping division apparatus using a releasing method as a division method in a pipeline type information processing apparatus.
【０００２】[0002]
【従来の技術】引放し法は、通常の除算方法として知ら
れており、引戻し法と対比される。即ち、例えば、情報
処理学会編、オーム社発行「情報処理ハンドブック」第
１版Ｐ．３５７に記載されているように、引放し法は、
部分剰余の符号が反転したとき、これを元に戻さずにそ
のまま桁移動して逆の演算を行い、商を立てていく除算
方法である。2. Description of the Related Art The withdrawal method is known as a normal division method, and is compared with the withdrawal method. That is, for example, “Information Processing Handbook”, first edition, P.P., published by Ohmsha, edited by Information Processing Society of Japan. As described in 357, the release method is
This is a division method in which when the sign of the partial remainder is inverted, it is not returned to its original position and the digits are moved as they are to perform the inverse operation to make a quotient.
【０００３】従来のこの種の引放し法を用いた除算装置
は、図２にその一例を示すように、被除数を格納する被
除数格納レジスタ２１と、除数を格納する除数格納レジ
スタ２２と、演算の中間結果の正、負によって除数につ
いて、２の桁数を生成する補数生成回路２３と、被除数
と除数の加算又は減算を行う加減算回路２４と、演算の
中間結果を格納する中間結果格納レジスタ２５と、部分
商を格納する商格納レジスタ２６と、商の中間結果を格
納する中間商格納レジスタ２７とを有している。A conventional division device using this type of release method, as shown in FIG. 2, shows a dividend storage register 21 for storing a dividend, a divisor storage register 22 for storing a divisor, and an arithmetic operation register. A complement generating circuit 23 for generating a digit number of 2 for the divisor depending on whether the intermediate result is positive or negative, an adder / subtractor circuit 24 for adding or subtracting the dividend and the divisor, and an intermediate result storage register 25 for storing an intermediate result of the operation. , A quotient storage register 26 for storing a partial quotient, and an intermediate quotient storage register 27 for storing an intermediate result of the quotient.
【０００４】除算は、加減算回路２４における減算又は
加算の繰返しにより実行され、また減算は、補数生成回
路２３において生成される、除数について２の補数の加
算として行われる。即ち、１回目の除算（減算）結果が
正の場合には、部分商を‘１’として減算結果を１ビッ
ト左シフトして２回目の除算（減算）の被除数とする。
負の場合には、部分商を‘０’として減算結果を１ビッ
ト左シフトして２回目の除算（加算）の被除数とする。
２回目の減算結果が正の場合には、部分商を‘１’とし
て、負の場合には、部分商を‘０’とする、このように
有効ビットが尽きるまで同様の動作を繰返して商を算出
していく。The division is performed by repeating subtraction or addition in the adder / subtractor circuit 24, and the subtraction is performed as addition of two's complement for the divisor generated in the complement generating circuit 23. That is, when the first division (subtraction) result is positive, the partial quotient is set to "1" and the subtraction result is left-shifted by 1 bit to be the dividend of the second division (subtraction).
If it is negative, the partial quotient is set to “0” and the subtraction result is left-shifted by 1 bit to be the dividend of the second division (addition).
If the result of the second subtraction is positive, the partial quotient is set to "1", and if it is negative, the partial quotient is set to "0". In this way, the same operation is repeated until the valid bits are exhausted. Is calculated.
【０００５】更に、詳しく本例の動作を説明する。先
ず、被除数と除数は、図示を省略した回路で事前正規化
される。即ち、被除数と除数のオール‘０’でない最上
位桁をあわせて被除数から除数を減算して結果が正の場
合には、そのまま、結果が負の場合には被除数を右一桁
シフトを行い、この事前正規化後の被除数が被除数格納
レジスタ２１に、除数が除数格納レジスタ２２に格納さ
れる。尚、商格納レジスタ２６及び中間商格納レジスタ
２７にはオール‘０’が初期設定されている。Further, the operation of this example will be described in detail. First, the dividend and the divisor are pre-normalized by a circuit (not shown). In other words, if the result is positive when the dividend is subtracted from the dividend by combining the dividend and the most significant non-zero digit of the divisor, the result is negative, and the dividend is shifted to the right by one digit. The dividend after the pre-normalization is stored in the dividend storage register 21, and the divisor is stored in the divisor storage register 22. The quotient storage register 26 and the intermediate quotient storage register 27 are all initialized to "0".
【０００６】１回目の除算では、被除数格納レジスタ２
１と、除数格納レジスタ２２の各出力を加減算回路２４
に入力して減算し、その結果が正の場合には、商格納レ
ジスタ２６の最右端ビットに‘１’が格納され、商格納
レジスタ２６の出力は中間商格納レジスタ２７に入力す
る。また、減算の中間結果は、中間結果格納レジスタ２
５に格納され、中間結果格納レジスタ２５の出力は、１
ビット左シフトを行い、中間商格納レジスタ２７の最左
端ビットから最右端ビットに‘０’が設定されて被除数
格納レジスタ２１に入力し、次の減算に使用される。In the first division, the dividend storage register 2
1 and the respective outputs of the divisor storage register 22
If the result is positive, '1' is stored in the rightmost bit of the quotient storage register 26, and the output of the quotient storage register 26 is input to the intermediate quotient storage register 27. The intermediate result of the subtraction is stored in the intermediate result storage register 2
5 and the output of the intermediate result storage register 25 is 1
Bit shift is performed to the left and the rightmost bit of the intermediate quotient storage register 27 is set to "0", which is input to the dividend storage register 21 and used for the next subtraction.
【０００７】一方、被除数格納レジスタ２１の出力から
除数格納レジスタ２２の出力の減算を行った結果が負の
場合には、商格納レジスタ２６の最右端ビットに‘０’
が格納され、商格納レジスタ２６の出力は中間商格納レ
ジスタ２７に入力する。また、中間結果の最右端ビット
に中間商格納レジスタ２７の最左端ビットから‘０’を
格納して、１ビット左シフトした形のデータを被除数格
納レジスタ２１に入力して、次の加算の使用に供する。
このとき、補数生成回路２３は、商格納レジスタ２６の
最右端ビットが‘０’であるため、除数について２の補
数を生成して加減算回路２４に出力する。On the other hand, when the result of subtracting the output of the divisor storage register 22 from the output of the dividend storage register 21 is negative, the rightmost bit of the quotient storage register 26 is set to "0".
Is stored, and the output of the quotient storage register 26 is input to the intermediate quotient storage register 27. In addition, "0" is stored in the rightmost bit of the intermediate result from the leftmost bit of the intermediate quotient storage register 27, and 1-bit left-shifted data is input to the dividend storage register 21, and the next addition is used. To serve.
At this time, since the rightmost bit of the quotient storage register 26 is “0”, the complement generation circuit 23 generates a 2's complement for the divisor and outputs it to the addition / subtraction circuit 24.
【０００８】[0008]
【発明が解決しようとする課題】上述した従来の引放し
除算装置では、被除数と除数の加減算を行いその結果が
正か負かによって１ビットの部分商を算出し、中間結果
を１ビット左シフトする事で次回の被除数とするため、
被除数の最上位ビットが‘０’であっても、１ビットの
部分商を算出するのに１クロックタイム必要とするの
で、被除数の有効ビット数と同等のクロックタイム数を
必要として高速化を望むことができないという問題点が
ある。In the above-mentioned conventional release division device, the dividend and the divisor are added / subtracted, a 1-bit partial quotient is calculated depending on whether the result is positive or negative, and the intermediate result is left-shifted by 1 bit. In order to make it the next dividend,
Even if the most significant bit of the dividend is "0", one clock time is required to calculate the 1-bit partial quotient, so that a clock time number equivalent to the number of effective bits of the dividend is required and the speedup is desired. There is a problem that you cannot do it.
【０００９】[0009]
【課題を解決するための手段】本発明の引放し除算装置
は、被除数と演算途中の結果のいずれかを格納する被除
数格納レジスタと、除数を格納する除数格納レジスタ
と、除数２倍の値を格納する２倍除数格納レジスタと、
除数の３倍の値を格納する３倍除数格納レジスタと、前
記被除数格納レジスタと除数格納レジスタの上位桁より
被除数から何倍の除数を減算するか決定する制御回路
と、該決定に基づき前記除数格納レジスタ，２倍除数格
納レジスタ，３倍除数格納レジスタのいずれかを選択す
る第１除数選択回路と、演算初期の被除数と演算途中の
被除数のいずれかを選択する被除数選択回路と、前記除
数選択回路の出力と演算結果が負になった時に加算され
る前記除数格納レジスタの出力のいずれかを選択する第
２除数選択回路と、被除数と除数の加減算を行う加減算
回路と、前記加減算の結果の正、負の判定を行い、判定
結果を前記被除数格納レジスタ及び第２除数選択回路に
おける選択信号として供給する判定レジスタと、演算結
果を格納し、前記被除数格納レジスタ及び被除数選択回
路に供給する演算結果格納レジスタと有することを特徴
とする。According to the present invention, there is provided a divide-by-divide apparatus for storing a dividend and a dividend storage register for storing either a dividend or a result in the middle of calculation, a divisor storage register for storing a divisor, and a doubled divisor value. A double divisor storage register to store,
A triple divisor storage register that stores a value three times the divisor, a control circuit that determines how many divisors to subtract from the dividend from the upper digits of the dividend storage register and the divisor storage register, and the divisor based on the determination. A first divisor selection circuit for selecting one of a storage register, a double divisor storage register, and a triple divisor storage register, a dividend selection circuit for selecting one of a dividend in the initial stage of operation and a dividend in the middle of computation, and the divisor selection. A second divisor selection circuit for selecting one of the outputs of the divisor storage register to be added when the output of the circuit and the operation result become negative; an addition / subtraction circuit for performing addition / subtraction of the dividend and divisor; and a result of the addition / subtraction. A positive / negative decision is made, the decision result is supplied as a selection signal in the dividend storage register and the second divisor selection circuit, and the operation result is stored in the decision register. Characterized in that it has a number storage register and dividend selected circuit supplies operation result storage register.
【００１０】[0010]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１１】図１は、本発明の一実施例のブロック図で
あり、被除数データを格納する被除数格納レジスタ１，
除数の１倍のデータを格納する除数格納レジスタ２，除
数の２倍のデータを格納する２倍除数格納レジスタ３，
除数の３倍のデータを格納する３倍除数格納レジスタ
４，除数データの１倍、２倍、３倍を選択する制御信号
を生成する制御回路５，この制御信号に応答して、除数
の１倍、２倍、３倍の除数データを選択する選択する第
１除数選択回路６，被除数と除数の加算、減算を行う加
減算回路７，加減算結果を格納する演算結果格納レジス
タ８，商の一部を生成する商生成回路９，除算による商
を格納する商格納レジスタ１０，減算結果が負の場合に
格納された商の減算を行う商減算回路１１，減算結果の
正負情報の判定信号を格納する判定レジスタ１２，被除
数選択回路１３及び第２除数選択回路１４から構成され
る。FIG. 1 is a block diagram of an embodiment of the present invention, in which a dividend storage register 1 for storing dividend data is shown.
Divisor storage register 2 for storing data of 1 times divisor 2, Double divisor storage register 3 for storing data of 2 times divisor 3,
A triple divisor storage register for storing data of three times the divisor 4, a control circuit for generating a control signal for selecting 1, 2, or 3 times the divisor data 5, 1 of the divisor in response to this control signal First divisor selecting circuit 6 for selecting divisor data of double, double, triple 6, addition / subtraction circuit 7 for adding and subtracting dividend and divisor, operation result storage register 8 for storing addition / subtraction result, part of quotient A quotient generation circuit 9 for generating a quotient, a quotient storage register 10 for storing a quotient by division, a quotient subtraction circuit 11 for subtracting the stored quotient when the subtraction result is negative, and a determination signal of positive / negative information of the subtraction result. The determination register 12, the dividend selection circuit 13, and the second divisor selection circuit 14 are included.
【００１２】被除数選択回路１３は、判定レジスタ１２
の出力により、被除数格納レジスタ１と演算結果格納レ
ジスタ８の出力のいずれかを選択し第２除数選択回路１
４は、判定レジスタ１２の出力により、除数格納レジス
タ２と第１除数選択回路６の出力のいずれかを選択し、
第１除数選択回路６は、制御回路５の出力により、除数
格納レジスタ２，２倍除数格納レジスタ３，３倍除数格
納レジスタ，オール‘０’のいずれかの出力を選択す
る。The dividend selection circuit 13 includes a decision register 12
Of either the dividend storage register 1 or the operation result storage register 8 according to the output of the second divisor selection circuit 1
4 selects either the divisor storage register 2 or the output of the first divisor selection circuit 6 by the output of the judgment register 12,
The first divisor selection circuit 6 selects the output of the divisor storage register 2, the double divisor storage register 3, the triple divisor storage register, or all “0” according to the output of the control circuit 5.
【００１３】演算実行開始で被除数が被除数格納レジス
タ１、除数が除数格納レジスタ２にそれぞれ格納され
る。除数可能レジスタ２に格納された除数は、加減算回
路７に送出されて２倍及び３倍され、これらのデータは
それぞれ２倍除数格納レジスタ３，３倍除数格納レジス
タ４に格納される。When the arithmetic operation starts, the dividend is stored in the dividend storage register 1 and the divisor is stored in the divisor storage register 2. The divisor stored in the divisor enabling register 2 is sent to the adder / subtractor circuit 7 to be doubled and tripled, and these data are stored in the double divisor storage register 3 and the triple divisor storage register 4, respectively.
【００１４】この時、除数格納レジスタ２の最上位から
（０：２）ビットは‘００’にセットしておき、データ
は、最上位を第０ビットとして第２ビットからセットし
て事前正規化を行う。なお、（０：２）とは、第０ビッ
ト（最上位ビット）からの２ビットを意味するものとす
る。被除数格納レジスタ１の最上位第０ビットを、デー
タセット時は、‘０’にセットしておき第１ビットから
データをセットする。上記のデータセット終了後に、被
除数格納レジスタ１，除数格納レジスタ２のビット
（０：４）をデータパス１０、１１により、制御回路５
に送出する。At this time, the most significant (0: 2) bits of the divisor storage register 2 are set to '00', and the data is pre-normalized by setting the most significant bit as the 0th bit from the second bit. I do. Note that (0: 2) means 2 bits from the 0th bit (most significant bit). When setting the data, the most significant 0th bit of the dividend storage register 1 is set to "0" and the data is set from the first bit. After the above data set is completed, the control circuit 5 controls the bits (0: 4) of the dividend storage register 1 and the divisor storage register 2 by the data paths 10 and 11.
Send to.
【００１５】除数格納レジスタ２の（０：２）＝‘０
０’で（２：２）＝‘１１’の時、１回目の演算は、被
除数格納レジスタ１の（０：４）が‘０１１Ｘ’の場
合、第１除数選択回路６に２倍除数格納レジスタ２のデ
ータを入力して加減算回路７に送出し、被除数格納レジ
スタ１のデータから減算して結果を演算結果格納レジス
タ８に送出し、２ビット左シフト後に被除数格納レジス
タ１に格納する。この時、商格納レジスタ９には、被除
数格納レジスタ１及び除数格納レジスタ２から送出され
た値により、以下のように部分商を生成する。(0: 2) = '0 of the divisor storage register 2
When 0 is (2: 2) = “11”, the first operation is that when (0: 4) of the dividend storage register 1 is “011X”, the first divisor selection circuit 6 stores the double divisor storage register. The data of 2 is input and sent to the adder / subtractor circuit 7, subtracted from the data of the dividend storage register 1, the result is sent to the operation result storage register 8, and the result is shifted to the left by 2 bits and stored in the dividend storage register 1. At this time, a partial quotient is generated in the quotient storage register 9 as follows based on the values sent from the dividend storage register 1 and the divisor storage register 2.
【００１６】除数格納レジスタ２の最上位桁が‘００１
１’の時、被除数格納レジスタ１の最上位桁が‘１１Ｘ
Ｘ’の場合は３倍除数格納レジスタ４を減算して部分商
には、‘１１’を格納する。The highest digit of the divisor storage register 2 is' 001
When 1 ', the most significant digit of dividend storage register 1 is' 11X
In the case of X ', the triple divisor storage register 4 is subtracted, and' 11 'is stored in the partial quotient.
【００１７】被除数格納レジスタ１の最上位桁が‘１０
ＸＸ’の場合、３倍除数格納レジスタ４を減算して部分
商には、‘１１’を格納する。The most significant digit of the dividend storage register 1 is "10".
In the case of XX ', the triple divisor storage register 4 is subtracted and' 11 'is stored in the partial quotient.
【００１８】被除数格納レジスタ１の最上位桁が‘０１
１Ｘ’の場合、２倍除数格納レジスタ３を減算して部分
商には、‘１０’を格納する。The most significant digit of the dividend storage register 1 is "01".
In the case of 1X ', the double divisor storage register 3 is subtracted and' 10 'is stored in the partial quotient.
【００１９】被除数格納レジスタ１の最上位桁が‘０１
０Ｘ’の場合、除数格納レジスタ２を減算して部分商に
は、‘１’を格納する。The most significant digit of the dividend storage register 1 is "01".
In the case of 0X ', the divisor storage register 2 is subtracted and' 1 'is stored in the partial quotient.
【００２０】被除数格納レジスタ１の最上位桁が‘００
１Ｘ’の場合、‘００００００００＃’を減算して部分
商には、‘０’を格納する。The most significant digit of the dividend storage register 1 is "00".
In the case of 1X ',' 00000000 # 'is subtracted and' 0 'is stored in the partial quotient.
【００２１】被除数格納レジスタ１の最上位桁が‘００
０Ｘ’の場合、‘００００００００＃’を減算して部分
商には、‘００’を格納する。The most significant digit of the dividend storage register 1 is "00".
In the case of 0X ',' 00000000 # 'is subtracted and' 00 'is stored in the partial quotient.
【００２２】除数格納レジスタ２の最上位桁が‘００１
０’の時、被除数格納レジスタ１の最上位桁が‘１ＸＸ
Ｘ’の場合、３倍除数格納レジスタ４を減算して部分商
には、‘１１’を格納する。The most significant digit of the divisor storage register 2 is' 001.
When it is 0 ', the most significant digit of dividend storage register 1 is' 1XX
In the case of X ', the triple divisor storage register 4 is subtracted and' 11 'is stored in the partial quotient.
【００２３】被除数格納レジスタ１の最上位桁が、‘０
１１Ｘ’の場合、３倍除数格納レジスタ４を減算して部
分商には、‘１１’を格納する。The most significant digit of the dividend storage register 1 is "0".
In the case of 11X ', the triple divisor storage register 4 is subtracted and' 11 'is stored in the partial quotient.
【００２４】被除数格納レジスタ１の最上位桁が‘０１
０Ｘ’の場合、２倍除数格納レジスタ３を減算して部分
商には、‘１０’を格納する。The most significant digit of the dividend storage register 1 is "01".
In the case of 0X ', the double divisor storage register 3 is subtracted and' 10 'is stored in the partial quotient.
【００２５】被除数格納レジスタ１の最上位桁が‘００
１Ｘ’の場合、除数格納レジスタ２を減算して部分商に
は、‘１’を格納する。The most significant digit of the dividend storage register 1 is '00
In the case of 1X ', the divisor storage register 2 is subtracted and' 1 'is stored in the partial quotient.
【００２６】被除数格納レジスタ１の最上位桁が‘００
０Ｘ’の場合、‘００００００００＃’を減算して部分
商には、‘００’を格納する。The most significant digit of the dividend storage register 1 is "00".
In the case of 0X ',' 00000000 # 'is subtracted and' 00 'is stored in the partial quotient.
【００２７】２回目の演算は、被除数格納レジスタ１の
（０：４）が‘１１ＸＸ，１０ＸＸ’の場合は、第１除
数選択回路６に３倍除数格納レジスタ４のデータを入力
して加減算回路７に送出し、被除数格納レジスタ１のデ
ータから減算して結果を演算結果格納レジスタ８に送出
して２ビット左シフト後に被除数格納レジスタ１に格納
する。In the second operation, when (0: 4) of the dividend storage register 1 is '11XX, 10XX', the data of the triple divisor storage register 4 is input to the first divisor selection circuit 6 to add / subtract the circuit. 7, the result is subtracted from the data in the dividend storage register 1, the result is sent to the operation result storage register 8, and the result is stored in the dividend storage register 1 after being left-shifted by 2 bits.
【００２８】被除数格納レジスタ１の（０：４）が‘０
１０Ｘ’の場合、除数格納レジスタ２のデータを第１除
数選択回路６に送出してデータを加減算回路７で減算
後、そのデータを演算結果格納レジスタ８に格納して、
１ビット左シフト後に被除数格納レジスタ１に格納す
る。(0: 4) of the dividend storage register 1 is "0".
In the case of 10X ′, the data in the divisor storage register 2 is sent to the first divisor selection circuit 6, the data is subtracted by the addition / subtraction circuit 7, and then the data is stored in the operation result storage register 8.
It is stored in the dividend storage register 1 after shifting left by 1 bit.
【００２９】被除数格納レジスタ１の（０：４）が‘０
０１Ｘ’場合は、第１除数選択回路６はオール‘０’デ
ータを選択して加減算回路７で減算後、演算結果格納レ
ジスタ８に格納された結果を１ビット左シフトして被除
数格納レジスタ１に格納する。(0: 4) of the dividend storage register 1 is "0".
In the case of 01X ′, the first divisor selection circuit 6 selects all “0” data, subtracts it by the addition / subtraction circuit 7, and shifts the result stored in the operation result storage register 8 to the left by 1 bit to the dividend storage register 1. Store.
【００３０】被除数格納レジスタ１の（０：４）が、
‘０００Ｘ’の場合、上記オール‘０’のデータを加減
算回路７で減算後、演算結果格納レジスタ８に格納され
た結果を２ビット左シフトして被除数格納レジスタ１に
格納する。(0: 4) of the dividend storage register 1 is
In the case of "000X", the data of all "0" is subtracted by the adder / subtractor circuit 7, and the result stored in the operation result storage register 8 is left shifted by 2 bits and stored in the dividend storage register 1.
【００３１】上記演算途中で結果が負となった場合に
は、その判定結果を判定レジスタに格納後、演算結果格
納レジスタ８の内容を加減算回路７に入力して除数格納
レジスタ２の値を加算し、被除数格納レジスタ１に格納
する。If the result becomes negative during the above calculation, the judgment result is stored in the judgment register, the contents of the calculation result storage register 8 are input to the adder / subtractor circuit 7, and the value of the divisor storage register 2 is added. Then, it is stored in the dividend storage register 1.
【００３２】商については、商格納レジスタ９に格納さ
れる前に商減算回路１１によって格納されるべき商の値
から‘１’を引いて商格納レジスタ１０に格納する。The quotient is stored in the quotient storage register 10 by subtracting “1” from the value of the quotient to be stored by the quotient subtraction circuit 11 before being stored in the quotient storage register 9.
【００３３】除数格納レジスタ２の（０：２）＝‘０
０’で（２：２）＝‘１０’の時、被除数格納レジスタ
１の（０：４）が‘１ＸＸＸ’の場合、３倍除数格納レ
ジスタ４を減算して結果を２ビット左シフトして被除数
格納レジスタ１に格納する。(0: 2) = '0 of the divisor storage register 2
When (2: 2) = '10' in 0'and (0: 4) of the dividend storage register 1 is '1XXX', the triple divisor storage register 4 is subtracted and the result is left-shifted by 2 bits. Store in dividend register 1.
【００３４】被除数格納レジスタ１の（０：４）が‘０
１０Ｘ’の場合、２倍除数格納レジスタ３を減算して結
果を２ビット左シフトして被除数格納レジスタ１に格納
する。(0: 4) of the dividend storage register 1 is "0".
In the case of 10X ', the double divisor storage register 3 is subtracted, and the result is left-shifted by 2 bits and stored in the dividend storage register 1.
【００３５】被除数格納レジスタ１の（０：４）が‘０
０１Ｘ’の場合、除数格納レジスタ２を減算して結果を
２ビット左シフトして被除数格納レジスタ１に格納す
る。(0: 4) of the dividend storage register 1 is "0".
In the case of 01X ', the divisor storage register 2 is subtracted, and the result is left-shifted by 2 bits and stored in the dividend storage register 1.
【００３６】被除数格納レジスタの（０：４）が‘００
０Ｘ’の場合、オール‘０’を減算して結果を２ビット
左シフトして被除数格納レジスタ１に格納する。(0: 4) of the dividend storage register is '00
In the case of 0X ', all'0's are subtracted and the result is left-shifted by 2 bits and stored in the dividend storage register 1.
【００３７】上記動作において２ビット左シフトした被
除数格納レジスタ１の空きとなる右端２ビットには、
‘００’を格納する。In the above operation, the rightmost 2 bits which are left of the dividend storage register 1 shifted left by 2 bits are
Stores "00".
【００３８】上記演算結果が負の場合には、除数格納レ
ジスタ２の（０：２）＝‘００’で（２：２）＝‘１
１’の場合と同様の動作を行う。When the above calculation result is negative, (0: 2) = '00' in the divisor storage register 2 and (2: 2) = '1'.
The same operation as in the case of 1'is performed.
【００３９】上記動作は被除数格納レジスタ１の有効ビ
ットが尽きるまで行う。The above operation is repeated until the effective bits of the dividend storage register 1 are exhausted.
【００４０】[0040]
【発明の効果】以上説明したように、本発明の引放し除
算装置によると、被除数と除数の事前正規化を行う際
に、被除数と除数の最上位桁である（０：４）ビットの
データとデータのセット方法によって、被除数のデータ
の内容によっては、１クロックタイムで２ビットの部分
商を算出できるため、従来の引放し法による除算装置と
比較して２倍の高速化を行うことができるという効果が
ある。As described above, according to the non-stop division apparatus of the present invention, (0: 4) bit data which is the most significant digit of the dividend and the divisor when performing the prenormalization of the dividend and the divisor. Depending on the data setting method and the data setting method, a 2-bit partial quotient can be calculated in one clock time depending on the content of the dividend, so that the speed can be doubled as compared with a conventional division method using the free-run method. The effect is that you can do it.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
【図２】従来例のブロック図である。FIG. 2 is a block diagram of a conventional example.
１，２１ 被除数格納レジスタ ２，２２ 除数格納レジスタ ３ ２倍除数格納レジスタ ４ ３倍除数格納レジスタ ５ 制御回路 ６ 第１除数選択回路 ７，２４ 加減算回路 ８ 演算結果格納レジスタ ９ 商生成回路 １０，２６ 商格納レジスタ １１ 商減算回路 １２ 判定レジスタ １３ 被除数選択回路 １４ 第２除数選択回路 ２３ 補数生成回路 ２５ 中間結果格納レジスタ。 1, 21 Dividend storage register 2, 22 Divisor storage register 3 2x Divisor storage register 4 3x Divisor storage register 5 Control circuit 6 1st divisor selection circuit 7, 24 Addition / subtraction circuit 8 Operation result storage register 9 Quotation generation circuit 10, 26 Quotient storage register 11 Quotient subtraction circuit 12 Judgment register 13 Dividend selection circuit 14 Second divisor selection circuit 23 Complement generation circuit 25 Intermediate result storage register.
Claims (1)
納する被除数格納レジスタと、除数を格納する除数格納
レジスタと、除数の２倍の値を格納する２倍除数格納レ
ジスタと、除数の３倍の値を格納する３倍除数格納レジ
スタと、 前記被除数格納レジスタと除数格納レジスタの上位桁よ
り被除数から何倍の除数を減算するか決定する制御回路
と、 該決定に基づき前記除数格納レジスタ，２倍除数格納レ
ジスタ，３倍除数格納レジスタのいずれかを選択する第
１除数選択回路と、 演算初期の被除数と演算途中の被除数のいずれか被除数
を選択する被除数選択回路と、 前記除数選択回路の出力と演算結果が負になった時に加
算される前記除数格納レジスタの出力のいずれかを選択
する第２除数選択回路と、 被除数と除数の加減算を行う加減算回路と、前記加減算
の結果の正、負の判定を行い、判定結果を前記被除数格
納レジスタ及び第２除数選択回路における選択信号とし
て供給する判定レジスタと、演算結果を格納し、前記被
除数格納レジスタ及び被除数選択回路に供給する演算結
果格納レジスタと有することを特徴とする引放し除算装
置。1. A dividend storage register for storing either a dividend or a result during calculation, a divisor storage register for storing a divisor, a double divisor storage register for storing a value twice the divisor, and a divisor 3 A triple divisor storage register that stores a doubled value, a control circuit that determines how many divisors are subtracted from the dividend from the upper digits of the dividend storage register and the divisor storage register, and the divisor storage register based on the determination, A first divisor selection circuit that selects either a double divisor storage register or a triple divisor storage register, a dividend selection circuit that selects a dividend among an initial dividend and an intermediate dividend, and the divisor selection circuit A second divisor selection circuit for selecting one of the outputs of the divisor storage register to be added when the output and the operation result become negative, and an addition / subtraction for adding / subtracting the dividend and the divisor Path, and a determination register that determines whether the addition / subtraction result is positive or negative, and supplies the determination result as a selection signal in the dividend storage register and the second divisor selection circuit, and stores the operation result in the dividend storage register A non-stop division device having a calculation result storage register supplied to a dividend selection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062849A JPH08263271A (en) | 1995-03-22 | 1995-03-22 | Non-restoring division device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062849A JPH08263271A (en) | 1995-03-22 | 1995-03-22 | Non-restoring division device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263271A true JPH08263271A (en) | 1996-10-11 |
Family
ID=13212177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062849A Pending JPH08263271A (en) | 1995-03-22 | 1995-03-22 | Non-restoring division device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263271A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102314331A (en) * | 2011-08-02 | 2012-01-11 | 深圳市国微电子股份有限公司 | Divider and realization method thereof |
| CN116820388A (en) * | 2023-08-24 | 2023-09-29 | 深圳比特微电子科技有限公司 | Divider, processor and computing device |
-
1995
- 1995-03-22 JP JP7062849A patent/JPH08263271A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102314331A (en) * | 2011-08-02 | 2012-01-11 | 深圳市国微电子股份有限公司 | Divider and realization method thereof |
| CN116820388A (en) * | 2023-08-24 | 2023-09-29 | 深圳比特微电子科技有限公司 | Divider, processor and computing device |
| CN116820388B (en) * | 2023-08-24 | 2023-11-14 | 深圳比特微电子科技有限公司 | Divider, processor and computing device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6233597B1 (en) | Computing apparatus for double-precision multiplication | |
| US6925480B2 (en) | Microarchitecture of an arithmetic unit | |
| US5798955A (en) | High-speed division and square root calculation unit | |
| JP2835153B2 (en) | High radix divider | |
| JP2002108606A (en) | Sticky bit generating circuit and multiplier | |
| US4758974A (en) | Most significant digit location | |
| JPH05250146A (en) | Arithmetic operation circuit executing integer involution processing | |
| JP2511527B2 (en) | Floating point arithmetic unit | |
| JPH08263271A (en) | Non-restoring division device | |
| KR100218683B1 (en) | Modular multiplication device | |
| JP2003216419A (en) | Calculator and calculating method | |
| JP3122622B2 (en) | Division device | |
| JP2752698B2 (en) | Floating point addition / subtraction circuit | |
| JPS60160438A (en) | Dividing device | |
| JP2552086B2 (en) | Floating point arithmetic unit | |
| JP2006338215A (en) | Vector product-sum operation circuit | |
| JP2995721B2 (en) | Division device and division method | |
| Swann et al. | Parallelization of the Shift and Add Reducer | |
| JPS626258B2 (en) | ||
| JP2575856B2 (en) | Arithmetic circuit | |
| JP3528334B2 (en) | Data select circuit | |
| JP3068640B2 (en) | Computing device | |
| JPS62159224A (en) | Arithmetic circuit for floating point | |
| JPH0812594B2 (en) | Floating point addition / subtraction unit | |
| JPH01274234A (en) | Divider |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |