JPH08255877A - Complementary field-effect transistor and fabrication thereof - Google Patents
Complementary field-effect transistor and fabrication thereofInfo
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- JPH08255877A JPH08255877A JP7059013A JP5901395A JPH08255877A JP H08255877 A JPH08255877 A JP H08255877A JP 7059013 A JP7059013 A JP 7059013A JP 5901395 A JP5901395 A JP 5901395A JP H08255877 A JPH08255877 A JP H08255877A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、相補型電界効果トラン
ジスタ及びその製造方法に関する。近年、低消費電力
で、高速動作する半導体装置が要望されている。このた
め、ｎチャネル電界効果トランジスタ及びｐチャネル電
界効果トランジスタが同じウエハに形成された相補型電
界効果トランジスタが注目されている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a complementary field effect transistor and its manufacturing method. In recent years, a semiconductor device which consumes low power and operates at high speed has been demanded. Therefore, a complementary field effect transistor in which an n-channel field effect transistor and a p-channel field effect transistor are formed on the same wafer has attracted attention.
【０００２】相補型電界効果トランジスタにおいては、
異なる極性のトランジスタを同じウエハに形成する必要
があり、工程数が増えるため、工程の簡略化が望まれて
いる。In complementary field effect transistors,
Since it is necessary to form transistors of different polarities on the same wafer, and the number of steps is increased, simplification of steps is desired.
【０００３】[0003]
【従来の技術】図５（ｃ）は、従来例に係るコンプリメ
ンタリゲートバリア型電界効果トランジスタの断面図で
ある。以下に、図５（ａ）〜（ｃ）を参照しながらその
製造方法について説明する。まず、図５（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板１上に、ｎ−ＩｎＧａＡｓ
層２と、ｉ−ＡｌＧａＡｓ層３と、ｉ−ＧａＡｓ層４
と、ｐ−ＩｎＧａＡｓ層５と、ｉ−ＡｌＧａＡｓ層６と
を順に積層する。2. Description of the Related Art FIG. 5C is a sectional view of a complementary gate barrier type field effect transistor according to a conventional example. The manufacturing method will be described below with reference to FIGS. First, as shown in FIG. 5A, n-InGaAs is formed on the semi-insulating GaAs substrate 1.
Layer 2, i-AlGaAs layer 3, and i-GaAs layer 4
Then, the p-InGaAs layer 5 and the i-AlGaAs layer 6 are sequentially stacked.
【０００４】次いで、図５（ｂ）に示すように、ｎチャ
ネル電界効果トランジスタ領域（ｎ−ＦＥＴ領域）にお
いて、ｉ−ＡｌＧａＡｓ層６と、ｐ−ＩｎＧａＡｓ層５
と、ｉ−ＧａＡｓ層４とをエッチングし、除去して、ｉ
−ＡｌＧａＡｓ層３を露出する。次に、図５（ｃ）に示
すように、ｐチャネル電界効果トランジスタ領域（ｐ−
ＦＥＴ領域）において、エッチングせずに残しているｉ
−ＡｌＧａＡｓ層６上にｐ側ゲート電極７ａを形成し、
ｎ−ＦＥＴ領域において、ｉ−ＡｌＧａＡｓ層３上にｎ
側ゲート電極７ｂを形成する。Next, as shown in FIG. 5B, in the n-channel field effect transistor region (n-FET region), the i-AlGaAs layer 6 and the p-InGaAs layer 5 are formed.
And the i-GaAs layer 4 are etched and removed.
-Exposing the AlGaAs layer 3. Next, as shown in FIG. 5C, a p-channel field effect transistor region (p-
In the FET region), i left without etching
Forming a p-side gate electrode 7a on the AlGaAs layer 6,
In the n-FET region, n is formed on the i-AlGaAs layer 3.
The side gate electrode 7b is formed.
【０００５】次いで、ｐ側ゲート電極７ａをマスクとし
てｐ型不純物を導入し、ｐ側ゲート電極７ａの両側にｐ
−ＩｎＧａＡｓ層５に達するｐ型引き出し層８ａ，８ｂ
を形成する。ｎ側ゲート電極７ｂをマスクとしてｎ型不
純物を導入し、ｎ側ゲート電極７ｂの両側にｎ−ＩｎＧ
ａＡｓ層２に達するｎ型引出し層８ｃ，８ｄを形成す
る。Next, p-type impurities are introduced using the p-side gate electrode 7a as a mask, and p-type impurities are applied to both sides of the p-side gate electrode 7a.
-P-type lead layers 8a and 8b reaching the InGaAs layer 5
To form. An n-type impurity is introduced using the n-side gate electrode 7b as a mask, and n-InG is formed on both sides of the n-side gate electrode 7b.
The n-type lead layers 8c and 8d reaching the aAs layer 2 are formed.
【０００６】次に、ｐ型引き出し層８ａ，８ｂ上にｐ側
ソース電極９ａとｐ側ドレイン電極９ｂを形成する。こ
れにより、ｐ−ＦＥＴが作成される。このとき、ｉ−Ａ
ｌＧａＡｓ層６がゲートバリア層となり、ｐ−ＩｎＧａ
Ａｓ層５がｎチャネルとなる。次いで、ｎ型引出し層８
ｃ，８ｄ上にｎ側ソース電極９ｃとｎ側ドレイン電極９
ｄを形成する。これにより、ｎ−ＦＥＴが作成される。
このとき、ｉ−ＡｌＧａＡｓ層３がゲートバリア層とな
り、ｎ−ＩｎＧａＡｓ層２がｎチャネルとなる。Next, a p-side source electrode 9a and a p-side drain electrode 9b are formed on the p-type lead layers 8a and 8b. As a result, a p-FET is created. At this time, i-A
The lGaAs layer 6 serves as a gate barrier layer, and p-InGa
The As layer 5 becomes an n channel. Then, the n-type lead layer 8
n-side source electrode 9c and n-side drain electrode 9 on c and 8d
to form d. As a result, an n-FET is created.
At this time, the i-AlGaAs layer 3 serves as a gate barrier layer and the n-InGaAs layer 2 serves as an n-channel.
【０００７】以上により、コンプリメンタリゲートバリ
ア型電界効果トランジスタが作成される。As described above, a complementary gate barrier type field effect transistor is manufactured.
【０００８】[0008]
【発明が解決しようとする課題】上記の製造方法では、
異なる極性のトランジスタを同じウエハに形成する必要
があるため、単体トランジスタを作成する場合に比べて
ほぼ倍の工程数が必要となる。また、エッチング工程が
入るため、製造工程が複雑になる。更に、ｐ−ＦＥＴと
ｎ−ＦＥＴ間に段差が生じ、集積化の妨げとなる。この
ため、スループットが低下するとともに、歩留りも低下
するという問題がある。In the above manufacturing method,
Since it is necessary to form transistors of different polarities on the same wafer, the number of steps required is almost double that in the case of forming a single transistor. Further, since the etching process is included, the manufacturing process becomes complicated. Furthermore, a step is generated between the p-FET and the n-FET, which hinders integration. Therefore, there is a problem that the throughput is lowered and the yield is also lowered.
【０００９】これを改善するために、ｎチャネル及びｐ
チャネルを形成するのに、エッチング工程をやめてイオ
ン注入によりｎ型不純物及びｐ型不純物を打ち分けるこ
とも考えられるが、ゲートバリア層を介してイオン注入
する必要があるため、注入イオンによりゲートバリア層
が衝撃を受け、ゲートバリア層に欠陥が導入されるとい
う危険性がある。このため、素子のゲート耐圧が低くな
ってゲート電流が増えてしまい、消費電力の増加を招く
という問題がある。To improve this, n channels and p
In order to form the channel, it is possible to stop the etching process and implant the n-type impurity and the p-type impurity separately by ion implantation, but since it is necessary to implant the ions through the gate barrier layer, the gate barrier layer is implanted by the implanted ions. There is a risk that the gate will be impacted and defects will be introduced into the gate barrier layer. Therefore, there is a problem that the gate breakdown voltage of the device is lowered and the gate current is increased, resulting in an increase in power consumption.
【００１０】本発明は、上記の従来例の問題点に鑑みて
創作されたものであり、製造工程を簡略化し、イオン注
入によるゲートバリア層への欠陥の導入及びゲート耐圧
の低下を避け、ｐ−ＦＥＴ及びｎ−ＦＥＴの閾値電圧を
独立に制御することが可能な素子構造を有する相補型電
界効果トランジスタ及びその製造方法を提供することを
目的とする。The present invention was created in view of the problems of the above-mentioned conventional example, and simplifies the manufacturing process, avoids the introduction of defects into the gate barrier layer and the reduction of the gate breakdown voltage by ion implantation, and p An object of the present invention is to provide a complementary field effect transistor having an element structure capable of independently controlling the threshold voltages of -FET and n-FET, and a method for manufacturing the same.
【００１１】[0011]
【課題を解決するための手段】上記課題は、第１に、半
絶縁性基板上に順に積層されたｎ型半導体層、ｐ型半導
体層及びアンドープ半導体層と、ｎチャネル電界効果ト
ランジスタ領域の前記アンドープ半導体層上に形成され
たｎ側ゲート電極と、ｐチャネル電界効果トランジスタ
領域の前記アンドープ半導体層上に形成されたｐ側ゲー
ト電極とを有することを特徴とする相補型電界効果トラ
ンジスタによって達成され、第２に、半絶縁性基板上に
順に積層されたｐ型半導体層、ｎ型半導体層及びアンド
ープ半導体層と、ｐチャネル電界効果トランジスタ領域
の前記アンドープ半導体層上に形成されたｐ側ゲート電
極と、ｎチャネル電界効果トランジスタ領域の前記アン
ドープ半導体層上に形成されたｎ側ゲート電極とを有す
ることを特徴とする相補型電界効果トランジスタによっ
て達成され、第３に、前記ｎチャネル電界効果トランジ
スタ領域において、前記ｎ側ゲート電極の両側に位置
し、前記アンドープ半導体層に接するｎ側ソース電極及
びｎ側ドレイン電極と、前記ｎ側ソース電極及びｎ側ド
レイン電極にそれぞれ接し、前記ｎ型半導体層に達する
２つのｎ型引出し層とが形成され、前記ｐチャネル電界
効果トランジスタ領域において、前記ｐ側ゲート電極の
両側に位置し、前記アンドープ半導体層に接するｐ側ソ
ース電極及びｐ側ドレイン電極と、前記ｐ側ソース電極
及びｐ側ドレイン電極にそれぞれ接し、前記ｐ型半導体
層に達する２つのｐ型引出し層とが形成されていること
を特徴とする第１又は第２の発明に記載の相補型電界効
果トランジスタによって達成され、第４に、前記ｎチャ
ネル電界効果トランジスタ領域と前記ｐチャネル電界効
果トランジスタ領域とは、該トランジスタ領域間に形成
された分離領域層により相互に分離されていることを特
徴とする第１乃至第３の発明のいずれかに記載の相補型
電界効果トランジスタによって達成され、第５に、前記
ｎ側ゲート電極及び前記ｐ側ゲート電極に電圧を印加し
ない状態で、前記ｎ型半導体層の伝導帯の底はフェルミ
準位よりも高く、前記ｐ型半導体層の価電子帯の頂上は
フェルミ準位よりも低くなっていることを特徴とする第
１乃至第４の発明のいずれかに記載の相補型電界効果ト
ランジスタによって達成され、第６に、前記ｎ側ゲート
電極及び前記ｐ側ゲート電極に電圧を印加しない状態
で、前記ｎ型半導体層及び前記ｐ型半導体層はそれぞれ
空乏化していることを特徴とする第１乃至第５の発明の
いずれかに記載の相補型電界効果トランジスタによって
達成され、第７に、前記ｎ側ゲート電極に正の電圧を印
加した状態で、前記ｎ型半導体層の伝導帯の底がフェル
ミ準位より低くなり、前記ｐ側ゲート電極に負の電圧を
印加した状態で、前記ｐ型半導体層の価電子帯の頂上が
フェルミ準位より高くなっていることを特徴とする第１
乃至第６の発明のいずれかに記載の相補型電界効果トラ
ンジスタによって達成され、第８に、半絶縁性基板上に
ｎ型半導体層と、ｐ型半導体層と、アンドープ半導体層
とを順に積層する工程と、ｎチャネル電界効果トランジ
スタ領域の前記アンドープ半導体層上にｎ側ゲート電極
を形成する工程と、ｐチャネル電界効果トランジスタ領
域の前記アンドープ半導体層上にｐ側ゲート電極を形成
する工程と、前記ｎ側ゲート電極をマスクとしてｎ型不
純物を導入し、該ｎ側ゲート電極の両側に前記ｎ型半導
体層に達する２つのｎ型引出し層を形成する工程と、前
記ｐ側ゲート電極をマスクとしてｐ型不純物を導入し、
該ｐ側ゲート電極の両側に前記ｐ型半導体層に達する２
つのｐ型引出し層を形成する工程と、前記２つのｎ型引
出し層にそれぞれ接するｎ側ソース電極及びｎ側ドレイ
ン電極を形成する工程と、前記２つのｐ型引出し層にそ
れぞれ接するｐ側ソース電極及びｐ側ドレイン電極を形
成する工程とを有することを特徴とする相補型電界効果
トランジスタの製造方法によって達成され、第９に、前
記半絶縁性基板上にｎ型半導体層と、ｐ型半導体層と、
アンドープ半導体層とを順に積層する工程の代わりに、
半絶縁性基板上にｐ型半導体層と、ｎ型半導体層と、ア
ンドープ半導体層とを順に積層する工程を有することを
特徴とする第８の発明に記載の相補型電界効果トランジ
スタの製造方法によって達成され、第１０に、前記ｎチ
ャネル電界効果トランジスタ領域と前記ｐチャネル電界
効果トランジスタ領域の間の領域において、前記アンド
ープ半導体層と前記ｐ型半導体層と前記ｎ型半導体層と
に酸素を導入することにより、２つの前記トランジスタ
領域を相互に分離する分離領域層を形成することを特徴
とする第８又は第９の発明に記載の相補型電界効果トラ
ンジスタの製造方法によって達成される。The first object of the present invention is to provide an n-type semiconductor layer, a p-type semiconductor layer and an undoped semiconductor layer, which are sequentially stacked on a semi-insulating substrate, and an n-channel field effect transistor region. And an n-side gate electrode formed on an undoped semiconductor layer and a p-side gate electrode formed on the undoped semiconductor layer in a p-channel field effect transistor region. Second, a p-type semiconductor layer, an n-type semiconductor layer, and an undoped semiconductor layer, which are sequentially stacked on a semi-insulating substrate, and a p-side gate electrode formed on the undoped semiconductor layer in the p-channel field effect transistor region. And an n-side gate electrode formed on the undoped semiconductor layer in the n-channel field effect transistor region. Third, an n-side source electrode and an n-side drain electrode that are located on both sides of the n-side gate electrode in the n-channel field effect transistor region and are in contact with the undoped semiconductor layer, Two n-type lead layers, each of which is in contact with the n-side source electrode and the n-side drain electrode and reaches the n-type semiconductor layer, are formed, and are located on both sides of the p-side gate electrode in the p-channel field effect transistor region. Then, a p-side source electrode and a p-side drain electrode that are in contact with the undoped semiconductor layer, and two p-type extraction layers that are in contact with the p-side source electrode and the p-side drain electrode and reach the p-type semiconductor layer are formed. And a complementary field effect transistor according to the first or second invention. In the first to third inventions, the n-channel field effect transistor region and the p-channel field effect transistor region are isolated from each other by an isolation region layer formed between the transistor regions. Fifthly, the bottom of the conduction band of the n-type semiconductor layer is Fermi when no voltage is applied to the n-side gate electrode and the p-side gate electrode. The complementary field effect transistor according to any one of the first to fourth inventions, characterized in that it is higher than the level and the top of the valence band of the p-type semiconductor layer is lower than the Fermi level. And sixthly, the n-type semiconductor layer and the p-type semiconductor layer are depleted in a state in which a voltage is not applied to the n-side gate electrode and the p-side gate electrode, respectively. A seventh aspect of the present invention is achieved by the complementary field effect transistor according to any one of the first to fifth inventions, and seventhly, in a state where a positive voltage is applied to the n-side gate electrode, The bottom of the conduction band of the n-type semiconductor layer becomes lower than the Fermi level, and the top of the valence band of the p-type semiconductor layer becomes higher than the Fermi level when a negative voltage is applied to the p-side gate electrode. First characterized by
Achieved by the complementary field-effect transistor according to any one of the sixth to sixth inventions, and eighthly, an n-type semiconductor layer, a p-type semiconductor layer, and an undoped semiconductor layer are sequentially stacked on a semi-insulating substrate. Forming an n-side gate electrode on the undoped semiconductor layer in an n-channel field effect transistor region; forming a p-side gate electrode on the undoped semiconductor layer in a p-channel field effect transistor region; Introducing an n-type impurity using the n-side gate electrode as a mask to form two n-type lead layers reaching the n-type semiconductor layer on both sides of the n-side gate electrode, and using the p-side gate electrode as a mask Type impurities,
Reach the p-type semiconductor layer on both sides of the p-side gate electrode 2
Forming two p-type lead layers, forming an n-side source electrode and an n-side drain electrode in contact with the two n-type lead layers, and a p-side source electrode in contact with the two p-type lead layers And a step of forming a p-side drain electrode. Ninth type semiconductor layer and p-type semiconductor layer are formed on the semi-insulating substrate. When,
Instead of the step of sequentially stacking the undoped semiconductor layer,
According to the eighth aspect of the present invention, there is provided a method of manufacturing a complementary field effect transistor, comprising a step of sequentially laminating a p-type semiconductor layer, an n-type semiconductor layer, and an undoped semiconductor layer on a semi-insulating substrate. Achieved, tenthly, introducing oxygen into the undoped semiconductor layer, the p-type semiconductor layer, and the n-type semiconductor layer in a region between the n-channel field effect transistor region and the p-channel field effect transistor region. This is achieved by the method for manufacturing a complementary field effect transistor according to the eighth or ninth invention, characterized in that an isolation region layer for isolating the two transistor regions from each other is formed.
【００１２】[0012]
【作用】本発明の相補型電界効果トランジスタにおいて
は、半絶縁性基板上に順に積層されたｎ型半導体層、ｐ
型半導体層及びアンドープ半導体層と、ｎチャネル電界
効果トランジスタ領域のアンドープ半導体層上に形成さ
れたｎ側ゲート電極と、ｐチャネル電界効果トランジス
タ領域のアンドープ半導体層上に形成されたｐ側ゲート
電極とを有している。なお、ｐ型半導体層とｎ型半導体
層を入れ換えて、半絶縁性基板上にｐ型半導体層、ｎ型
半導体層及びアンドープ半導体層とが順に積層されても
よい。In the complementary field effect transistor of the present invention, an n-type semiconductor layer, a p-type semiconductor layer and a p-type semiconductor layer are sequentially stacked on a semi-insulating substrate.
Type semiconductor layer and undoped semiconductor layer, an n-side gate electrode formed on the undoped semiconductor layer in the n-channel field effect transistor region, and a p-side gate electrode formed on the undoped semiconductor layer in the p-channel field effect transistor region have. Note that the p-type semiconductor layer and the n-type semiconductor layer may be replaced with each other, and the p-type semiconductor layer, the n-type semiconductor layer, and the undoped semiconductor layer may be sequentially stacked on the semi-insulating substrate.
【００１３】上記構造でｎ側ゲート電極に正の電圧を印
加し、増加していくと、ｎ型半導体層の伝導帯の底がフ
ェルミ準位に近づき、或いはフェルミ準位を越えて低く
なるように変化するため、ｎ型半導体層中の電子濃度を
制御できる。従って、ｎ型半導体層をｎチャネルとして
機能させることができる。また、ｐ側ゲート電極に負の
電圧を印加し、その絶対値を増加していくと、ｐ型半導
体層の価電子帯の頂上がフェルミレベルに近づき、或い
はフェルミレベルを越えて高くなるように変化するた
め、ｐ型半導体層中の正孔濃度を制御できる。従って、
ｐ型半導体層はｐチャネルとして機能する。In the above structure, when a positive voltage is applied to the n-side gate electrode and increases, the bottom of the conduction band of the n-type semiconductor layer approaches the Fermi level or becomes lower than the Fermi level. Therefore, the electron concentration in the n-type semiconductor layer can be controlled. Therefore, the n-type semiconductor layer can function as an n-channel. Moreover, when a negative voltage is applied to the p-side gate electrode and its absolute value is increased, the top of the valence band of the p-type semiconductor layer approaches the Fermi level or becomes higher than the Fermi level. Since it changes, the hole concentration in the p-type semiconductor layer can be controlled. Therefore,
The p-type semiconductor layer functions as a p-channel.
【００１４】更に、ｎ側ゲート電極の両側にｎ型半導体
層に達する２つのｎ型引出し層が形成され、更にその２
つのｎ型引出し層とそれぞれ接するｎ側ソース電極及び
ｎ側ドレイン電極とが形成されることにより、ｎ側ゲー
ト電極に印加する電圧を制御してｎチャネル電界効果ト
ランジスタのドレイン電流を制御することができる。ま
た、ｐ側ゲート電極の両側にｐ型半導体層に達する２つ
のｐ型引出し層が形成され、更にその２つのｐ型引出し
層とそれぞれ接するｐ側ソース電極及びｐ側ドレイン電
極とが形成されることにより、ｐ側ゲート電極に印加す
る電圧を制御してｐチャネル電界効果トランジスタのド
レイン電流を制御することができる。Further, two n-type lead layers reaching the n-type semiconductor layer are formed on both sides of the n-side gate electrode.
By forming the n-side source electrode and the n-side drain electrode respectively in contact with the two n-type extraction layers, the voltage applied to the n-side gate electrode can be controlled to control the drain current of the n-channel field effect transistor. it can. Further, two p-type lead layers reaching the p-type semiconductor layer are formed on both sides of the p-side gate electrode, and a p-side source electrode and a p-side drain electrode which are in contact with the two p-type lead layers are formed. As a result, the voltage applied to the p-side gate electrode can be controlled to control the drain current of the p-channel field effect transistor.
【００１５】また、ｎ側ゲート電極に電圧を印加しない
状態で、ｎ型半導体層の伝導帯の底がフェルミ準位より
も高くなるように、或いはｐ側ゲート電極に電圧を印加
しない状態で、ｐ型半導体層の価電子帯の頂上がフェル
ミ準位よりも低くなるように半導体層の組成や不純物濃
度を調整しておくことにより、ドレイン電流が流れない
状態から充分に流れる状態まで幅広くドレイン電流を制
御することができる。Further, with no voltage applied to the n-side gate electrode, the bottom of the conduction band of the n-type semiconductor layer is higher than the Fermi level, or with no voltage applied to the p-side gate electrode, By adjusting the composition and impurity concentration of the semiconductor layer so that the top of the valence band of the p-type semiconductor layer is lower than the Fermi level, the drain current can be widely varied from a state where the drain current does not flow to a state where the drain current flows sufficiently. Can be controlled.
【００１６】更に、ｎ側ゲート電極及びｐ側ゲート電極
に電圧を印加しない状態で、ｎ型半導体層及びｐ型半導
体層が空乏化するように半導体層の組成や不純物濃度を
調整しておくことにより、ゲート電極に正のバイアス電
圧を印加してｎ型半導体層中に電子を発生させた場合、
空乏化しているｐ型半導体層に発生している電界は電子
のリターディングフィールドとして働くため、ゲート電
極よりゲートバリア層，ｐ型半導体層を経由して流れる
ゲートリーク電流を小さくすることができる。逆に、ゲ
ート電極に負のバイアス電圧を印加してｐ型半導体層中
に正孔を発生させた場合、空乏化しているｎ型半導体層
に発生している電界は正孔のリターディングフィールド
として働くため、正孔をｐ型半導体層中に偏在させて素
子特性を向上させることができる。Further, the composition and impurity concentration of the semiconductor layer should be adjusted so that the n-type semiconductor layer and the p-type semiconductor layer are depleted in the state where no voltage is applied to the n-side gate electrode and the p-side gate electrode. Thus, when a positive bias voltage is applied to the gate electrode to generate electrons in the n-type semiconductor layer,
Since the electric field generated in the depleted p-type semiconductor layer functions as a retarding field of electrons, the gate leak current flowing from the gate electrode through the gate barrier layer and the p-type semiconductor layer can be reduced. Conversely, when a negative bias voltage is applied to the gate electrode to generate holes in the p-type semiconductor layer, the electric field generated in the depleted n-type semiconductor layer acts as a hole retarding field. Since it works, holes can be unevenly distributed in the p-type semiconductor layer to improve device characteristics.
【００１７】また、本発明の相補型電界効果トランジス
タの製造方法においては、単に３層の半導体層、即ちｎ
型半導体層、ｐ型半導体層及びアンドープ半導体層を積
層し、ｎチャネル電界効果トランジスタのアンドープ半
導体層上にｎ側ゲート電極を形成し、ｐチャネル電界効
果トランジスタのアンドープ半導体層上にｐ側ゲート電
極を形成している。Further, in the method of manufacturing the complementary field effect transistor of the present invention, only three semiconductor layers, that is, n layers are used.
-Type semiconductor layer, p-type semiconductor layer and undoped semiconductor layer are stacked, an n-side gate electrode is formed on the undoped semiconductor layer of the n-channel field effect transistor, and a p-side gate electrode is formed on the undoped semiconductor layer of the p-channel field effect transistor. Is formed.
【００１８】従って、これだけで、ｎチャネル電界効果
トランジスタのｎチャネルとｐチャネル電界効果トラン
ジスタのｐチャネルがともに形成される。これにより、
製造工程が簡略化され、また、基板表面がより平坦化
し、イオン注入によるゲートバリア層への欠陥の導入も
避けることが可能となる。Therefore, this alone forms both the n-channel of the n-channel field effect transistor and the p-channel of the p-channel field effect transistor. This allows
The manufacturing process is simplified, the surface of the substrate is flattened, and the introduction of defects into the gate barrier layer by ion implantation can be avoided.
【００１９】[0019]
（１）本発明の実施例に係るコンプリメンタリゲートバ
リア型電界効果トランジスタの説明 図２（ｄ）は、本発明の実施例に係るコンプリメンタリ
ゲートバリア型電界効果トランジスタについて示す断面
図である。(1) Description of Complementary Gate Barrier Field Effect Transistor According to Embodiment of the Present Invention FIG. 2D is a cross-sectional view showing a complementary gate barrier field effect transistor according to an embodiment of the present invention.
【００２０】同図に示すように、半絶縁性ＧａＡｓ基板
１１上に、濃度１×１０18ｃｍ-3、膜厚２０ｎｍのｎ−
ＩｎＧａＡｓ層（ｎ型半導体層）１２と、濃度１×１０
18ｃｍ-3、膜厚２０ｎｍのｐ−ＧａＡｓ層（ｐ型半導体
層）１３と、膜厚２０ｎｍのｉ−ＡｌＧａＡｓ層（アン
ドープ半導体層）１４とが順に積層されている。ｐチャ
ネル電界効果トランジスタ領域（ｐ−ＦＥＴ領域）にお
いて、アンドープ半導体層１４上に膜厚３００ｎｍのタ
ングステンシリサイド膜（ＷＳｉ膜）からなるｐ側ゲー
ト電極15ａが形成され、このｐ側ゲート電極15ａの両側
にｐ−ＩｎＧａＡｓ層１３に達する濃度１×１０19ｃｍ
-3の２つのｐ型引出し層16ａ，16ｂが形成されている。
更に、２つのｐ型引出し層16ａ，16ｂ上にそれぞれ接し
て膜厚３００ｎｍの金膜（Ａｕ膜）からなるｐ側ソース
／ドレイン電極（ｐ側Ｓ／Ｄ電極）17ａ，17ｂが形成さ
れている。これらがｐチャネル電界効果トランジスタ
（ｐ−ＦＥＴ）を構成する。ここで、ｐ側ゲート電極15
ａの下のアンドープ半導体層１４がゲートバリア層とな
り、ｐ型半導体層１３がｐチャネルとなる。As shown in the figure, on the semi-insulating GaAs substrate 11, an n-type film having a concentration of 1 × 10 18 cm -3 and a film thickness of 20 nm is formed.
InGaAs layer (n-type semiconductor layer) 12 and concentration 1 × 10
A p-GaAs layer (p-type semiconductor layer) 13 having a thickness of 18 cm −3 and a thickness of 20 nm and an i-AlGaAs layer (undoped semiconductor layer) 14 having a thickness of 20 nm are sequentially stacked. In the p-channel field effect transistor region (p-FET region), a p-side gate electrode 15a made of a tungsten silicide film (WSi film) having a film thickness of 300 nm is formed on the undoped semiconductor layer 14, and both sides of the p-side gate electrode 15a are formed. Reaching the p-InGaAs layer 13 at a concentration of 1 × 10 19 cm
-3 two p-type lead layers 16a and 16b are formed.
Further, p-side source / drain electrodes (p-side S / D electrodes) 17a and 17b made of a gold film (Au film) having a film thickness of 300 nm are formed in contact with the two p-type extraction layers 16a and 16b, respectively. . These form a p-channel field effect transistor (p-FET). Here, the p-side gate electrode 15
The undoped semiconductor layer 14 under a serves as a gate barrier layer, and the p-type semiconductor layer 13 serves as a p-channel.
【００２１】ｎチャネル電界効果トランジスタ領域（ｎ
−ＦＥＴ領域）において、アンドープ半導体層１４上に
膜厚３００ｎｍのＷＳｉ膜からなるｎ側ゲート電極15ｂ
が形成され、このｎ側ゲート電極15ｂの両側にｎ型半導
体層１２に達する濃度１×１０19ｃｍ-3の２つのｎ型引
出し層16ｃ，16ｄが形成されている。更に、２つのｎ型
引出し層16ｃ，16ｄ上にそれぞれ接して膜厚３００ｎｍ
のＡｕ膜からなるｎ側ソース／ドレイン電極（ｎ側Ｓ／
Ｄ電極）17ｃ，17ｄが形成されている。これらがｎチャ
ネル電界効果トランジスタ（ｎ−ＦＥＴ）を構成する。
ここで、ｎ側ゲート電極15ｂの下のアンドープ半導体層
１４がゲートバリア層となり、ｎ型半導体層１２がｎチ
ャネルとなる。N-channel field effect transistor region (n
-FET region), an n-side gate electrode 15b made of a WSi film having a film thickness of 300 nm on the undoped semiconductor layer 14
Are formed, and two n-type extraction layers 16c and 16d having a concentration of 1 × 10 19 cm −3 reaching the n-type semiconductor layer 12 are formed on both sides of the n-side gate electrode 15b. Furthermore, the film thickness is 300 nm in contact with each of the two n-type extraction layers 16c and 16d.
N-side source / drain electrode (n-side S /
D electrodes) 17c and 17d are formed. These form an n-channel field effect transistor (n-FET).
Here, the undoped semiconductor layer 14 below the n-side gate electrode 15b serves as a gate barrier layer, and the n-type semiconductor layer 12 serves as an n-channel.
【００２２】上記のｐ−ＦＥＴとｎ−ＦＥＴとがコンプ
リメンタリゲートバリア型電界効果トランジスタを構成
する。なお、ｐ−ＦＥＴとｎ−ＦＥＴとがあまり接近し
すぎると、クロストークが生じる危険性があるので、必
要により、図２（ｄ）に示すように、ｐ−ＦＥＴとｎ−
ＦＥＴとの間の領域に、これらを相互に分離する分離領
域層１８が形成されてもよい。The above-mentioned p-FET and n-FET form a complementary gate barrier type field effect transistor. If the p-FET and the n-FET are too close to each other, there is a risk of crosstalk. Therefore, as necessary, as shown in FIG.
An isolation region layer 18 may be formed in a region between the FET and the FET to isolate them from each other.
【００２３】また、上記では、半絶縁性ＧａＡｓ基板１
１上に３層の半導体層がｎ型半導体層１２、ｐ型半導体
層１３、アンドープ半導体層１４の順に積層されている
が、図４（ａ）に示すように、ｐ型半導体層１３、ｎ型
半導体層１２、アンドープ半導体層１４の順に積層され
てもよい。更に、図４（ｂ）に示すように、ｐ型引出し
層16ａ，16ｂ及びｎ型引出し層16ｃ，16ｄはともに半絶
縁性ＧａＡｓ基板１１に達するように形成されてもよ
い。Further, in the above, the semi-insulating GaAs substrate 1 is used.
Three semiconductor layers are laminated in this order on the n-type semiconductor layer 12, the p-type semiconductor layer 13, and the undoped semiconductor layer 14, but as shown in FIG. 4A, the p-type semiconductor layer 13, n The type semiconductor layer 12 and the undoped semiconductor layer 14 may be stacked in this order. Further, as shown in FIG. 4B, both the p-type extraction layers 16a and 16b and the n-type extraction layers 16c and 16d may be formed so as to reach the semi-insulating GaAs substrate 11.
【００２４】また、ｎ型半導体層１２、ｐ型半導体層１
３及びアンドープ半導体層１４の材料として、それぞれ
ｎ−ＩｎＧａＡｓ、ｐ−ＧａＡｓ及びｉ−ＡｌＧａＡｓ
を用いているが、他の化合物半導体の組み合わせを用い
てもよい。例えば、ｎ型半導体層１２としてｎ−ＧａＡ
ｓ又はｎ−ＩｎＧａＡｓを用い、ｐ型半導体層１３とし
てｐ−ＧａＡｓ又はｐ−ＩｎＧａＡｓを用い、アンドー
プ半導体層１４としてｉ−ＡｌＧａＡｓ又はｉ−ＩｎＧ
ａＡｓを用いることができ、半導体装置として、これら
をそれぞれ組み合わせて得られる計８種類（実施例の組
み合わせを含む）が考えられる。Further, the n-type semiconductor layer 12 and the p-type semiconductor layer 1
3 and n-InGaAs, p-GaAs, and i-AlGaAs, respectively, as materials for the undoped semiconductor layer 14 and the undoped semiconductor layer 14.
However, a combination of other compound semiconductors may be used. For example, as the n-type semiconductor layer 12, n-GaA
s or n-InGaAs is used, p-GaAs or p-InGaAs is used as the p-type semiconductor layer 13, and i-AlGaAs or i-InG is used as the undoped semiconductor layer 14.
It is possible to use aAs, and it is conceivable that there are a total of eight types of semiconductor devices obtained by combining these (including the combinations of the examples).
【００２５】次に、上記のコンプリメンタリゲートバリ
ア型電界効果トランジスタの動作原理について、図３
（ａ）〜（ｃ）に示すエネルギバンド図を参照しながら
説明する。図３（ａ）はｐ側ゲート電極15ａ及びｎ側ゲ
ート電極15ｂにゲート電圧を印加しない状態でのエネル
ギバンド図を示し、図３（ｂ）はｎ側ゲート電極15ｂに
正のゲート電圧を印加した状態でのエネルギバンド図を
示し、図３（ｃ）はｐ側ゲート電極15ａに負のゲート電
圧を印加した状態でのエネルギバンド図を示している。Next, the operation principle of the above complementary gate barrier type field effect transistor will be described with reference to FIG.
This will be described with reference to the energy band diagrams shown in (a) to (c). FIG. 3A shows an energy band diagram in the state where no gate voltage is applied to the p-side gate electrode 15a and the n-side gate electrode 15b, and FIG. 3B shows application of a positive gate voltage to the n-side gate electrode 15b. FIG. 3C shows an energy band diagram in a state where the negative gate voltage is applied to the p-side gate electrode 15a.
【００２６】無バイアス状態では、図３（ａ）に示すよ
うに、ｎ型半導体層１２の伝導帯の底（Ｅｃ）は価電子
帯の頂上（Ｅｖ）と比べてフェルミ準位（ＥF ）により
近く、かつフェルミ準位よりもエネルギの高い位置にあ
り、ｐ型半導体層１３の価電子帯の頂上（Ｅｖ）は伝導
帯の底（Ｅｃ）と比べてフェルミ準位により近く、かつ
フェルミ準位よりもエネルギの低い位置にある。また、
ｎ型半導体層１２及びｐ型半導体層１３はともに空乏化
しているとする。これらは、ｎ型及びｐ型半導体層１
２，１３の組成、或いはｎ型及びｐ型半導体層１２，１
３中に含まれる不純物濃度を調整することにより、制御
可能である。[0026] In non-biased state, as shown in FIG. 3 (a), n-type semiconductor layer 12 the bottom of the conduction band (Ec) is the top of the valence band (Ev) as compared to Fermi level (E F) Is closer to the Fermi level than the Fermi level, and the top (Ev) of the valence band of the p-type semiconductor layer 13 is closer to the Fermi level than the bottom (Ec) of the conduction band. It is in a position where the energy is lower than the rank. Also,
It is assumed that both the n-type semiconductor layer 12 and the p-type semiconductor layer 13 are depleted. These are n-type and p-type semiconductor layers 1
2, 13 or n-type and p-type semiconductor layers 12, 1
It can be controlled by adjusting the concentration of impurities contained in 3).
【００２７】ｎ側ゲート電極15ｂに正のゲート電圧（Ｖ
ｇ）を印加した状態では、図３（ｂ）に示すように、上
記構造でｎ側ゲート電極15ｂに正の電圧を印加し、増や
していくと、ｎ型半導体層１２の伝導帯の底がフェルミ
準位に近づき、或いはフェルミ準位を越えて低くなるよ
うに変化するため、ｎ型半導体層１２中の電子濃度を制
御できる。従って、ｎ型半導体層１２はｎチャネル（電
子走行層）として機能させることができる。A positive gate voltage (V
In the state where g) is applied, as shown in FIG. 3B, when a positive voltage is applied to the n-side gate electrode 15b in the above structure to increase the bottom of the conduction band of the n-type semiconductor layer 12. The electron concentration in the n-type semiconductor layer 12 can be controlled because it changes so as to approach the Fermi level or decrease beyond the Fermi level. Therefore, the n-type semiconductor layer 12 can function as an n-channel (electron transit layer).
【００２８】ｎ側ゲート電極15ｂの両側にｎ型半導体層
１２に達するｎ型引出し層16ｃ，16ｄが形成され、更に
そのｎ型引出し層16ｃ，16ｄと接するｎ側Ｓ／Ｄ電極17
ｃ，17ｄとが形成されることにより、ｎ側ゲート電極15
ｂに印加する電圧を制御してｎ−ＦＥＴのドレイン電流
を制御することができる。ｐ側ゲート電極15ａに負のゲ
ート電圧（Ｖｇ）を印加した状態では、図３（ｃ）に示
すように、ｐ側ゲート電極15ａに負の電圧を印加し、そ
の絶対値を増やしていくと、ｐ型半導体層１３の価電子
帯の頂上がフェルミ準位に近づき、或いはフェルミ準位
を越えて高くなるように変化するため、ｐ型半導体層１
３中の正孔濃度を制御できる。従って、ｐ型半導体層１
３はｐチャネル（正孔走行層）として機能する。N-type lead layers 16c and 16d reaching the n-type semiconductor layer 12 are formed on both sides of the n-side gate electrode 15b, and the n-side S / D electrode 17 in contact with the n-type lead layers 16c and 16d.
By forming c and 17d, the n-side gate electrode 15
The drain current of the n-FET can be controlled by controlling the voltage applied to b. When a negative gate voltage (Vg) is applied to the p-side gate electrode 15a, as shown in FIG. 3C, when a negative voltage is applied to the p-side gate electrode 15a and its absolute value is increased. , The top of the valence band of the p-type semiconductor layer 13 approaches the Fermi level or changes so as to rise above the Fermi level, so that the p-type semiconductor layer 1
The hole concentration in 3 can be controlled. Therefore, the p-type semiconductor layer 1
3 functions as a p-channel (hole traveling layer).
【００２９】ｐ側ゲート電極15ａの両側にｐ型半導体層
１３に達するｐ型引出し層16ａ，16ｂが形成され、更に
そのｐ型引出し層16ａ，16ｂと接するｐ側Ｓ／Ｄ電極17
ａ，17ｂとが形成されることにより、ｐ側ゲート電極15
ａに印加する電圧を制御してｐ−ＦＥＴのドレイン電流
を制御することができる。更に、ｎ型半導体層１２及び
ｐ型半導体層１３の不純物濃度を調整することにより各
トランジスタの閾値電圧を所望の値に設定することがで
きる。P-type lead layers 16a and 16b reaching the p-type semiconductor layer 13 are formed on both sides of the p-side gate electrode 15a, and the p-side S / D electrode 17 is in contact with the p-type lead layers 16a and 16b.
By forming a and 17b, the p-side gate electrode 15
The drain current of the p-FET can be controlled by controlling the voltage applied to a. Furthermore, the threshold voltage of each transistor can be set to a desired value by adjusting the impurity concentrations of the n-type semiconductor layer 12 and the p-type semiconductor layer 13.
【００３０】上記のエネルギバンド構造を有するコンプ
リメンタリゲートバリア型電界効果トランジスタにおい
ては、特に、ｎ側ゲート電極15ｂに電圧を印加しない状
態で、ｎ型半導体層１２の伝導帯の底がフェルミ準位よ
りもエネルギの高い位置にあり、或いはｐ側ゲート電極
15ａに電圧を印加しない状態で、ｐ型半導体層１３の価
電子帯の頂上がフェルミ準位よりもエネルギの低い位置
にあるため、電流が流れない状態から充分に流れる状態
まで幅広く電流を制御することができる。In the complementary gate barrier type field effect transistor having the above energy band structure, the bottom of the conduction band of the n-type semiconductor layer 12 is below the Fermi level, especially when no voltage is applied to the n-side gate electrode 15b. Is also at a high energy position, or the p-side gate electrode
Since the top of the valence band of the p-type semiconductor layer 13 is at a position where the energy is lower than the Fermi level without applying a voltage to 15a, the current is controlled widely from the state where no current flows to the state where it sufficiently flows. be able to.
【００３１】また、ｎ側ゲート電極15ｂ及びｐ側ゲート
電極15ａに電圧を印加しない状態で、ｎ型半導体層１２
及びｐ型半導体層１３が空乏化しているため、ゲート電
極に正のバイアス電圧を印加してｎ型半導体層１２中に
電子を発生させた場合、空乏化しているｐ型半導体層１
３に発生している電界は電子のリターディングフィール
ドとなる。このため、ゲート電極よりゲートバリア層１
４，ｐ型半導体層１３を経由して流れるゲートリーク電
流を小さくすることができる。逆に、ゲート電極に負の
バイアス電圧を印加してｐ型半導体層１３中に正孔を発
生させた場合、空乏化しているｎ型半導体層１２に発生
している電界は正孔のリターディングフィールドとな
る。このため、正孔をｐ型半導体層１３中に偏在させ
て、素子特性を向上させることができる。 （２）本発明の実施例に係るコンプリメンタリゲートバ
リア型電界効果トランジスタの製造方法の説明 図１（ａ）〜（ｄ），図２（ａ）〜（ｄ）は、本発明の
実施例に係るコンプリメンタリゲートバリア型電界効果
トランジスタの製造方法について示す断面図である。The n-type semiconductor layer 12 is formed in a state where no voltage is applied to the n-side gate electrode 15b and the p-side gate electrode 15a.
Also, since the p-type semiconductor layer 13 is depleted, when a positive bias voltage is applied to the gate electrode to generate electrons in the n-type semiconductor layer 12, the p-type semiconductor layer 1 is depleted.
The electric field generated in 3 becomes a retarding field of electrons. Therefore, the gate barrier layer 1 is more
4, the gate leak current flowing through the p-type semiconductor layer 13 can be reduced. On the contrary, when a negative bias voltage is applied to the gate electrode to generate holes in the p-type semiconductor layer 13, the electric field generated in the depleted n-type semiconductor layer 12 is the retarding of holes. It becomes a field. Therefore, the holes can be unevenly distributed in the p-type semiconductor layer 13 to improve the device characteristics. (2) Description of Manufacturing Method of Complementary Gate Barrier Field Effect Transistor According to Embodiment of the Present Invention FIGS. 1A to 1D and FIGS. 2A to 2D relate to an embodiment of the present invention. FIG. 6 is a cross-sectional view showing the method of manufacturing the complementary gate barrier field effect transistor.
【００３２】まず、図１（ａ）に示すように、ＭＯＣＶ
Ｄ法により、半絶縁性ＧａＡｓ基板１１上に、ｎ−Ｉｎ
ＧａＡｓ層（ｎ型半導体層）１２と、ｐ−ＧａＡｓ層
（ｐ型半導体層）１３と、ｉ−ＡｌＧａＡｓ層（アンド
ープ半導体層）１４とを順に積層する。次いで、図１
（ｂ）に示すように、ｉ−ＡｌＧａＡｓ層１４上にＷＳ
ｉ膜を形成した後、パターニングして、ｐ−ＦＥＴ領域
にｐ側ゲート電極15ａを形成し、ｎ−ＦＥＴ領域にｎ側
ゲート電極15ｂを形成する。ｐ側ゲート電極15ａ及びｎ
側ゲート電極15ｂの下のｉ−ＡｌＧａＡｓ層１４はそれ
ぞれｐ−ＦＥＴ及びｎ−ＦＥＴのゲートバリア層とな
る。First, as shown in FIG. 1A, MOCV
By the D method, n-In is formed on the semi-insulating GaAs substrate 11.
A GaAs layer (n-type semiconductor layer) 12, a p-GaAs layer (p-type semiconductor layer) 13, and an i-AlGaAs layer (undoped semiconductor layer) 14 are sequentially stacked. Then, FIG.
As shown in (b), WS is formed on the i-AlGaAs layer 14.
After forming the i film, patterning is performed to form a p-side gate electrode 15a in the p-FET region and an n-side gate electrode 15b in the n-FET region. p-side gate electrode 15a and n
The i-AlGaAs layer 14 under the side gate electrode 15b becomes a gate barrier layer of p-FET and n-FET, respectively.
【００３３】次に、図１（ｃ）に示すように、ｐ−ＦＥ
Ｔ領域において、ｐ側ゲート電極15ａをマスクとしてｐ
側ゲート電極15ａの両側に、ｐ−ＩｎＧａＡｓ層１３に
達するように、Ｂｅ等のｐ型不純物をイオン注入により
導入する。次いで、図１（ｄ）に示すように、ｎ−ＦＥ
Ｔ領域において、ｎ側ゲート電極15ｂをマスクとしてｎ
側ゲート電極15ｂの両側に、ｎ−ＧａＡｓ層１２に達す
るように、Ｓｉ等のｎ型不純物をイオン注入により導入
する。Next, as shown in FIG. 1 (c), p-FE
In the T region, using the p-side gate electrode 15a as a mask, p
A p-type impurity such as Be is introduced by ion implantation so as to reach the p-InGaAs layer 13 on both sides of the side gate electrode 15a. Then, as shown in FIG. 1D, n-FE
In the T region, using the n-side gate electrode 15b as a mask, n
An n-type impurity such as Si is introduced by ion implantation so as to reach the n-GaAs layer 12 on both sides of the side gate electrode 15b.
【００３４】次に、図２（ａ）に示すように、温度８０
０℃でアニールして、ｐ型不純物及びｎ型不純物を活性
化し、ｐ側ゲート電極15ａの両側にｐ−ＩｎＧａＡｓ層
１３に達するｐ型引出し層16ａ，16ｂを形成するととも
に、ｎ側ゲート電極15ｂの両側にｎ−ＧａＡｓ層１２に
達するｎ型引出し層16ｃ，16ｄを形成する。次いで、Ａ
ｕ膜を形成した後、パターニングして、図２（ｂ）に示
すように、ｐ型引出し層16ａ，16ｂ上にそれぞれｐ側Ｓ
／Ｄ電極17ａ，17ｂを形成する。これにより、ｐ−ＦＥ
Ｔが作成される。Next, as shown in FIG. 2A, a temperature of 80
The p-type impurity and the n-type impurity are activated by annealing at 0 ° C. to form p-type lead layers 16a and 16b reaching the p-InGaAs layer 13 on both sides of the p-side gate electrode 15a, and the n-side gate electrode 15b. N-type extraction layers 16c and 16d reaching the n-GaAs layer 12 are formed on both sides of. Then A
After forming the u film, patterning is performed, and as shown in FIG. 2B, p-side S is formed on each of the p-type lead layers 16a and 16b.
/ D electrodes 17a and 17b are formed. This allows p-FE
T is created.
【００３５】続いて、Ａｕ膜を形成した後、パターニン
グして、図２（ｃ）に示すように、ｎ型引出し層16ｃ，
16ｄ上にそれぞれｎ側Ｓ／Ｄ電極17ｃ，17ｄを形成す
る。これにより、ｎ−ＦＥＴが作成される。次いで、必
要により、図２（ｄ）に示すように、ｐ−ＦＥＴ領域と
ｎ−ＦＥＴ領域の間の領域に酸素をイオン注入し、加熱
して、絶縁層からなる分離領域層１８を形成する。これ
により、ｐ−ＦＥＴ領域とｎ−ＦＥＴ領域は相互に分離
される。Then, after forming an Au film, patterning is performed, and as shown in FIG. 2C, the n-type lead layer 16c,
N-side S / D electrodes 17c and 17d are formed on 16d, respectively. As a result, an n-FET is created. Then, if necessary, as shown in FIG. 2D, oxygen is ion-implanted into a region between the p-FET region and the n-FET region and heated to form a separation region layer 18 made of an insulating layer. . As a result, the p-FET region and the n-FET region are separated from each other.
【００３６】以上により、コンプリメンタリゲートバリ
ア型電界効果トランジスタが作成される。以上のよう
に、本発明の実施例に係るコンプリメンタリゲートバリ
ア型電界効果トランジスタの製造方法によれば、単に３
層の半導体層、即ちｎ−ＩｎＧａＡｓ層１２と、ｐ−Ｇ
ａＡｓ層１３と、ｉ−ＡｌＧａＡｓ層１４とを積層する
だけで、ｎ−ＦＥＴのｎチャネルとｐ−ＦＥＴのｐチャ
ネルがともに形成される。As described above, a complementary gate barrier type field effect transistor is manufactured. As described above, according to the method of manufacturing the complementary gate barrier type field effect transistor according to the embodiment of the present invention, it is possible to use only 3
Layers of semiconductor layers, i.e., n-InGaAs layer 12, and p-G
By simply laminating the aAs layer 13 and the i-AlGaAs layer 14, both the n-channel of the n-FET and the p-channel of the p-FET are formed.
【００３７】これにより、製造工程が簡略化され、イオ
ン注入によるゲートバリア層への欠陥の導入を避けるこ
とが可能となる。なお、上記の図１（ａ）の工程におい
て、ｎ型半導体層１２とｐ型半導体層１３の積層順序を
入れ換えて、図４（ａ）に示すように、先にｐ型半導体
層１３を形成した後、ｎ型半導体層１２を形成してもよ
い。この場合、図２（ｄ）と逆に、ｐ型引出し層16ａ，
16ｂは下層のｐ型半導体層１３に達するように深く形成
され、ｎ型引出し層16ｃ，16ｄは上層のｎ型半導体層１
２に達すればよいので、浅く形成される。This simplifies the manufacturing process and makes it possible to avoid introducing defects into the gate barrier layer by ion implantation. In the step of FIG. 1A, the stacking order of the n-type semiconductor layer 12 and the p-type semiconductor layer 13 is exchanged, and the p-type semiconductor layer 13 is first formed as shown in FIG. 4A. After that, the n-type semiconductor layer 12 may be formed. In this case, contrary to FIG. 2D, the p-type lead layer 16a,
16b is deeply formed so as to reach the p-type semiconductor layer 13 of the lower layer, and the n-type lead layers 16c and 16d are the n-type semiconductor layer 1 of the upper layer.
Since it only has to reach 2, it is formed shallowly.
【００３８】また、上記の図１（ｃ）の工程において、
図４（ｂ）に示すように、ｐ型引出し層16ａ，16ｂが半
絶縁性ＧａＡｓ基板１１に到達するように、ｐ型不純物
を導入してもよい。Further, in the step of FIG. 1 (c) described above,
As shown in FIG. 4B, p-type impurities may be introduced so that the p-type extraction layers 16a and 16b reach the semi-insulating GaAs substrate 11.
【００３９】[0039]
【発明の効果】以上のように、本発明においては、半絶
縁性基板上に順に積層されたｎ型半導体層、ｐ型半導体
層及びアンドープ半導体層と、或いは半絶縁性基板上に
順に積層されたｐ型半導体層、ｎ型半導体層及びアンド
ープ半導体層と、ｎチャネル電界効果トランジスタ領域
のアンドープ半導体層上に形成されたｎ側ゲート電極
と、ｐチャネル電界効果トランジスタ領域のアンドープ
半導体層上に形成されたｐ側ゲート電極とを有してい
る。As described above, according to the present invention, the n-type semiconductor layer, the p-type semiconductor layer and the undoped semiconductor layer are sequentially stacked on the semi-insulating substrate, or the semi-insulating substrate is sequentially stacked. A p-type semiconductor layer, an n-type semiconductor layer and an undoped semiconductor layer, an n-side gate electrode formed on the undoped semiconductor layer in the n-channel field effect transistor region, and an undoped semiconductor layer in the p-channel field effect transistor region P-side gate electrode.
【００４０】上記構造でｎ側ゲート電極下のｎ型半導体
層はｎチャネルとして機能し、ｐ側ゲート電極下のｐ型
半導体層はｐチャネルとして機能する。従って、ｎ側ゲ
ート電極に印加する電圧を制御してｎチャネル電界効果
トランジスタのドレイン電流を制御し、ｐ側ゲート電極
に印加する電圧を制御してｐチャネル電界効果トランジ
スタのドレイン電流を制御することができる。In the above structure, the n-type semiconductor layer below the n-side gate electrode functions as an n-channel, and the p-type semiconductor layer below the p-side gate electrode functions as a p-channel. Therefore, the voltage applied to the n-side gate electrode is controlled to control the drain current of the n-channel field effect transistor, and the voltage applied to the p-side gate electrode is controlled to control the drain current of the p-channel field effect transistor. You can
【００４１】このように、単に３層の半導体層を積層す
るだけで、ｎチャネル電界効果トランジスタ領域のｎチ
ャネルとｐチャネル電界効果トランジスタ領域のｐチャ
ネルをともに形成することができる。これにより、製造
工程が簡略化され、しかも、基板表面がより平坦化し、
イオン注入によるゲートバリア層への欠陥の導入も避け
ることが可能となる。Thus, by simply stacking three semiconductor layers, both the n-channel field effect transistor region and the p-channel field effect transistor region p-channel can be formed. This simplifies the manufacturing process and makes the substrate surface more flat,
It is also possible to avoid introducing defects into the gate barrier layer by ion implantation.
【００４２】また、ｎ型半導体層、ｐ型半導体層それぞ
れのドーピング濃度を調整することで、ｎ−ＦＥＴ，ｐ
−ＦＥＴそれぞれの閾値電圧を制御することが可能であ
る。Further, by adjusting the doping concentration of each of the n-type semiconductor layer and the p-type semiconductor layer, the n-FET, p
-It is possible to control the threshold voltage of each FET.
【図１】図１（ａ）〜（ｄ）は、本発明の実施例に係る
コンプリメンタリゲートバリア型電界効果トランジスタ
の製造方法について示す断面図（その１）である。1A to 1D are sectional views (No. 1) showing a method for manufacturing a complementary gate barrier type field effect transistor according to an embodiment of the present invention.
【図２】図２（ａ）〜（ｄ）は、本発明の実施例に係る
コンプリメンタリゲートバリア型電界効果トランジスタ
の製造方法について示す断面図（その２）である。2A to 2D are sectional views (No. 2) showing the method for manufacturing the complementary gate barrier type field effect transistor according to the embodiment of the present invention.
【図３】図３（ａ）〜（ｃ）は、本発明の実施例に係る
コンプリメンタリゲートバリア型電界効果トランジスタ
の動作原理について説明するエネルギバンド図である。3 (a) to 3 (c) are energy band diagrams for explaining the operation principle of the complementary gate barrier type field effect transistor according to the embodiment of the present invention.
【図４】図４（ａ），（ｂ）は、本発明の実施例に係る
コンプリメンタリゲートバリア型電界効果トランジスタ
の他の構造について示す断面図である。FIGS. 4A and 4B are cross-sectional views showing another structure of the complementary gate barrier type field effect transistor according to the embodiment of the present invention.
【図５】図５（ａ）〜（ｃ）は、従来例に係るコンプリ
メンタリゲートバリア型電界効果トランジスタの製造方
法について示す断面図である。5A to 5C are cross-sectional views showing a method of manufacturing a complementary gate barrier type field effect transistor according to a conventional example.
１１ 半絶縁性基板、 １２ ｎ型半導体層、 １３ ｐ型半導体層、 １４ アンドープ半導体層、 １５ａ ｐ側ゲート電極、 １５ｂ ｎ側ゲート電極、 １６ａ，１６ｂ ｐ側引出し層、 １６ｃ，１６ｄ ｎ側引出し層、 １７ａ，１７ｂ ｐ側Ｓ／Ｄ電極、 １７ｃ，１７ｄ ｎ側Ｓ／Ｄ電極、 １８ 分離領域層。 11 semi-insulating substrate, 12 n-type semiconductor layer, 13 p-type semiconductor layer, 14 undoped semiconductor layer, 15a p-side gate electrode, 15b n-side gate electrode, 16a, 16b p-side extraction layer, 16c, 16d n-side extraction layer , 17a, 17b p-side S / D electrode, 17c, 17d n-side S / D electrode, 18 separation region layer.
Claims (10)
導体層、ｐ型半導体層及びアンドープ半導体層と、 ｎチャネル電界効果トランジスタ領域の前記アンドープ
半導体層上に形成されたｎ側ゲート電極と、 ｐチャネル電界効果トランジスタ領域の前記アンドープ
半導体層上に形成されたｐ側ゲート電極とを有すること
を特徴とする相補型電界効果トランジスタ。1. An n-type semiconductor layer, a p-type semiconductor layer, and an undoped semiconductor layer, which are sequentially stacked on a semi-insulating substrate, and an n-side gate electrode formed on the undoped semiconductor layer in an n-channel field effect transistor region. And a p-side gate electrode formed on the undoped semiconductor layer in the p-channel field effect transistor region.
導体層、ｎ型半導体層及びアンドープ半導体層と、 ｐチャネル電界効果トランジスタ領域の前記アンドープ
半導体層上に形成されたｐ側ゲート電極と、 ｎチャネル電界効果トランジスタ領域の前記アンドープ
半導体層上に形成されたｎ側ゲート電極とを有すること
を特徴とする相補型電界効果トランジスタ。2. A p-type semiconductor layer, an n-type semiconductor layer, and an undoped semiconductor layer, which are sequentially stacked on a semi-insulating substrate, and a p-side gate electrode formed on the undoped semiconductor layer in a p-channel field effect transistor region. And an n-side gate electrode formed on the undoped semiconductor layer in the n-channel field effect transistor region.
域において、前記ｎ側ゲート電極の両側に位置し、前記
アンドープ半導体層に接するｎ側ソース電極及びｎ側ド
レイン電極と、前記ｎ側ソース電極及びｎ側ドレイン電
極にそれぞれ接し、前記ｎ型半導体層に達する２つのｎ
型引出し層とが形成され、 前記ｐチャネル電界効果トランジスタ領域において、前
記ｐ側ゲート電極の両側に位置し、前記アンドープ半導
体層に接するｐ側ソース電極及びｐ側ドレイン電極と、
前記ｐ側ソース電極及びｐ側ドレイン電極にそれぞれ接
し、前記ｐ型半導体層に達する２つのｐ型引出し層とが
形成されていることを特徴とする請求項１又は請求項２
に記載の相補型電界効果トランジスタ。3. An n-side source electrode and an n-side drain electrode located on both sides of the n-side gate electrode and in contact with the undoped semiconductor layer in the n-channel field effect transistor region, and the n-side source electrode and n-side. Two n's each contacting the drain electrode and reaching the n-type semiconductor layer
And a p-side source electrode and a p-side drain electrode which are located on both sides of the p-side gate electrode in the p-channel field effect transistor region and are in contact with the undoped semiconductor layer.
3. The two p-type lead layers, which are in contact with the p-side source electrode and the p-side drain electrode and reach the p-type semiconductor layer, respectively, are formed.
Complementary field effect transistor according to item 1.
域と前記ｐチャネル電界効果トランジスタ領域とは、該
トランジスタ領域間に形成された分離領域層により相互
に分離されていることを特徴とする請求項１乃至請求項
３のいずれかに記載の相補型電界効果トランジスタ。4. The n-channel field effect transistor region and the p-channel field effect transistor region are isolated from each other by an isolation region layer formed between the transistor regions. The complementary field effect transistor according to claim 3.
電極に電圧を印加しない状態で、前記ｎ型半導体層の伝
導帯の底はフェルミ準位よりも高く、前記ｐ型半導体層
の価電子帯の頂上はフェルミ準位よりも低くなっている
ことを特徴とする請求項１乃至請求項４のいずれかに記
載の相補型電界効果トランジスタ。5. The bottom of the conduction band of the n-type semiconductor layer is higher than the Fermi level when no voltage is applied to the n-side gate electrode and the p-side gate electrode, and the valence electrons of the p-type semiconductor layer are higher than the bottom. The complementary field effect transistor according to any one of claims 1 to 4, wherein the top of the band is lower than the Fermi level.
電極に電圧を印加しない状態で、前記ｎ型半導体層及び
前記ｐ型半導体層はそれぞれ空乏化していることを特徴
とする請求項１乃至請求項５のいずれかに記載の相補型
電界効果トランジスタ。6. The n-type semiconductor layer and the p-type semiconductor layer are depleted in a state in which a voltage is not applied to the n-side gate electrode and the p-side gate electrode, respectively. The complementary field effect transistor according to claim 5.
た状態で、前記ｎ型半導体層の伝導帯の底がフェルミ準
位より低くなり、前記ｐ側ゲート電極に負の電圧を印加
した状態で、前記ｐ型半導体層の価電子帯の頂上がフェ
ルミ準位より高くなっていることを特徴とする請求項１
乃至請求項６のいずれかに記載の相補型電界効果トラン
ジスタ。7. The bottom of the conduction band of the n-type semiconductor layer becomes lower than the Fermi level in the state where a positive voltage is applied to the n-side gate electrode, and a negative voltage is applied to the p-side gate electrode. 2. In this state, the top of the valence band of the p-type semiconductor layer is higher than the Fermi level.
7. The complementary field effect transistor according to claim 6.
半導体層と、アンドープ半導体層とを順に積層する工程
と、 ｎチャネル電界効果トランジスタ領域の前記アンドープ
半導体層上にｎ側ゲート電極を形成する工程と、 ｐチャネル電界効果トランジスタ領域の前記アンドープ
半導体層上にｐ側ゲート電極を形成する工程と、 前記ｎ側ゲート電極をマスクとしてｎ型不純物を導入
し、該ｎ側ゲート電極の両側に前記ｎ型半導体層に達す
る２つのｎ型引出し層を形成する工程と、 前記ｐ側ゲート電極をマスクとしてｐ型不純物を導入
し、該ｐ側ゲート電極の両側に前記ｐ型半導体層に達す
る２つのｐ型引出し層を形成する工程と、 前記２つのｎ型引出し層にそれぞれ接するｎ側ソース電
極及びｎ側ドレイン電極を形成する工程と、 前記２つのｐ型引出し層にそれぞれ接するｐ側ソース電
極及びｐ側ドレイン電極を形成する工程とを有すること
を特徴とする相補型電界効果トランジスタの製造方法。8. A step of sequentially stacking an n-type semiconductor layer, a p-type semiconductor layer, and an undoped semiconductor layer on a semi-insulating substrate, and an n-side gate on the undoped semiconductor layer in an n-channel field effect transistor region. Forming an electrode, forming a p-side gate electrode on the undoped semiconductor layer in a p-channel field effect transistor region, introducing an n-type impurity using the n-side gate electrode as a mask, and forming the n-side gate electrode Forming two n-type lead layers reaching the n-type semiconductor layer on both sides of the p-type semiconductor layer, introducing p-type impurities using the p-side gate electrode as a mask, and forming the p-type semiconductor layer on both sides of the p-side gate electrode. To form two p-type extraction layers, forming an n-side source electrode and an n-side drain electrode in contact with the two n-type extraction layers, respectively, and a step of forming a p-side source electrode and a p-side drain electrode that are in contact with the p-type extraction layer, respectively.
ｐ型半導体層と、アンドープ半導体層とを順に積層する
工程の代わりに、半絶縁性基板上にｐ型半導体層と、ｎ
型半導体層と、アンドープ半導体層とを順に積層する工
程を有することを特徴とする請求項８に記載の相補型電
界効果トランジスタの製造方法。9. An n-type semiconductor layer on the semi-insulating substrate,
Instead of the step of sequentially stacking a p-type semiconductor layer and an undoped semiconductor layer, a p-type semiconductor layer and an n-type semiconductor layer are formed on a semi-insulating substrate.
The method for manufacturing a complementary field effect transistor according to claim 8, further comprising a step of sequentially laminating a type semiconductor layer and an undoped semiconductor layer.
領域と前記ｐチャネル電界効果トランジスタ領域の間の
領域において、前記アンドープ半導体層と前記ｐ型半導
体層と前記ｎ型半導体層とに酸素を導入することによ
り、２つの前記トランジスタ領域を相互に分離する分離
領域層を形成することを特徴とする請求項８又は請求項
９に記載の相補型電界効果トランジスタの製造方法。10. Introducing oxygen into the undoped semiconductor layer, the p-type semiconductor layer, and the n-type semiconductor layer in a region between the n-channel field effect transistor region and the p-channel field effect transistor region. 10. The method for manufacturing a complementary field effect transistor according to claim 8 or 9, wherein an isolation region layer that isolates the two transistor regions from each other is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059013A JPH08255877A (en) | 1995-03-17 | 1995-03-17 | Complementary field-effect transistor and fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059013A JPH08255877A (en) | 1995-03-17 | 1995-03-17 | Complementary field-effect transistor and fabrication thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255877A true JPH08255877A (en) | 1996-10-01 |
Family
ID=13100994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7059013A Withdrawn JPH08255877A (en) | 1995-03-17 | 1995-03-17 | Complementary field-effect transistor and fabrication thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08255877A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508717A (en) * | 2004-07-30 | 2008-03-21 | フリースケール セミコンダクター インコーポレイテッド | Complementary metal-oxide-semiconductor field-effect transistor structure |
-
1995
- 1995-03-17 JP JP7059013A patent/JPH08255877A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508717A (en) * | 2004-07-30 | 2008-03-21 | フリースケール セミコンダクター インコーポレイテッド | Complementary metal-oxide-semiconductor field-effect transistor structure |
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