JPH04218971A - Fabrication of vertical channel insulated gate type filed effect semiconductor device - Google Patents
Fabrication of vertical channel insulated gate type filed effect semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】
「産業の利用分野」
本発明は、半導体集積回路、特に１６Ｍ〜１６Ｇビット
レベルの超高密度化された集積回路（ＵＬＳＩという）
の絶縁ゲイト型電界効果半導体装置の作製方法を提供す
ることに関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention is applicable to semiconductor integrated circuits, particularly ultra-high density integrated circuits (called ULSI) at the 16M to 16G bit level.
The present invention relates to a method for manufacturing an insulated gate field effect semiconductor device.
本発明は、半導体装置、特に半導体基板の表面に凹状の
領域を異方性エッチングを行うことによって設け、この
単結晶の凹状の領域の側面にチャネルを形成するマイク
ロチャネル型を有するＭＩＳ型（絶縁ゲイト型）電界効
果半導体装置（以下チャネル長が１μｍ以下の０．０３
〜１μｍであるためμチャネルＭＩＳＦＥＴという）の
作製方法を提案するにある。The present invention relates to a semiconductor device, particularly an MIS type (insulating gate type) field effect semiconductor device (hereinafter referred to as 0.03 mm with a channel length of 1 μm or less)
This paper proposes a method for manufacturing a microchannel MISFET (which is called a μ-channel MISFET because it has a diameter of ~1 μm).
「従来技術」
従来、ＭＩＳＦＥＴ（１０）は第１図に示す如く、半導
体基板（１）上面に平行に横方向にチャネル形成領域を
有し、ゲイト電極（１８）の両端下に対称形に必ず一対
のソースまたはドレイン（４）およびドレインまたはソ
ース（５）を半導体基板と同一平面を構成して形成して
いた。またこれらソースまたはドレイン（４）およびド
レインまたはソース（５）をＬＤＤ（不純物濃度が比較
的低いドレイン、即ちライト・ドープド・ドレイン）と
し、さらに高不純物濃度の第１の領域（１５）、第２の
領域（１４）を設けていた。この第１の領域（１５）に
電気的に連結して下側電極（２１）、誘電体（２２）、
上側電極（２３）よりなるキャパシタを設け、これらに
より１Ｔｒ／Ｃｅｌｌ（１つのＭＩＳＦＥＴと１つのキ
ャパシタを直列に連結して１ビットを構成するメモリと
する）を形成していた。"Prior Art" Conventionally, as shown in FIG. 1, a MISFET (10) has a channel formation region in the lateral direction parallel to the upper surface of a semiconductor substrate (1), and a channel formation region is formed in a symmetrical manner under both ends of a gate electrode (18). A pair of source or drain (4) and drain or source (5) were formed on the same plane as the semiconductor substrate. Further, these source or drain (4) and drain or source (5) are LDD (drain with relatively low impurity concentration, that is, lightly doped drain), and furthermore, the first region (15) with high impurity concentration, the second region with high impurity concentration A region (14) was provided. A lower electrode (21), a dielectric (22), electrically connected to the first region (15),
A capacitor consisting of an upper electrode (23) was provided, and these formed 1 Tr/Cell (one MISFET and one capacitor connected in series to form a memory constituting one bit).
しかしかかる場合においても、ゲイト電極（１８）部分
およびキャパシタ部分（２０）とは互いに重なり合わな
いため、１ビットのメモリセルを作るための面積が大き
くなることを必要としていた。However, even in such a case, since the gate electrode (18) portion and the capacitor portion (20) do not overlap each other, it is necessary to increase the area for making a 1-bit memory cell.
また第１図でのＣＶＤ用の矩形または三角形の領域（３
８）、（３８′）は単に補助的に用いられたにすぎなか
った。Also, the rectangular or triangular area (3
8) and (38') were merely used auxiliary.
本発明はこの矩形または三角形状の斜め部分を積極的に
利用し、ＭＩＳＦＥＴのゲイト電極として超高密度の集
積化を成就せんとしたものである。The present invention actively utilizes this rectangular or triangular oblique portion to achieve ultra-high density integration as a gate electrode of a MISFET.
「本発明の目的」
本発明は、このゲイト電極下のチャネル形成領域は縦方
向に電流が流れるようにし、そのチャネル長は０．０３
〜１μｍときわめて小さくするとともに、１つのＭＩＳ
ＦＥＴの上方向から見てその大きさを１μｍ□〜１０μ
ｍ□程度にまで小さくすることにより、１６Ｍ〜１６Ｇ
ビットまで作り得るＵＬＳＩ用の素子の作製方法を提供
することにある。"Objective of the present invention" The present invention provides a channel forming region under the gate electrode in which a current flows in the vertical direction, and the channel length is 0.03.
In addition to extremely small size of ~1μm, one MIS
The size of the FET when viewed from above is 1μm□~10μ
By reducing the size to about m□, 16M to 16G
The object of the present invention is to provide a method for manufacturing ULSI elements that can be manufactured up to bits.
「発明の構成」
本発明はこのチャネル形成領域を縦方向、即ち縦チャネ
ル型とし、かつそのソース、ドレインはその後工程で電
極等の形成をしやすくするため、横方向に形成すること
により、非対称のＭＩＳＦＥＴを提供することにある。``Structure of the Invention'' The present invention has a channel forming region in the vertical direction, that is, a vertical channel type, and the source and drain thereof are formed in the horizontal direction in order to facilitate the formation of electrodes, etc. in the subsequent process. Our goal is to provide the following MISFETs.
即ち半導体基板の一主面に凹状の単結晶半導体の領域を
設け、その下部はＭＩＳＦＥＴの一方のソースまたはド
レインをＬＤＤとして構成せしめ、さらにこの凹状領域
の側部は縦型のチャネル形成領域とせしめ、その半導体
基板の上部はＬＤＤ構成のドレインまたはソースとし、
これらソースまたはドレイン、およびドレインまたはソ
ースはともにその不純物濃度を３×１０１５〜５×１０
１８ｃｍ−３と低濃度にして、ドレイン耐圧を向上せし
めるとともに、ドレインのゲイト電極との寄生容量の低
減化を図る、即ちＬＤＤとするとともに、凹状領域のコ
ーナ部には矩形または三角形のゲイト電極を設けたもの
である。That is, a concave single-crystal semiconductor region is provided on one main surface of the semiconductor substrate, the lower part of which constitutes one of the sources or drains of the MISFET as an LDD, and the sides of this concave region constitute vertical channel formation regions. , the upper part of the semiconductor substrate is a drain or source of an LDD configuration,
Both the source or drain and the drain or source have an impurity concentration of 3 x 1015 to 5 x 10
The concentration is as low as 18 cm-3 to improve the drain breakdown voltage and reduce the parasitic capacitance between the drain and the gate electrode, that is, to create an LDD, and a rectangular or triangular gate electrode is provided at the corner of the concave region. It was established.
ゲイト電極の上端部はドレインまたはソースと概略一致
し、またはドレインまたはソース側に少し大きく設けら
れ、かつその上の高不純物濃度の第１の不純物領域より
下側に位置して、ゲイト電極がオフセット構造とするこ
とを防ぎ、かつ製造に余裕（マージン）を与えている。The upper end of the gate electrode is approximately aligned with the drain or source, or is provided slightly larger on the drain or source side, and is located below the first impurity region with a high impurity concentration above it, so that the gate electrode is offset. This prevents the structure from becoming too complicated and provides a margin for manufacturing.
また凸状の領域の底部に形成されるソースまたは、ドレ
インの上側に高不純物濃度の第２の不純物領域が設けら
れ、これら第１および第２の不純物領域は外部の電極と
オーム接触をしやすくするため、平面を有して設けてい
る。この凹状の領域の外周辺に積層したキャパシタと直
列に連結させてクスタックド型（積層型のキヤパシタ）
を設けたことを特徴としている。Further, a second impurity region with a high impurity concentration is provided above the source or drain formed at the bottom of the convex region, and these first and second impurity regions easily make ohmic contact with an external electrode. Therefore, it is provided with a flat surface. A stacked type (laminated capacitor) is created by connecting the capacitors stacked around the outer periphery of this concave area in series.
It is characterized by having the following.
このため本発明の半導体装置は、ＬＬＳＩを構成させる
ための高密度化を従来の横型ＭＩＳＦＥＴの基板に占め
る面積をスケーリングにより縮めるのではなく、高さ方
向に積極的に設けることにより成就させることを目的と
している。Therefore, the semiconductor device of the present invention achieves high density for configuring an LLSI by proactively providing the area in the height direction, rather than reducing the area occupied by the substrate of the conventional lateral MISFET by scaling. The purpose is
以下に図面に従って本発明の実施例を記す。Examples of the present invention will be described below according to the drawings.
『実施例１』
本発明方法の実施例を第２図を用いて製造工程を示すが
、縦チャネル型のＮチャネル型ＭＩＳＦＥＴを半導体基
板の凹状の領域（３５）を用いて２つを対として設けた
ものである。``Example 1'' The manufacturing process of an example of the method of the present invention is shown in FIG. It was established.
半導体基板（１）例えばシリコン単結晶半導体（１００
）、Ｐ型１０〜５００Ωｃｍを選んだ。この単結晶基板
に対し、第１のフォトマスク１を用いて、凹状の領域（
３５）を形成した。その作製には、シリコン単結晶基板
の異方性エッチングをフォトレジストをマスクとして形
成すればよい。このコーナ部は基板底面に対し９０°に
きわめて鋭く縦面を出すことか重要である。この凹部の
深さは０．５〜４μｍ例えば１．５μｍとした。Semiconductor substrate (1) For example, a silicon single crystal semiconductor (100
), P type 10 to 500 Ωcm was selected. Using the first photomask 1, a concave region (
35) was formed. To manufacture it, a silicon single crystal substrate may be anisotropically etched using a photoresist as a mask. It is important that this corner portion has a very sharp vertical surface at 90° with respect to the bottom surface of the substrate. The depth of this recess was 0.5 to 4 μm, for example 1.5 μm.
酸化性気体に対してマスク作用のある窒化珪素（３３）
を約０．１μｍの厚さに形成した。この酸化性気体に対
しマスク作用のある被膜は、酸化珪素、多結晶珪素と窒
化珪素との多層膜でもよい。その後第２図（Ａ）に示さ
れる如く、選択酸化法を用いるため第２のフォトマスク
（■）により窒化珪素を一部除去して第２図（Ａ）を構
成させた。Silicon nitride that has a masking effect against oxidizing gases (33)
was formed to a thickness of about 0.1 μm. The film having a masking effect against the oxidizing gas may be a multilayer film of silicon oxide, polycrystalline silicon, and silicon nitride. Thereafter, as shown in FIG. 2(A), in order to use a selective oxidation method, a portion of the silicon nitride was removed using a second photomask (■) to form the structure shown in FIG. 2(A).
そしてこの除去をした領域にチャネルカット形成用のＰ
型不純物をドープした後、フィールド絶縁物（３）を０
．５〜２μｍの厚さに埋置させて形成した。Then, P for forming a channel cut in this removed area.
After doping type impurities, the field insulator (3) is
．． It was embedded and formed to a thickness of 5 to 2 μm.
第２図（Ｂ）に示す如く、この窒化珪素膜（３３）を除
去して凹状領域（３５）を有する半導体基板（１）上に
ゲイト絶縁膜を構成するための被膜（２）を形成した。As shown in FIG. 2(B), this silicon nitride film (33) was removed to form a film (2) for constituting a gate insulating film on the semiconductor substrate (1) having the concave region (35). .
垂直方向より３×１０１６〜５×１０１８ｃｍ−３と比
較的低濃度であってかつ３０００Å〜１μｍ、例えば５
０００Åの深さにＡｓまたはリンをイオン注入法により
垂直方向よりドープし、半導体基板（１）の表面の上部
（（５），（５′）に対応）および凹状の領域（３５）
の下部（（４）に対応）にＮ型のドレインまたはソース
（５），（５′）およびソースまたはドレイン（４）を
ＬＤＤとして構成させる。It has a relatively low concentration of 3 x 1016 to 5 x 1018 cm-3 from the vertical direction, and has a density of 3000 Å to 1 μm, e.g.
As or phosphorus is vertically doped to a depth of 000 Å by ion implantation to form an upper part of the surface of the semiconductor substrate (1) (corresponding to (5), (5')) and a concave region (35).
(corresponding to (4)), N-type drains or sources (5), (5') and source or drain (4) are configured as an LDD.
チャネル形成領域（６）、（６′）を凹状の領域の側面
に形成し、そこでのスレツシュホールド電圧の制御のた
め横または斜め方向からのイオン注入（３８）、（３８
′）をホウ素によりドープした。Channel forming regions (6) and (6') are formed on the side surfaces of the concave region, and ion implantations (38) and (38) are performed laterally or obliquely to control the threshold voltage there.
') was doped with boron.
これは同時にチャネルを形成したい池の側面での微小リ
ーク（ショート・チャネル・リーク）の防止をも行わし
める。This also prevents minute leaks (short channel leaks) on the sides of the pond where channels are to be formed.
これらのイオン注入により、単に基板のみならす絶縁膜
（２）も損傷を受けるため、これら全体をアニールして
半導体基板（１）、凹状の領域（３５）を単結晶化した
。Since these ion implantations damage not only the substrate but also the insulating film (2), the entire structure was annealed to form a single crystal of the semiconductor substrate (1) and the concave region (35).
この酸化珪素膜（２）を除去して他の絶縁膜、例えば他
の酸化珪素、窒化珪素、酸化タンタルまたはこれらの複
合膜を１００〜５００Åの厚さに形成しゲイト絶縁膜（
２）としてもよい。This silicon oxide film (2) is removed and another insulating film, such as another silicon oxide, silicon nitride, tantalum oxide, or a composite film of these, is formed to a thickness of 100 to 500 Å to form a gate insulating film (
2) may also be used.
次に第２図（Ｃ）に示す如く、このゲイト絶縁膜（２）
にソースまたはドレインとするための窓を第３のフォト
マスク（■）により形成した。その絶縁膜の表面を十分
清浄にした後、該基板上に減圧気相法（ＬＰＣＶＤ法）
により一導電型の不純物、例えばＮ型の不純物（リン）
が１〜１０×１０２０ｃｍ−３の濃度にドープされたシ
リコン半導体被膜（７）を０．５〜２．５μｍの厚さに
ゲイト電極およびその他のリードを構成するために形成
した。この不純物のドープは成膜と同時ではなく、次の
異方性エッチングをしてゲイトとなる部分（８）、（８
′）を残存させる工程をこの被膜（７）に行った後に拡
散法によりドープしてもよい。Next, as shown in FIG. 2(C), this gate insulating film (2)
A window for use as a source or drain was formed using a third photomask (■). After sufficiently cleaning the surface of the insulating film, a low pressure vapor phase method (LPCVD method) is applied on the substrate.
impurities of one conductivity type, e.g. N-type impurities (phosphorus)
A silicon semiconductor film (7) doped with a concentration of 1 to 10×10 20 cm −3 was formed to a thickness of 0.5 to 2.5 μm to constitute a gate electrode and other leads. This impurity doping is not done at the same time as the film is formed, but after the next anisotropic etching, the parts (8) and (8) that will become gates are added.
') may be doped by a diffusion method after the coating (7) is subjected to the step of leaving it.
この被膜（７）は不純物がドープされた珪素ではなく、
金属または金属間化合物であってもよい。This film (7) is not silicon doped with impurities,
It may be a metal or an intermetallic compound.
さらにＰ＋またはＮ＋型の半導体と金属または金属化合
物、特にＭｏ、Ｗまたはその珪化物（ＭｏＳｉ２、ＷＳ
ｉ２）との多層膜であってもよい。Furthermore, P+ or N+ type semiconductors and metals or metal compounds, especially Mo, W or their silicides (MoSi2, WS
It may be a multilayer film with i2).
この被膜（７）をＷＳｉ２、ＭｏＳｉ２等と珪素とタン
グステン、モリブデンの化合物または混合物とする場合
には、それらの被膜をＬＰＣＶＤ、電子ビーム蒸着又は
反応性スパッタ法にて、０．３〜１．５μｍ特に０．５
〜０．７μｍ形成すればよい。When this film (7) is a compound or mixture of WSi2, MoSi2, etc., silicon, tungsten, and molybdenum, the film is formed to a thickness of 0.3 to 1.5 μm by LPCVD, electron beam evaporation, or reactive sputtering. Especially 0.5
It is sufficient to form the layer with a thickness of ~0.7 μm.
かくして第２図（Ｃ）を得た。Thus, FIG. 2(C) was obtained.
次に第２図（Ｄ）に示される如く、この底面の被膜の一
部として残置させる領域上にフォトレジスト（例えばＯ
ＭＲ−８３東京応化製）をコーティングしフォトマスク
（■）を使用して所定のパターニングを行った、その後
に異方性エツチングを行った。Next, as shown in FIG. 2(D), apply a photoresist (e.g., O
MR-83 (manufactured by Tokyo Ohka) was coated, and predetermined patterning was performed using a photomask (■), followed by anisotropic etching.
このエッチングに関して、従来より用いられた溶液を用
いる等方性エッチング方法ではなく、サイドエッチおよ
びテーパエッチのきわめて少ないまたはまったくない異
方性エッチング方法を用いることが重要である。具体的
には２．４５ＧＨｚの周波数を用いたマイクロ波によっ
て、エッチング用反応性気体、例えばフッ化窒素（ＮＦ
３）、弗化炭素（ＣＦ４）を化学的に活性化し、さらに
その真空度を０．１〜０．００１ｔｏｒｒ、特に０．０
０５〜０．０１ｔｏｒｒの真空度の雰囲気でプラズマ化
したフッ素シャワーを基板の底面より垂直方向に流し、
かつ基板にバイアスを加え、低温エッチングとしてサイ
ドエッチを皆無にすべく努めた。For this etching, it is important to use an anisotropic etching method with very little or no side etching and taper etching, rather than the conventional solution-based isotropic etching method. Specifically, a reactive gas for etching, such as nitrogen fluoride (NF
3) Chemically activate carbon fluoride (CF4) and further increase the vacuum level to 0.1 to 0.001 torr, especially 0.0
A fluorine shower made into plasma is flowed vertically from the bottom of the substrate in a vacuum atmosphere of 0.05 to 0.01 torr.
In addition, we applied a bias to the substrate and performed low-temperature etching in an effort to eliminate side etching.
その結果、被膜（７）のうちフォトレジストの形成され
ていない平面部が完全に除去される時、凹状の領域（３
）のコーナ部である側面部の被膜（８）、（８′）は、
側周辺に縦型の矩形または三角形状のゲイト電極（１８
）、（１８′）として残存させることができた。ドレイ
ンまたはソース用の第１の不純物領域（第２図（Ｄ）の
（１５）に対応）のコンタクト（１１）とそのリード（
１２）は、この実施例ではＮ＋型にて電極リードとして
残存させることができた。ゲイト電極（１８）、（１８
′）はその巾もフォトリソグラフィーで決められる巾で
はなく、被膜（７）の側面の厚さと異方性エッチングの
程度とにより決めることができる。As a result, when the planar part of the coating (7) on which the photoresist is not formed is completely removed, the concave area (3) is completely removed.
) The coatings (8) and (8') on the side surfaces, which are the corner parts, are as follows:
A vertical rectangular or triangular gate electrode (18
), (18'). The contact (11) of the first impurity region for drain or source (corresponding to (15) in FIG. 2(D)) and its lead (
12) was able to remain as an electrode lead in the N+ type in this example. Gate electrode (18), (18
The width of ') is not determined by photolithography, but can be determined by the thickness of the side surface of the coating (7) and the degree of anisotropic etching.
この矩形または三角形状のゲイト電極の上端部（４８）
はドレインまたはソースの端部（４４）と概略一致、即
ち同一程度または上方に位置し、かつ後工程で形成され
る第１の不純物領域（１５）、（１５′）の端部（４５
）よりドレインまたはソースの側に外れて位置すること
が好ましい。この（４４）と（４５）との巾が製造にお
けるゲイト電極のエツチングのための余裕（マージン）
としてきわめて重要である。The upper end (48) of this rectangular or triangular gate electrode
is located approximately at the same level or above the end (44) of the drain or source, and is located at the same level or above the end (44) of the drain or source, and is located at the end (45) of the first impurity region (15), (15') formed in a later process.
) is preferably located further away from the drain or source side. The width between (44) and (45) is the margin for etching the gate electrode during manufacturing.
This is extremely important.
ＭＩＳＦＥＴ（１０）、（１０′）としてのチャネル長
は、ドレインまたはソース（４）の端部（４４）と、凹
状領域（３５）の高さの差で決めることができる。この
ゲイト電極（１８）、（１８′）の高さに対する余裕と
してＬＤＤのドレインまたはソース（５）、（５′）を
有しており、異方性エッチを多少しすぎても、ゲイト電
極（１８）、（１８′）がオフセット状態にならないと
いう特徴を有する。矩形または三角形状のゲイト電極（
１８）、（１８′）は、その下端での巾が０．０５〜１
．５μｍ代表的には０．２〜１．０μｍを有し、さらに
チャネル形成領域（６）、（６′）の側方向でこの領域
を覆ってその高さを０．２〜２．５μｍ代表的には０．
３〜０．８μｍとしている。The channel length of MISFETs (10) and (10') can be determined by the difference in height between the end (44) of the drain or source (4) and the concave region (35). The drain or source (5), (5') of the LDD is provided as a margin for the height of the gate electrode (18), (18'), and even if the anisotropic etching is slightly excessive, the gate electrode ( 18) and (18') are characterized in that they are not in an offset state. Rectangular or triangular gate electrode (
18), (18') have a width of 0.05 to 1 at the lower end.
．． 5 μm, typically 0.2 to 1.0 μm, and further covering this region in the lateral direction of the channel forming regions (6), (6') to a height of typically 0.2 to 2.5 μm. 0.
The thickness is set at 3 to 0.8 μm.
第２図（Ｄ）において、矩形または三角形状のゲイト電
極（１８）、（１８′）は、下端部の巾が０．１〜１μ
ｍという細さであるが、その層は設計の必要に応じてフ
ィールド絶縁物（３）上にリードとして延在させて、そ
のリードの巾を１〜１０μｍと巾広に設け、同一基板に
設けられた他のＭＩＳＦＥＴ（７）電極リードと連結し
たり、または他のキャパシタ、抵抗等と電気的に連結し
てもよいことはいうまでもない。In FIG. 2(D), the rectangular or triangular gate electrodes (18), (18') have a width of 0.1 to 1 μm at the lower end.
However, the layer is extended as a lead on the field insulator (3) according to the design needs, and the width of the lead is made as wide as 1 to 10 μm, and the layer is placed on the same substrate. It goes without saying that it may be electrically connected to other MISFET (7) electrode leads, or to other capacitors, resistors, etc.
次に第２図（Ｄ）に示される如く、イオン注入法により
ソースまたはドレイン（４）およびドレインまたはソー
ス（５）、（５′）よりも高濃度であって、オームコン
タクトを電極で行わしめるため、Ｎ型の不純物である砒
素を３０〜１５０ＫｅＶの加速電圧にて注入し、１×１
０１９〜１×１０２１ｃｍ−３程度の不純物濃度で第２
の不純物領域（１４）をその下端部（４７）を矩形また
は三角形状のゲイト電極（１８）、（１８′）の下端部
（４６）の位置と概略一致させて、基板底部に形成させ
た。そして他の電極（１３）とオーム接触させやすくし
た。Next, as shown in FIG. 2(D), by ion implantation, the source or drain (4) and the drain or source (5), (5') are made with a higher concentration than the electrode, and ohmic contact is made with the electrode. Therefore, arsenic, which is an N-type impurity, is implanted at an accelerating voltage of 30 to 150 KeV to form a 1×1
At an impurity concentration of about 019 to 1 x 1021 cm-3, the second
An impurity region (14) was formed on the bottom of the substrate with its lower end (47) approximately aligned with the lower end (46) of the rectangular or triangular gate electrodes (18), (18'). And it was made easier to make ohmic contact with the other electrode (13).
また、電極リード（１１）、（１２）とドレインまたは
ソース（５）として作用する第１の不純物領域（１５）
とを連結し、さらに、他の電極リード（１１′）とをオ
ーム接触させるため、電極下にはそれより高濃度不純物
領域（１５′）を有し、これらにドレインまたはソース
（５′）用のコンタクト（１１′）を形成させている。Also, a first impurity region (15) that acts as electrode leads (11), (12) and a drain or source (5)
In addition, in order to make ohmic contact with the other electrode lead (11'), there is a higher concentration impurity region (15') under the electrode, which is connected to the drain or source (5'). A contact (11') is formed.
かくして縦チャネル型であり、ソース、ドレインはＬＤ
Ｄ構造としつつ、凹状領域の上方および基板上面の横表
面を外部とのコンタクト用にし、かつ縦チャネル型のい
わゆる縦横型のＭＩＳＦＥＴとすることができた。その
ため、ソース、ドレインに対する電極（コンタクト）の
形成がしやすくなって、かつチャネル長を０．１〜１μ
ｍと小さく、精密にその長さをＬＤＤ構造を用いること
により制御製造が可能となった。Thus, it is a vertical channel type, and the source and drain are LD.
While having a D structure, the upper side of the concave region and the lateral surface of the upper surface of the substrate were used for contact with the outside, and a so-called vertical and horizontal MISFET of a vertical channel type was able to be obtained. Therefore, it is easier to form electrodes (contacts) for the source and drain, and the channel length can be reduced to 0.1 to 1 μm.
By using an LDD structure, it has become possible to control manufacturing with a length as small as 1.5 m.
以上の実施例より明らかなごとく、本発明は縦型の矩形
または三角形状のゲイト電極（１８）、（１８′）を凹
状の領域に隣接して機械強度を大としつつもチャネル形
成領域（１６）、（１６′）に隣接するソース（４），
ドレイン（５），（５′）はＬＤＤとした縦チャネル型
ＭＩＳＦＥＴを得ることができた。As is clear from the above embodiments, the present invention provides vertical rectangular or triangular gate electrodes (18), (18') adjacent to the concave region to increase mechanical strength and to increase the mechanical strength of the channel forming region (16). ), the source (4) adjacent to (16'),
It was possible to obtain a vertical channel type MISFET in which the drains (5) and (5') were LDDs.
ゲイト電極（１８）、（１８′）の厚さが大きいため、
ジオメトリカルには強度的に弱くなり、またＵＬＳＩで
の固有の欠点の凹凸が激しくなりやすいため、それを電
気的には絶縁膜（１７）にてアイソレイションにし、さ
らに力学的には凹状の領域によりかからせることにより
補強させることができたことを特徴としている。Since the gate electrodes (18) and (18') are thick,
Geometrically, the strength is weaker, and the inherent defects in ULSI tend to become more uneven, so electrically it is isolated with an insulating film (17), and mechanically it is isolated by concave areas. It is characterized by being able to be reinforced by leaning on it.
第２図（Ｄ）において明らかなごとく、ソースまたはド
レイン（４），ドレインまたはソース（５），（５′）
をチャネル形成領域（６）、（６′）にて離間し、この
チャネル形成領域の側面のゲイト絶縁膜（２）の側面に
ゲイト電極（１８）、（１８′）を作ることにより、精
密に制御されたチャネル長を有し、かつトランジスタの
基板全体をしめた面積を小さくする縦横型マイクロチャ
ネル（μチャネル）型のＭＩＳＦＥＴを作ることができ
る。As evident in Figure 2(D), source or drain (4), drain or source (5), (5')
are separated in the channel forming regions (6) and (6'), and gate electrodes (18) and (18') are formed on the side surfaces of the gate insulating film (2) on the side surfaces of the channel forming regions. A vertical and horizontal micro-channel (μ-channel) MISFET can be manufactured that has a controlled channel length and reduces the total area of the transistor substrate.
『実施例２』
この実施例は、第２図（Ｄ）においてさらに２つのＭＩ
ＳＦＥＴ（１０）、（１０′）と２つのキャパシタ（２
０）、（２０′）とをそれぞれ直列に接合させ、１Ｔｒ
／Ｃｅｌｌを２つ対にして設けたものである。即ち、凹
状の領域（３５）にはチャネル形成領域（６），（６′
）を有し、その下部にソースまたはドレイン（４）、高
濃度の第２の不純物領域（１４）を有する。またその半
導体基板（１）の上部の周辺部にはフィールド絶縁物（
３）を設け、第１の不純物領域（１５）、（１５′）と
その上側にドレインまたはソース（５），（５′），ゲ
イト電極（１８），（１８′），ゲイト絶縁膜（２），
（２′）として２つのＭＩＳＦＥＴ（１０）、（１０′
）を構成した。このオーム接触をさせるＮ＋の第１の領
域（１５）、（１５′）に連結してキャパシタ（２０）
，（２０′）の下側電極（２１），（２１′），誘電体
（２２），（２２′），さらにその上に上側電極（２３
），（２３′）を設け、これによりキャパシタ（２０）
、（２０′）とした。“Example 2” This example includes two additional MIs in FIG. 2(D).
SFET (10), (10') and two capacitors (2
0) and (20') are connected in series, and 1Tr
/Cells are provided in pairs. That is, the concave region (35) has channel forming regions (6), (6'
), and has a source or drain (4) and a highly doped second impurity region (14) below it. In addition, a field insulator (
3), and the first impurity regions (15), (15') and the drain or source (5), (5'), gate electrodes (18), (18'), and gate insulating film (2) are provided above the first impurity regions (15), (15'). ),
(2') are two MISFETs (10), (10'
) was configured. A capacitor (20) is connected to this N+ first region (15), (15') to make ohmic contact.
, (20'), the lower electrodes (21), (21'), the dielectric (22), (22'), and the upper electrode (23') above them.
), (23'), thereby connecting the capacitor (20)
, (20').
第２図（Ｄ）において、（２４）はビット線であり、（
１８）、（１８′）をワード線として１Ｔｒ／Ｃｅｌｌ
を２個対をなす構造とするメモリシステムの一部である
。かかる構造とすると、２つのＭＩＳＦＥＴ（１０）、
（１０′）用に共通させることができ、又誘電体（２２
）、（２２′）はゲイト絶縁膜とは異なる高い誘電率の
材料、例えば酸化タンタル、酸化チタン、窒化珪素、チ
タン酸バリウムまたはこれらの多層膜等を使用すること
ができるスタックト型メモリセルの特徴を有する。この
実施例において、ゲイト電極（１８）、（１８′）の外
周辺がその酸化物の層間絶縁物（１７）により絶縁され
ているが、その厚さは０．１〜１．０μｍとした。In FIG. 2(D), (24) is a bit line, (
1Tr/Cell with (18) and (18') as word line
This is part of a memory system that has a structure in which two are paired. With such a structure, two MISFETs (10),
(10'), and dielectric (22').
), (22') are characteristics of a stacked memory cell that can use a material with a high dielectric constant different from the gate insulating film, such as tantalum oxide, titanium oxide, silicon nitride, barium titanate, or a multilayer film of these. has. In this embodiment, the outer periphery of the gate electrodes (18), (18') is insulated by an interlayer insulator (17) made of the oxide, and the thickness thereof is 0.1 to 1.0 μm.
第２図（Ｄ）の本発明の実施例と対応して２つのＭＩＳ
ＦＥＴ（１０），（１０′）およびキャパシタ（２０）
，（２０′）を第２図（Ｅ）に示す。この記号は以下の
実施例３でも同じである。Two MIS corresponding to the embodiment of the present invention in FIG. 2(D)
FET (10), (10') and capacitor (20)
, (20') are shown in FIG. 2(E). This symbol is the same in Example 3 below.
ポリイミド等の層間絶縁物を形成し、その底面に第３の
導電体配線（９）を形成してもよい。An interlayer insulator such as polyimide may be formed, and the third conductor wiring (9) may be formed on the bottom surface of the interlayer insulator.
そしてセルの面積をきわめて小さく高密度に形成するこ
とができた。In addition, the area of the cells could be extremely small and the cells could be formed with high density.
『実施例３』 この実施例は第３図にその縦断面図が示されている。“Example 3” A longitudinal sectional view of this embodiment is shown in FIG.
図面より明らかなごとく、フィールド絶縁物（３）を（
３３）をマスクとして作る。半導体基板表面上に凹状に
単結晶の半導体（１）を異方性エッチングをして設け、
その側周辺と基板底部とのコーナ部にゲイト絶縁膜（２
），（２′）を設け、ゲイト電極（１８），（１８′）
を一対をなして形成している。低不純物濃度のＬＤＤ構
造のドレインまたはソース（５）、（５′）、ソースま
たはドレイン（４）をチャネル長（６），（６′）を精
密に制御するために設けている。この珪素の如きゲイト
電極の一部をマスクとして高濃度の第１の不純物領域（
１５）、（１５′）を設け、かつ凹状領域の下部にも同
時に第２の高不純物濃度の領域（１４）をゲイト電極（
１８）、（１８）をマスクとしてセルフアラインでイオ
ン注入法により設けた。またチャネル形成領域（６）、
（６′）は斜め方向からのイオン注入（３８）、（３８
′）により成就し、スレッシュホールド電圧の制御をし
た。こうしてμチャネルＭＩＳＦＥＴ（１０）、（１０
′）を２ケ対をなす構造に設けた。As is clear from the drawing, the field insulator (3) is (
33) as a mask. A single crystal semiconductor (1) is provided in a concave shape on the surface of a semiconductor substrate by anisotropic etching,
A gate insulating film (2
), (2') are provided, and gate electrodes (18), (18') are provided.
are formed as a pair. The drain or source (5), (5') and source or drain (4) of the LDD structure with low impurity concentration are provided in order to precisely control the channel length (6), (6'). Using a part of this gate electrode such as silicon as a mask, a highly concentrated first impurity region (
15) and (15'), and at the same time, a second high impurity concentration region (14) is provided under the concave region as a gate electrode (
18) and (18) were provided by self-alignment by ion implantation using a mask. Also, a channel forming region (6),
(6') is ion implantation from an oblique direction (38), (38
') was achieved and the threshold voltage was controlled. Thus μ-channel MISFET (10), (10
') were provided in a structure forming two pairs.
次にこの第１の不純物領域（１５）、（１５′）に設け
られているコンタクト開口（９）、（９′）が実施例１
と同様に設けられているため、これにより誘電体の下側
電極（２１）、（２１′）を、例えばドープドシリコン
を０．１〜１μｍの厚さに形成させて設けた。この底面
にスパッタ法により酸化タンタル膜（２２）、（２２′
）を１００〜５００Åの厚さに形成した。この後この面
上に対抗電極（２３）、（２３）′）を金属または半導
体により設け、これをフォトエッチングした後、キャパ
シタ（２０）、（２０′）とした。Next, the contact openings (9) and (9') provided in the first impurity regions (15) and (15') are
Therefore, the dielectric lower electrodes (21) and (21') were formed by forming, for example, doped silicon to a thickness of 0.1 to 1 μm. Tantalum oxide films (22) and (22') are coated on this bottom surface by sputtering.
) was formed to a thickness of 100 to 500 Å. Thereafter, counter electrodes (23), (23)') made of metal or semiconductor were provided on this surface, and after photo-etching, capacitors (20), (20') were formed.
かくしてキャパシタ（２０）、（２０′）をスタックド
型メモリセルとして作ることができた。加えて、このキ
ャパシタをフィールド絶縁膜（３）上または凹状領域（
３５）およびゲイト電極（１８），（１８′）上にわた
って設けることができ、セル面積の高密度化をはかるこ
とができた。第２の不純物領域（１４）にコンタクトを
介して多層配線（２４）を層間絶縁膜（１７）上にワー
ド線として設け、ゲイト電極（１８）、（１８′）をビ
ット線として用いることによって、セルフアライン的に
縦チャネル型、ソース、ドレイン横配列型のＭＩＳＦＥ
Ｔを対をなして形成したことは、小型化、高密度化と信
頼性の向上にきわめて有効であった。In this way, the capacitors (20) and (20') could be made as stacked memory cells. In addition, this capacitor is placed on the field insulating film (3) or in the recessed area (
35) and the gate electrodes (18) and (18'), making it possible to increase the density of the cell area. By providing a multilayer wiring (24) as a word line on the interlayer insulating film (17) via a contact to the second impurity region (14), and using the gate electrodes (18) and (18') as a bit line, Self-aligned vertical channel type MISFE with horizontal source and drain arrangement
Forming T's in pairs was extremely effective in reducing size, increasing density, and improving reliability.
この実施例においても、実施例２と同様に、誘電体の材
料に酸化タンタル等の高誘電率の材料を使用でき、また
ビット線を領域（２４）、ワード線をゲイト電極（１８
），（１８′）と一対をなす１Ｔｒ／ｃｅｌｌのメモリ
システムの一部として構成させることができた。In this embodiment as well, similar to the second embodiment, a high dielectric constant material such as tantalum oxide can be used as the dielectric material, and the bit line is the region (24) and the word line is the gate electrode (18).
), (18') could be configured as part of a 1Tr/cell memory system.
以上の実施例２、３はすべて１Ｔｒ／ＣｅｌｌのＤＲＡ
Ｍ（タイヤミックメモリ）を作ることを目的としている
。The above embodiments 2 and 3 are all 1Tr/Cell DRA.
The purpose is to create M (tyramic memory).
しかし本発明のプロセスは、そのすべてにおいて同様に
、同一基板の他部に増巾またインバータ等のμチャネル
ＭＩＳＦＥＴを同じ形状を有して形成することができる
。このためメモリシステムまたはロジックシステムを作
るにきわめて好都合であった。However, in all of the processes of the present invention, μ-channel MISFETs such as amplifiers or inverters can be formed in the same shape on other parts of the same substrate. This makes it extremely convenient for creating memory systems or logic systems.
またキャパシタの下側電極、上側電極及び第１の領域は
、すべて基板と同一主成分で形成されたシリコンファミ
リーとして信頼性を向上させてもよい。またこれらはＮ
チャネルＭＩＳＦＥＴを集積化したものであるから、凹
状領域を同一基板に複数個有しており、その一部をＰチ
ャネルＭＩＳＦＥＴとして相補形（コンプリメンタリ型
）集積回路とすることは有効である。Further, the lower electrode, the upper electrode, and the first region of the capacitor may all be formed of a silicon family made of the same main component as the substrate to improve reliability. Also, these are N
Since it is an integrated channel MISFET, it is effective to have a plurality of concave regions on the same substrate and to form a complementary integrated circuit by using some of them as P-channel MISFETs.
本発明において、ゲイト絶縁膜中に電気的にフローティ
ングの電極を設け、フローティングゲイト型不揮発性メ
モリを構成させてもよい。In the present invention, an electrically floating electrode may be provided in the gate insulating film to configure a floating gate type nonvolatile memory.
以上の３つの実施例において、第１の領域を構成する材
料また縦型の矩形または三角形状のゲイト電極（１８）
を構成する材料は、Ｐ＋またはＮ＋型の導電型を有する
不純物をドープした基板と同一主成分の材料、例えば珪
素を中心として記した。In the above three embodiments, the material constituting the first region or the vertical rectangular or triangular gate electrode (18)
The material constituting the substrate is mainly a material having the same main component as the substrate doped with an impurity having a conductivity type of P+ or N+ type, for example, silicon.
しかしそれらは珪素とＭｏ、Ｗとの混合物または化合物
（ＭｏＳｉ２、ＷＳｉ２）であってもよく、また真性、
Ｐ−型またはＮ＋型の半導体を多層構造にしても、また
珪素の如き半導体とＭｏ、Ｗ、白金またはその化合物と
の多層構造を有せしめてもよいことはいうまでもない。However, they may also be mixtures or compounds (MoSi2, WSi2) of silicon with Mo, W, and intrinsic,
It goes without saying that it may have a multilayer structure of a P- type or N+ type semiconductor, or a multilayer structure of a semiconductor such as silicon and Mo, W, platinum, or a compound thereof.
本発明においては、半導体基板は単結晶珪素を主として
記した。しかしＧａＡｓ、ＩｎＰ等の化合物半導体であ
っても、また多結晶、アモルファス、セミアモルファス
半導体であってもよいことはいうまでもない。In the present invention, the semiconductor substrate is mainly made of single crystal silicon. However, it goes without saying that it may be a compound semiconductor such as GaAs or InP, or a polycrystalline, amorphous, or semi-amorphous semiconductor.
またチャネル形成領域は表面拡散を用いるＭＩＳＦＥＴ
ではなくうめこみチャネル型としてもよい。In addition, the channel formation region is a MISFET that uses surface diffusion.
Instead, it may be a recessed channel type.
また多数キャリアを用いる方法であってもよい。Alternatively, a method using majority carriers may be used.
これらはゲイト絶縁膜下のチャネル部の構造の制御方法
に基づく。These are based on the method of controlling the structure of the channel portion under the gate insulating film.
「効果」
以上の実施例より明らかな如く、本発明は従来の一対の
構造を有するソース、ドレインをゲイト電極により互い
に離間して横方向に配線した構造ではなく、ソースまた
はドレインは外部とのコンタクトがしやすく、底面が基
板上と同じ一平面を有し、かつチャネル縦型を有せしめ
ることによりマイクロチャネルとした。そしてかかるマ
イクロチャネルであっても、そのチャネル長は精密制御
かでき得るよう、それらにＬＤＤとしてのソースおよび
トレインを形成し、イオン注入の濃度で制御した特徴を
有する。そして、ゲイト電極は凹状の第１の領域にその
側部がよりかかるようにして力学的に補強をした構造を
有して高信頼性化に努めた。チャネル形成領域のスレッ
シュホールド電圧は、斜めまたは横方向より半導体下部
にホウ素等の不純物をドープして設けられた構造を有し
、その構造的な特徴、さらに０．１〜１μｍのチャネル
長により周波数応答速度が１〜１０ＧＨｚを有する極短
チャネル（μチャネル）ＭＩＳＦＥＴを電子ビーム露光
等の技術を絶対必要条件として用いることなしに実施せ
しめるという大きな特徴を有する。``Effects'' As is clear from the above examples, the present invention does not have a conventional structure in which the source and drain are separated from each other by gate electrodes and are wired laterally, but rather the source or drain is connected to the outside. It is easy to peel off, the bottom surface has the same flat surface as the top of the substrate, and the channel is vertically shaped to form a microchannel. Even in such microchannels, a source and a train as an LDD are formed in them so that the channel length can be precisely controlled, and the channel length is controlled by the concentration of ion implantation. The gate electrode has a mechanically reinforced structure in which its side portion leans against the concave first region, in an effort to achieve high reliability. The threshold voltage of the channel forming region has a structure in which impurities such as boron are doped diagonally or laterally into the lower part of the semiconductor, and the frequency is determined by its structural characteristics and the channel length of 0.1 to 1 μm. The present invention has a major feature in that an extremely short channel (μ channel) MISFET having a response speed of 1 to 10 GHz can be implemented without using techniques such as electron beam exposure as an absolute requirement.
第１図は従来より知られたＭＩＳＦＥＴの縦断面図を示
す。
第２図は本発明の実施例の製造工程及び構造を示すため
の縦断面図である。
第３図、第４図は１Ｔｒ／Ｃｅｌｌのメモリを一対をな
して設けた本発明の他の実施例の縦断面図である。
１…・半導体基板
３５…・凹状の領域
２、２′…ゲイト絶縁物
３…・フィールド絶縁物
４…・ソースまたはドレイン
５、５′…ドレインまたはソース
１４…・第２の不純物領域
１５、１５′…第１の不純物領域
１８、１８′…ゲイト電極
１０、１０′…絶縁ゲイト型電界効果トランジスタ（Ｍ
ＩＳＦＥＴ）
２０、２０′…キャパシタ
■〜■…フォトマスクによるパターニ
ング処理FIG. 1 shows a longitudinal cross-sectional view of a conventionally known MISFET. FIG. 2 is a longitudinal sectional view showing the manufacturing process and structure of an embodiment of the present invention. FIGS. 3 and 4 are longitudinal sectional views of another embodiment of the present invention in which a pair of 1Tr/cell memories are provided. 1...Semiconductor substrate 35...Concave regions 2, 2'...Gate insulator 3...Field insulator 4...Source or drain 5, 5'...Drain or source 14...Second impurity regions 15, 15 '...First impurity regions 18, 18'...Gate electrodes 10, 10'...Insulated gate field effect transistor (M
ISFET) 20, 20'...Capacitor ■～■...Patterning process using photomask
Claims (1)
す る工程と、前記凹状の領域の上部および前記半導体基板
の底部にソースまたはドレインおよびドレインまたはソ
ースを形成する工程と、前記凹状の第１の領域の側面に
ゲイト絶縁膜を前記工程の前または後に形成する工程と
、前記ゲイト絶縁膜上であって前記凹状の半導体基板の
コーナ部にゲイト電極を構成するための被膜を形成する
工程と、該被膜に異方性エッチングを行い、前記コーナ
部に矩形または三角形のゲイト電極を形成する工程と、
前記ゲイト電極をマスクとして前記半導体基板の底部に
前記ソースまたはドレインの不純物領域よりも高濃度の
不純物を添加して第１の不純物領域を形成するとともに
、前記凹状の領域の上部に前記ドレインまたはソースよ
りも高濃度の第２の不純物領域を形成する工程とを有す
ることを特徴とする縦チャネル型絶縁ゲイト型電界効果
半導体装置の作製方法。1. A step of forming a recessed region in a semiconductor substrate of one conductivity type, a step of forming a source or a drain and a drain or source on the upper part of the recessed region and the bottom of the semiconductor substrate, forming a gate insulating film on the side surface of the first region before or after the step; and forming a film for forming a gate electrode on the gate insulating film and at a corner of the concave semiconductor substrate. a step of performing anisotropic etching on the film to form a rectangular or triangular gate electrode at the corner portion;
Using the gate electrode as a mask, a first impurity region is formed by adding an impurity at a higher concentration than the source or drain impurity region to the bottom of the semiconductor substrate, and the drain or source is added to the top of the concave region. 1. A method for manufacturing a vertical channel insulated gate field effect semiconductor device, the method comprising the step of forming a second impurity region having a higher concentration than the second impurity region.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196870A JPH04218971A (en) | 1990-07-25 | 1990-07-25 | Fabrication of vertical channel insulated gate type filed effect semiconductor device |
| US08/168,360 US5464780A (en) | 1990-07-25 | 1993-12-17 | Method of forming insulated gate effect transistor in a substrate depression |
| US08/424,193 US5872375A (en) | 1990-07-25 | 1995-04-19 | Semiconductor device including a pair of field effect transistors formed in a depression |
| US08/424,194 US5587340A (en) | 1990-07-25 | 1995-04-19 | Method of forming a semiconductor device in a substrate depression |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196870A JPH04218971A (en) | 1990-07-25 | 1990-07-25 | Fabrication of vertical channel insulated gate type filed effect semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218971A true JPH04218971A (en) | 1992-08-10 |
Family
ID=16365020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196870A Pending JPH04218971A (en) | 1990-07-25 | 1990-07-25 | Fabrication of vertical channel insulated gate type filed effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04218971A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322708A (en) * | 2004-05-07 | 2005-11-17 | Fuji Electric Holdings Co Ltd | Method for manufacturing semiconductor device |
| JP2006319241A (en) * | 2005-05-16 | 2006-11-24 | Fuji Electric Holdings Co Ltd | Semiconductor device and its manufacturing method |
| WO2013118706A1 (en) * | 2012-02-10 | 2013-08-15 | 国立大学法人大阪大学 | Thin-film transistor having three-dimensional structure, and method for manufacturing same |
-
1990
- 1990-07-25 JP JP2196870A patent/JPH04218971A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322708A (en) * | 2004-05-07 | 2005-11-17 | Fuji Electric Holdings Co Ltd | Method for manufacturing semiconductor device |
| JP2006319241A (en) * | 2005-05-16 | 2006-11-24 | Fuji Electric Holdings Co Ltd | Semiconductor device and its manufacturing method |
| WO2013118706A1 (en) * | 2012-02-10 | 2013-08-15 | 国立大学法人大阪大学 | Thin-film transistor having three-dimensional structure, and method for manufacturing same |
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