JP2009501406A - 不揮発性メモリにおけるスナップバックを改良するための負電圧放電方式 - Google Patents
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Abstract
【選択図】図3
Description
Claims (29)
- フラッシュメモリ装置に接続され、第1の電位を有する第1の電圧を放電するフラッシュメモリ装置用放電回路であって、
第1の放電時間に前記第1の電圧を前記第1の電位から放電して第2の電位にする第1の放電回路と、
第2の放電時間に前記第1の電圧を前記第2の電位から放電して第3の電位にする第2の放電回路と、を備える放電回路。 - 請求項1に記載の放電回路であって、前記第1の電位は消去用電圧であり、前記第2の電位は中間電圧であり、前記第3の電位は接地電位である放電回路。
- 請求項1に記載の放電回路であって、前記第1の回路が、
制御電圧を発生させる電圧発生器と、
放電トランジスタ対であって、前記放電トランジスタ対の一方が前記制御電圧によって駆動され、前記制御電圧と第1の放電制御信号とに応じて前記第1の電圧を前記第1の電位から放電して前記第2の電位にする放電トランジスタ対と、
前記第1の放電制御信号を生成する制御回路と、を含むことを特徴とする放電回路。 - 請求項3に記載の放電回路であって、前記制御電圧が前記第1の電位と前記第2の電位との間の電位を有することを特徴とする放電回路。
- 請求項3に記載の放電回路であって、前記放電トランジスタ対が、
前記制御電圧に接続されたゲートを有する第1の種類の第1のトランジスタと、
前記第1の放電制御信号に接続されたゲートを有する第2の種類の第2のトランジスタと、を備え、
前記第1のトランジスタが前記第1の電圧と前記第2のトランジスタとの間に結合され、前記第2のトランジスタが前記第1のトランジスタと接地電位との間に結合されることを特徴とする放電回路。 - 請求項3に記載の放電回路であって、前記電圧発生器が、基準電圧から前記制御電圧を生成するための分圧器を備えることを特徴とする放電回路。
- 請求項3に記載の放電回路であって、前記電圧発生器が所定の基準に基づき前記制御電圧を生成することを特徴とする放電回路。
- 請求項3に記載の放電回路であって、前記第1の放電制御信号が、前記第1の放電時間の第1の部分の間、前記第2のトランジスタのゲート電圧を漸増させることを特徴とする放電回路。
- 請求項8に記載の放電回路であって、前記第1の放電制御信号が、前記第1の放電時間の第2の部分の間、前記第2のトランジスタの前記ゲートを供給電圧に結合することを特徴とする放電回路。
- 請求項5に記載の放電回路であって、前記第2の放電回路が、前記第1の電圧を伝える線と接地電位との間に接続されたトランジスタを備え、前記トランジスタが第2の放電制御信号によって制御されることを特徴とする放電回路。
- フラッシュメモリセルのアレイと、
前記アレイに接続された出力線に第1の電位を有する出力電圧を供給するチャージポンプと、
前記出力電圧に結合された放電回路と、
を備えるフラッシュメモリ装置であって、前記放電回路が、
第1の放電時間に前記出力電圧を前記第1の電位から放電して第2の電位にする第1の放電回路と、
第2の放電時間に前記出力電圧を前記第2の電位から放電して第3の電位にする第2の放電回路と、を備えることを特徴とするフラッシュメモリ装置。 - 請求項11に記載のメモリ装置であって、前記第1の電位が消去用電圧であり、前記第2の電位が中間電圧であり、前記第3の電位が接地電位であることを特徴とするメモリ装置。
- 請求項11に記載のメモリ装置であって、前記第1の回路が、
制御電圧を発生させる電圧発生器と、
放電トランジスタ対であって、前記放電トランジスタ対の一方が前記制御電圧によって駆動され、前記制御電圧と第1の放電制御信号とに応じて前記第1の電圧を前記第1の電位から放電して前記第2の電位にする放電トランジスタ対と、
前記第1の放電制御信号を生成する制御回路と、を備えることを特徴とするメモリ装置。 - 請求項13に記載のメモリ装置であって、前記制御電圧が前記第1の電位と前記第2の電位との間の電位を有することを特徴とするメモリ装置。
- 請求項13に記載のメモリ装置であって、前記放電トランジスタ対が、
前記制御電圧に接続されたゲートを有する第1の種類の第1のトランジスタと、
前記第1の放電制御信号に接続されたゲートを有する第2の種類の第2のトランジスタと、を備え、
前記第1のトランジスタが前記第1の電圧と前記第2のトランジスタとの間に結合され、前記第2のトランジスタが前記第1のトランジスタと接地電位との間に結合されることを特徴とするメモリ装置。 - 請求項13に記載のメモリ装置であって、前記電圧発生器が、基準電圧から前記制御電圧を生成するための分圧器を備えることを特徴とするメモリ装置。
- 請求項13に記載のメモリ装置であって、前記電圧発生器が所定の基準に基づき前記制御電圧を生成することを特徴とするメモリ装置。
- 請求項13に記載のメモリ装置であって、前記第1の放電時間の第1の部分の間、前記第1の放電制御信号が前記第2のトランジスタのゲート電圧を漸増させることを特徴とするメモリ装置。
- 請求項18に記載のメモリ装置であって、前記第1の放電時間の第2の部分の間、前記第1の放電制御信号が前記第2のトランジスタの前記ゲートを供給電圧に結合することを特徴とするメモリ装置。
- 請求項15に記載のメモリ装置であって、フラッシュメモリ制御回路をさらに備え、前記第2の放電回路が前記第1の電圧を伝える線と接地電位との間に接続されたトランジスタを備え、前記トランジスタが前記フラッシュメモリ制御回路から生成された第2の放電制御信号によって制御されることを特徴とするメモリ装置。
- フラッシュメモリ装置に結合されたプロセッサを備えるシステムであって、前記フラッシュメモリ装置が、
フラッシュメモリセルのアレイと、
第1の電位を有する出力電圧を前記アレイへの出力線に供給するチャージポンプと、
前記出力電圧に結合された放電回路と、を備え、前記放電回路が、
第1の放電時間に前記出力電圧を前記第1の電位から放電して第2の電位にする第1の放電回路と、
第2の放電時間に前記出力電圧を前記第2の電位から放電して第3の電位にする第2の放電回路と、を備えることを特徴とするシステム。 - 請求項21に記載のシステムであって、前記第1の電位が消去用電圧であり、前記第2の電位が中間電圧であり、前記第3の電位が接地電位であることを特徴とするシステム。
- 請求項21に記載のシステムであって、前記第1の回路が、
制御電圧を発生させる電圧発生器と、
放電トランジスタ対であって、前記放電トランジスタ対の一方が前記制御電圧によって駆動され、前記制御電圧と第1の放電制御信号とに応じて前記第1の電圧を前記第1の電位から放電して前記第2の電位にする放電トランジスタ対と、
前記第1の放電制御信号を生成する制御回路と、を備えることを特徴とするシステム。 - 請求項23に記載のシステムであって、前記制御電圧が前記第1の電位と前記第2の電位との間の電位を有することを特徴とするシステム。
- 請求項23に記載のシステムであって、前記放電トランジスタ対が、
前記制御電圧に接続されたゲートを有する第1の種類の第1のトランジスタと、
前記第1の放電制御信号に接続されたゲートを有する第2の種類の第2のトランジスタと、を備え、
前記第1のトランジスタが前記第1の電圧と前記第2のトランジスタとの間に結合され、前記第2のトランジスタが前記第1のトランジスタと接地電位との間に結合されることを特徴とするシステム。 - 請求項23に記載のシステムであって、前記電圧発生器が、基準電圧から前記制御電圧を生成するための分圧器を備えることを特徴とするシステム。
- 請求項23に記載のシステムであって、前記第1の放電時間の第1の部分の間、前記第1の放電制御信号が前記第2のトランジスタのゲート電圧を漸増させることを特徴とするシステム。
- 請求項27に記載のシステムであって、前記第1の放電時間の第2の部分の間、前記第1の放電制御信号が前記第2のトランジスタの前記ゲートを供給電圧に結合することを特徴とするシステム。
- 請求項25に記載のシステムであって、前記フラッシュメモリ装置がフラッシュメモリ制御回路をさらに備え、前記第2の放電回路が、前記第1の電圧を伝える線と接地電位との間に接続されたトランジスタを備え、前記トランジスタが前記フラッシュメモリ制御回路から生成された第2の放電制御信号によって制御されることを特徴とするシステム。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010123837A (ja) * | 2008-11-21 | 2010-06-03 | Toshiba Corp | 半導体集積回路 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9153960B2 (en) | 2004-01-15 | 2015-10-06 | Comarco Wireless Technologies, Inc. | Power supply equipment utilizing interchangeable tips to provide power and a data signal to electronic devices |
JP4980000B2 (ja) * | 2005-07-14 | 2012-07-18 | ユニ・チャーム株式会社 | 尿レシーバ |
US7626865B2 (en) | 2006-06-13 | 2009-12-01 | Micron Technology, Inc. | Charge pump operation in a non-volatile memory device |
JP2009060386A (ja) * | 2007-08-31 | 2009-03-19 | Samsung Electronics Co Ltd | ディスチャージ回路 |
JP5235400B2 (ja) | 2007-12-20 | 2013-07-10 | 三星電子株式会社 | 放電回路 |
US7881122B2 (en) * | 2007-12-20 | 2011-02-01 | Samsung Electronics Co., Ltd. | Discharge circuit |
KR20120069942A (ko) | 2010-12-21 | 2012-06-29 | 에스케이하이닉스 주식회사 | 사전 디스차지 기능을 갖는 반도체 메모리 장치, 이를 포함하는 반도체 집적 회로 및 이것의 구동 방법 |
US8767482B2 (en) | 2011-08-18 | 2014-07-01 | Micron Technology, Inc. | Apparatuses, devices and methods for sensing a snapback event in a circuit |
US9013938B1 (en) | 2011-12-02 | 2015-04-21 | Cypress Semiconductor Corporation | Systems and methods for discharging load capacitance circuits |
US9288065B2 (en) * | 2012-01-23 | 2016-03-15 | Cadence Design Systems Inc. | Techniques for protecting digital multimedia interfaces |
KR101440723B1 (ko) | 2013-03-14 | 2014-09-17 | 정인숙 | 현열교환기, 이를 포함하는 열회수 환기장치, 및 그 해빙운전과 점검운전 방법 |
KR102156230B1 (ko) | 2013-10-24 | 2020-09-15 | 삼성전자주식회사 | 잔류 전압을 강제로 방전시킬 수 있는 데이터 저장 장치, 이의 동작 방법, 및 이를 포함하는 데이터 처리 시스템 |
CN109427403B (zh) * | 2017-09-01 | 2020-11-06 | 西安格易安创集成电路有限公司 | 一种放电电路及存储器 |
US10211724B1 (en) | 2017-12-20 | 2019-02-19 | Micron Technology, Inc. | Electronic device with an output voltage booster mechanism |
US10312803B1 (en) * | 2017-12-20 | 2019-06-04 | Micron Technology, Inc. | Electronic device with a charging mechanism |
CN111312313B (zh) * | 2018-12-12 | 2022-02-22 | 北京兆易创新科技股份有限公司 | 一种电荷泵电压快切的电路 |
CN110299173B (zh) * | 2019-07-05 | 2021-05-04 | 合肥联诺科技股份有限公司 | 一种用于nor flash编程处理的可控放电模块 |
US11061578B2 (en) * | 2019-08-05 | 2021-07-13 | Micron Technology, Inc. | Monitoring flash memory erase progress using erase credits |
US11563373B2 (en) | 2020-11-19 | 2023-01-24 | Stmicroelectronics International N.V. | Circuit and method for controlled discharge of a high (positive or negative) voltage charge pump |
CN115312105B (zh) * | 2022-09-30 | 2022-12-13 | 芯天下技术股份有限公司 | 一种低擦除损伤的擦除方法、装置、电子设备及存储介质 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07326195A (ja) * | 1994-02-21 | 1995-12-12 | Sgs Thomson Microelettronica Spa | レギュレーティング回路およびその放電制御方法 |
JPH08255491A (ja) * | 1994-11-29 | 1996-10-01 | Mitsubishi Electric Corp | 正または負の高電圧のリセット回路 |
JPH11232888A (ja) * | 1997-11-25 | 1999-08-27 | Samsung Electronics Co Ltd | 負の高電圧を放電させるための回路を備えたフラッシュメモリ装置 |
US6438032B1 (en) * | 2001-03-27 | 2002-08-20 | Micron Telecommunications, Inc. | Non-volatile memory with peak current noise reduction |
US20050007832A1 (en) * | 2003-07-11 | 2005-01-13 | Agostino Macerola | High voltage generation and regulation circuit in a memory device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US643802A (en) * | 1899-08-09 | 1900-02-20 | Donald Barns Morison | Expansion-gland. |
JPH0738583B2 (ja) | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
EP0757356B1 (en) * | 1995-07-31 | 2001-06-06 | STMicroelectronics S.r.l. | Flash EEPROM with controlled discharge time of the word lines and source potentials after erase |
US7012456B1 (en) * | 2001-12-20 | 2006-03-14 | Cypress Semiconductor Corporation | Circuit and method for discharging high voltage signals |
US6667910B2 (en) * | 2002-05-10 | 2003-12-23 | Micron Technology, Inc. | Method and apparatus for discharging an array well in a flash memory device |
-
2005
- 2005-07-12 US US11/178,683 patent/US7248521B2/en active Active
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2007
- 2007-07-11 US US11/776,221 patent/US7864607B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07326195A (ja) * | 1994-02-21 | 1995-12-12 | Sgs Thomson Microelettronica Spa | レギュレーティング回路およびその放電制御方法 |
JPH08255491A (ja) * | 1994-11-29 | 1996-10-01 | Mitsubishi Electric Corp | 正または負の高電圧のリセット回路 |
JPH11232888A (ja) * | 1997-11-25 | 1999-08-27 | Samsung Electronics Co Ltd | 負の高電圧を放電させるための回路を備えたフラッシュメモリ装置 |
US6438032B1 (en) * | 2001-03-27 | 2002-08-20 | Micron Telecommunications, Inc. | Non-volatile memory with peak current noise reduction |
US20050007832A1 (en) * | 2003-07-11 | 2005-01-13 | Agostino Macerola | High voltage generation and regulation circuit in a memory device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010123837A (ja) * | 2008-11-21 | 2010-06-03 | Toshiba Corp | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
US7864607B2 (en) | 2011-01-04 |
WO2007008745A1 (en) | 2007-01-18 |
DE602006012844D1 (de) | 2010-04-22 |
US7248521B2 (en) | 2007-07-24 |
CN101258554B (zh) | 2012-10-03 |
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