JPH08240815A - 表示装置の製造方法 - Google Patents
表示装置の製造方法Info
- Publication number
- JPH08240815A JPH08240815A JP7098242A JP9824295A JPH08240815A JP H08240815 A JPH08240815 A JP H08240815A JP 7098242 A JP7098242 A JP 7098242A JP 9824295 A JP9824295 A JP 9824295A JP H08240815 A JPH08240815 A JP H08240815A
- Authority
- JP
- Japan
- Prior art keywords
- tft
- display device
- display
- pixel
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】優れた特性を有する表示装置及び表示用基板を
比較的容易に得ることのできる表示装置の製造方法を提
供する。 【構成】基板を準備する工程と、基板を表示領域と表示
領域以外の領域とに分けてそれぞれの領域に半導体素子
を形成する工程と、半導体素子によって、制御される表
示体を形成する工程とを有し、表示領域への半導体素子
の形成は、分割露光方法にて行い、表示領域以外の領域
への半導体素子の形成は、一括露光方法にて行い、表示
領域に形成される上記半導体素子の最小加工寸法を、表
示領域以外の領域に形成された上記半導体素子の最小加
工寸法より小さくする。
比較的容易に得ることのできる表示装置の製造方法を提
供する。 【構成】基板を準備する工程と、基板を表示領域と表示
領域以外の領域とに分けてそれぞれの領域に半導体素子
を形成する工程と、半導体素子によって、制御される表
示体を形成する工程とを有し、表示領域への半導体素子
の形成は、分割露光方法にて行い、表示領域以外の領域
への半導体素子の形成は、一括露光方法にて行い、表示
領域に形成される上記半導体素子の最小加工寸法を、表
示領域以外の領域に形成された上記半導体素子の最小加
工寸法より小さくする。
Description
【0001】
【産業上の利用分野】本発明は液晶表示用として好適な
表示装置の製造方法に関する。
表示装置の製造方法に関する。
【0002】
【従来の技術】液晶表示装置用のTFTパネルにおい
て、各画素毎のTFT素子とそれらを駆動する周辺回路
を同一基板上に形成した周辺回路内蔵型アクティブマト
リックスパネルが知られている。これらに関するものに
は例えば、特開昭64−2088号,特開昭60−26932 号等が
挙げられる。
て、各画素毎のTFT素子とそれらを駆動する周辺回路
を同一基板上に形成した周辺回路内蔵型アクティブマト
リックスパネルが知られている。これらに関するものに
は例えば、特開昭64−2088号,特開昭60−26932 号等が
挙げられる。
【0003】更に、TFTパネルに冗長性を付与し大画
面パネルの歩留り向上のため一つの画素に複数のTFT
素子を配置する構成が知られている。これらに関するも
のには特開昭63−186216号,特開昭61−121034号等が挙
げられる。
面パネルの歩留り向上のため一つの画素に複数のTFT
素子を配置する構成が知られている。これらに関するも
のには特開昭63−186216号,特開昭61−121034号等が挙
げられる。
【0004】また、大画面TFTパネルの製造方法とし
ての分割露光法としては、特開昭61−180275号等があ
る。
ての分割露光法としては、特開昭61−180275号等があ
る。
【0005】
【発明が解決しようとする課題】上記従来技術において
は、各画素用のTFTと周辺回路用のTFTの構造につ
いては特別の配慮がなされておらず、このため両者のT
FTとも特性を最良のものにするのは困難であるという
問題がある。
は、各画素用のTFTと周辺回路用のTFTの構造につ
いては特別の配慮がなされておらず、このため両者のT
FTとも特性を最良のものにするのは困難であるという
問題がある。
【0006】本発明の目的は、優れた特性を有する表示
装置及び表示用基板を比較的容易に得ることのできる表
示装置の製造方法を提供することにある。
装置及び表示用基板を比較的容易に得ることのできる表
示装置の製造方法を提供することにある。
【0007】本発明のその他の目的は、大画面のTFT
パネルをパターン精度が優れてかつ効率的に製造する方
法を提供することにある。
パネルをパターン精度が優れてかつ効率的に製造する方
法を提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、基板を準備する工程と、上記基板を
表示領域と表示領域以外の領域とに分けて、それぞれの
領域に半導体素子を形成する工程と、上記半導体素子に
よって、制御される表示体を形成する工程とを有し、上
記表示領域への半導体素子の形成は、分割露光方法にて
行い、上記表示領域以外の領域への半導体素子の形成
は、一括露光方法にて行い、上記表示領域に形成される
上記半導体素子の最小加工寸法を、上記表示領域以外の
領域に形成された上記半導体素子の最小加工寸法より小
さくした点にある。
の本発明の特徴は、基板を準備する工程と、上記基板を
表示領域と表示領域以外の領域とに分けて、それぞれの
領域に半導体素子を形成する工程と、上記半導体素子に
よって、制御される表示体を形成する工程とを有し、上
記表示領域への半導体素子の形成は、分割露光方法にて
行い、上記表示領域以外の領域への半導体素子の形成
は、一括露光方法にて行い、上記表示領域に形成される
上記半導体素子の最小加工寸法を、上記表示領域以外の
領域に形成された上記半導体素子の最小加工寸法より小
さくした点にある。
【0009】上記した本発明の目的/特徴及び上記以外
の本発明の目的/特徴については、以下の記載よりさら
に明らかにされる。
の本発明の目的/特徴については、以下の記載よりさら
に明らかにされる。
【0010】
【作用】上記目的を達成するために、画素部分のTFT
の微細加工ルールを周辺回路部分のTFTの、微細加工
ルールより小さく形成することにしたものである。ここ
で微細加工ルールとは、TFTを形成するための最小加
工寸法(Siの島の大きさ,ゲートの幅や長さ,コンタ
クトホール,配線層の幅)及びこれらのマスク合わせの
ための予裕寸法を意味する。
の微細加工ルールを周辺回路部分のTFTの、微細加工
ルールより小さく形成することにしたものである。ここ
で微細加工ルールとは、TFTを形成するための最小加
工寸法(Siの島の大きさ,ゲートの幅や長さ,コンタ
クトホール,配線層の幅)及びこれらのマスク合わせの
ための予裕寸法を意味する。
【0011】更に、そのため製造プロセス中のホトリソ
グラフィ工程において、加工ルールの大きい周辺回路部
分は一括露光,加工ルールの小さい画素部分は分割露光
により微細加工することにしたものである。
グラフィ工程において、加工ルールの大きい周辺回路部
分は一括露光,加工ルールの小さい画素部分は分割露光
により微細加工することにしたものである。
【0012】液晶表示装置用の周辺回路内蔵アクティブ
マトリクスパネルにおいては、画素部分及び周辺回路部
分の特徴は次の点がある。
マトリクスパネルにおいては、画素部分及び周辺回路部
分の特徴は次の点がある。
【0013】(1)画素部分のTFTの寸法を小さくする
と、開口率が大きくでき鮮明な画像が得られる。高精細
用の表示装置ではこの傾向は益々強く望まれる。一方、
周辺回路部分はTFTの加工寸法の制約は少なく、比較
的大きな素子を用いることができる。
と、開口率が大きくでき鮮明な画像が得られる。高精細
用の表示装置ではこの傾向は益々強く望まれる。一方、
周辺回路部分はTFTの加工寸法の制約は少なく、比較
的大きな素子を用いることができる。
【0014】(2)後で述べる図2(a),(b)に示すよ
うに画素部分は同一パターンの二次元的繰返しであり、
ホトリソグラフィの工程を一枚の基板につき複数回に分
割してアライメントと露光をくり返すことにより微細加
工ができる。一方、周辺回路部分では、引出し配線部等
同一パターンの繰返しでない場合が多く、分割露光のた
びにホトマスクの変更が必要となり作業性が悪い。この
ため、基板上の1パネル分の周辺回路領域は1回のアラ
イメントと露光による一括露光方式が望ましい。
うに画素部分は同一パターンの二次元的繰返しであり、
ホトリソグラフィの工程を一枚の基板につき複数回に分
割してアライメントと露光をくり返すことにより微細加
工ができる。一方、周辺回路部分では、引出し配線部等
同一パターンの繰返しでない場合が多く、分割露光のた
びにホトマスクの変更が必要となり作業性が悪い。この
ため、基板上の1パネル分の周辺回路領域は1回のアラ
イメントと露光による一括露光方式が望ましい。
【0015】(3)TFTの特性上では、画素部分はTF
Tの寸法を小さくすることによりリーク電流(オフ電
流)を低減でき鮮明な画像が得られる。周辺回路部分は
TFTの寸法を大きくしてソース・ドレイン間を高耐圧
化し、駆動能力を大きくすることができる。
Tの寸法を小さくすることによりリーク電流(オフ電
流)を低減でき鮮明な画像が得られる。周辺回路部分は
TFTの寸法を大きくしてソース・ドレイン間を高耐圧
化し、駆動能力を大きくすることができる。
【0016】(4)TFTパネル用の基板は一般に歪点約
550〜650℃のガラス基板が用いられる。このガラ
ス基板は製造工程中の熱処理により変形する。特に湾曲
と収縮の問題が大きく、ガラス基板周辺部は寸法シフト
が大きくなる。画素部分はガラス基板の中央部に配置す
るため微細加工しやすくTFTの寸法も小さくできる
が、周辺回路部分はガラス基板の周辺部に配置されるた
め、パターン合せ等のためにはTFTの加工寸法を大き
くした方が容易に作成できる。
550〜650℃のガラス基板が用いられる。このガラ
ス基板は製造工程中の熱処理により変形する。特に湾曲
と収縮の問題が大きく、ガラス基板周辺部は寸法シフト
が大きくなる。画素部分はガラス基板の中央部に配置す
るため微細加工しやすくTFTの寸法も小さくできる
が、周辺回路部分はガラス基板の周辺部に配置されるた
め、パターン合せ等のためにはTFTの加工寸法を大き
くした方が容易に作成できる。
【0017】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【0018】実施例1 図1(a),(b)及び図2(a),(b)は本発明の一
実施例の周辺回路を内蔵した液晶表示用TFT基板の平
面模式図一部分解斜視図、その平面パターン及びカラー
液晶表示装置の斜視断面図を示す。符号10はガラス基
板で、その品位は歪点645℃、大きさは1辺が600
mm正方形で、厚みが1.1mm である。符号11は各画素
のスイッチ用のTFTをマトリックス状に配置した表示
領域たる画素領域で横48mm,縦36mmであり、1辺が
50μm正方形の個々の画素が横960ドット,縦72
0ドット,合計69万個配置されている。この画素の中
には最小寸法3μmの多結晶シリコンTFTが設置され
ている。TFTはMOS構造でその加工寸法はゲート長
10μm,ゲート幅3μmである。12及び13は画素
用TFTを駆動するための表示領域以外の領域である周
辺回路領域で、約2万個の最小寸法は6μmの多結晶シ
リコンTFTが配置されている。12は垂直シフトレジ
スタから成る走査線駆動回路、13はサンプリングトラ
ンジスタ、分割マトリックス及び水平シフトレジスタか
ら成る信号線駆動回路が構成されている。代表的TFT
の加工寸法は負荷MOSのゲート長30μm,ゲート幅
10μm,ドライバMOSのゲート長6μm,ゲート幅
50μmである。
実施例の周辺回路を内蔵した液晶表示用TFT基板の平
面模式図一部分解斜視図、その平面パターン及びカラー
液晶表示装置の斜視断面図を示す。符号10はガラス基
板で、その品位は歪点645℃、大きさは1辺が600
mm正方形で、厚みが1.1mm である。符号11は各画素
のスイッチ用のTFTをマトリックス状に配置した表示
領域たる画素領域で横48mm,縦36mmであり、1辺が
50μm正方形の個々の画素が横960ドット,縦72
0ドット,合計69万個配置されている。この画素の中
には最小寸法3μmの多結晶シリコンTFTが設置され
ている。TFTはMOS構造でその加工寸法はゲート長
10μm,ゲート幅3μmである。12及び13は画素
用TFTを駆動するための表示領域以外の領域である周
辺回路領域で、約2万個の最小寸法は6μmの多結晶シ
リコンTFTが配置されている。12は垂直シフトレジ
スタから成る走査線駆動回路、13はサンプリングトラ
ンジスタ、分割マトリックス及び水平シフトレジスタか
ら成る信号線駆動回路が構成されている。代表的TFT
の加工寸法は負荷MOSのゲート長30μm,ゲート幅
10μm,ドライバMOSのゲート長6μm,ゲート幅
50μmである。
【0019】なお、本実施例で形成されたアクティブマ
トリクス基板は図2(a)に示すようにカラー液晶表示
装置として用いられる。ガラス基板501上に、形成さ
れた信号電極504と走査電極503とがマトリクス状
に形成されたその交差点近傍に薄膜トランジスタ502
が形成され、透明電極よりなる画素電極501を駆動す
る。電気光学材である液晶層506を挾んで対向するガ
ラス基板508上には透明電極よりなる対向電極506
およびカラーフィルタ507が形成され、一対のガラス
基板501,508を挾むように、偏光板505が設け
られる。これによって表示体となる画素が形成される。
光源からの光の透過を画素電極501部分で調節するこ
とにより薄膜トランジスタ(TFT)駆動型のカラー液
晶表示装置が構成される。
トリクス基板は図2(a)に示すようにカラー液晶表示
装置として用いられる。ガラス基板501上に、形成さ
れた信号電極504と走査電極503とがマトリクス状
に形成されたその交差点近傍に薄膜トランジスタ502
が形成され、透明電極よりなる画素電極501を駆動す
る。電気光学材である液晶層506を挾んで対向するガ
ラス基板508上には透明電極よりなる対向電極506
およびカラーフィルタ507が形成され、一対のガラス
基板501,508を挾むように、偏光板505が設け
られる。これによって表示体となる画素が形成される。
光源からの光の透過を画素電極501部分で調節するこ
とにより薄膜トランジスタ(TFT)駆動型のカラー液
晶表示装置が構成される。
【0020】図4は上記TFTの断面模式図を示す。画
素用TFT及び周辺回路用TFTも平面寸法(パター
ン)が異なるのみで全く同じプロセスで作成される。
素用TFT及び周辺回路用TFTも平面寸法(パター
ン)が異なるのみで全く同じプロセスで作成される。
【0021】ガラス基板20の表面に、膜厚60nmの
多結晶シリコン膜21を基板温度550℃の減圧CVD
法で形成し、更に600℃,20時間窒素雰囲気中でア
ニールした後、ホトリソグラフィによりパターニングし
た。このパターニングサイズは前述の様に画素用TFT
と周辺回路用TFTでは異なる。次に膜厚120nmの
ゲート絶縁膜としてのシリコン酸化膜22及び膜厚20
0nmのゲート電極としての多結晶シリコン膜23を堆
積させ、ホトリソグラフィによりパターニングした。こ
のパターンサイズは前述の寸法で、画素用TFT部は周
辺回路用TFT 部に比べて最小加工寸法が小さい。その
後、今日広く用いられているセルファライン法によるリ
ンのイオン打込み・アニールにより、ソース領域24,
ドレイン領域25を形成した。その後、ITOの透明電
極及びアルミニウム配線層を形成した。
多結晶シリコン膜21を基板温度550℃の減圧CVD
法で形成し、更に600℃,20時間窒素雰囲気中でア
ニールした後、ホトリソグラフィによりパターニングし
た。このパターニングサイズは前述の様に画素用TFT
と周辺回路用TFTでは異なる。次に膜厚120nmの
ゲート絶縁膜としてのシリコン酸化膜22及び膜厚20
0nmのゲート電極としての多結晶シリコン膜23を堆
積させ、ホトリソグラフィによりパターニングした。こ
のパターンサイズは前述の寸法で、画素用TFT部は周
辺回路用TFT 部に比べて最小加工寸法が小さい。その
後、今日広く用いられているセルファライン法によるリ
ンのイオン打込み・アニールにより、ソース領域24,
ドレイン領域25を形成した。その後、ITOの透明電
極及びアルミニウム配線層を形成した。
【0022】図3は上記方法により形成したTFTの特
性を示す。1基板内5点,3基板の測定の平均値を示
す。画素部のTFTの特徴は、オフ電流が小さいことで
あり、これはTFTの微細加工によるものである。一
方、周辺回路部のTFTの特徴は、ソース・ドレイン間
の耐圧が高く、またキャリア移動度が大きいことであ
り、これはTFTの寸法が大きくて多結晶シリコン膜の
局所的なブレークダウンやパンチスルーが防止できるた
め及び多結晶シリコン層表面でのキャリア移動度のロス
が低減されるためである。耐圧としては、画素部用TF
Tは約10〜20V,周辺駆動回路TFTは約30V以
上が望ましい。
性を示す。1基板内5点,3基板の測定の平均値を示
す。画素部のTFTの特徴は、オフ電流が小さいことで
あり、これはTFTの微細加工によるものである。一
方、周辺回路部のTFTの特徴は、ソース・ドレイン間
の耐圧が高く、またキャリア移動度が大きいことであ
り、これはTFTの寸法が大きくて多結晶シリコン膜の
局所的なブレークダウンやパンチスルーが防止できるた
め及び多結晶シリコン層表面でのキャリア移動度のロス
が低減されるためである。耐圧としては、画素部用TF
Tは約10〜20V,周辺駆動回路TFTは約30V以
上が望ましい。
【0023】実施例2 次に画面サイズ14″(通称サイズ、正確には268.
8mm×187.2mm,対角12.9″)の大画面液晶表示
装置に適用した例を図3を用いて説明する。
8mm×187.2mm,対角12.9″)の大画面液晶表示
装置に適用した例を図3を用いて説明する。
【0024】大きさ300×235mm2 のガラス基板3
0を用いて、実施例1と同様に周辺回路内蔵TFTパネ
ルを形成した。ただし、一画素の大きさは240×80
μm2 、画素数は1120×780であり、画素部31
はTFTの寸法はゲート長50μm,ゲート幅8μm,
周辺回路部32のTFTの寸法はゲート長50μm,ゲ
ート幅50μmであり、最小配線幅は両者とも10μm
であり、画素の開口率は60.5% である。
0を用いて、実施例1と同様に周辺回路内蔵TFTパネ
ルを形成した。ただし、一画素の大きさは240×80
μm2 、画素数は1120×780であり、画素部31
はTFTの寸法はゲート長50μm,ゲート幅8μm,
周辺回路部32のTFTの寸法はゲート長50μm,ゲ
ート幅50μmであり、最小配線幅は両者とも10μm
であり、画素の開口率は60.5% である。
【0025】製造プロセスは上記実施例1と同様である
が、ホトリソグラフィにおいては図5に示す様に、周辺
回路部32(走査線駆動回路と信号線駆動回路)は一括
露光、画素部31は12回の分割露光とした。即ち、ま
ず一括露光で走査線駆動回路と信号線駆動回路を露光
し、次に5″ホトマスクを用いて画素部31を点線で示
した12区画に分けて分割露光した。この時、分割露光
領域の境界での走査線及び信号線の断線を防止するため
図6に示す様に次の方法による。まず、ホトレジストは
ネガタイプを用い、分割露光のエリアを配線幅Wと同じ
10μm(図6中(a))以上重複して露光した。この
結果、第1の分割露光における紫外線照射部分(ハッチ
ング部b)及び第2の分割露光における紫外線照射部分
(ハッチング部c)の少なくとも一回紫外線照射された
部分はホトレジストを残存させることができ、配線の断
線を防止できる。なお、二重に紫外線照射を受けた部分
は、通常の一回紫外線照射を受けた部分によってほぼ囲
まれており、パターン精度に悪影響を及ぼすことはな
い。これにより、分割露光領域の境界における接続パタ
ーンの形状に特別な配慮をすることなく良好な配線接続
が可能となった。
が、ホトリソグラフィにおいては図5に示す様に、周辺
回路部32(走査線駆動回路と信号線駆動回路)は一括
露光、画素部31は12回の分割露光とした。即ち、ま
ず一括露光で走査線駆動回路と信号線駆動回路を露光
し、次に5″ホトマスクを用いて画素部31を点線で示
した12区画に分けて分割露光した。この時、分割露光
領域の境界での走査線及び信号線の断線を防止するため
図6に示す様に次の方法による。まず、ホトレジストは
ネガタイプを用い、分割露光のエリアを配線幅Wと同じ
10μm(図6中(a))以上重複して露光した。この
結果、第1の分割露光における紫外線照射部分(ハッチ
ング部b)及び第2の分割露光における紫外線照射部分
(ハッチング部c)の少なくとも一回紫外線照射された
部分はホトレジストを残存させることができ、配線の断
線を防止できる。なお、二重に紫外線照射を受けた部分
は、通常の一回紫外線照射を受けた部分によってほぼ囲
まれており、パターン精度に悪影響を及ぼすことはな
い。これにより、分割露光領域の境界における接続パタ
ーンの形状に特別な配慮をすることなく良好な配線接続
が可能となった。
【0026】本方式により大画面基板にも高精度のパタ
ーン形成が可能となった。
ーン形成が可能となった。
【0027】実施例2において、TFTパネルの歩留り
向上法として画素分割を試みた。また更にTFT特性の
向上、特にオフ電流低減のためゲート分割構造(マルチ
ゲート構造)のTFTを採用した。
向上法として画素分割を試みた。また更にTFT特性の
向上、特にオフ電流低減のためゲート分割構造(マルチ
ゲート構造)のTFTを採用した。
【0028】図7は画素分割の平面パターンを示す。製
法は実施例2と同様であるが、1画素50を走査線51
で上下2つの領域に分け、それぞれの領域に1つずつ計
2つのTFT52a,52bを設置した。これにより、
1つのTFTが破損しても1画素の1/2の面積はON
/OFF動作し、欠陥を目立ち難くしたものである。ま
た、TFT52a,52bの構造もゲート電極53a,
53bを8μピッチで3分割した。なお、54は両TF
T52a,52bを共通の信号線、55aと55bはT
FTのソース領域に接続された透明電極(ITO)を示
す。この構造では、1画素50の開口率は49.7% が
得られており、実用的には充分な輝度が得られる。また
ゲート分割構造(マルチデータ電極構造)により、オフ
電流は半減させることができ、液晶表示装置としての画
面内の輝度の変化が小さく高品位の画像が得られる。
法は実施例2と同様であるが、1画素50を走査線51
で上下2つの領域に分け、それぞれの領域に1つずつ計
2つのTFT52a,52bを設置した。これにより、
1つのTFTが破損しても1画素の1/2の面積はON
/OFF動作し、欠陥を目立ち難くしたものである。ま
た、TFT52a,52bの構造もゲート電極53a,
53bを8μピッチで3分割した。なお、54は両TF
T52a,52bを共通の信号線、55aと55bはT
FTのソース領域に接続された透明電極(ITO)を示
す。この構造では、1画素50の開口率は49.7% が
得られており、実用的には充分な輝度が得られる。また
ゲート分割構造(マルチデータ電極構造)により、オフ
電流は半減させることができ、液晶表示装置としての画
面内の輝度の変化が小さく高品位の画像が得られる。
【0029】本発明は、液晶表示装置における画素部と
周辺回路のTFTのみならず、駆動回路内蔵の各種セン
サー、例えば、イメージセンサ,シリコン単結晶のピエ
ゾ抵抗効果を利用した圧力センサ,感熱記録用ヘッド等
にも適用できる。
周辺回路のTFTのみならず、駆動回路内蔵の各種セン
サー、例えば、イメージセンサ,シリコン単結晶のピエ
ゾ抵抗効果を利用した圧力センサ,感熱記録用ヘッド等
にも適用できる。
【0030】また、図8及び図9はTFT−LCDの画
素部及び周辺回路部のパターンサイズの異なりを示すホ
トマスク平面パターン図である。
素部及び周辺回路部のパターンサイズの異なりを示すホ
トマスク平面パターン図である。
【0031】Si島の大きさ及びAl配線の幅が画素部
と周辺回路部で異なることが明確になっていることが判
る。
と周辺回路部で異なることが明確になっていることが判
る。
【0032】すなわち、図8,図2(a)に示す領域A
のパターンを示し、図9は、図2(a)に示す領域Bの
パターンを示す。
のパターンを示し、図9は、図2(a)に示す領域Bの
パターンを示す。
【0033】本発明の特徴のいくつかを列挙すると、 1.液晶表示装置用の周辺駆動回路を同一基板上に内蔵
したアクティブマトリックスパネルにおいて、画素部分
のトランジスタの加工寸法を周辺駆動回路部分のそれよ
り小さくしたこと。
したアクティブマトリックスパネルにおいて、画素部分
のトランジスタの加工寸法を周辺駆動回路部分のそれよ
り小さくしたこと。
【0034】2.液晶表示装置用の周辺駆動回路を同一
基板上に内蔵したアクティブマトリックスパネルにおい
て、周辺駆動回路部分のトランジスタの耐圧を画素部分
のそれより大きくしたこと。
基板上に内蔵したアクティブマトリックスパネルにおい
て、周辺駆動回路部分のトランジスタの耐圧を画素部分
のそれより大きくしたこと。
【0035】3.液晶表示装置用の周辺駆動回路を同一
基板上に内蔵したアクティブマトリックスパネルにおい
て、画素部分のトランジスタのリーク電流を周辺駆動回
路部分のそれより小さくした。
基板上に内蔵したアクティブマトリックスパネルにおい
て、画素部分のトランジスタのリーク電流を周辺駆動回
路部分のそれより小さくした。
【0036】4.薄膜トランジスタは多結晶シリコンを
主体とすること。
主体とすること。
【0037】5.薄膜トランジスタパネルの製造方法に
おいて、周辺駆動回路部分は一括露光方式、画素部分は
分割露光方式とすること。
おいて、周辺駆動回路部分は一括露光方式、画素部分は
分割露光方式とすること。
【0038】6.分割露光の境界附近の配線の連結は、
ネガ型ホトレジストを用いて配線幅以上の寸法を重ねて
露光すること。
ネガ型ホトレジストを用いて配線幅以上の寸法を重ねて
露光すること。
【0039】7.薄膜トランジスタパネルを用いて液晶
表示装置を形成すること。
表示装置を形成すること。
【0040】本発明によれば、液晶表示用TFTアクテ
ィブマトリックスパネルの周辺回路と画素部をそれぞれ
適切な構成に製造プロセスの工程数を増やすことなく形
成できる。このため、高精細パネルの形成,大画面パネ
ルの高精度形成,冗長システムの適用による歩留り向上
が達成できる。
ィブマトリックスパネルの周辺回路と画素部をそれぞれ
適切な構成に製造プロセスの工程数を増やすことなく形
成できる。このため、高精細パネルの形成,大画面パネ
ルの高精度形成,冗長システムの適用による歩留り向上
が達成できる。
【0041】すなわち、LCD用TFTでは一枚の基板
に1つの欠陥があると原則としては不合格となる。
に1つの欠陥があると原則としては不合格となる。
【0042】LSIではSiウエハを小さくペレタイズ
するため1ウエハ内に欠陥があってもそのペレットのみ
不良となり他のペレットは良品とすることができる。
するため1ウエハ内に欠陥があってもそのペレットのみ
不良となり他のペレットは良品とすることができる。
【0043】このため 1)欠陥を防止する方法 2)欠陥があっても動作する方法、冗長方式が検討され
ている。
ている。
【0044】冗長方式(システム)の例としては a)1画素に複数個のTFTを作成し、1つが欠陥でも
他が動作して正常な画像を示す。
他が動作して正常な画像を示す。
【0045】b)配線の断線が生じても二重配線するこ
とにより正常動作させる。
とにより正常動作させる。
【0046】c)ゲート電極とドレイン電極がショート
すると十文字の欠陥(縦,横1列の画素が全てだめにな
る)が発生するが、ゲートラインとゲート電極の間に適
切な抵抗値を挿入することにより点欠陥(1画素のみ)
にできる。
すると十文字の欠陥(縦,横1列の画素が全てだめにな
る)が発生するが、ゲートラインとゲート電極の間に適
切な抵抗値を挿入することにより点欠陥(1画素のみ)
にできる。
【0047】などがある。
【0048】本発明では特に新規な冗長アイデアはない
が、パターン精度を区別することで上記の冗長アイデア
が取り入れやすくなる。
が、パターン精度を区別することで上記の冗長アイデア
が取り入れやすくなる。
【0049】明細書中の用語について、補足説明する
と、加工寸法とは、TFT用のSi島の大きさ(ゲート
幅,ゲート長さ)、配線層の幅などの微細加工の大きさ
図4のソース領域24の幅,図6に示したb,cの幅。
と、加工寸法とは、TFT用のSi島の大きさ(ゲート
幅,ゲート長さ)、配線層の幅などの微細加工の大きさ
図4のソース領域24の幅,図6に示したb,cの幅。
【0050】耐圧とは、MOS構造のTFTのソース・
ドレイン間の耐圧(耐圧を決める要因は、Si島の大き
さ(ゲート長),厚み,不純物濃度等である)である。
ドレイン間の耐圧(耐圧を決める要因は、Si島の大き
さ(ゲート長),厚み,不純物濃度等である)である。
【0051】同一基板とは、TFT工程の最初のスター
ト材料であるガラス基板LSI工程のSiウエハに相当
する。
ト材料であるガラス基板LSI工程のSiウエハに相当
する。
【0052】別の基板を隣接したり、貼合せる場合は、
個々の基板に別々のプロセスでTFTを作成することが可
能である。
個々の基板に別々のプロセスでTFTを作成することが可
能である。
【0053】リーク電流とは、TFTのオフ電流(ゲー
ト電圧(nチャンネルでは負バイアス)印加時のソース
・ドレイン間電流)を言う。
ト電圧(nチャンネルでは負バイアス)印加時のソース
・ドレイン間電流)を言う。
【0054】一括露光,分割露光とは、元来は一枚の基
板全面を一枚のホトマスクを用いて一回のアライメント
と露光で実施する方法が一括露光方式であり、基板全面
を複数回のアライメント露光に分けて実施する方法が分
割露光である。
板全面を一枚のホトマスクを用いて一回のアライメント
と露光で実施する方法が一括露光方式であり、基板全面
を複数回のアライメント露光に分けて実施する方法が分
割露光である。
【0055】ここでは、周辺回路領域は一回のアライメ
ントと露光で、画素領域は複数回のアライメントと露光
に分けて実施する方法をいう。
ントと露光で、画素領域は複数回のアライメントと露光
に分けて実施する方法をいう。
【0056】配線幅とは、走査用バスライン及び信号用
バスラインをいう。
バスラインをいう。
【0057】
【発明の効果】本発明によれば、さらに、優れた特性を
有する表示装置及び表示用基板を比較的容易に得ること
のできる表示装置の製造方法を提供することができる。
有する表示装置及び表示用基板を比較的容易に得ること
のできる表示装置の製造方法を提供することができる。
【図1】本発明の一実施例であるTFTパネルの模式図
である。
である。
【図2】本発明の他の一実施例であるTFTパネルの模
式図である。
式図である。
【図3】本発明の方法により形成したTFTの特性を示
す図である。
す図である。
【図4】本発明の図2で示したTFTの断面模式図であ
る。
る。
【図5】本発明の他の実施例であるTFTパネルの模式
図である。
図である。
【図6】本発明の一実施例である配線幅以上の寸法を重
ねて露光する場合を示す図である。
ねて露光する場合を示す図である。
【図7】本発明の一実施例である画素分割の平面パター
ンを示す図である。
ンを示す図である。
【図8】図2に示す領域Aのパターンを示す図である。
【図9】図2に示す領域Bのパターンを示す図である。
10…ガラス基板、11…画素領域、12…走査線駆動
回路、13…信号線駆動回路。
回路、13…信号線駆動回路。
Claims (3)
- 【請求項1】基板を準備する工程と、 上記基板を表示領域と表示領域以外の領域とに分けて、
それぞれの領域に半導体素子を形成する工程と、 上記半導体素子によって、制御される表示体を形成する
工程とを有し、 上記表示領域への半導体素子の形成は、分割露光方法に
て行い、 上記表示領域以外の領域への半導体素子の形成は、一括
露光方法にて行い、 上記表示領域に形成される上記半導体素子の最小加工寸
法を、上記表示領域以外の領域に形成された上記半導体
素子の最小加工寸法より小さくしたことを特徴とする表
示装置の製造方法。 - 【請求項2】請求項1の表示装置の製造方法において、 上記分割露光方法の実施に当たっては、隣接する分割領
域間に跨る配線部分の連結のために上記配線幅以上の寸
法を重ねて露光することを特徴とする表示装置の製造方
法。 - 【請求項3】請求項2の表示装置の製造方法において、 上記分割露光方法の実施に当たっては、隣接する分割領
域間に跨る配線部分の連結のために上記配線幅以上の寸
法を重ねるとともに、ネガ型のフォトレジストを用いて
露光することを特徴とする表示装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9824295A JP2934588B2 (ja) | 1995-04-24 | 1995-04-24 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9824295A JP2934588B2 (ja) | 1995-04-24 | 1995-04-24 | 表示装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5637290A Division JPH0827466B2 (ja) | 1990-03-09 | 1990-03-09 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08240815A true JPH08240815A (ja) | 1996-09-17 |
JP2934588B2 JP2934588B2 (ja) | 1999-08-16 |
Family
ID=14214500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9824295A Expired - Lifetime JP2934588B2 (ja) | 1995-04-24 | 1995-04-24 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2934588B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6628355B1 (en) | 1996-12-17 | 2003-09-30 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal display panel including a light shielding film to control incident light |
JPWO2006073063A1 (ja) * | 2005-01-07 | 2008-06-12 | エスアイアイ・ナノテクノロジー株式会社 | 薄膜試料測定方法および装置ならびに薄膜試料作製方法および装置 |
WO2013051516A1 (ja) * | 2011-10-03 | 2013-04-11 | 日立化成株式会社 | 導電パターンの形成方法、導電パターン基板及びタッチパネルセンサ |
-
1995
- 1995-04-24 JP JP9824295A patent/JP2934588B2/ja not_active Expired - Lifetime
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6628355B1 (en) | 1996-12-17 | 2003-09-30 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal display panel including a light shielding film to control incident light |
JPWO2006073063A1 (ja) * | 2005-01-07 | 2008-06-12 | エスアイアイ・ナノテクノロジー株式会社 | 薄膜試料測定方法および装置ならびに薄膜試料作製方法および装置 |
JP4987486B2 (ja) * | 2005-01-07 | 2012-07-25 | エスアイアイ・ナノテクノロジー株式会社 | 薄膜試料測定方法および装置ならびに薄膜試料作製方法および装置 |
WO2013051516A1 (ja) * | 2011-10-03 | 2013-04-11 | 日立化成株式会社 | 導電パターンの形成方法、導電パターン基板及びタッチパネルセンサ |
JP5257558B1 (ja) * | 2011-10-03 | 2013-08-07 | 日立化成株式会社 | 導電パターンの形成方法、導電パターン基板及びタッチパネルセンサ |
US9052587B2 (en) | 2011-10-03 | 2015-06-09 | Hitachi Chemical Company, Ltd. | Conductive pattern formation method, conductive pattern-bearing substrate, and touch panel sensor |
US9639189B2 (en) | 2011-10-03 | 2017-05-02 | Hitachi Chemical Company, Ltd. | Conductive pattern formation method, conductive pattern-bearing substrate, and touch panel sensor |
US9817499B2 (en) | 2011-10-03 | 2017-11-14 | Hitachi Chemical Company, Ltd. | Conductive pattern formation method, conductive pattern-bearing substrate, and touch panel sensor |
Also Published As
Publication number | Publication date |
---|---|
JP2934588B2 (ja) | 1999-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5247375A (en) | Display device, manufacturing method thereof and display panel | |
US5821137A (en) | Thin film semiconductor device including a driver and a matrix circuit | |
US6919933B2 (en) | Display device and method of manufacturing the same | |
KR100804378B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
US7368204B2 (en) | Mask for laser crystallization and crystallization method using the same | |
US9136279B2 (en) | Display panel | |
KR20010050055A (ko) | 박막트랜지스터 및 그 제조방법과 그것을 구비한액정표시장치 | |
US20020053703A1 (en) | Semiconductor device and process for manufacturing the same, and electronic device | |
US6504581B1 (en) | Liquid crystal display apparatus and manufacturing method thereof | |
US20070108447A1 (en) | Thin film transistor and liquid crystal display | |
KR100841613B1 (ko) | 박막 트랜지스터 검사용 단락 배선을 갖는 액정 표시장치 | |
JP3808107B2 (ja) | 液晶表示装置及びその製造方法 | |
US6567135B1 (en) | Liquid crystal display device and method for fabricating the same | |
US6157433A (en) | Method of manufacturing liquid-crystal display device having a plurality of divided regions | |
KR20030040706A (ko) | 포토레지스트의 잔사불량이 방지된 반도체 도핑방법 및이를 이용한 액정표시소자 제조방법 | |
JPH08240815A (ja) | 表示装置の製造方法 | |
JPH0827466B2 (ja) | 表示装置 | |
JP4221074B2 (ja) | 液晶表示装置の製造方法 | |
JPH0990403A (ja) | 薄膜トランジスタアレイおよびその製法 | |
JP2937161B2 (ja) | 液晶表示装置 | |
JPH08271930A (ja) | 薄膜トランジスタの製造方法 | |
KR20050111873A (ko) | 액정표시장치 및 이의 제조방법 | |
JP2791435B2 (ja) | 液晶ディスプレイ装置 | |
KR101028996B1 (ko) | 분할구동 액정표시장치용 어레이 기판 및 그 제조 방법 | |
JPH11102073A (ja) | 半導体装置ならびに液晶表示装置の製造方法および液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080528 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 11 |