JPH08235868A - Memory device and selection method of memory cell row - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a high-speed SRAM address decoding method and the memory device by eliminating glitch occurrence to a local word line of an SRAM. SOLUTION: When the input of a clock is low, a row predecoder 406 drives a row address signal 308 to high level. When the clock is high, on the other hand, the row predecoder 406 drives a row address signal, but does not function for a row address line 403 at the input of the row predecoder 406. A block address line 404 is predecoded by a block predecoder 407 and synchronized with the clock. The block predecoder 407 drives a block address signal 409 to high level when the input of the clock is low. When the clock is high, the block predecoder 407 drives the block address signal, but does not function for the block address line 404 at the input of the block predecoder 407.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、メモリ・デバイス用の
アドレス線を復号する方法に関する。さらに詳細には、
メモリ・デバイス用のグリッチのないアドレス復号を保
証するための方法および装置に関する。FIELD OF THE INVENTION This invention relates to a method of decoding address lines for memory devices. More specifically,
A method and apparatus for ensuring glitch-free address decoding for memory devices.

【０００２】[0002]

【従来の技術】スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）の速度を上げる１つの方法は、１つの
大きいメモリ・ブロックを小さいメモリ・ブロックに分
割することである。個々のブロックにアクセスするに
は、ＳＲＡＭに別の復号段（各メモリ・ブロック用のブ
ロック・デコーダ）を追加する必要があるが、メモリ・
ブロックの小形化に関連して寄生容量および抵抗が低下
するので、性能は向上する。容量が低下すると、小さい
ブロックを駆動する回路の速度が上がる。このように組
織されたメモリは、ブロック・アーキテクチャＳＲＡＭ
として知られている。BACKGROUND OF THE INVENTION One way to speed up static random access memory (SRAM) is to divide one large memory block into smaller memory blocks. To access the individual blocks, it is necessary to add another decoding stage (block decoder for each memory block) to the SRAM.
Performance is improved due to the reduced parasitic capacitance and resistance associated with block miniaturization. As capacity decreases, the speed of circuits driving smaller blocks increases. The memory organized in this way is a block architecture SRAM.
Known as.

【０００３】ブロック・アーキテクチャＳＲＡＭへのア
ドレス線は、３つの異なる種類に分類できる。第１の組
のアドレス線は、アクセス中のメモリの特定のブロック
を指定する。第１の組のアドレス線に基づく特定のブロ
ックを選択するには、ブロック・デコーダが使用され
る。第２および第３のグループは、アクセス中のＳＲＡ
Ｍの特定のブロック内の行および列を指定する。行デコ
ーダは行の選択に使用され、列デコーダは列の選択に使
用される。「ワード線」という語は、通常、動作時に、
選択されたブロックのメモリ・セルのアドレスされた行
を選択する１組の導体のことを指す。メモリ・セルの特
定の行のローカル・ワード線（ＬＷＬ）は、メモリ・セ
ルの行の対応する行アドレスおよびブロック・アドレス
が選択されると、活性化される。このアーキテクチャ
は、分割ワード線法とも呼ばれる。ＳＲＡＭのこの構成
のための列アドレスは、メモリ・セルの選択された行を
ＳＲＡＭの入出力に多重化する役目を果たす。例えば、
メモリ・ブロックの各行のメモリ・セルの数が１２８で
あり、入出力ラインが１６ビット幅であるとすると、列
選択マルチプレクサは、１２８の活性化されたセルの中
から所望の１６のメモリ・セルを選択する。このＳＲＡ
Ｍアーキテクチャの場合、列デコーダは、行デコーダま
たはブロック・デコーダほど重要ではない。行デコーダ
は、メモリの複数のブロックに結合されている。特定の
ブロック内のローカル・ワード線は、グローバル行デコ
ーダの出力とブロック選択線の「論理積をとる」ことに
よって選択される。行デコーダの出力は、一般にグロー
バル・ワード線と呼ばれる。列デコーダ機能を実行する
のに必要な論理は、はるかに簡単になる。したがって、
列デコーダに関するタイミング上の制約は、グローバル
行デコーダまたはブロック選択デコーダに関するタイミ
ング上の制約よりもはるかに緩和される。Address lines to block architecture SRAMs can be classified into three different types. The first set of address lines specifies the particular block of memory being accessed. A block decoder is used to select a particular block based on the first set of address lines. The second and third groups are SRAs being accessed.
Specify the rows and columns within a particular block of M. The row decoder is used for row selection and the column decoder is used for column selection. The word "word line" usually means, in operation,
Refers to a set of conductors that select an addressed row of memory cells in a selected block. The local word line (LWL) of a particular row of memory cells is activated when the corresponding row and block address of the row of memory cells is selected. This architecture is also called the split word line method. The column address for this configuration of the SRAM serves to multiplex selected rows of memory cells to the inputs and outputs of the SRAM. For example,
Given that the number of memory cells in each row of the memory block is 128 and the I / O lines are 16 bits wide, the column select multiplexer has the desired 16 memory cells out of the 128 activated cells. Select. This SRA
For M architectures, column decoders are less important than row or block decoders. The row decoder is coupled to the blocks of memory. Local word lines within a particular block are selected by "logically" the output of the global row decoder with the block select line. The output of the row decoder is commonly referred to as the global word line. The logic required to perform the column decoder function is much simpler. Therefore,
Timing constraints on column decoders are much relaxed than those on global row decoders or block select decoders.

【０００４】ＳＲＡＭのアドレス復号に関する従来の問
題は、ローカル・ワード線上に発生するグリッチであ
る。グリッチは、アドレス線上の遅延スキュー、または
アドレス復号論理ブロックの伝播遅延に起因して形成さ
れる。一般に、ＳＲＡＭローカル・ワード線信号は、グ
ローバル・ワード線とブロック選択デコーダの両方によ
って制御される。アドレス線の遅延およびグローバル行
デコーダへの組合せ論理、およびアドレス線の遅延およ
びブロック選択への組合せ論理は、集積回路を横切って
異なる経路を伝播する。２つの異なる経路の遅延は異な
る。選択されたメモリ・セルのローカル・ワード線は、
グローバル・ワード線とメモリ・セルの特定の行に対応
するブロック選択の論理積「ＡＮＤ」である。特定のＳ
ＲＡＭ回路のレイアウトによっては、グローバル行デコ
ーダ経路がブロック選択デコーダ経路よりも大きい遅延
を有する状況が発生する場合がある。グリッチは、メモ
リの特定のブロックに連続してアクセスを行った場合に
発生するが、このアクセスは、異なるグローバル・ワー
ド線を有するメモリ・セルの行へのアクセスである。A conventional problem with address decoding in SRAMs is glitches on the local word lines. Glitch is formed due to delay skew on the address lines or propagation delay of the address decoding logic block. Generally, SRAM local word line signals are controlled by both global word lines and block select decoders. Address line delay and combinatorial logic to global row decoders and address line delay and combinatorial logic to block selection propagate different paths across the integrated circuit. The delays of the two different paths are different. The local word line of the selected memory cell is
It is a logical product "AND" of the block selection corresponding to the global word line and a specific row of memory cells. Specific S
Depending on the layout of the RAM circuit, a situation may occur in which the global row decoder path has a larger delay than the block select decoder path. A glitch occurs when consecutive accesses are made to a particular block of memory, which is an access to a row of memory cells having different global word lines.

【０００５】図１は、同期ブロック・アーキテクチャＳ
ＲＡＭに使用される一般に受け入れられたアドレス線複
号を示す。アドレス線は、マスタ／スレーブ形フリップ
フロップ１１０、１１１、１１２、１１３の組によって
ＳＲＡＭにラッチされる。複数のマスタ・スレーブ・フ
リップフロップ１１０、１１１は、グローバル・ワード
線に関連するアドレス線をラッチし、複数のマスタ・ス
レーブ・フリップフロップ１１２、１１３は、ブロック
選択に関連するアドレス線をラッチする。ラッチされた
後のアドレス線信号は、ディレイ１１４、１１５ととも
に、グローバル行デコーダ１１６およびブロック選択デ
コーダ１１７に伝播する。ブロック選択デコーダ１１７
は、クロック（ＣＬＫ）を使用してクロック同期され
る。これは、クロックの出力がセンスアンプのプリチャ
ージを駆動するためである。センスアンプは、メモリ・
セル（ビット線）の出力信号を増幅し、その後出力信号
はＳＲＡＭ集積回路上の出力ピンに到達する。正しく動
作するには、メモリ・セルへのアクセスが行われる前に
センスアンプがプリチャージされる必要がある。ブロッ
ク選択デコーダ１１７は、メモリの所要のブロックをア
クセスし、センスアンプのプリチャージ信号を発生す
る。メモリ・アクセスの前にセンスアンプをプリチャー
ジする際のタイミングの制約により、ブロック選択デコ
ーダがクロック同期されていなければならない。グロー
バル行デコーダ１１６は、クロック線がすべてのグロー
バル行デコーダに結合されていなければならないので、
クロック同期できない。これは、多量のクロック資源を
消費し、クロック線に望ましくない容量を追加すること
になる。デコーダ１１６、１１７の出力は、ディレイ１
１８、１１９とともに、ローカル・ワード線信号を発生
する「ＡＮＤ」ゲード１２０に伝播する。FIG. 1 shows a synchronous block architecture S.
Figure 6 shows the commonly accepted address line decoding used in RAM. The address line is latched in the SRAM by a set of master / slave type flip-flops 110, 111, 112, 113. The plurality of master / slave flip-flops 110 and 111 latch the address lines associated with the global word lines, and the plurality of master / slave flip-flops 112 and 113 latch the address lines associated with the block selection. The address line signal after being latched propagates to the global row decoder 116 and the block selection decoder 117 together with the delays 114 and 115. Block selection decoder 117
Is clocked using the clock (CLK). This is because the clock output drives the precharge of the sense amplifier. The sense amplifier is a memory
The output signal of the cell (bit line) is amplified, and then the output signal reaches the output pin on the SRAM integrated circuit. For proper operation, the sense amplifier must be precharged before the memory cell is accessed. The block selection decoder 117 accesses a required block of the memory and generates a precharge signal for the sense amplifier. Due to the timing constraints in precharging the sense amplifiers before memory access, the block select decoder must be clocked. Global row decoder 116 requires that the clock line be coupled to all global row decoders.
Clock cannot be synchronized. This consumes a lot of clock resources and adds unwanted capacitance to the clock lines. The outputs of the decoders 116 and 117 are delay 1
18, 119 propagate to the "AND" gate 120 which produces the local word line signal.

【０００６】ローカル・ワード線は、アクセスするメモ
リの特定のブロック内のメモリ・セルの行を活性化させ
る。メモリのブロックの各行には、その行を選択できる
ローカル・ワード線が１つある。ローカル・ワード線に
グリッチが発生していれば、メモリのブロック内のメモ
リの２つの行が同時にアクセス可能であることを意味す
る。所望のローカル・ワード線は、メモリ・セルの所望
の行をアクセスし、望ましくないローカル・ワード線に
発生しているグリッチは、メモリ・セルの望ましくない
行をアクセスする。これは、望ましくない状況であり、
ＳＲＡＭの誤動作が発生する。図１に示されているＳＲ
ＡＭアドレス・デコーダ・アーキテクチャは、グローバ
ル・ワード線復号の際の遅延およびブロック選択復号の
際の遅延が十分に制御されていない場合、ローカル・ワ
ード線にグリッチを発生する。遅延を制御するには、Ｓ
ＲＡＭチップ内のすべてのメモリ・ブロック内のすべて
のメモリの行をアクセスするすべてのローカル・ワード
線を検査し、シミュレートする必要がある。Local word lines activate a row of memory cells within a particular block of memory to be accessed. Each row of a block of memory has one local word line from which it can be selected. A glitch on a local word line means that two rows of memory within a block of memory can be accessed simultaneously. The desired local word line accesses the desired row of memory cells and the glitch occurring on the undesired local word line accesses the undesired row of memory cells. This is an undesirable situation,
A malfunction of the SRAM occurs. SR shown in Figure 1
The AM address decoder architecture glitches local word lines if the delays in global word line decoding and block select decoding are not well controlled. To control the delay, use S
All local word lines that access every row of memory in every memory block in a RAM chip must be examined and simulated.

【０００７】図２は、グローバル・ワード線波形（ＧＷ
Ｌ）およびローカル・ワード線（ＬＷＬ）にグリッチ２
２１を発生させるブロック選択波形（ＢＳ）を示す。グ
リッチ２２１は、メモリの同じブロックの、特定のブロ
ック内の異なる行に、２回メモリ・アクセスした場合に
発生する。グリッチ２２１は、次のブロック選択（Ｂ
Ｓ）が発生する前にグローバル・ワード線波形（ＧＷ
Ｌ）がオフにならないために発生することが図２の波形
からわかる。FIG. 2 shows a global word line waveform (GW
L) and local word line (LWL) glitch 2
21 shows a block selection waveform (BS) for generating 21. Glitch 221 occurs when two memory accesses are made to different rows in a particular block of the same block of memory. The glitch 221 selects the next block (B
S) before the global word line waveform (GW
It can be seen from the waveform in FIG. 2 that L) does not turn off.

【０００８】グリッチ２２１を有するローカル・ワード
線（ＬＷＬ）に対する従来の解決法は、グローバル・ワ
ード線（ＧＷＬ）が、次のブロック選択（ＢＳ）が発生
する前に常にオフになるようにすることであった。これ
は、グローバル・ワード線信号を発生するＳＲＡＭの論
理ゲート内のＮＭＯＳ／ＰＭＯＳトランジスタのゲート
幅の比を変えることによって行っていた。基本的には、
グローバル・ワード線（ＧＷＬ）が以前よりも速くオフ
になるように、ゲートを修正していた。グローバル・ワ
ード線（ＧＷＬ）が速くオフになると、ローカル・ワー
ド線のグリッチは発生しない。この修正の結果、グロー
バル・ワード線（ＧＷＬ）が以前よりも遅れてターンオ
ンするようになる。図３は、この修正を行った波形の状
態を示す。元の波形は、点線で示されている。図３は、
ローカル・ワード線（ＬＷＬ）信号がわずかに遅れてい
ることを示す。この遅延の結果、元よりもメモリ・アク
セスに時間がかかるようになる。その他の望ましくない
面は、ローカル・ワード線のグリッチが発生しないよう
に、ＳＲＡＭ回路の設計者が、新しい回路のレイアウト
を行うごとに、ブロック選択およびグローバル・ワード
線を監視する必要があることである。ブロック選択（Ｂ
Ｓ）およびグローバル・ワード線（ＧＷＬ）は、どのロ
ーカル・ワード線にもグリッチがないように、ＳＲＡＭ
チップ全体にわたって整合されている必要がある。それ
には、広範なシミュレーションを行って、ＳＲＡＭが指
定したとおりに確実に動作するように、多数の変数を徹
底的に試験する必要がある。ＳＲＡＭの設計またはチッ
プのレイアウトを変更するごとに、シミュレーション・
プロセスを繰り返す必要がある。これは、明らかに充分
な問題の解決法ではない。A conventional solution to the local word line (LWL) with glitch 221 is to ensure that the global word line (GWL) is always off before the next block select (BS) occurs. Met. This has been done by changing the gate width ratio of the NMOS / PMOS transistors in the logic gate of the SRAM that generates the global word line signal. Basically,
The gate was modified so that the global word line (GWL) turned off faster than before. If the global word line (GWL) turns off quickly, the local word line glitch will not occur. The result of this modification is that the global word line (GWL) will turn on later than before. FIG. 3 shows the state of the waveform with this correction. The original waveform is shown as a dotted line. FIG.
Indicates that the local word line (LWL) signal is slightly delayed. As a result of this delay, the memory access will take longer than the original. Another undesirable aspect is that SRAM circuit designers need to monitor block selections and global word lines each time they lay out a new circuit to prevent local word line glitches. is there. Block selection (B
S) and global word lines (GWL) are SRAMs so that there are no glitches on any of the local word lines.
Must be aligned across the chip. This requires extensive simulations and exhaustive testing of a large number of variables to ensure that the SRAM behaves as specified. Whenever you change the SRAM design or chip layout,
The process needs to be repeated. This is obviously not a sufficient solution to the problem.

【０００９】[0009]

【発明が解決しようとする課題】本発明は、ローカル・
ワード線にグリッチが発生しないようにし、かつ従来の
解決法ほどメモリ・アクセス・タイムが大きくならない
同期ＳＲＡＭアドレス復号法を提供する。ローカル・ワ
ード線のグリッチは、グリッチが発生すると、メモリ・
ブロック内のメモリ・セルの２つの異なる行が同時にア
クセスされるので、望ましくない。SUMMARY OF THE INVENTION
Provided is a synchronous SRAM address decoding method which prevents glitches from occurring in the word line and which does not increase the memory access time as much as the conventional solution. A glitch on the local word line will
This is undesirable because two different rows of memory cells within a block are accessed simultaneously.

【００１０】[0010]

【課題を解決するための手段】本発明は、メモリ・クロ
ックおよび複数のアドレス線を有するメモリ・デバイス
において実施することができる。アドレス線は、複数の
ブロック・アドレスおよび複数の行アドレス線からな
る。メモリ・デバイスは、各行アドレス線を事前復号
し、メモリ・クロックに同期させて、複数のグローバル
行アドレス信号を得るための行事前デコーダと、各ブロ
ック・アドレス線を事前復号し、メモリ・クロックに同
期させて、複数のブロック・アドレス信号を得るための
ブロック事前デコーダとを備えている。メモリ・デバイ
スは、それぞれ行および列に配列されたメモリ・セルの
アレイを有する複数のメモリのブロックも備えている。
さらに、メモリ・デバイスは、ブロック・アドレス信号
に応答するメモリのブロックを選択するためのブロック
選択デコーダおよび、グローバル行アドレス信号に応答
するアレイの行を選択するためのグローバル行デコーダ
を備えている。The present invention can be implemented in a memory device having a memory clock and a plurality of address lines. The address lines consist of multiple block address and multiple row address lines. The memory device pre-decodes each row address line and synchronizes with the memory clock to pre-decode each block address line with a row pre-decoder to obtain multiple global row address signals. And a block predecoder for synchronizing to obtain a plurality of block address signals. The memory device also comprises a plurality of blocks of memory, each having an array of memory cells arranged in rows and columns.
Further, the memory device comprises a block select decoder for selecting a block of memory responsive to a block address signal and a global row decoder for selecting a row of the array responsive to a global row address signal.

【００１１】メモリ・デバイス内の行事前デコーダおよ
びブロック事前デコーダでは、ドミノ・ゲートを使用し
て、望ましくないグリッチを防止することが可能であ
る。ドミノ・ゲートは、入力、出力および制御信号入力
を備えている。ドミノ・ゲートは、制御信号がｌｏｗの
場合、論理レベルｈｉｇｈを出力することによって機能
し、制御信号がｈｉｇｈの場合、ドミノ・ゲートの入力
における信号の機能と等しいレベルを出力することによ
って機能する。ブロック選択またはグローバル・ワード
線の論理レベルを決定するために復号するすべてのアド
レス線は、ドミノ・ゲートを通過する。本発明では、ド
ミノ・ゲートへの制御信号は、同期ＳＲＡＭクロックで
ある。ＳＲＡＭクロックがｌｏｗの場合、ドミノ・ゲー
トの出力は、論理レベルｈｉｇｈ、またはプリチャージ
・モードである。ＳＲＡＭクロックがｈｉｇｈの場合、
ドミノ・ゲートの出力は、ＳＲＡＭ入力におけるアドレ
ス線の機能を果たすことになる。Domino pre-decoders in row and block pre-decoders in memory devices can use domino gates to prevent unwanted glitches. The domino gate has inputs, outputs and control signal inputs. The domino gate functions by outputting a logic level high when the control signal is low and by outputting a level equal to the function of the signal at the input of the domino gate when the control signal is high. All address lines that decode to determine block select or global word line logic levels pass through the domino gate. In the present invention, the control signal to the domino gate is a synchronous SRAM clock. When the SRAM clock is low, the output of the domino gate is at logic level high, or precharge mode. If the SRAM clock is high,
The output of the domino gate will function as an address line at the SRAM input.

【００１２】[0012]

【実施例】本発明を表す一般的なブロック図を図４に示
す。アドレス線は、まずアドレス・ラッチ４０１および
４０２によってラッチされる。第１のラッチ４０１にお
いてラッチされたアドレス線は、行アドレス線４０３を
駆動する。第２のラッチ４０２においてラッチされたア
ドレス線は、ブロック・アドレス線４０４を駆動する。
行アドレス線４０３は、行事前デコーダ４０６によって
事前復号され、同期ＳＲＡＭクロック４０５に同期させ
られる。行事前デコーダ４０６は、クロック４０５の入
力がｌｏｗの場合、行アドレス信号４０８をｈｉｇｈに
駆動する。クロック４０５がｈｉｇｈの場合、行事前デ
コーダ４０６は、さらに行アドレス信号４０８を駆動す
るが、行事前デコーダ４０６の入力における行アドレス
線４０３の機能は果たさない。ブロック・アドレス線４
０４は、ブロック事前デコーダ４０７によって事前復号
され、同期ＳＲＡＭクロック４０５に同期させられる。
ブロック事前デコーダ４０７は、クロック４０５の入力
がｌｏｗの場合、ブロック・アドレス信号４０９をｈｉ
ｇｈに駆動する。クロック４０５がｈｉｇｈの場合、ブ
ロック事前デコーダ４０７は、さらにブロック・アドレ
ス信号４０９を駆動するが、ブロック事前デコーダ４０
７の入力におけるブロック・アドレス線４０４の機能は
果たさない。この新しい事前復号および同期方法を用い
れば、ローカル・ワード線４１３のグリッチが発生しな
いように、グローバル行デコーダ４１０およびブロック
選択デコーダ４１１の出力信号の時間を合わせることが
できる。DETAILED DESCRIPTION OF THE INVENTION A general block diagram illustrating the present invention is shown in FIG. Address lines are first latched by address latches 401 and 402. The address line latched in the first latch 401 drives the row address line 403. The address line latched in the second latch 402 drives the block address line 404.
Row address lines 403 are predecoded by row predecoder 406 and synchronized to synchronous SRAM clock 405. The row predecoder 406 drives the row address signal 408 high when the input of the clock 405 is low. When the clock 405 is high, the row predecoder 406 also drives the row address signal 408, but does not serve the function of the row address line 403 at the input of the row predecoder 406. Block address line 4
04 is pre-decoded by the block pre-decoder 407 and synchronized to the synchronous SRAM clock 405.
The block predecoder 407 outputs the block address signal 409 hi when the input of the clock 405 is low.
Drive to gh. When clock 405 is high, block predecoder 407 also drives block address signal 409, but block predecoder 40
The function of the block address line 404 at the input of 7 is not fulfilled. Using this new pre-decoding and synchronization method, the output signals of the global row decoder 410 and the block selection decoder 411 can be timed so that glitches on the local word line 413 do not occur.

【００１３】図５は、本発明のアドレス線復号構成を示
す。図１に示す従来技術のマスタ・スレーブ形フリップ
フロップ構成は、入力ラッチ・セクション５０１、５０
２に代わっている。図４の事前デコーダは、ドミノ・ゲ
ート５０３、５０４に代わっている。入力ラッチ・セク
ション５０１、５０２は、出力にインバータを備えてい
る。この反転は、次段にドミノ・ゲート５０３、５０４
があるので必要となる。ドミノ・ゲート５０３、５０４
では、それらの内部で信号が反転しない。図１の元のス
レーブ・ラッチ１１１、１１３の場合は反転した。この
反転は、入力ラッチ５０１、５０２に反転を組み込むこ
とによって修正される。ブロック選択デコーダ５０８
は、この構成の場合クロックする必要はない。従来技術
の構成も、グローバル行デコーダ５０７もどちらもクロ
ックではない。グローバル行デコーダ５０７およびブロ
ック選択デコーダ５０８は、アドレス線の入力を復号し
て、ＳＲＡＭの所要のブロックおよび行を選択する。図
５は、各アドレス選択機能間の電気接続の経路長に関連
する信号経路のディレイ５０５、５０６、５０９、５１
０も示す。FIG. 5 shows the address line decoding structure of the present invention. The prior art master-slave flip-flop configuration shown in FIG. 1 has input latch sections 501, 50.
Instead of 2. The predecoder of FIG. 4 has replaced the domino gates 503,504. The input latch sections 501, 502 have an inverter at the output. This inversion is performed in the next stage by the domino gates 503 and 504.
It is necessary because there is. Domino Gate 503, 504
Then, the signal is not inverted inside them. In the case of the original slave latches 111 and 113 shown in FIG. This inversion is corrected by incorporating the inversion in the input latches 501,502. Block selection decoder 508
Need not be clocked for this configuration. Neither the prior art arrangement nor the global row decoder 507 is a clock. The global row decoder 507 and the block selection decoder 508 decode the input of the address line to select the required block and row of the SRAM. FIG. 5 shows signal path delays 505, 506, 509, 51 related to the path lengths of electrical connections between the address selection functions.
Also indicates 0.

【００１４】図５のドミノ・ゲート５０３、５０４は、
制御信号がｌｏｗの場合、論理レベルｈｉｇｈを出力
し、制御信号がｈｉｇｈの場合、それらの入力における
信号の機能と等しいレベルを出力する。ブロック選択ま
たはグローバル・ワード線の論理レベルを決定するため
に復号するすべてのアドレス線は、ドミノ・ゲートを通
過する。本発明では、ドミノ・ゲートへの制御信号は、
同期ＳＲＡＭクロック（ＣＬＫ）である。その結果、Ｓ
ＲＡＭクロックがｌｏｗの場合、ドミノ・ゲートの出力
は、論理レベルｈｉｇｈ、またはプリチャージ・モード
である。ＳＲＡＭクロックがｈｉｇｈの場合、ドミノ・
ゲートの出力は、ＳＲＡＭ入力におけるアドレス線の機
能を果たすことになる。ドミノ・ゲートは、ダイナミッ
ク回路設計に使用されているが、それらを使用して、Ｓ
ＲＡＭアドレス線復号の際に発生するローカル・ワード
線のグリッチを解決した人はいない。ドミノ・ゲート５
０３、５０４は、ＳＲＡＭ集積回路上のアドレス・パッ
ドに近い場所に物理的に配置されている。これは、クロ
ック線が、予め通過させる必要のない限り、ＳＲＡＭの
チップの周囲にまたはそれを横切ってルート決めされな
いので、有利である。クロックのルーティングを少なく
することは、クロック線上の容量が低下することを意味
する。したがって、クロック・スキューが小さくなるの
が観測され、またチップの電力消費が小さくなる。The domino gates 503 and 504 in FIG.
When the control signal is low, it outputs a logic level high, and when the control signal is high, it outputs a level equal to the function of the signals at their inputs. All address lines that decode to determine block select or global word line logic levels pass through the domino gate. In the present invention, the control signal to the domino gate is
It is a synchronous SRAM clock (CLK). As a result, S
When the RAM clock is low, the output of the domino gate is at logic level high, or precharge mode. If the SRAM clock is high, domino
The output of the gate will serve as the address line at the SRAM input. Domino gates have been used in dynamic circuit design, but with them, S
No one has solved the local word line glitch that occurs during RAM address line decoding. Domino gate 5
03 and 504 are physically located near the address pads on the SRAM integrated circuit. This is advantageous because the clock lines are not routed around or across the SRAM chips unless they need to be pre-passed. Less clock routing means less capacitance on the clock lines. Therefore, clock skew is observed to be small, and chip power consumption is small.

【００１５】ドミノ・ゲートを使用したＳＲＡＭデコー
ド・アドレス線波形が図６に示されている。これらの波
形に関して観測されるいくつかの重要な特徴がある。グ
ローバル・ワード線（ＧＷＬ）は、第２のブロック選択
（ＢＳ）の十分前にオフになる。ローカル・ワード線
は、アドレス線を復号するのに必要な時間だけ遅れる。
図６のグローバル・ワード線（ＧＷＬ）が早くオフにな
るため、ローカル・ワード線（ＬＷＬ）にグリッチが発
生しなくなる。ドミノ・ゲートによりローカル・ワード
線（ＬＷＬ）にグリッチが発生しなくなるので、ローカ
ル・ワード線（ＬＷＬ）の速度が上がる。これは、ロー
カル・ワード線（ＬＷＬ）信号を発生するＳＲＡＭの論
理ゲート内のＮＭＯＳ／ＰＭＯＳトランジスタのゲート
幅の比を変えることによって達成できる。図６の点線
は、グリッチのある元の波形を示す。The SRAM decode address line waveform using a domino gate is shown in FIG. There are some important features observed for these waveforms. The global word line (GWL) turns off well before the second block select (BS). The local word line is delayed by the time required to decode the address line.
Since the global word line (GWL) in FIG. 6 is turned off earlier, the local word line (LWL) does not glitch. The domino gate eliminates glitches on the local word line (LWL), thus speeding up the local word line (LWL). This can be accomplished by changing the gate width ratio of the NMOS / PMOS transistors in the SRAM logic gates that generate the local word line (LWL) signal. The dotted line in FIG. 6 shows the original waveform with glitches.

【００１６】本発明のＳＲＡＭ復号の動作を支える一般
的な概念は、次のように説明できる。まず、所望のメモ
リ・アドレスは、クロックの突端上にラッチされる。次
に、グローバル・ワード線およびブロック選択デコーダ
が、アドレス線を復号し、システム・クロックの次の突
端の前にメモリの正しい行を選択する。アドレスが復号
されると、選択されたメモリ・ブロックのメモリ・セル
の所望の行のローカル・ワード線が活性化される。これ
は、アドレス線の復号がクロック・サイクルの１／２内
で行われる判断基準を規定する。しかしながら、ローカ
ル・ワード線（ＬＷＬ）にグリッチが発生しないことも
保証される。また、この構成では、ＳＲＡＭ回路の設計
者が、チップのレイアウトが新しい回路設計に変わるた
びに、ＳＲＡＭ設計全体に関してローカル・ワード線の
すべてについてグリッチがないか検査する必要がなくな
る。The general concept behind the operation of the SRAM decoding of the present invention can be explained as follows. First, the desired memory address is latched on the clock tip. The global word line and block select decoder then decodes the address line and selects the correct row of memory before the next tip of the system clock. When the address is decoded, the local word line of the desired row of memory cells of the selected memory block is activated. This defines the criteria by which the decoding of the address lines takes place within half a clock cycle. However, it also ensures that no glitches occur on the local word line (LWL). This configuration also eliminates the need for SRAM circuit designers to inspect the entire SRAM design for glitches on all of the local word lines each time the chip layout changes to a new circuit design.

【００１７】以上、本発明の実施例について詳述した
が、以下、本発明を各実施態様毎に列挙する。 （１）． メモリ・クロックと、複数のブロック・アド
レスおよび複数の行アドレス線を有する複数のアドレス
線と、前記各行アドレス線を事前復号し、前記メモリ・
クロックに同期させて、複数のグローバル行アドレス信
号を得るための行事前デコーダと、前記各ブロック・ア
ドレス線を事前復号し、前記メモリ・クロックに同期さ
せて、複数のブロック・アドレス信号を得るためのブロ
ック事前デコーダと、行および列に配列されたメモリ・
セルのアレイを有する複数のメモリのブロックと、前記
ブロック・アドレス信号に応答するメモリのブロックを
選択するためのブロック選択デコーダと、前記グローバ
ル行アドレス信号に応答するアレイの行を選択するため
のグローバル行デコーダとを有するメモリ・デバイス。 （２）． 前記行事前デコーダが複数のドミノ・ゲート
を有し、かつ前記ブロック選択デコーダが複数のドミノ
・ゲートを有することを特徴とする、（１）に記載のデ
バイス。 （３）． 前記メモリ・デバイスがアドレス線パッドを
有する集積回路であり、前記ドミノ・ゲートが、集積回
路上のアドレス線パッドが配置されている場所の近くに
物理的に配置されていることを特徴とする、（２）に記
載のデバイス。 （４）． 前記メモリ・デバイスがＳＲＡＭであること
を特徴とする、（１）に記載のデバイス。 （５）． 前記ＳＲＡＭが、クロックに同期しており、
かつクロックのサイクルの期間よりも少ないアクセス・
タイムを有することを特徴とする、（４）に記載のデバ
イス。 （６）． 行アドレス線、ブロック・アドレス線および
メモリ・クロックを有するメモリ・デバイス内のメモリ
・セルの行を選択するための方法であって、前記メモリ
・セルの行がメモリのブロック内にあり、前記メモリの
ブロックが行および列に配列されたメモリ・セルのアレ
イを有する方法において、（ａ）前記各ブロック・アド
レス線を事前復号し、前記メモリ・クロックに同期させ
て、前記複数のブロック・アドレス信号を得るステップ
と、（ｂ）前記各行アドレス線を事前復号し、前記メモ
リ・クロックに同期させて、前記複数のグローバル行ア
ドレス信号を得るステップと、（ｃ）前記ブロック・ア
ドレス信号を復号し、メモリのブロックを選択するステ
ップと、（ｄ）前記グローバル行アドレス信号を復号
し、メモリ・ブロック内のメモリの行を選択するステッ
プとを含む選択方法。 （７）． 前記事前復号ステップ（ａ）および前記同期
ステップ（ｂ）が、ほぼ同時に発生することを特徴とす
る、（６）に記載の、メモリ・デバイス内のメモリ・セ
ルの行を選択する方法。Although the embodiments of the present invention have been described in detail above, the present invention will be listed below for each embodiment. (1). A memory clock, a plurality of address lines having a plurality of block addresses and a plurality of row address lines, and each of the row address lines being predecoded
A row predecoder for synchronizing to a clock to obtain a plurality of global row address signals, and a predecoding of each block address line to obtain a plurality of block address signals in synchronization with the memory clock Block pre-decoder with memory arranged in rows and columns
A block of memory having an array of cells, a block select decoder for selecting a block of memory responsive to the block address signal, and a global for selecting a row of the array responsive to the global row address signal. A memory device having a row decoder. (2). Device according to (1), characterized in that the row pre-decoder has a plurality of domino gates and the block selection decoder has a plurality of domino gates. (3). The memory device is an integrated circuit having address line pads and the domino gate is physically located near a location on the integrated circuit where the address line pads are located, The device according to (2). (4). The device according to (1), characterized in that the memory device is an SRAM. (5). The SRAM is synchronized with the clock,
And access less than the duration of the clock cycle
The device according to (4), which has a time. (6). A method for selecting a row of memory cells in a memory device having a row address line, a block address line and a memory clock, the row of memory cells being in a block of memory A block of blocks having an array of memory cells arranged in rows and columns, the method comprising: (a) predecoding each block address line and synchronizing with the memory clock to provide the plurality of block address signals. And (b) predecoding each of the row address lines and synchronizing with the memory clock to obtain the plurality of global row address signals, and (c) decoding the block address signal, Selecting a block of memory, and (d) decoding the global row address signal to generate a memo in the memory block. Selection method comprising the steps of selecting a row. (7). Method for selecting a row of memory cells in a memory device according to (6), characterized in that the pre-decoding step (a) and the synchronization step (b) occur at substantially the same time.

【００１８】[0018]

【発明の効果】以上のように、本発明を用いると、ブロ
ック・アーキテクチャＳＲＡＭのローカル・ワード線の
グリッチの発生がなくなり、かつ高速にメモリ・アクセ
スできる同期ＳＲＡＭアドレス復号法及びメモリ・デバ
イスを提供することができる。As described above, according to the present invention, there is provided a synchronous SRAM address decoding method and a memory device in which a glitch of a local word line of a block architecture SRAM is eliminated and a high speed memory access is possible. can do.

【図面の簡単な説明】[Brief description of drawings]

【図１】従来技術のＳＲＡＭアドレス・デコーダの機能
概略図である。FIG. 1 is a functional schematic diagram of a prior art SRAM address decoder.

【図２】ローカル・ワード線にグリッチがある従来技術
のＳＲＡＭアドレス・デコーダの波形を示す図である。FIG. 2 is a diagram showing waveforms for a prior art SRAM address decoder with glitches on local word lines.

【図３】ローカル・ワード線のＳＲＡＭアドレス・デコ
ーダのグリッチの従来技術の解決法の波形を示す図であ
る。FIG. 3 shows waveforms of a prior art solution to a glitch in a local word line SRAM address decoder.

【図４】本発明の一般的な機能ブロック図を示す図であ
る。FIG. 4 is a diagram showing a general functional block diagram of the present invention.

【図５】本発明のためのＳＲＡＭアドレス・デコーダの
機能概略図である。FIG. 5 is a functional schematic diagram of an SRAM address decoder for the present invention.

【図６】本発明のＳＲＡＭアドレス・デコーダの波形を
示す図である。FIG. 6 is a diagram showing waveforms of the SRAM address decoder of the present invention.

【符号の説明】[Explanation of symbols]

４０１ 行アドレス・ラッチ ４０２ ブロック・アドレス・ラッチ ４０３ 行アドレス線 ４０４ ブロック・アドレス線 ４０５ クロック ４０６ 行事前デコーダ ４０７ ブロック事前デコーダ ４０８ 行アドレス信号 ４０９ ブロック・アドレス信号 ４１０ グローバル行デコーダ ４１１ ブロック選択デコーダ ４１３ ローカル・ワード線 401 row address latch 402 block address latch 403 row address line 404 block address line 405 clock 406 row predecoder 407 block predecoder 408 row address signal 409 block address signal 410 global row decoder 411 block select decoder 413 local Word line

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】メモリ・クロックと、 複数のブロック・アドレスおよび複数の行アドレス線を
有する複数のアドレス線と、 前記各行アドレス線を事前復号し、前記メモリ・クロッ
クに同期させて、複数のグローバル行アドレス信号を得
るための行事前デコーダと、 前記各ブロック・アドレス線を事前復号し、前記メモリ
・クロックに同期させて、複数のブロック・アドレス信
号を得るためのブロック事前デコーダと、 行および列に配列されたメモリ・セルのアレイを有する
複数のメモリのブロックと、 前記ブロック・アドレス信号に応答するメモリのブロッ
クを選択するためのブロック選択デコーダと、 前記グローバル行アドレス信号に応答するアレイの行を
選択するためのグローバル行デコーダとを有するメモリ
・デバイス。1. A memory clock, a plurality of address lines having a plurality of block addresses and a plurality of row address lines, and each row address line being predecoded and synchronized with the memory clock to provide a plurality of global lines. A row predecoder for obtaining a row address signal, a block predecoder for predecoding each of the block address lines and synchronizing with the memory clock to obtain a plurality of block address signals, and rows and columns A plurality of blocks of memory having an array of memory cells arranged in an array, a block select decoder for selecting blocks of memory responsive to the block address signal, and rows of an array responsive to the global row address signal. And a global row decoder for selecting the memory device. 【請求項２】前記行事前デコーダが複数のドミノ・ゲー
トを有し、かつ前記ブロック選択デコーダが複数のドミ
ノ・ゲートを有することを特徴とする、請求項１に記載
のデバイス。2. The device of claim 1, wherein the row predecoder has a plurality of domino gates and the block select decoder has a plurality of domino gates. 【請求項３】前記メモリ・デバイスがアドレス線パッド
を有する集積回路であり、前記ドミノ・ゲートが、集積
回路上のアドレス線パッドが配置されている場所の近く
に物理的に配置されていることを特徴とする、請求項２
に記載のデバイス。3. The memory device is an integrated circuit having address line pads and the domino gate is physically located near where the address line pads are located on the integrated circuit. 3. The method according to claim 2, wherein
The device described in. 【請求項４】前記メモリ・デバイスがＳＲＡＭであるこ
とを特徴とする、請求項１に記載のデバイス。4. The device of claim 1, wherein the memory device is SRAM. 【請求項５】前記ＳＲＡＭが、クロックに同期してお
り、かつクロックのサイクルの期間よりも少ないアクセ
ス・タイムを有することを特徴とする、請求項４に記載
のデバイス。5. The device of claim 4, wherein the SRAM is synchronous to the clock and has an access time less than the duration of a cycle of the clock. 【請求項６】行アドレス線、ブロック・アドレス線およ
びメモリ・クロックを有するメモリ・デバイス内のメモ
リ・セルの行を選択するための方法であって、前記メモ
リ・セルの行がメモリのブロック内にあり、前記メモリ
のブロックが行および列に配列されたメモリ・セルのア
レイを有する方法において、（ａ）前記各ブロック・ア
ドレス線を事前復号し、前記メモリ・クロックに同期さ
せて、前記複数のブロック・アドレス信号を得るステッ
プと、（ｂ）前記各行アドレス線を事前復号し、前記メ
モリ・クロックに同期させて、前記複数のグローバル行
アドレス信号を得るステップと、（ｃ）前記ブロック・
アドレス信号を復号し、メモリのブロックを選択するス
テップと、（ｄ）前記グローバル行アドレス信号を復号
し、メモリ・ブロック内のメモリの行を選択するステッ
プとを含む選択方法。6. A method for selecting a row of memory cells in a memory device having a row address line, a block address line and a memory clock, the row of memory cells being within a block of memory. Wherein the block of memory has an array of memory cells arranged in rows and columns, wherein: (a) predecoding each block address line and synchronizing said plurality of memory cells with said memory clock; (B) predecoding each of the row address lines and synchronizing with the memory clock to obtain the plurality of global row address signals; and (c) the block.
A method of selecting, comprising: decoding an address signal and selecting a block of memory; and (d) decoding the global row address signal and selecting a row of memory within a memory block. 【請求項７】前記事前復号ステップ（ａ）および前記同
期ステップ（ｂ）が、ほぼ同時に発生することを特徴と
する、請求項６に記載の、メモリ・デバイス内のメモリ
・セルの行を選択する方法。7. The row of memory cells in a memory device according to claim 6, wherein the predecoding step (a) and the synchronizing step (b) occur at substantially the same time. How to choose.