JP3694554B2

JP3694554B2 - Memory device and memory cell row selection method

Info

Publication number: JP3694554B2
Application number: JP31476995A
Authority: JP
Inventors: ジョセフ・ウェイイー・クー; ウェイ−ピン・ルー; スチュアート・シー・スー
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1994-11-08
Filing date: 1995-11-08
Publication date: 2005-09-14
Anticipated expiration: 2015-11-08
Also published as: DE19538994C2; JPH08235868A; GB9522469D0; DE19538994A1; GB2295036A; GB2295036B

Description

【０００１】
【産業上の利用分野】
本発明は、メモリ・デバイス用のアドレス線を復号する方法に関する。さらに詳細には、メモリ・デバイス用のグリッチのないアドレス復号を保証するための方法および装置に関する。
【０００２】
【従来の技術】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の速度を上げる１つの方法は、１つの大きいメモリ・ブロックを小さいメモリ・ブロックに分割することである。個々のブロックにアクセスするには、ＳＲＡＭに別の復号段（各メモリ・ブロック用のブロック・デコーダ）を追加する必要があるが、メモリ・ブロックの小形化に関連して寄生容量および抵抗が低下するので、性能は向上する。容量が低下すると、小さいブロックを駆動する回路の速度が上がる。このように組織されたメモリは、ブロック・アーキテクチャＳＲＡＭとして知られている。
【０００３】
ブロック・アーキテクチャＳＲＡＭへのアドレス線は、３つの異なる種類に分類できる。第１の組のアドレス線は、アクセス中のメモリの特定のブロックを指定する。第１の組のアドレス線に基づく特定のブロックを選択するには、ブロック・デコーダが使用される。第２および第３のグループは、アクセス中のＳＲＡＭの特定のブロック内の行および列を指定する。行デコーダは行の選択に使用され、列デコーダは列の選択に使用される。「ワード線」という語は、通常、動作時に、選択されたブロックのメモリ・セルのアドレスされた行を選択する１組の導体のことを指す。メモリ・セルの特定の行のローカル・ワード線（ＬＷＬ）は、メモリ・セルの行の対応する行アドレスおよびブロック・アドレスが選択されると、活性化される。このアーキテクチャは、分割ワード線法とも呼ばれる。ＳＲＡＭのこの構成のための列アドレスは、メモリ・セルの選択された行をＳＲＡＭの入出力に多重化する役目を果たす。例えば、メモリ・ブロックの各行のメモリ・セルの数が１２８であり、入出力ラインが１６ビット幅であるとすると、列選択マルチプレクサは、１２８の活性化されたセルの中から所望の１６のメモリ・セルを選択する。このＳＲＡＭアーキテクチャの場合、列デコーダは、行デコーダまたはブロック・デコーダほど重要ではない。行デコーダは、メモリの複数のブロックに結合されている。特定のブロック内のローカル・ワード線は、グローバル行デコーダの出力とブロック選択線の「論理積をとる」ことによって選択される。行デコーダの出力は、一般にグローバル・ワード線と呼ばれる。列デコーダ機能を実行するのに必要な論理は、はるかに簡単になる。したがって、列デコーダに関するタイミング上の制約は、グローバル行デコーダまたはブロック選択デコーダに関するタイミング上の制約よりもはるかに緩和される。
【０００４】
ＳＲＡＭのアドレス復号に関する従来の問題は、ローカル・ワード線上に発生するグリッチである。グリッチは、アドレス線上の遅延スキュー、またはアドレス復号論理ブロックの伝播遅延に起因して形成される。一般に、ＳＲＡＭローカル・ワード線信号は、グローバル・ワード線とブロック選択デコーダの両方によって制御される。アドレス線の遅延およびグローバル行デコーダへの組合せ論理、およびアドレス線の遅延およびブロック選択への組合せ論理は、集積回路を横切って異なる経路を伝播する。２つの異なる経路の遅延は異なる。選択されたメモリ・セルのローカル・ワード線は、グローバル・ワード線とメモリ・セルの特定の行に対応するブロック選択の論理積「ＡＮＤ」である。特定のＳＲＡＭ回路のレイアウトによっては、グローバル行デコーダ経路がブロック選択デコーダ経路よりも大きい遅延を有する状況が発生する場合がある。グリッチは、メモリの特定のブロックに連続してアクセスを行った場合に発生するが、このアクセスは、異なるグローバル・ワード線を有するメモリ・セルの行へのアクセスである。
【０００５】
図１は、同期ブロック・アーキテクチャＳＲＡＭに使用される一般に受け入れられたアドレス線複号を示す。アドレス線は、マスタ／スレーブ形フリップフロップ１１０、１１１、１１２、１１３の組によってＳＲＡＭにラッチされる。複数のマスタ・スレーブ・フリップフロップ１１０、１１１は、グローバル・ワード線に関連するアドレス線をラッチし、複数のマスタ・スレーブ・フリップフロップ１１２、１１３は、ブロック選択に関連するアドレス線をラッチする。ラッチされた後のアドレス線信号は、ディレイ１１４、１１５とともに、グローバル行デコーダ１１６およびブロック選択デコーダ１１７に伝播する。ブロック選択デコーダ１１７は、クロック（ＣＬＫ）を使用してクロック同期される。これは、クロックの出力がセンスアンプのプリチャージを駆動するためである。センスアンプは、メモリ・セル（ビット線）の出力信号を増幅し、その後出力信号はＳＲＡＭ集積回路上の出力ピンに到達する。正しく動作するには、メモリ・セルへのアクセスが行われる前にセンスアンプがプリチャージされる必要がある。ブロック選択デコーダ１１７は、メモリの所要のブロックをアクセスし、センスアンプのプリチャージ信号を発生する。メモリ・アクセスの前にセンスアンプをプリチャージする際のタイミングの制約により、ブロック選択デコーダがクロック同期されていなければならない。グローバル行デコーダ１１６は、クロック線がすべてのグローバル行デコーダに結合されていなければならないので、クロック同期できない。これは、多量のクロック資源を消費し、クロック線に望ましくない容量を追加することになる。デコーダ１１６、１１７の出力は、ディレイ１１８、１１９とともに、ローカル・ワード線信号を発生する「ＡＮＤ」ゲード１２０に伝播する。
【０００６】
ローカル・ワード線は、アクセスするメモリの特定のブロック内のメモリ・セルの行を活性化させる。メモリのブロックの各行には、その行を選択できるローカル・ワード線が１つある。ローカル・ワード線にグリッチが発生していれば、メモリのブロック内のメモリの２つの行が同時にアクセス可能であることを意味する。所望のローカル・ワード線は、メモリ・セルの所望の行をアクセスし、望ましくないローカル・ワード線に発生しているグリッチは、メモリ・セルの望ましくない行をアクセスする。これは、望ましくない状況であり、ＳＲＡＭの誤動作が発生する。図１に示されているＳＲＡＭアドレス・デコーダ・アーキテクチャは、グローバル・ワード線復号の際の遅延およびブロック選択復号の際の遅延が十分に制御されていない場合、ローカル・ワード線にグリッチを発生する。遅延を制御するには、ＳＲＡＭチップ内のすべてのメモリ・ブロック内のすべてのメモリの行をアクセスするすべてのローカル・ワード線を検査し、シミュレートする必要がある。
【０００７】
図２は、グローバル・ワード線波形（ＧＷＬ）およびローカル・ワード線（ＬＷＬ）にグリッチ２２１を発生させるブロック選択波形（ＢＳ）を示す。グリッチ２２１は、メモリの同じブロックの、特定のブロック内の異なる行に、２回メモリ・アクセスした場合に発生する。グリッチ２２１は、次のブロック選択（ＢＳ）が発生する前にグローバル・ワード線波形（ＧＷＬ）がオフにならないために発生することが図２の波形からわかる。
【０００８】
グリッチ２２１を有するローカル・ワード線（ＬＷＬ）に対する従来の解決法は、グローバル・ワード線（ＧＷＬ）が、次のブロック選択（ＢＳ）が発生する前に常にオフになるようにすることであった。これは、グローバル・ワード線信号を発生するＳＲＡＭの論理ゲート内のＮＭＯＳ／ＰＭＯＳトランジスタのゲート幅の比を変えることによって行っていた。基本的には、グローバル・ワード線（ＧＷＬ）が以前よりも速くオフになるように、ゲートを修正していた。グローバル・ワード線（ＧＷＬ）が速くオフになると、ローカル・ワード線のグリッチは発生しない。この修正の結果、グローバル・ワード線（ＧＷＬ）が以前よりも遅れてターンオンするようになる。図３は、この修正を行った波形の状態を示す。元の波形は、点線で示されている。図３は、ローカル・ワード線（ＬＷＬ）信号がわずかに遅れていることを示す。この遅延の結果、元よりもメモリ・アクセスに時間がかかるようになる。その他の望ましくない面は、ローカル・ワード線のグリッチが発生しないように、ＳＲＡＭ回路の設計者が、新しい回路のレイアウトを行うごとに、ブロック選択およびグローバル・ワード線を監視する必要があることである。ブロック選択（ＢＳ）およびグローバル・ワード線（ＧＷＬ）は、どのローカル・ワード線にもグリッチがないように、ＳＲＡＭチップ全体にわたって整合されている必要がある。それには、広範なシミュレーションを行って、ＳＲＡＭが指定したとおりに確実に動作するように、多数の変数を徹底的に試験する必要がある。ＳＲＡＭの設計またはチップのレイアウトを変更するごとに、シミュレーション・プロセスを繰り返す必要がある。これは、明らかに充分な問題の解決法ではない。
【０００９】
【発明が解決しようとする課題】
本発明は、ローカル・ワード線にグリッチが発生しないようにし、かつ従来の解決法ほどメモリ・アクセス・タイムが大きくならない同期ＳＲＡＭアドレス復号法を提供する。ローカル・ワード線のグリッチは、グリッチが発生すると、メモリ・ブロック内のメモリ・セルの２つの異なる行が同時にアクセスされるので、望ましくない。
【００１０】
【課題を解決するための手段】
本発明は、メモリ・クロックおよび複数のアドレス線を有するメモリ・デバイスにおいて実施することができる。アドレス線は、複数のブロック・アドレスおよび複数の行アドレス線からなる。メモリ・デバイスは、各行アドレス線を事前復号し、メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るための行事前デコーダと、各ブロック・アドレス線を事前復号し、メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るためのブロック事前デコーダとを備えている。メモリ・デバイスは、それぞれ行および列に配列されたメモリ・セルのアレイを有する複数のメモリのブロックも備えている。さらに、メモリ・デバイスは、ブロック・アドレス信号に応答するメモリのブロックを選択するためのブロック選択デコーダおよび、グローバル行アドレス信号に応答するアレイの行を選択するためのグローバル行デコーダを備えている。
【００１１】
メモリ・デバイス内の行事前デコーダおよびブロック事前デコーダでは、ドミノ・ゲートを使用して、望ましくないグリッチを防止することが可能である。ドミノ・ゲートは、入力、出力および制御信号入力を備えている。ドミノ・ゲートは、制御信号がｌｏｗの場合、論理レベルｈｉｇｈを出力することによって機能し、制御信号がｈｉｇｈの場合、ドミノ・ゲートの入力における信号の機能と等しいレベルを出力することによって機能する。ブロック選択またはグローバル・ワード線の論理レベルを決定するために復号するすべてのアドレス線は、ドミノ・ゲートを通過する。本発明では、ドミノ・ゲートへの制御信号は、同期ＳＲＡＭクロックである。ＳＲＡＭクロックがｌｏｗの場合、ドミノ・ゲートの出力は、論理レベルｈｉｇｈ、またはプリチャージ・モードである。ＳＲＡＭクロックがｈｉｇｈの場合、ドミノ・ゲートの出力は、ＳＲＡＭ入力におけるアドレス線の機能を果たすことになる。
【００１２】
【実施例】
本発明を表す一般的なブロック図を図４に示す。アドレス線は、まずアドレス・ラッチ４０１および４０２によってラッチされる。第１のラッチ４０１においてラッチされたアドレス線は、行アドレス線４０３を駆動する。第２のラッチ４０２においてラッチされたアドレス線は、ブロック・アドレス線４０４を駆動する。行アドレス線４０３は、行事前デコーダ４０６によって事前復号され、同期ＳＲＡＭクロック４０５に同期させられる。行事前デコーダ４０６は、クロック４０５の入力がｌｏｗの場合、行アドレス信号４０８をｈｉｇｈに駆動する。クロック４０５がｈｉｇｈの場合、行事前デコーダ４０６は、さらに行アドレス信号４０８を駆動するが、行事前デコーダ４０６の入力における行アドレス線４０３の機能は果たさない。ブロック・アドレス線４０４は、ブロック事前デコーダ４０７によって事前復号され、同期ＳＲＡＭクロック４０５に同期させられる。ブロック事前デコーダ４０７は、クロック４０５の入力がｌｏｗの場合、ブロック・アドレス信号４０９をｈｉｇｈに駆動する。クロック４０５がｈｉｇｈの場合、ブロック事前デコーダ４０７は、さらにブロック・アドレス信号４０９を駆動するが、ブロック事前デコーダ４０７の入力におけるブロック・アドレス線４０４の機能は果たさない。この新しい事前復号および同期方法を用いれば、ローカル・ワード線４１３のグリッチが発生しないように、グローバル行デコーダ４１０およびブロック選択デコーダ４１１の出力信号の時間を合わせることができる。
【００１３】
図５は、本発明のアドレス線復号構成を示す。図１に示す従来技術のマスタ・スレーブ形フリップフロップ構成は、入力ラッチ・セクション５０１、５０２に代わっている。図４の事前デコーダは、ドミノ・ゲート５０３、５０４に代わっている。入力ラッチ・セクション５０１、５０２は、出力にインバータを備えている。この反転は、次段にドミノ・ゲート５０３、５０４があるので必要となる。ドミノ・ゲート５０３、５０４では、それらの内部で信号が反転しない。図１の元のスレーブ・ラッチ１１１、１１３の場合は反転した。この反転は、入力ラッチ５０１、５０２に反転を組み込むことによって修正される。ブロック選択デコーダ５０８は、この構成の場合クロックする必要はない。従来技術の構成も、グローバル行デコーダ５０７もどちらもクロックではない。グローバル行デコーダ５０７およびブロック選択デコーダ５０８は、アドレス線の入力を復号して、ＳＲＡＭの所要のブロックおよび行を選択する。図５は、各アドレス選択機能間の電気接続の経路長に関連する信号経路のディレイ５０５、５０６、５０９、５１０も示す。
【００１４】
図５のドミノ・ゲート５０３、５０４は、制御信号がｌｏｗの場合、論理レベルｈｉｇｈを出力し、制御信号がｈｉｇｈの場合、それらの入力における信号の機能と等しいレベルを出力する。ブロック選択またはグローバル・ワード線の論理レベルを決定するために復号するすべてのアドレス線は、ドミノ・ゲートを通過する。本発明では、ドミノ・ゲートへの制御信号は、同期ＳＲＡＭクロック（ＣＬＫ）である。その結果、ＳＲＡＭクロックがｌｏｗの場合、ドミノ・ゲートの出力は、論理レベルｈｉｇｈ、またはプリチャージ・モードである。ＳＲＡＭクロックがｈｉｇｈの場合、ドミノ・ゲートの出力は、ＳＲＡＭ入力におけるアドレス線の機能を果たすことになる。ドミノ・ゲートは、ダイナミック回路設計に使用されているが、それらを使用して、ＳＲＡＭアドレス線復号の際に発生するローカル・ワード線のグリッチを解決した人はいない。ドミノ・ゲート５０３、５０４は、ＳＲＡＭ集積回路上のアドレス・パッドに近い場所に物理的に配置されている。これは、クロック線が、予め通過させる必要のない限り、ＳＲＡＭのチップの周囲にまたはそれを横切ってルート決めされないので、有利である。クロックのルーティングを少なくすることは、クロック線上の容量が低下することを意味する。したがって、クロック・スキューが小さくなるのが観測され、またチップの電力消費が小さくなる。
【００１５】
ドミノ・ゲートを使用したＳＲＡＭデコード・アドレス線波形が図６に示されている。これらの波形に関して観測されるいくつかの重要な特徴がある。グローバル・ワード線（ＧＷＬ）は、第２のブロック選択（ＢＳ）の十分前にオフになる。ローカル・ワード線は、アドレス線を復号するのに必要な時間だけ遅れる。図６のグローバル・ワード線（ＧＷＬ）が早くオフになるため、ローカル・ワード線（ＬＷＬ）にグリッチが発生しなくなる。ドミノ・ゲートによりローカル・ワード線（ＬＷＬ）にグリッチが発生しなくなるので、ローカル・ワード線（ＬＷＬ）の速度が上がる。これは、ローカル・ワード線（ＬＷＬ）信号を発生するＳＲＡＭの論理ゲート内のＮＭＯＳ／ＰＭＯＳトランジスタのゲート幅の比を変えることによって達成できる。図６の点線は、グリッチのある元の波形を示す。
【００１６】
本発明のＳＲＡＭ復号の動作を支える一般的な概念は、次のように説明できる。まず、所望のメモリ・アドレスは、クロックの突端上にラッチされる。次に、グローバル・ワード線およびブロック選択デコーダが、アドレス線を復号し、システム・クロックの次の突端の前にメモリの正しい行を選択する。アドレスが復号されると、選択されたメモリ・ブロックのメモリ・セルの所望の行のローカル・ワード線が活性化される。これは、アドレス線の復号がクロック・サイクルの１／２内で行われる判断基準を規定する。しかしながら、ローカル・ワード線（ＬＷＬ）にグリッチが発生しないことも保証される。また、この構成では、ＳＲＡＭ回路の設計者が、チップのレイアウトが新しい回路設計に変わるたびに、ＳＲＡＭ設計全体に関してローカル・ワード線のすべてについてグリッチがないか検査する必要がなくなる。
【００１７】
以上、本発明の実施例について詳述したが、以下、本発明を各実施態様毎に列挙する。
（１）．メモリ・クロックと、
複数のブロック・アドレスおよび複数の行アドレス線を有する複数のアドレス線と、
前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るための行事前デコーダと、
前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るためのブロック事前デコーダと、
行および列に配列されたメモリ・セルのアレイを有する複数のメモリのブロックと、
前記ブロック・アドレス信号に応答するメモリのブロックを選択するためのブロック選択デコーダと、
前記グローバル行アドレス信号に応答するアレイの行を選択するためのグローバル行デコーダとを有するメモリ・デバイス。
（２）．前記行事前デコーダが複数のドミノ・ゲートを有し、かつ前記ブロック選択デコーダが複数のドミノ・ゲートを有することを特徴とする、（１）に記載のデバイス。
（３）．前記メモリ・デバイスがアドレス線パッドを有する集積回路であり、前記ドミノ・ゲートが、集積回路上のアドレス線パッドが配置されている場所の近くに物理的に配置されていることを特徴とする、（２）に記載のデバイス。
（４）．前記メモリ・デバイスがＳＲＡＭであることを特徴とする、（１）に記載のデバイス。
（５）．前記ＳＲＡＭが、クロックに同期しており、かつクロックのサイクルの期間よりも少ないアクセス・タイムを有することを特徴とする、（４）に記載のデバイス。
（６）．行アドレス線、ブロック・アドレス線およびメモリ・クロックを有するメモリ・デバイス内のメモリ・セルの行を選択するための方法であって、前記メモリ・セルの行がメモリのブロック内にあり、前記メモリのブロックが行および列に配列されたメモリ・セルのアレイを有する方法において、
（ａ）前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、前記複数のブロック・アドレス信号を得るステップと、
（ｂ）前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、前記複数のグローバル行アドレス信号を得るステップと、
（ｃ）前記ブロック・アドレス信号を復号し、メモリのブロックを選択するステップと、
（ｄ）前記グローバル行アドレス信号を復号し、メモリ・ブロック内のメモリの行を選択するステップとを含む選択方法。
（７）．前記事前復号ステップ（ａ）および前記同期ステップ（ｂ）が、ほぼ同時に発生することを特徴とする、（６）に記載の、メモリ・デバイス内のメモリ・セルの行を選択する方法。
【００１８】
【発明の効果】
以上のように、本発明を用いると、ブロック・アーキテクチャＳＲＡＭのローカル・ワード線のグリッチの発生がなくなり、かつ高速にメモリ・アクセスできる同期ＳＲＡＭアドレス復号法及びメモリ・デバイスを提供することができる。
【図面の簡単な説明】
【図１】従来技術のＳＲＡＭアドレス・デコーダの機能概略図である。
【図２】ローカル・ワード線にグリッチがある従来技術のＳＲＡＭアドレス・デコーダの波形を示す図である。
【図３】ローカル・ワード線のＳＲＡＭアドレス・デコーダのグリッチの従来技術の解決法の波形を示す図である。
【図４】本発明の一般的な機能ブロック図を示す図である。
【図５】本発明のためのＳＲＡＭアドレス・デコーダの機能概略図である。
【図６】本発明のＳＲＡＭアドレス・デコーダの波形を示す図である。
【符号の説明】
４０１行アドレス・ラッチ
４０２ブロック・アドレス・ラッチ
４０３行アドレス線
４０４ブロック・アドレス線
４０５クロック
４０６行事前デコーダ
４０７ブロック事前デコーダ
４０８行アドレス信号
４０９ブロック・アドレス信号
４１０グローバル行デコーダ
４１１ブロック選択デコーダ
４１３ローカル・ワード線[0001]
[Industrial application fields]
The present invention relates to a method for decoding an address line for a memory device. More particularly, it relates to a method and apparatus for ensuring glitch-free address decoding for a memory device.
[0002]
[Prior art]
One way to speed up static random access memory (SRAM) is to divide one large memory block into smaller memory blocks. Access to individual blocks requires the addition of a separate decoding stage (block decoder for each memory block) in the SRAM, but reduces parasitic capacitance and resistance associated with miniaturization of the memory block Therefore, the performance is improved. As the capacitance decreases, the speed of the circuit driving the small block increases. Memory organized in this way is known as block architecture SRAM.
[0003]
Address lines to the block architecture SRAM can be classified into three different types. The first set of address lines specifies a particular block of memory being accessed. A block decoder is used to select a particular block based on the first set of address lines. The second and third groups specify the rows and columns in the particular block of SRAM being accessed. The row decoder is used for row selection and the column decoder is used for column selection. The term “word line” typically refers to a set of conductors that, in operation, select an addressed row of memory cells of a selected block. The local word line (LWL) of a particular row of memory cells is activated when the corresponding row address and block address of the row of memory cells are selected. This architecture is also called the split word line method. The column address for this configuration of the SRAM serves to multiplex selected rows of memory cells to the SRAM inputs and outputs. For example, if the number of memory cells in each row of the memory block is 128 and the input / output lines are 16 bits wide, the column select multiplexer can select the desired 16 memories from among the 128 activated cells. -Select a cell. For this SRAM architecture, the column decoder is not as important as the row decoder or block decoder. The row decoder is coupled to a plurality of blocks of memory. A local word line within a particular block is selected by "logical ANDing" the output of the global row decoder and the block select line. The output of the row decoder is generally called a global word line. The logic required to perform the column decoder function is much simpler. Thus, the timing constraints for the column decoder are much relaxed than the timing constraints for the global row decoder or block selection decoder.
[0004]
A conventional problem with SRAM address decoding is glitches that occur on local word lines. The glitch is formed due to a delay skew on the address line or a propagation delay of the address decoding logic block. In general, SRAM local word line signals are controlled by both the global word line and the block select decoder. Combinatorial logic to address line delay and global row decoder, and combinatorial logic to address line delay and block selection propagate different paths across the integrated circuit. The delays of the two different paths are different. The local word line of the selected memory cell is the logical AND “AND” of the block selection corresponding to the global word line and a particular row of memory cells. Depending on the layout of a particular SRAM circuit, a situation may occur where the global row decoder path has a greater delay than the block select decoder path. A glitch occurs when successive accesses to a specific block of memory occur, which is an access to a row of memory cells having different global word lines.
[0005]
FIG. 1 shows a commonly accepted address line decoding used for synchronous block architecture SRAM. The address line is latched in the SRAM by a set of master / slave flip-flops 110, 111, 112, 113. The plurality of master / slave flip-flops 110 and 111 latch the address line associated with the global word line, and the plurality of master / slave flip-flops 112 and 113 latch the address line associated with the block selection. The latched address line signal is propagated to the global row decoder 116 and the block selection decoder 117 together with the delays 114 and 115. The block selection decoder 117 is clocked using the clock (CLK). This is because the output of the clock drives the precharge of the sense amplifier. The sense amplifier amplifies the output signal of the memory cell (bit line), and then the output signal reaches the output pin on the SRAM integrated circuit. For correct operation, the sense amplifier must be precharged before the memory cell is accessed. The block selection decoder 117 accesses a required block of the memory and generates a precharge signal for the sense amplifier. Due to timing constraints when precharging the sense amplifier prior to memory access, the block select decoder must be clocked. The global row decoder 116 cannot be clock synchronized because the clock line must be coupled to all global row decoders. This consumes a large amount of clock resources and adds undesirable capacitance to the clock line. The outputs of the decoders 116, 117, along with the delays 118, 119, propagate to the “AND” gate 120 that generates the local word line signal.
[0006]
A local word line activates a row of memory cells within a particular block of memory to be accessed. Each row of the memory block has one local word line from which that row can be selected. If a glitch occurs on the local word line, it means that two rows of memory in the block of memory can be accessed simultaneously. The desired local word line accesses the desired row of memory cells, and the glitch occurring on the unwanted local word line accesses the unwanted row of memory cells. This is an undesirable situation and causes a malfunction of the SRAM. The SRAM address decoder architecture shown in FIG. 1 generates a glitch on the local word line if the delay during global word line decoding and the delay during block selective decoding are not well controlled. . To control the delay, all local word lines that access all memory rows in all memory blocks in the SRAM chip need to be examined and simulated.
[0007]
FIG. 2 shows a block selection waveform (BS) for generating a glitch 221 in the global word line waveform (GWL) and the local word line (LWL). A glitch 221 occurs when two memory accesses are made to different rows within a particular block of the same block of memory. It can be seen from the waveform of FIG. 2 that the glitch 221 occurs because the global word line waveform (GWL) is not turned off before the next block selection (BS) occurs.
[0008]
The conventional solution for a local word line (LWL) with a glitch 221 was to ensure that the global word line (GWL) is always off before the next block selection (BS) occurs. . This was done by changing the gate width ratio of the NMOS / PMOS transistor in the SRAM logic gate that generates the global word line signal. Basically, the gate was modified so that the global word line (GWL) was turned off faster than before. If the global word line (GWL) is turned off quickly, no local word line glitches occur. As a result of this modification, the global word line (GWL) is turned on later than before. FIG. 3 shows the state of the waveform after this correction. The original waveform is shown as a dotted line. FIG. 3 shows that the local word line (LWL) signal is slightly delayed. As a result of this delay, the memory access takes longer than the original. Another undesirable aspect is that SRAM circuit designers need to monitor block selection and global word lines each time a new circuit is laid out to avoid local word line glitches. is there. The block select (BS) and global word line (GWL) must be aligned across the SRAM chip so that there are no glitches on any local word line. This requires extensive testing to thoroughly test a large number of variables to ensure that the SRAM operates as specified. Each time the SRAM design or chip layout is changed, the simulation process must be repeated. This is clearly not a sufficient problem solution.
[0009]
[Problems to be solved by the invention]
The present invention provides a synchronous SRAM address decoding method that prevents glitches on local word lines and does not increase memory access time as compared to conventional solutions. Local word line glitches are undesirable because when glitches occur, two different rows of memory cells in the memory block are accessed simultaneously.
[0010]
[Means for Solving the Problems]
The present invention can be implemented in a memory device having a memory clock and a plurality of address lines. The address line is composed of a plurality of block addresses and a plurality of row address lines. The memory device predecodes each row address line and synchronizes to the memory clock to obtain a plurality of global row address signals and predecodes each block address line to the memory clock. A block predecoder for synchronizing and obtaining a plurality of block address signals. The memory device also includes a plurality of blocks of memory each having an array of memory cells arranged in rows and columns. The memory device further includes a block selection decoder for selecting a block of memory responsive to the block address signal and a global row decoder for selecting a row of the array responsive to the global row address signal.
[0011]
Row predecoders and block predecoders in memory devices can use domino gates to prevent undesirable glitches. The Domino gate has an input, an output, and a control signal input. The domino gate functions by outputting a logic level high when the control signal is low, and by outputting a level equal to the function of the signal at the domino gate input when the control signal is high. All address lines that decode to determine the logic level of the block select or global word line pass through the Domino gate. In the present invention, the control signal to the domino gate is a synchronous SRAM clock. When the SRAM clock is low, the output of the domino gate is at a logic level high or precharge mode. When the SRAM clock is high, the output of the domino gate will serve as the address line at the SRAM input.
[0012]
【Example】
A general block diagram representing the present invention is shown in FIG. Address lines are first latched by address latches 401 and 402. The address line latched in the first latch 401 drives the row address line 403. The address line latched in the second latch 402 drives the block address line 404. Row address line 403 is pre-decoded by row pre-decoder 406 and synchronized to synchronous SRAM clock 405. The row predecoder 406 drives the row address signal 408 high when the input of the clock 405 is low. When the clock 405 is high, the row predecoder 406 further drives the row address signal 408 but does not perform the function of the row address line 403 at the input of the row predecoder 406. The block address line 404 is predecoded by the block predecoder 407 and synchronized to the synchronous SRAM clock 405. The block predecoder 407 drives the block address signal 409 high when the input of the clock 405 is low. When the clock 405 is high, the block predecoder 407 further drives the block address signal 409, but does not function as the block address line 404 at the input of the block predecoder 407. By using this new predecoding and synchronization method, the time of the output signals of the global row decoder 410 and the block selection decoder 411 can be matched so that no glitch of the local word line 413 occurs.
[0013]
FIG. 5 shows the address line decoding configuration of the present invention. The prior art master-slave flip-flop configuration shown in FIG. 1 replaces input latch sections 501, 502. The predecoder of FIG. 4 replaces domino gates 503 and 504. The input latch sections 501 and 502 have inverters at their outputs. This inversion is necessary because there are domino gates 503 and 504 in the next stage. The domino gates 503 and 504 do not invert the signals inside them. In the case of the original slave latches 111 and 113 in FIG. This inversion is corrected by incorporating the inversion in the input latches 501, 502. The block selection decoder 508 does not need to be clocked in this configuration. Neither the prior art configuration nor the global row decoder 507 is a clock. The global row decoder 507 and the block selection decoder 508 decode the input of the address line and select a required block and row of the SRAM. FIG. 5 also shows signal path delays 505, 506, 509, 510 associated with the path length of the electrical connection between each address selection function.
[0014]
Domino gates 503 and 504 in FIG. 5 output a logic level high when the control signal is low, and output a level equal to the function of the signal at their inputs when the control signal is high. All address lines that decode to determine the logic level of the block select or global word line pass through the Domino gate. In the present invention, the control signal to the domino gate is a synchronous SRAM clock (CLK). As a result, when the SRAM clock is low, the output of the domino gate is at a logic level high or precharge mode. When the SRAM clock is high, the output of the domino gate will serve as the address line at the SRAM input. Domino gates are used in dynamic circuit design, but no one has used them to resolve local word line glitches that occur during SRAM address line decoding. Domino gates 503 and 504 are physically located near the address pads on the SRAM integrated circuit. This is advantageous because the clock line is not routed around or across the SRAM chip unless it needs to be passed in advance. Reducing the clock routing means that the capacity on the clock line is reduced. Therefore, a decrease in clock skew is observed and chip power consumption is reduced.
[0015]
The SRAM decode address line waveform using the Domino gate is shown in FIG. There are several important features observed for these waveforms. The global word line (GWL) is turned off well before the second block selection (BS). The local word line is delayed by the time required to decode the address line. Since the global word line (GWL) in FIG. 6 is turned off early, no glitch is generated in the local word line (LWL). Since the domino gate prevents glitches from occurring on the local word line (LWL), the speed of the local word line (LWL) is increased. This can be accomplished by changing the gate width ratio of the NMOS / PMOS transistors within the SRAM logic gate that generates the local word line (LWL) signal. The dotted line in FIG. 6 shows the original waveform with glitches.
[0016]
The general concept supporting the operation of the SRAM decoding of the present invention can be explained as follows. First, the desired memory address is latched on the clock tip. The global word line and block select decoder then decodes the address line and selects the correct row of memory before the next tip of the system clock. When the address is decoded, the local word line of the desired row of memory cells of the selected memory block is activated. This defines the criteria by which address line decoding is performed within 1/2 of a clock cycle. However, it is also guaranteed that no glitches occur on the local word line (LWL). This configuration also eliminates the need for SRAM circuit designers to check for glitches on all local word lines for the entire SRAM design each time the chip layout changes to a new circuit design.
[0017]
As mentioned above, although the Example of this invention was explained in full detail, hereafter, this invention is enumerated for every embodiment.
(1). Memory clock,
A plurality of address lines having a plurality of block addresses and a plurality of row address lines;
A row predecoder for predecoding each row address line and synchronizing with the memory clock to obtain a plurality of global row address signals;
A block predecoder for pre-decoding each block address line and synchronizing with the memory clock to obtain a plurality of block address signals;
A plurality of blocks of memory having an array of memory cells arranged in rows and columns;
A block selection decoder for selecting a block of memory responsive to the block address signal;
A memory device having a global row decoder for selecting a row of the array responsive to the global row address signal.
(2). Device according to (1), characterized in that the row predecoder has a plurality of domino gates and the block selection decoder has a plurality of domino gates.
(3). The memory device is an integrated circuit having address line pads, and the domino gate is physically located near the location on the integrated circuit where the address line pads are located, The device according to (2).
(4). The device according to (1), wherein the memory device is an SRAM.
(5). The device according to (4), wherein the SRAM is synchronized with a clock and has an access time less than a period of a cycle of the clock.
(6). A method for selecting a row of memory cells in a memory device having a row address line, a block address line and a memory clock, wherein the row of memory cells is in a block of memory, the memory In which a block of memory cells has an array of memory cells arranged in rows and columns.
(A) pre-decoding each block address line and synchronizing with the memory clock to obtain the plurality of block address signals;
(B) predecoding each of the row address lines and synchronizing with the memory clock to obtain the plurality of global row address signals;
(C) decoding the block address signal to select a block of memory;
(D) decoding the global row address signal and selecting a row of memory in a memory block.
(7). The method of selecting a row of memory cells in a memory device according to (6), characterized in that said predecoding step (a) and said synchronization step (b) occur substantially simultaneously.
[0018]
【The invention's effect】
As described above, by using the present invention, it is possible to provide a synchronous SRAM address decoding method and a memory device that can eliminate the occurrence of glitches in the local word line of the block architecture SRAM and can access the memory at high speed.
[Brief description of the drawings]
FIG. 1 is a functional schematic diagram of a prior art SRAM address decoder.
FIG. 2 is a diagram showing waveforms of a prior art SRAM address decoder with a glitch on the local word line.
FIG. 3 is a diagram showing waveforms of a prior art solution of a glitch in a local word line SRAM address decoder.
FIG. 4 is a diagram showing a general functional block diagram of the present invention.
FIG. 5 is a functional schematic diagram of an SRAM address decoder for the present invention.
FIG. 6 is a diagram showing waveforms of the SRAM address decoder of the present invention.
[Explanation of symbols]
401 row address latch 402 block address latch 403 row address line 404 block address line 405 clock 406 row predecoder 407 block predecoder 408 row address signal 409 block address signal 410 global row decoder 411 block selection decoder 413 local Word line

Claims

メモリ・クロックと、
複数のブロック・アドレス線および複数の行アドレス線を有する複数のアドレス線と、
前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るための行事前デコーダと、
前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るためのブロック事前デコーダと、
行および列に配列されたメモリ・セルのアレイをそれぞれ有する複数のメモリ・ブロックと、
前記ブロック・アドレス信号に応答するメモリ・ブロックを選択するためのブロック選択デコーダと、
前記グローバル行アドレス信号に応答するアレイの行を選択するためのグローバル行デコーダと
を有するメモリ・デバイス。Memory clock,
A plurality of address lines having a plurality of block address lines and a plurality of row address lines;
A row predecoder for predecoding each row address line and synchronizing with the memory clock to obtain a plurality of global row address signals;
A block predecoder for pre-decoding each block address line and synchronizing with the memory clock to obtain a plurality of block address signals;
A plurality of memory blocks having rows and memory cells arranged in column array, respectively,
A block select decoder for selecting the memory block responsive to said block address signal,
A memory device having a global row decoder for selecting a row of the array responsive to the global row address signal.

前記行事前デコーダが複数のドミノ・ゲートを有し、かつ前記ブロック事前デコーダが複数のドミノ・ゲートを有することを特徴とする、請求項１に記載のデバイス。The events before the decoder has a plurality of domino gate, and said block prior decoder and having a plurality of domino gates A device according to claim 1.

前記メモリ・デバイスがアドレス線パッドを有する集積回路であり、前記ドミノ・ゲートが、該集積回路上の前記アドレス線パッドが配置されている場所の近くに物理的に配置されていることを特徴とする、請求項２に記載のデバイス。An integrated circuit in which the memory device has an address line pad, and wherein the domino gates are physically located near where the address line pads on the integrated circuit is arranged The device of claim 2.

前記メモリ・デバイスがＳＲＡＭであることを特徴とする、請求項１に記載のデバイス。The device of claim 1, wherein the memory device is an SRAM.

前記ＳＲＡＭが、クロックに同期しており、かつ該クロックの１サイクルの期間よりも短いアクセス・タイムを有することを特徴とする、請求項４に記載のデバイス。The SRAM is provided in synchronization with a clock, and characterized by having a shorter access time than the period of one cycle of the clock, according to claim 4 device.

行アドレス線、ブロック・アドレス線およびメモリ・クロックを有するメモリ・デバイス内のメモリ・セルの行を選択するための方法であって、前記メモリ・セルの行がメモリ・ブロック内にあり、該メモリ・ブロックが行および列に配列されたメモリ・セルのアレイを有する方法において、
（ａ）前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るステップと、
（ｂ）前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るステップと、
（ｃ）前記ブロック・アドレス信号を復号し、メモリ・ブロックを選択するステップと、
（ｄ）前記グローバル行アドレス信号を復号し、メモリ・ブロック内のメモリの行を選択するステップと
を含む選択方法。Row address lines, a method for selecting a row of memory cells in a memory device having a block address lines and memory clock, the row of the memory cell is in the memory block, the memory In a method wherein the block has an array of memory cells arranged in rows and columns,
(A) the respective block address line pre decoded, in synchronization with the memory clock, and obtaining the block address signal of multiple,
(B) the row address line pre decoded, in synchronization with the memory clock, and obtaining the global row address signal multiple,
A step (c) decoding the block address signal to select a memory block,
(D) decoding the global row address signal and selecting a row of memory in a memory block.

前記事前復号および同期ステップ（ａ） ,（ｂ）が、ほぼ同時に発生することを特徴とする、請求項６に記載の、メモリ・デバイス内のメモリ・セルの行を選択する方法。The method of selecting a row of memory cells in a memory device according to claim 6, characterized in that said predecoding and synchronization steps (a) , (b) occur substantially simultaneously.