JP3694554B2 - Memory device and memory cell row selection method - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明は、メモリ・デバイス用のアドレス線を復号する方法に関する。さらに詳細には、メモリ・デバイス用のグリッチのないアドレス復号を保証するための方法および装置に関する。
【0002】
【従来の技術】
スタティック・ランダム・アクセス・メモリ(SRAM)の速度を上げる1つの方法は、1つの大きいメモリ・ブロックを小さいメモリ・ブロックに分割することである。個々のブロックにアクセスするには、SRAMに別の復号段(各メモリ・ブロック用のブロック・デコーダ)を追加する必要があるが、メモリ・ブロックの小形化に関連して寄生容量および抵抗が低下するので、性能は向上する。容量が低下すると、小さいブロックを駆動する回路の速度が上がる。このように組織されたメモリは、ブロック・アーキテクチャSRAMとして知られている。
【0003】
ブロック・アーキテクチャSRAMへのアドレス線は、3つの異なる種類に分類できる。第1の組のアドレス線は、アクセス中のメモリの特定のブロックを指定する。第1の組のアドレス線に基づく特定のブロックを選択するには、ブロック・デコーダが使用される。第2および第3のグループは、アクセス中のSRAMの特定のブロック内の行および列を指定する。行デコーダは行の選択に使用され、列デコーダは列の選択に使用される。「ワード線」という語は、通常、動作時に、選択されたブロックのメモリ・セルのアドレスされた行を選択する1組の導体のことを指す。メモリ・セルの特定の行のローカル・ワード線(LWL)は、メモリ・セルの行の対応する行アドレスおよびブロック・アドレスが選択されると、活性化される。このアーキテクチャは、分割ワード線法とも呼ばれる。SRAMのこの構成のための列アドレスは、メモリ・セルの選択された行をSRAMの入出力に多重化する役目を果たす。例えば、メモリ・ブロックの各行のメモリ・セルの数が128であり、入出力ラインが16ビット幅であるとすると、列選択マルチプレクサは、128の活性化されたセルの中から所望の16のメモリ・セルを選択する。このSRAMアーキテクチャの場合、列デコーダは、行デコーダまたはブロック・デコーダほど重要ではない。行デコーダは、メモリの複数のブロックに結合されている。特定のブロック内のローカル・ワード線は、グローバル行デコーダの出力とブロック選択線の「論理積をとる」ことによって選択される。行デコーダの出力は、一般にグローバル・ワード線と呼ばれる。列デコーダ機能を実行するのに必要な論理は、はるかに簡単になる。したがって、列デコーダに関するタイミング上の制約は、グローバル行デコーダまたはブロック選択デコーダに関するタイミング上の制約よりもはるかに緩和される。
【0004】
SRAMのアドレス復号に関する従来の問題は、ローカル・ワード線上に発生するグリッチである。グリッチは、アドレス線上の遅延スキュー、またはアドレス復号論理ブロックの伝播遅延に起因して形成される。一般に、SRAMローカル・ワード線信号は、グローバル・ワード線とブロック選択デコーダの両方によって制御される。アドレス線の遅延およびグローバル行デコーダへの組合せ論理、およびアドレス線の遅延およびブロック選択への組合せ論理は、集積回路を横切って異なる経路を伝播する。2つの異なる経路の遅延は異なる。選択されたメモリ・セルのローカル・ワード線は、グローバル・ワード線とメモリ・セルの特定の行に対応するブロック選択の論理積「AND」である。特定のSRAM回路のレイアウトによっては、グローバル行デコーダ経路がブロック選択デコーダ経路よりも大きい遅延を有する状況が発生する場合がある。グリッチは、メモリの特定のブロックに連続してアクセスを行った場合に発生するが、このアクセスは、異なるグローバル・ワード線を有するメモリ・セルの行へのアクセスである。
【0005】
図1は、同期ブロック・アーキテクチャSRAMに使用される一般に受け入れられたアドレス線複号を示す。アドレス線は、マスタ/スレーブ形フリップフロップ110、111、112、113の組によってSRAMにラッチされる。複数のマスタ・スレーブ・フリップフロップ110、111は、グローバル・ワード線に関連するアドレス線をラッチし、複数のマスタ・スレーブ・フリップフロップ112、113は、ブロック選択に関連するアドレス線をラッチする。ラッチされた後のアドレス線信号は、ディレイ114、115とともに、グローバル行デコーダ116およびブロック選択デコーダ117に伝播する。ブロック選択デコーダ117は、クロック(CLK)を使用してクロック同期される。これは、クロックの出力がセンスアンプのプリチャージを駆動するためである。センスアンプは、メモリ・セル(ビット線)の出力信号を増幅し、その後出力信号はSRAM集積回路上の出力ピンに到達する。正しく動作するには、メモリ・セルへのアクセスが行われる前にセンスアンプがプリチャージされる必要がある。ブロック選択デコーダ117は、メモリの所要のブロックをアクセスし、センスアンプのプリチャージ信号を発生する。メモリ・アクセスの前にセンスアンプをプリチャージする際のタイミングの制約により、ブロック選択デコーダがクロック同期されていなければならない。グローバル行デコーダ116は、クロック線がすべてのグローバル行デコーダに結合されていなければならないので、クロック同期できない。これは、多量のクロック資源を消費し、クロック線に望ましくない容量を追加することになる。デコーダ116、117の出力は、ディレイ118、119とともに、ローカル・ワード線信号を発生する「AND」ゲード120に伝播する。
【0006】
ローカル・ワード線は、アクセスするメモリの特定のブロック内のメモリ・セルの行を活性化させる。メモリのブロックの各行には、その行を選択できるローカル・ワード線が1つある。ローカル・ワード線にグリッチが発生していれば、メモリのブロック内のメモリの2つの行が同時にアクセス可能であることを意味する。所望のローカル・ワード線は、メモリ・セルの所望の行をアクセスし、望ましくないローカル・ワード線に発生しているグリッチは、メモリ・セルの望ましくない行をアクセスする。これは、望ましくない状況であり、SRAMの誤動作が発生する。図1に示されているSRAMアドレス・デコーダ・アーキテクチャは、グローバル・ワード線復号の際の遅延およびブロック選択復号の際の遅延が十分に制御されていない場合、ローカル・ワード線にグリッチを発生する。遅延を制御するには、SRAMチップ内のすべてのメモリ・ブロック内のすべてのメモリの行をアクセスするすべてのローカル・ワード線を検査し、シミュレートする必要がある。
【0007】
図2は、グローバル・ワード線波形(GWL)およびローカル・ワード線(LWL)にグリッチ221を発生させるブロック選択波形(BS)を示す。グリッチ221は、メモリの同じブロックの、特定のブロック内の異なる行に、2回メモリ・アクセスした場合に発生する。グリッチ221は、次のブロック選択(BS)が発生する前にグローバル・ワード線波形(GWL)がオフにならないために発生することが図2の波形からわかる。
【0008】
グリッチ221を有するローカル・ワード線(LWL)に対する従来の解決法は、グローバル・ワード線(GWL)が、次のブロック選択(BS)が発生する前に常にオフになるようにすることであった。これは、グローバル・ワード線信号を発生するSRAMの論理ゲート内のNMOS/PMOSトランジスタのゲート幅の比を変えることによって行っていた。基本的には、グローバル・ワード線(GWL)が以前よりも速くオフになるように、ゲートを修正していた。グローバル・ワード線(GWL)が速くオフになると、ローカル・ワード線のグリッチは発生しない。この修正の結果、グローバル・ワード線(GWL)が以前よりも遅れてターンオンするようになる。図3は、この修正を行った波形の状態を示す。元の波形は、点線で示されている。図3は、ローカル・ワード線(LWL)信号がわずかに遅れていることを示す。この遅延の結果、元よりもメモリ・アクセスに時間がかかるようになる。その他の望ましくない面は、ローカル・ワード線のグリッチが発生しないように、SRAM回路の設計者が、新しい回路のレイアウトを行うごとに、ブロック選択およびグローバル・ワード線を監視する必要があることである。ブロック選択(BS)およびグローバル・ワード線(GWL)は、どのローカル・ワード線にもグリッチがないように、SRAMチップ全体にわたって整合されている必要がある。それには、広範なシミュレーションを行って、SRAMが指定したとおりに確実に動作するように、多数の変数を徹底的に試験する必要がある。SRAMの設計またはチップのレイアウトを変更するごとに、シミュレーション・プロセスを繰り返す必要がある。これは、明らかに充分な問題の解決法ではない。
【0009】
【発明が解決しようとする課題】
本発明は、ローカル・ワード線にグリッチが発生しないようにし、かつ従来の解決法ほどメモリ・アクセス・タイムが大きくならない同期SRAMアドレス復号法を提供する。ローカル・ワード線のグリッチは、グリッチが発生すると、メモリ・ブロック内のメモリ・セルの2つの異なる行が同時にアクセスされるので、望ましくない。
【0010】
【課題を解決するための手段】
本発明は、メモリ・クロックおよび複数のアドレス線を有するメモリ・デバイスにおいて実施することができる。アドレス線は、複数のブロック・アドレスおよび複数の行アドレス線からなる。メモリ・デバイスは、各行アドレス線を事前復号し、メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るための行事前デコーダと、各ブロック・アドレス線を事前復号し、メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るためのブロック事前デコーダとを備えている。メモリ・デバイスは、それぞれ行および列に配列されたメモリ・セルのアレイを有する複数のメモリのブロックも備えている。さらに、メモリ・デバイスは、ブロック・アドレス信号に応答するメモリのブロックを選択するためのブロック選択デコーダおよび、グローバル行アドレス信号に応答するアレイの行を選択するためのグローバル行デコーダを備えている。
【0011】
メモリ・デバイス内の行事前デコーダおよびブロック事前デコーダでは、ドミノ・ゲートを使用して、望ましくないグリッチを防止することが可能である。ドミノ・ゲートは、入力、出力および制御信号入力を備えている。ドミノ・ゲートは、制御信号がlowの場合、論理レベルhighを出力することによって機能し、制御信号がhighの場合、ドミノ・ゲートの入力における信号の機能と等しいレベルを出力することによって機能する。ブロック選択またはグローバル・ワード線の論理レベルを決定するために復号するすべてのアドレス線は、ドミノ・ゲートを通過する。本発明では、ドミノ・ゲートへの制御信号は、同期SRAMクロックである。SRAMクロックがlowの場合、ドミノ・ゲートの出力は、論理レベルhigh、またはプリチャージ・モードである。SRAMクロックがhighの場合、ドミノ・ゲートの出力は、SRAM入力におけるアドレス線の機能を果たすことになる。
【0012】
【実施例】
本発明を表す一般的なブロック図を図4に示す。アドレス線は、まずアドレス・ラッチ401および402によってラッチされる。第1のラッチ401においてラッチされたアドレス線は、行アドレス線403を駆動する。第2のラッチ402においてラッチされたアドレス線は、ブロック・アドレス線404を駆動する。行アドレス線403は、行事前デコーダ406によって事前復号され、同期SRAMクロック405に同期させられる。行事前デコーダ406は、クロック405の入力がlowの場合、行アドレス信号408をhighに駆動する。クロック405がhighの場合、行事前デコーダ406は、さらに行アドレス信号408を駆動するが、行事前デコーダ406の入力における行アドレス線403の機能は果たさない。ブロック・アドレス線404は、ブロック事前デコーダ407によって事前復号され、同期SRAMクロック405に同期させられる。ブロック事前デコーダ407は、クロック405の入力がlowの場合、ブロック・アドレス信号409をhighに駆動する。クロック405がhighの場合、ブロック事前デコーダ407は、さらにブロック・アドレス信号409を駆動するが、ブロック事前デコーダ407の入力におけるブロック・アドレス線404の機能は果たさない。この新しい事前復号および同期方法を用いれば、ローカル・ワード線413のグリッチが発生しないように、グローバル行デコーダ410およびブロック選択デコーダ411の出力信号の時間を合わせることができる。
【0013】
図5は、本発明のアドレス線復号構成を示す。図1に示す従来技術のマスタ・スレーブ形フリップフロップ構成は、入力ラッチ・セクション501、502に代わっている。図4の事前デコーダは、ドミノ・ゲート503、504に代わっている。入力ラッチ・セクション501、502は、出力にインバータを備えている。この反転は、次段にドミノ・ゲート503、504があるので必要となる。ドミノ・ゲート503、504では、それらの内部で信号が反転しない。図1の元のスレーブ・ラッチ111、113の場合は反転した。この反転は、入力ラッチ501、502に反転を組み込むことによって修正される。ブロック選択デコーダ508は、この構成の場合クロックする必要はない。従来技術の構成も、グローバル行デコーダ507もどちらもクロックではない。グローバル行デコーダ507およびブロック選択デコーダ508は、アドレス線の入力を復号して、SRAMの所要のブロックおよび行を選択する。図5は、各アドレス選択機能間の電気接続の経路長に関連する信号経路のディレイ505、506、509、510も示す。
【0014】
図5のドミノ・ゲート503、504は、制御信号がlowの場合、論理レベルhighを出力し、制御信号がhighの場合、それらの入力における信号の機能と等しいレベルを出力する。ブロック選択またはグローバル・ワード線の論理レベルを決定するために復号するすべてのアドレス線は、ドミノ・ゲートを通過する。本発明では、ドミノ・ゲートへの制御信号は、同期SRAMクロック(CLK)である。その結果、SRAMクロックがlowの場合、ドミノ・ゲートの出力は、論理レベルhigh、またはプリチャージ・モードである。SRAMクロックがhighの場合、ドミノ・ゲートの出力は、SRAM入力におけるアドレス線の機能を果たすことになる。ドミノ・ゲートは、ダイナミック回路設計に使用されているが、それらを使用して、SRAMアドレス線復号の際に発生するローカル・ワード線のグリッチを解決した人はいない。ドミノ・ゲート503、504は、SRAM集積回路上のアドレス・パッドに近い場所に物理的に配置されている。これは、クロック線が、予め通過させる必要のない限り、SRAMのチップの周囲にまたはそれを横切ってルート決めされないので、有利である。クロックのルーティングを少なくすることは、クロック線上の容量が低下することを意味する。したがって、クロック・スキューが小さくなるのが観測され、またチップの電力消費が小さくなる。
【0015】
ドミノ・ゲートを使用したSRAMデコード・アドレス線波形が図6に示されている。これらの波形に関して観測されるいくつかの重要な特徴がある。グローバル・ワード線(GWL)は、第2のブロック選択(BS)の十分前にオフになる。ローカル・ワード線は、アドレス線を復号するのに必要な時間だけ遅れる。図6のグローバル・ワード線(GWL)が早くオフになるため、ローカル・ワード線(LWL)にグリッチが発生しなくなる。ドミノ・ゲートによりローカル・ワード線(LWL)にグリッチが発生しなくなるので、ローカル・ワード線(LWL)の速度が上がる。これは、ローカル・ワード線(LWL)信号を発生するSRAMの論理ゲート内のNMOS/PMOSトランジスタのゲート幅の比を変えることによって達成できる。図6の点線は、グリッチのある元の波形を示す。
【0016】
本発明のSRAM復号の動作を支える一般的な概念は、次のように説明できる。まず、所望のメモリ・アドレスは、クロックの突端上にラッチされる。次に、グローバル・ワード線およびブロック選択デコーダが、アドレス線を復号し、システム・クロックの次の突端の前にメモリの正しい行を選択する。アドレスが復号されると、選択されたメモリ・ブロックのメモリ・セルの所望の行のローカル・ワード線が活性化される。これは、アドレス線の復号がクロック・サイクルの1/2内で行われる判断基準を規定する。しかしながら、ローカル・ワード線(LWL)にグリッチが発生しないことも保証される。また、この構成では、SRAM回路の設計者が、チップのレイアウトが新しい回路設計に変わるたびに、SRAM設計全体に関してローカル・ワード線のすべてについてグリッチがないか検査する必要がなくなる。
【0017】
以上、本発明の実施例について詳述したが、以下、本発明を各実施態様毎に列挙する。
(1). メモリ・クロックと、
複数のブロック・アドレスおよび複数の行アドレス線を有する複数のアドレス線と、
前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るための行事前デコーダと、
前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るためのブロック事前デコーダと、
行および列に配列されたメモリ・セルのアレイを有する複数のメモリのブロックと、
前記ブロック・アドレス信号に応答するメモリのブロックを選択するためのブロック選択デコーダと、
前記グローバル行アドレス信号に応答するアレイの行を選択するためのグローバル行デコーダとを有するメモリ・デバイス。
(2). 前記行事前デコーダが複数のドミノ・ゲートを有し、かつ前記ブロック選択デコーダが複数のドミノ・ゲートを有することを特徴とする、(1)に記載のデバイス。
(3). 前記メモリ・デバイスがアドレス線パッドを有する集積回路であり、前記ドミノ・ゲートが、集積回路上のアドレス線パッドが配置されている場所の近くに物理的に配置されていることを特徴とする、(2)に記載のデバイス。
(4). 前記メモリ・デバイスがSRAMであることを特徴とする、(1)に記載のデバイス。
(5). 前記SRAMが、クロックに同期しており、かつクロックのサイクルの期間よりも少ないアクセス・タイムを有することを特徴とする、(4)に記載のデバイス。
(6). 行アドレス線、ブロック・アドレス線およびメモリ・クロックを有するメモリ・デバイス内のメモリ・セルの行を選択するための方法であって、前記メモリ・セルの行がメモリのブロック内にあり、前記メモリのブロックが行および列に配列されたメモリ・セルのアレイを有する方法において、
(a)前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、前記複数のブロック・アドレス信号を得るステップと、
(b)前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、前記複数のグローバル行アドレス信号を得るステップと、
(c)前記ブロック・アドレス信号を復号し、メモリのブロックを選択するステップと、
(d)前記グローバル行アドレス信号を復号し、メモリ・ブロック内のメモリの行を選択するステップとを含む選択方法。
(7). 前記事前復号ステップ(a)および前記同期ステップ(b)が、ほぼ同時に発生することを特徴とする、(6)に記載の、メモリ・デバイス内のメモリ・セルの行を選択する方法。
【0018】
【発明の効果】
以上のように、本発明を用いると、ブロック・アーキテクチャSRAMのローカル・ワード線のグリッチの発生がなくなり、かつ高速にメモリ・アクセスできる同期SRAMアドレス復号法及びメモリ・デバイスを提供することができる。
【図面の簡単な説明】
【図1】従来技術のSRAMアドレス・デコーダの機能概略図である。
【図2】ローカル・ワード線にグリッチがある従来技術のSRAMアドレス・デコーダの波形を示す図である。
【図3】ローカル・ワード線のSRAMアドレス・デコーダのグリッチの従来技術の解決法の波形を示す図である。
【図4】本発明の一般的な機能ブロック図を示す図である。
【図5】本発明のためのSRAMアドレス・デコーダの機能概略図である。
【図6】本発明のSRAMアドレス・デコーダの波形を示す図である。
【符号の説明】
401 行アドレス・ラッチ
402 ブロック・アドレス・ラッチ
403 行アドレス線
404 ブロック・アドレス線
405 クロック
406 行事前デコーダ
407 ブロック事前デコーダ
408 行アドレス信号
409 ブロック・アドレス信号
410 グローバル行デコーダ
411 ブロック選択デコーダ
413 ローカル・ワード線[0001]
[Industrial application fields]
The present invention relates to a method for decoding an address line for a memory device. More particularly, it relates to a method and apparatus for ensuring glitch-free address decoding for a memory device.
[0002]
[Prior art]
One way to speed up static random access memory (SRAM) is to divide one large memory block into smaller memory blocks. Access to individual blocks requires the addition of a separate decoding stage (block decoder for each memory block) in the SRAM, but reduces parasitic capacitance and resistance associated with miniaturization of the memory block Therefore, the performance is improved. As the capacitance decreases, the speed of the circuit driving the small block increases. Memory organized in this way is known as block architecture SRAM.
[0003]
Address lines to the block architecture SRAM can be classified into three different types. The first set of address lines specifies a particular block of memory being accessed. A block decoder is used to select a particular block based on the first set of address lines. The second and third groups specify the rows and columns in the particular block of SRAM being accessed. The row decoder is used for row selection and the column decoder is used for column selection. The term “word line” typically refers to a set of conductors that, in operation, select an addressed row of memory cells of a selected block. The local word line (LWL) of a particular row of memory cells is activated when the corresponding row address and block address of the row of memory cells are selected. This architecture is also called the split word line method. The column address for this configuration of the SRAM serves to multiplex selected rows of memory cells to the SRAM inputs and outputs. For example, if the number of memory cells in each row of the memory block is 128 and the input / output lines are 16 bits wide, the column select multiplexer can select the desired 16 memories from among the 128 activated cells. -Select a cell. For this SRAM architecture, the column decoder is not as important as the row decoder or block decoder. The row decoder is coupled to a plurality of blocks of memory. A local word line within a particular block is selected by "logical ANDing" the output of the global row decoder and the block select line. The output of the row decoder is generally called a global word line. The logic required to perform the column decoder function is much simpler. Thus, the timing constraints for the column decoder are much relaxed than the timing constraints for the global row decoder or block selection decoder.
[0004]
A conventional problem with SRAM address decoding is glitches that occur on local word lines. The glitch is formed due to a delay skew on the address line or a propagation delay of the address decoding logic block. In general, SRAM local word line signals are controlled by both the global word line and the block select decoder. Combinatorial logic to address line delay and global row decoder, and combinatorial logic to address line delay and block selection propagate different paths across the integrated circuit. The delays of the two different paths are different. The local word line of the selected memory cell is the logical AND “AND” of the block selection corresponding to the global word line and a particular row of memory cells. Depending on the layout of a particular SRAM circuit, a situation may occur where the global row decoder path has a greater delay than the block select decoder path. A glitch occurs when successive accesses to a specific block of memory occur, which is an access to a row of memory cells having different global word lines.
[0005]
FIG. 1 shows a commonly accepted address line decoding used for synchronous block architecture SRAM. The address line is latched in the SRAM by a set of master / slave flip-
[0006]
A local word line activates a row of memory cells within a particular block of memory to be accessed. Each row of the memory block has one local word line from which that row can be selected. If a glitch occurs on the local word line, it means that two rows of memory in the block of memory can be accessed simultaneously. The desired local word line accesses the desired row of memory cells, and the glitch occurring on the unwanted local word line accesses the unwanted row of memory cells. This is an undesirable situation and causes a malfunction of the SRAM. The SRAM address decoder architecture shown in FIG. 1 generates a glitch on the local word line if the delay during global word line decoding and the delay during block selective decoding are not well controlled. . To control the delay, all local word lines that access all memory rows in all memory blocks in the SRAM chip need to be examined and simulated.
[0007]
FIG. 2 shows a block selection waveform (BS) for generating a
[0008]
The conventional solution for a local word line (LWL) with a
[0009]
[Problems to be solved by the invention]
The present invention provides a synchronous SRAM address decoding method that prevents glitches on local word lines and does not increase memory access time as compared to conventional solutions. Local word line glitches are undesirable because when glitches occur, two different rows of memory cells in the memory block are accessed simultaneously.
[0010]
[Means for Solving the Problems]
The present invention can be implemented in a memory device having a memory clock and a plurality of address lines. The address line is composed of a plurality of block addresses and a plurality of row address lines. The memory device predecodes each row address line and synchronizes to the memory clock to obtain a plurality of global row address signals and predecodes each block address line to the memory clock. A block predecoder for synchronizing and obtaining a plurality of block address signals. The memory device also includes a plurality of blocks of memory each having an array of memory cells arranged in rows and columns. The memory device further includes a block selection decoder for selecting a block of memory responsive to the block address signal and a global row decoder for selecting a row of the array responsive to the global row address signal.
[0011]
Row predecoders and block predecoders in memory devices can use domino gates to prevent undesirable glitches. The Domino gate has an input, an output, and a control signal input. The domino gate functions by outputting a logic level high when the control signal is low, and by outputting a level equal to the function of the signal at the domino gate input when the control signal is high. All address lines that decode to determine the logic level of the block select or global word line pass through the Domino gate. In the present invention, the control signal to the domino gate is a synchronous SRAM clock. When the SRAM clock is low, the output of the domino gate is at a logic level high or precharge mode. When the SRAM clock is high, the output of the domino gate will serve as the address line at the SRAM input.
[0012]
【Example】
A general block diagram representing the present invention is shown in FIG. Address lines are first latched by address latches 401 and 402. The address line latched in the
[0013]
FIG. 5 shows the address line decoding configuration of the present invention. The prior art master-slave flip-flop configuration shown in FIG. 1 replaces
[0014]
[0015]
The SRAM decode address line waveform using the Domino gate is shown in FIG. There are several important features observed for these waveforms. The global word line (GWL) is turned off well before the second block selection (BS). The local word line is delayed by the time required to decode the address line. Since the global word line (GWL) in FIG. 6 is turned off early, no glitch is generated in the local word line (LWL). Since the domino gate prevents glitches from occurring on the local word line (LWL), the speed of the local word line (LWL) is increased. This can be accomplished by changing the gate width ratio of the NMOS / PMOS transistors within the SRAM logic gate that generates the local word line (LWL) signal. The dotted line in FIG. 6 shows the original waveform with glitches.
[0016]
The general concept supporting the operation of the SRAM decoding of the present invention can be explained as follows. First, the desired memory address is latched on the clock tip. The global word line and block select decoder then decodes the address line and selects the correct row of memory before the next tip of the system clock. When the address is decoded, the local word line of the desired row of memory cells of the selected memory block is activated. This defines the criteria by which address line decoding is performed within 1/2 of a clock cycle. However, it is also guaranteed that no glitches occur on the local word line (LWL). This configuration also eliminates the need for SRAM circuit designers to check for glitches on all local word lines for the entire SRAM design each time the chip layout changes to a new circuit design.
[0017]
As mentioned above, although the Example of this invention was explained in full detail, hereafter, this invention is enumerated for every embodiment.
(1). Memory clock,
A plurality of address lines having a plurality of block addresses and a plurality of row address lines;
A row predecoder for predecoding each row address line and synchronizing with the memory clock to obtain a plurality of global row address signals;
A block predecoder for pre-decoding each block address line and synchronizing with the memory clock to obtain a plurality of block address signals;
A plurality of blocks of memory having an array of memory cells arranged in rows and columns;
A block selection decoder for selecting a block of memory responsive to the block address signal;
A memory device having a global row decoder for selecting a row of the array responsive to the global row address signal.
(2). Device according to (1), characterized in that the row predecoder has a plurality of domino gates and the block selection decoder has a plurality of domino gates.
(3). The memory device is an integrated circuit having address line pads, and the domino gate is physically located near the location on the integrated circuit where the address line pads are located, The device according to (2).
(4). The device according to (1), wherein the memory device is an SRAM.
(5). The device according to (4), wherein the SRAM is synchronized with a clock and has an access time less than a period of a cycle of the clock.
(6). A method for selecting a row of memory cells in a memory device having a row address line, a block address line and a memory clock, wherein the row of memory cells is in a block of memory, the memory In which a block of memory cells has an array of memory cells arranged in rows and columns.
(A) pre-decoding each block address line and synchronizing with the memory clock to obtain the plurality of block address signals;
(B) predecoding each of the row address lines and synchronizing with the memory clock to obtain the plurality of global row address signals;
(C) decoding the block address signal to select a block of memory;
(D) decoding the global row address signal and selecting a row of memory in a memory block.
(7). The method of selecting a row of memory cells in a memory device according to (6), characterized in that said predecoding step (a) and said synchronization step (b) occur substantially simultaneously.
[0018]
【The invention's effect】
As described above, by using the present invention, it is possible to provide a synchronous SRAM address decoding method and a memory device that can eliminate the occurrence of glitches in the local word line of the block architecture SRAM and can access the memory at high speed.
[Brief description of the drawings]
FIG. 1 is a functional schematic diagram of a prior art SRAM address decoder.
FIG. 2 is a diagram showing waveforms of a prior art SRAM address decoder with a glitch on the local word line.
FIG. 3 is a diagram showing waveforms of a prior art solution of a glitch in a local word line SRAM address decoder.
FIG. 4 is a diagram showing a general functional block diagram of the present invention.
FIG. 5 is a functional schematic diagram of an SRAM address decoder for the present invention.
FIG. 6 is a diagram showing waveforms of the SRAM address decoder of the present invention.
[Explanation of symbols]
401
Claims (7)
複数のブロック・アドレス線および複数の行アドレス線を有する複数のアドレス線と、
前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るための行事前デコーダと、
前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るためのブロック事前デコーダと、
行および列に配列されたメモリ・セルのアレイをそれぞれ有する複数のメモリ・ブロックと、
前記ブロック・アドレス信号に応答するメモリ・ブロックを選択するためのブロック選択デコーダと、
前記グローバル行アドレス信号に応答するアレイの行を選択するためのグローバル行デコーダと
を有するメモリ・デバイス。Memory clock,
A plurality of address lines having a plurality of block address lines and a plurality of row address lines;
A row predecoder for predecoding each row address line and synchronizing with the memory clock to obtain a plurality of global row address signals;
A block predecoder for pre-decoding each block address line and synchronizing with the memory clock to obtain a plurality of block address signals;
A plurality of memory blocks having rows and memory cells arranged in column array, respectively,
A block select decoder for selecting the memory block responsive to said block address signal,
A memory device having a global row decoder for selecting a row of the array responsive to the global row address signal.
(a)前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るステップと、
(b)前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るステップと、
(c)前記ブロック・アドレス信号を復号し、メモリ・ブロックを選択するステップと、
(d)前記グローバル行アドレス信号を復号し、メモリ・ブロック内のメモリの行を選択するステップと
を含む選択方法。Row address lines, a method for selecting a row of memory cells in a memory device having a block address lines and memory clock, the row of the memory cell is in the memory block, the memory In a method wherein the block has an array of memory cells arranged in rows and columns,
(A) the respective block address line pre decoded, in synchronization with the memory clock, and obtaining the block address signal of multiple,
(B) the row address line pre decoded, in synchronization with the memory clock, and obtaining the global row address signal multiple,
A step (c) decoding the block address signal to select a memory block,
(D) decoding the global row address signal and selecting a row of memory in a memory block.
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