JPH08223957A - モータの速度制御装置 - Google Patents
モータの速度制御装置Info
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- JPH08223957A JPH08223957A JP7024405A JP2440595A JPH08223957A JP H08223957 A JPH08223957 A JP H08223957A JP 7024405 A JP7024405 A JP 7024405A JP 2440595 A JP2440595 A JP 2440595A JP H08223957 A JPH08223957 A JP H08223957A
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Abstract
(57)【要約】
【目的】 モータの正確な速度信号を得ること、および
補正をかける時間間隔を短くして速度制御の精度を高め
ること。 【構成】 カウンタ回路６において、エンコーダ２００
より出力されるエンコーダパルスの各立ち上りエッヂで
クロック発生器４のクロックの計数を開始し、エンコー
ダパルスの所定の周期数、例えば、エンコーダパルスの
３周期にわたってそのクロックを計数してモータ１００
の速度信号を発生する。この速度信号は、エラー演算回
路９で基準信号発生回路８の基準速度信号と比較され、
誤差が演算される。この誤差に応じたパルス幅変調度の
駆動信号がＰＷＭ回路１１から出力され、増幅器４００
で増幅された後、モータ１００を駆動する。
補正をかける時間間隔を短くして速度制御の精度を高め
ること。 【構成】 カウンタ回路６において、エンコーダ２００
より出力されるエンコーダパルスの各立ち上りエッヂで
クロック発生器４のクロックの計数を開始し、エンコー
ダパルスの所定の周期数、例えば、エンコーダパルスの
３周期にわたってそのクロックを計数してモータ１００
の速度信号を発生する。この速度信号は、エラー演算回
路９で基準信号発生回路８の基準速度信号と比較され、
誤差が演算される。この誤差に応じたパルス幅変調度の
駆動信号がＰＷＭ回路１１から出力され、増幅器４００
で増幅された後、モータ１００を駆動する。
Description
【０００１】
【産業上の利用分野】本発明はモータの速度制御装置に
関し、特に、定速域での速度分解能を向上させたモータ
の速度制御装置に関する。
関し、特に、定速域での速度分解能を向上させたモータ
の速度制御装置に関する。
【０００２】
【従来技術】従来のモータの速度制御装置として、例え
ば、特開平２−１４６９８０号公報に示されたものがあ
る。このモータの速度制御装置は位置検出器の位置信号
を一定時間毎、例えば、１ｍｓｅｃ毎に（Ｎ−１）回連
続して読み込んで（Ｎ−１）個の速度信号とし、これを
（Ｎ−１）個のメモリに記憶し、記憶した（Ｎ−１）個
の速度信号の和に最新のＮ個目の速度信号を加算して加
算速度信号を演算し、一方、速度指令信号をＮ倍して乗
算速度信号を演算し、このようにして得られた加算速度
信号と乗算速度信号の差である減算速度信号に基づいて
モータの速度制御を行っており、この速度制御によって
速度分解能のＮ倍化を図っている。
ば、特開平２−１４６９８０号公報に示されたものがあ
る。このモータの速度制御装置は位置検出器の位置信号
を一定時間毎、例えば、１ｍｓｅｃ毎に（Ｎ−１）回連
続して読み込んで（Ｎ−１）個の速度信号とし、これを
（Ｎ−１）個のメモリに記憶し、記憶した（Ｎ−１）個
の速度信号の和に最新のＮ個目の速度信号を加算して加
算速度信号を演算し、一方、速度指令信号をＮ倍して乗
算速度信号を演算し、このようにして得られた加算速度
信号と乗算速度信号の差である減算速度信号に基づいて
モータの速度制御を行っており、この速度制御によって
速度分解能のＮ倍化を図っている。
【０００３】
【発明が解決しようとする課題】しかし、従来のモータ
の速度制御装置によると、Ｎ個の速度信号の和である加
算速度信号に基づいて制御値を演算しているので、各サ
ンプリング間の平均速度の変化となってしまって正確な
速度信号が得られず、また、Ｎサンプリングおきの制御
であるため、補正をかける時間間隔が長くなって精度向
上に限界がある。
の速度制御装置によると、Ｎ個の速度信号の和である加
算速度信号に基づいて制御値を演算しているので、各サ
ンプリング間の平均速度の変化となってしまって正確な
速度信号が得られず、また、Ｎサンプリングおきの制御
であるため、補正をかける時間間隔が長くなって精度向
上に限界がある。
【０００４】従って、本発明の目的はモータの正確な速
度信号を得ることができるモータの速度制御装置を提供
することである。
度信号を得ることができるモータの速度制御装置を提供
することである。
【０００５】本発明の他の目的は補正をかける時間間隔
を短くして速度制御の精度を高めるモータの速度制御装
置を提供することである。
を短くして速度制御の精度を高めるモータの速度制御装
置を提供することである。
【０００６】
【課題を解決するための手段】本発明は上記の目的を実
現するため、モータに設けられたエンコーダより出力さ
れる速度に応じた周期のエンコーダパルスに基づいて前
記モータの速度を制御するモータの速度制御装置におい
て、前記エンコーダパルスの各周期の所定のタイミング
でクロックの計数を開始し、前記エンコーダパルスの連
続した所定の周期数にわたって前記クロックを計数して
モータ速度信号を出力するカウンタ回路と、前記モータ
速度信号を基準速度信号と比較して誤差を演算するエラ
ー演算回路と、前記誤差に応じたパルス幅変調度を有し
た駆動信号を出力して前記モータを駆動する駆動回路を
備えたことを特徴とするモータの速度制御装置を提供す
る。
現するため、モータに設けられたエンコーダより出力さ
れる速度に応じた周期のエンコーダパルスに基づいて前
記モータの速度を制御するモータの速度制御装置におい
て、前記エンコーダパルスの各周期の所定のタイミング
でクロックの計数を開始し、前記エンコーダパルスの連
続した所定の周期数にわたって前記クロックを計数して
モータ速度信号を出力するカウンタ回路と、前記モータ
速度信号を基準速度信号と比較して誤差を演算するエラ
ー演算回路と、前記誤差に応じたパルス幅変調度を有し
た駆動信号を出力して前記モータを駆動する駆動回路を
備えたことを特徴とするモータの速度制御装置を提供す
る。
【０００７】
【作用】エンコーダよりモータの速度に応じたエンコー
ダパルスが出力されると、カウンタ回路はエンコーダパ
ルスの各周期の所定のタイミング、例えば、エンコーダ
パルスの各立ち上りエッヂでクロックの計数を開始し、
エンコーダパルスの連続した所定の周期数、例えば、３
周期にわたってクロックを計数をしてモータ速度信号を
出力する。このモータ速度信号は基準速度信号とエラー
演算回路で比較され、誤差が演算される。この誤差が駆
動回路に供給されると、駆動回路は誤差に応じたパルス
幅変調度のＰＷＭ信号を駆動信号として出力する。従っ
て、駆動回路は誤差を小さくするようにモータを駆動す
る。以上のモータの速度制御装置の動作において、例え
ば、定速制御モード時のエンコーダパルスの立ち上りエ
ッヂから次の立ち上りエッヂまでのクロックの計数値が
８０であるとした場合、単に逆数をとるだけでは１／８
０＝０．０１２５（１．２５％）おきだけの制御しかで
きない。これに対し、３周期にわたってクロックを計数
した場合、１／８０×３＝０．００４１６（０．４１６
％）の速度制御が可能になる。
ダパルスが出力されると、カウンタ回路はエンコーダパ
ルスの各周期の所定のタイミング、例えば、エンコーダ
パルスの各立ち上りエッヂでクロックの計数を開始し、
エンコーダパルスの連続した所定の周期数、例えば、３
周期にわたってクロックを計数をしてモータ速度信号を
出力する。このモータ速度信号は基準速度信号とエラー
演算回路で比較され、誤差が演算される。この誤差が駆
動回路に供給されると、駆動回路は誤差に応じたパルス
幅変調度のＰＷＭ信号を駆動信号として出力する。従っ
て、駆動回路は誤差を小さくするようにモータを駆動す
る。以上のモータの速度制御装置の動作において、例え
ば、定速制御モード時のエンコーダパルスの立ち上りエ
ッヂから次の立ち上りエッヂまでのクロックの計数値が
８０であるとした場合、単に逆数をとるだけでは１／８
０＝０．０１２５（１．２５％）おきだけの制御しかで
きない。これに対し、３周期にわたってクロックを計数
した場合、１／８０×３＝０．００４１６（０．４１６
％）の速度制御が可能になる。
【０００８】
【実施例】以下、本発明のサーボモータの制御装置を詳
細に説明する。
細に説明する。
【０００９】図１は本発明の一実施例を示し、１チップ
で構成されたマイクロコンピュータより成る制御部３０
０と、制御部３００の出力を増幅する増幅器４００と、
増幅器４００の出力によっき駆動されるモータ１００
と、モータ１００の回転速度に応じたパルスを発生する
エンコーダ２００と、エンコーダ２００の出力を制御部
３００に入力するインターフェイス回路５００より構成
されている。
で構成されたマイクロコンピュータより成る制御部３０
０と、制御部３００の出力を増幅する増幅器４００と、
増幅器４００の出力によっき駆動されるモータ１００
と、モータ１００の回転速度に応じたパルスを発生する
エンコーダ２００と、エンコーダ２００の出力を制御部
３００に入力するインターフェイス回路５００より構成
されている。
【００１０】エンコーダパルスに比較して十分に高い周
波数、例えば、０．５ＭＨｚのクロックを発生するクロ
ック発生回路４と、エンコーダ２００のエンコーダパル
スの立ち上りエッヂを検出するエッヂ検出回路５と、エ
ッヂ検出回路５のエッヂ信号に基づいてクロック発生回
路４のクロックを計数してフリーランニングカウンタを
構成するカウンタ回路６と、カウンタ回路６の計数値お
よびその他のデータ、例えば、検出エッヂ数等をストア
するメモリ７と、モータ１００の目標速度に応じた基準
パルスの立ち上りエッヂに基づいてクロック発生回路４
のクロックを計数して基準速度信号を発生する基準信号
発生回路８と、基準速度信号とメモリ７にストアされた
カウンタ回路６の計数値に基づくモータ速度信号を比較
して、モータ１００の速度誤差を演算するエラー演算回
路９と、エラー演算回路９の演算結果に基づいて速度誤
差を補償する補償値と演算する補償演算回路１０と、補
償演算回路１０の補償値に基づいたＰＷＭ信号を発生す
るＰＷＭ回路１１と、補償演算回路１０にサンプリング
の割り込み指令を与えるサンプリング割り込み回路１２
より構成されている。
波数、例えば、０．５ＭＨｚのクロックを発生するクロ
ック発生回路４と、エンコーダ２００のエンコーダパル
スの立ち上りエッヂを検出するエッヂ検出回路５と、エ
ッヂ検出回路５のエッヂ信号に基づいてクロック発生回
路４のクロックを計数してフリーランニングカウンタを
構成するカウンタ回路６と、カウンタ回路６の計数値お
よびその他のデータ、例えば、検出エッヂ数等をストア
するメモリ７と、モータ１００の目標速度に応じた基準
パルスの立ち上りエッヂに基づいてクロック発生回路４
のクロックを計数して基準速度信号を発生する基準信号
発生回路８と、基準速度信号とメモリ７にストアされた
カウンタ回路６の計数値に基づくモータ速度信号を比較
して、モータ１００の速度誤差を演算するエラー演算回
路９と、エラー演算回路９の演算結果に基づいて速度誤
差を補償する補償値と演算する補償演算回路１０と、補
償演算回路１０の補償値に基づいたＰＷＭ信号を発生す
るＰＷＭ回路１１と、補償演算回路１０にサンプリング
の割り込み指令を与えるサンプリング割り込み回路１２
より構成されている。
【００１１】以上の構成において、第２図に基づいて動
作を説明する。定速域で動作中のモータ１００の速度に
応じた周期のエンコーダパルスがエンコーダ２００より
出力され、インターフェイス回路５００を介して制御部
３００へ入力する。制御部３００では、エッヂ検出回路
５がエンコーダパルスの各周期の立ち上りエッヂｍ，ｍ
＋１，ｍ＋２……を検出してエッヂ検出信号をカウンタ
回路６へ出力する。カウンタ回路６は、例えば、Ｎ個の
カウンタを有し、エンコーダパルスの連続したＮ周期に
わたってエッヂ検出信号をトリガーとしてクロック発生
回路４から入力するクロックを計数する。図２の実施例
では、Ｎ＝３であり、エンコーダパルスの各周期の立ち
上りエッヂから３周期にわたって３個のカウンタが順に
クロックを計数し、３（ｍ）データ、３（ｍ＋１）デー
タ，３（ｍ＋２）データ……としてメモリ７へ出力す
る。当然、カウンタ回路６では、第１のカウンタは３
（ｍ）データをメモリ７へ出力した後リセットされ、３
（ｍ＋３）データを計数し、第２のカウンタは３（ｍ＋
１）データをメモリ７を出力した後リセットされ、３
（ｍ＋4 ）データを計数し、第３のカウンタは３（ｍ＋
２）データをメモリ７へ出力した後リセットされ、３
（ｍ＋５）データを計数する。以下、同じように繰り返
される。このようにしてカウンタ回路６より順に出力さ
れる計数値は、モータ速度信号としてメモリ７にストア
され、所定のタイミングで順にエラー演算回路９へ出力
され、基準速度信号と比較される。基準速度信号は基準
信号発生回路８からエラー演算回路９へ出力される。基
準信号発生回路８では、モータ速度信号を得た場合と同
じように、定速域におけるモータ１００の目標速度に応
じた基準パルス（図示せず）に基づいてクロック発生回
路４のクロックを計数して基準速度信号を生成する。こ
の場合、１つの定速域では、１つの基準速度信号があれ
ば十分であるので、経時的に生成する必要はなく、１度
生成したものをストアし、それを継続して所定のタイミ
ングでエラー演算回路９へ出力すれば良い。エラー演算
回路９では、モータ速度信号と基準速度信号を比較し、
モータ速度信号の基準速度信号に対する誤差を演算し、
その誤差は補償演算回路１０へ出力される。補償演算回
路１０では、サンプリング割り込み回路１２より与えら
れるサンプリング割り込みタイミングにおいて誤差に応
じた補償値を算出してＰＷＭ回路１１へ出力し、ＰＷＭ
回路１１に誤差に応じたパルス幅変調度を有した駆動信
号を出力させる。この駆動信号は増幅器４００で増幅さ
れてモータ１００に供給される。これによってモータ１
００は誤差を減少させる速度で駆動され、定速域におい
て高精度で所定の速度で駆動される。
作を説明する。定速域で動作中のモータ１００の速度に
応じた周期のエンコーダパルスがエンコーダ２００より
出力され、インターフェイス回路５００を介して制御部
３００へ入力する。制御部３００では、エッヂ検出回路
５がエンコーダパルスの各周期の立ち上りエッヂｍ，ｍ
＋１，ｍ＋２……を検出してエッヂ検出信号をカウンタ
回路６へ出力する。カウンタ回路６は、例えば、Ｎ個の
カウンタを有し、エンコーダパルスの連続したＮ周期に
わたってエッヂ検出信号をトリガーとしてクロック発生
回路４から入力するクロックを計数する。図２の実施例
では、Ｎ＝３であり、エンコーダパルスの各周期の立ち
上りエッヂから３周期にわたって３個のカウンタが順に
クロックを計数し、３（ｍ）データ、３（ｍ＋１）デー
タ，３（ｍ＋２）データ……としてメモリ７へ出力す
る。当然、カウンタ回路６では、第１のカウンタは３
（ｍ）データをメモリ７へ出力した後リセットされ、３
（ｍ＋３）データを計数し、第２のカウンタは３（ｍ＋
１）データをメモリ７を出力した後リセットされ、３
（ｍ＋4 ）データを計数し、第３のカウンタは３（ｍ＋
２）データをメモリ７へ出力した後リセットされ、３
（ｍ＋５）データを計数する。以下、同じように繰り返
される。このようにしてカウンタ回路６より順に出力さ
れる計数値は、モータ速度信号としてメモリ７にストア
され、所定のタイミングで順にエラー演算回路９へ出力
され、基準速度信号と比較される。基準速度信号は基準
信号発生回路８からエラー演算回路９へ出力される。基
準信号発生回路８では、モータ速度信号を得た場合と同
じように、定速域におけるモータ１００の目標速度に応
じた基準パルス（図示せず）に基づいてクロック発生回
路４のクロックを計数して基準速度信号を生成する。こ
の場合、１つの定速域では、１つの基準速度信号があれ
ば十分であるので、経時的に生成する必要はなく、１度
生成したものをストアし、それを継続して所定のタイミ
ングでエラー演算回路９へ出力すれば良い。エラー演算
回路９では、モータ速度信号と基準速度信号を比較し、
モータ速度信号の基準速度信号に対する誤差を演算し、
その誤差は補償演算回路１０へ出力される。補償演算回
路１０では、サンプリング割り込み回路１２より与えら
れるサンプリング割り込みタイミングにおいて誤差に応
じた補償値を算出してＰＷＭ回路１１へ出力し、ＰＷＭ
回路１１に誤差に応じたパルス幅変調度を有した駆動信
号を出力させる。この駆動信号は増幅器４００で増幅さ
れてモータ１００に供給される。これによってモータ１
００は誤差を減少させる速度で駆動され、定速域におい
て高精度で所定の速度で駆動される。
【００１２】図３は図１に示した本発明の一実施例の制
御ループであり、モータ１００と、エンコーダ２００
と、増幅器４００と、補償回路６００と、減算器７００
と、サンプラー８００、および零次保持回路９００より
構成され、減算器７００は図１のエラー演算回路９に相
当し、補償回路６００は、図１の補償演算回路１０とＰ
ＷＭ回路１１に相当し、サンプラー８００は図１のサン
プリング割り込み回路１２に相当し、零次保持回路９０
０は次のサンプリングまで前回のセンプリングの値を保
持するものであり、図１の補償演算回路１０の有する機
能の１つに相当する。以上の構成より、その作用は図１
のモータの速度制御装置の作用より明らかなので重複す
る説明は省略するが、減算器７００の正端子に入力する
基準周波数ｆREF ・Ｎおよび負端子に入力するエンコー
ダパルス周波数ｆENC ・ＮはともにＮ倍化された値を有
する。これは、エンコーダ２００の歯数およびクロック
の周波波をＮ倍化したことと等価であり、エンコーダ２
００の加工コストおよび回路部品コストを上げないで定
速域における分解能をＮ倍にできることを意味する。
御ループであり、モータ１００と、エンコーダ２００
と、増幅器４００と、補償回路６００と、減算器７００
と、サンプラー８００、および零次保持回路９００より
構成され、減算器７００は図１のエラー演算回路９に相
当し、補償回路６００は、図１の補償演算回路１０とＰ
ＷＭ回路１１に相当し、サンプラー８００は図１のサン
プリング割り込み回路１２に相当し、零次保持回路９０
０は次のサンプリングまで前回のセンプリングの値を保
持するものであり、図１の補償演算回路１０の有する機
能の１つに相当する。以上の構成より、その作用は図１
のモータの速度制御装置の作用より明らかなので重複す
る説明は省略するが、減算器７００の正端子に入力する
基準周波数ｆREF ・Ｎおよび負端子に入力するエンコー
ダパルス周波数ｆENC ・ＮはともにＮ倍化された値を有
する。これは、エンコーダ２００の歯数およびクロック
の周波波をＮ倍化したことと等価であり、エンコーダ２
００の加工コストおよび回路部品コストを上げないで定
速域における分解能をＮ倍にできることを意味する。
【００１３】以上の説明から明らかなように、カウンタ
回路６におけるＮの値を要求速度制御値に応じて設定す
ることにより、要求速度制御値を、例えば、１％，０．
５％，０．１５％，０．１％等と設定することができ、
例えば、複写機のキャリッジを駆動するモータにこの速
度制御装置を適用することによりモータを定速域で高精
度に制御して画質の高い画像形成を実現することができ
る。
回路６におけるＮの値を要求速度制御値に応じて設定す
ることにより、要求速度制御値を、例えば、１％，０．
５％，０．１５％，０．１％等と設定することができ、
例えば、複写機のキャリッジを駆動するモータにこの速
度制御装置を適用することによりモータを定速域で高精
度に制御して画質の高い画像形成を実現することができ
る。
【００１４】
【発明の効果】以上説明した通り、本発明のモータの速
度制御装置によると、エンコーダパルスの各周期の所定
のタイミング、例えば、立ち上りエッヂでクロックの計
数を開始し、エンコーダパルスの連続した所定の周期
数、例えは、３周期にわたってそのクロックを計数して
モータの速度信号としたため、エンコーダの加工度（コ
スト）および回路部品のコストを上げないで、正確な速
度信号を得ることができ、補正をかける時間間隔を短く
して速度制御の精度を高めることができる。
度制御装置によると、エンコーダパルスの各周期の所定
のタイミング、例えば、立ち上りエッヂでクロックの計
数を開始し、エンコーダパルスの連続した所定の周期
数、例えは、３周期にわたってそのクロックを計数して
モータの速度信号としたため、エンコーダの加工度（コ
スト）および回路部品のコストを上げないで、正確な速
度信号を得ることができ、補正をかける時間間隔を短く
して速度制御の精度を高めることができる。
【図１】本発明の一実施例の構成を示すブロック図
【図２】本発明の一実施例の作用を示すブロック図
【図３】本発明の一実施例の制御ループを示すブロック
図
図
４，クロック発生回路 ５，エッヂ検出回や ６，カウンタ回路 ７，メモリ １０，補償演算回路 １１，ＰＷＭ回路 １２，サンプリング割り込み回路 １００，モータ ２００，エンコーダ ３００，制御部 ４００，増幅器 ５００，インターフェイス回路 ６００，補償回路 ７００，減算器 ８００，サンプラー ９００，零次保持回路
Claims (3)
- 【請求項１】 モータに設けられたエンコーダより出力
される速度に応じた周期のエンコーダパルスに基づいて
前記モータの速度を制御するモータの速度制御装置にお
いて、 前記エンコーダパルスの各周期の所定のタイミングでク
ロックの計数を開始し、前記エンコーダパルスの連続し
た所定の周期数にわたって前記クロックを計数してモー
タ速度信号を出力するカウンタ回路と、 前記モータ速度信号を基準速度信号と比較して誤差を演
算するエラー演算回路と、 前記誤差に応じたパルス幅変調度を有した駆動信号を出
力して前記モータを駆動する駆動回路を備えたことを特
徴とするモータの速度制御装置。 - 【請求項２】 前記カウンタ回路は、前記エンコーダパ
ルスの立ち上りエッヂを検出して前記所定のタイミング
とする構成の請求項１記載のモータの速度制御装置。 - 【請求項３】 前記カウンタ回路は、要求速度制御値に
応じて前記エンコーダパルスの前記連続した所定の周期
数を可変にする構成の請求項１記載のモータの速度制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7024405A JPH08223957A (ja) | 1995-02-13 | 1995-02-13 | モータの速度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7024405A JPH08223957A (ja) | 1995-02-13 | 1995-02-13 | モータの速度制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08223957A true JPH08223957A (ja) | 1996-08-30 |
Family
ID=12137268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7024405A Pending JPH08223957A (ja) | 1995-02-13 | 1995-02-13 | モータの速度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08223957A (ja) |
-
1995
- 1995-02-13 JP JP7024405A patent/JPH08223957A/ja active Pending
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