JPH08223038A - Pll circuit - Google Patents
Pll circuitInfo
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- JPH08223038A JPH08223038A JP7029465A JP2946595A JPH08223038A JP H08223038 A JPH08223038 A JP H08223038A JP 7029465 A JP7029465 A JP 7029465A JP 2946595 A JP2946595 A JP 2946595A JP H08223038 A JPH08223038 A JP H08223038A
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にそのループ回
路を一度切断したのち動作を再開したとき、安定状態に
なるまでの時間を短縮する高速起動付きＰＬＬ回路に関
する。The present invention relates to a PLL (Phase L).
The present invention relates to a locked loop) circuit, and more particularly to a PLL circuit with high-speed startup that shortens the time until a stable state is reached when the loop circuit is once disconnected and then restarted.
【０００２】[0002]
【従来の技術】一般にＰＬＬ回路では、そのループ回路
を一度切断もしくは停止させたのち動作を再開したと
き、安定状態になるまでに通常のロックアップ時間以上
の時間を要する。そこで、従来のＰＬＬ回路では、この
時間を短縮する手法が次のように提案されている。2. Description of the Related Art Generally, in a PLL circuit, when the loop circuit is once disconnected or stopped and then the operation is restarted, it takes more than a normal lockup time to reach a stable state. Therefore, in the conventional PLL circuit, a method of reducing this time has been proposed as follows.
【０００３】従来の第１の手法では、位相比較器に入力
される２つの信号の位相差を検出し、その位相差に合わ
せて電圧制御発振器の変調感度を上げて通常のロックア
ップ時間を短縮することによって起動時間を短縮してい
る。In the first conventional method, the phase difference between two signals input to the phase comparator is detected, and the modulation sensitivity of the voltage controlled oscillator is increased according to the phase difference to shorten the normal lockup time. By doing so, the startup time is shortened.
【０００４】また、従来の第２の手法では、基準側と比
較側の各分周器に対してＰＬＬ回路の起動時にリセット
をかけ、基準側の位相と比較側の位相とを同相にしてか
ら起動することによって起動時間を短縮している。In the second conventional method, the frequency dividers on the reference side and the comparison side are reset at the time of starting the PLL circuit to make the phase on the reference side and the phase on the comparison side the same. The start-up time is shortened by starting.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、この従
来の第１の手法では、ＰＬＬ回路のループが切断されて
いるときは位相比較器の出力が電圧制御発振器の出力周
波数を上限または下限にするような値を持ち、この値は
ループが形成された直後においては電圧制御発振器の出
力を分周した信号の位相と基準信号の位相とを比較した
結果と何ら関係のない値であるため、ＰＬＬ回路は矛盾
した動作を繰り返して安定状態に入ることになるので、
回路が安定するまでに長い時間が掛かるという問題点が
あった。However, in the first conventional method, when the loop of the PLL circuit is broken, the output of the phase comparator sets the output frequency of the voltage controlled oscillator to the upper limit or the lower limit. Immediately after the loop is formed, this value has no relation to the result of comparison between the phase of the signal obtained by dividing the output of the voltage controlled oscillator and the phase of the reference signal. Will repeat inconsistent behavior and enter a stable state.
There is a problem that it takes a long time for the circuit to stabilize.
【０００６】また、変調感度を大きく変えるこの第１の
手法では、電圧制御発振器の出力は当然ながら希望周波
数とは大きくかけ離れた周波数となり、ＰＬＬ回路が安
定するまではその出力を全く使えないという問題点があ
った。Further, in the first method in which the modulation sensitivity is greatly changed, the output of the voltage controlled oscillator is of course a frequency far from the desired frequency, and the output cannot be used at all until the PLL circuit becomes stable. There was a point.
【０００７】次に、上記従来の第２の手法では、位相比
較器の出力が安定した状態で起動されてもフィルタの出
力は不安定な状態から安定な状態になるまでに時間を要
し、この遅れ応答によりループは一時的に不安定な動作
を行い、安定な状態に至るまでに長い時間が掛かるとい
う問題点があった。Next, in the above-mentioned second conventional method, even if the output of the phase comparator is activated in a stable state, it takes time for the output of the filter to change from an unstable state to a stable state. The delay response causes the loop to temporarily operate in an unstable manner, and it takes a long time to reach a stable state.
【０００８】また、非動作時にフィルタを構成するコン
デンサなどをディスチャージして上記問題点を解決しよ
うとする手法もあるが、フィルタ部はインピーダンスが
高いので、回路部品の追加によってノイズの影響を受け
て動作時に発振器の出力にノイズが出力される恐れがあ
るという問題点があった。There is also a method of discharging the above-mentioned problem by discharging a capacitor which constitutes a filter when the circuit is not in operation. However, since the impedance of the filter section is high, it is affected by noise due to addition of circuit parts. There is a problem that noise may be output to the output of the oscillator during operation.
【０００９】本発明の目的は、ループが形成された直後
からの動作を保証し、起動時間を短縮したＰＬＬ回路を
提供することにある。An object of the present invention is to provide a PLL circuit which guarantees operation immediately after a loop is formed and shortens the startup time.
【００１０】[0010]
【課題を解決するための手段】本発明によれば、第１の
入力の基準信号に同期したクロックを出力する位相比較
器と、この位相比較器出力の前記クロックをフィルタを
通して入力する電圧制御発振器と、この電圧制御発振器
の出力を分周する分周器とを備えるＰＬＬ回路におい
て、ループの非形成時に前記位相比較器の前記第１の入
力および第２の入力に同相信号を入力しておき、前記位
相比較器および前記フィルタを安定状態と同様な状態に
保ったまま起動信号によって前記分周器をリセットする
リセット手段を有することを特徴とするＰＬＬ回路が得
られる。According to the present invention, a phase comparator for outputting a clock synchronized with a reference signal at a first input, and a voltage controlled oscillator for inputting the clock at the output of the phase comparator through a filter. And a frequency divider for dividing the output of the voltage controlled oscillator, in which a common mode signal is input to the first input and the second input of the phase comparator when a loop is not formed. Further, there is obtained a PLL circuit having reset means for resetting the frequency divider by a start signal while keeping the phase comparator and the filter in the same state as the stable state.
【００１１】また、前記リセット手段は前記位相比較器
の前記第２の入力を切り換える切換回路と、前記起動信
号を入力して前記基準信号に同期した信号を出力しこの
出力信号によって前記切換回路を切り換えるとともに前
記分周器をリセットする起動信号同期化回路とから構成
されることを特徴とするＰＬＬ回路が得られる。The reset means switches the second input of the phase comparator, and the start signal is input to output a signal synchronized with the reference signal. The output signal causes the switching circuit to operate. A PLL circuit is obtained which comprises a start signal synchronizing circuit for switching and resetting the frequency divider.
【００１２】[0012]
【作用】本発明のＰＬＬ回路は、起動信号同期化回路の
出力によって分周器をリセットするとともに切換回路を
切り換えて分周器の出力を位相比較器の第２の入力とし
て第１の入力の基準信号と比較する構成とし、位相比較
器の２つの入力の位相を同位相の状態を保持したまま起
動するため、ＰＬＬ回路の起動時に希望周波数に極近い
周波数を高速且つ安定に掃引することができる。In the PLL circuit of the present invention, the frequency divider is reset by the output of the start signal synchronizing circuit and the switching circuit is switched to use the output of the frequency divider as the second input of the phase comparator. Since the configuration is compared with the reference signal and the two inputs of the phase comparator are activated while maintaining the same phase state, the frequency very close to the desired frequency can be swept quickly and stably when the PLL circuit is activated. it can.
【００１３】[0013]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【００１４】図１は本発明のＰＬＬ回路の一実施例を示
す回路ブロック図である。FIG. 1 is a circuit block diagram showing an embodiment of the PLL circuit of the present invention.
【００１５】図１を参照すると、本実施例のＰＬＬ回路
は、第１の入力の基準信号に同期したクロックを出力す
る位相比較器５と、この位相比較器５の出力のクロック
をフィルタ６を通して入力する電圧制御発振器７と、こ
の電圧制御発振器７の出力を分周する分周器８と、位相
比較器５の第２の入力を切り換える切換回路４と、起動
信号１を入力して基準信号２に同期した信号を出力しこ
の出力信号によって切換回路４を切り換えるとともに分
周器８をリセットする起動信号同期化回路３とを備えて
いる。Referring to FIG. 1, the PLL circuit of the present embodiment has a phase comparator 5 for outputting a clock synchronized with a first input reference signal and a clock for the output of the phase comparator 5 through a filter 6. A voltage-controlled oscillator 7 to be input, a frequency divider 8 for dividing the output of the voltage-controlled oscillator 7, a switching circuit 4 for switching the second input of the phase comparator 5, and a start signal 1 for inputting a reference signal. 2 and a start signal synchronizing circuit 3 for switching the switching circuit 4 and resetting the frequency divider 8 according to the output signal.
【００１６】続いて、本実施例の動作について説明す
る。Next, the operation of this embodiment will be described.
【００１７】起動信号１はＰＬＬ回路の動作を制御する
信号であり、論理“１”および論理“０”の２値信号で
ある。The start signal 1 is a signal for controlling the operation of the PLL circuit and is a binary signal of logic "1" and logic "0".
【００１８】起動信号同期化回路２は起動信号１を基準
信号２に同期化し、この同期化された起動信号はＰＬＬ
回路の非動作時には分周器８のリセット端子ＲＳＴに入
力されて分周器８をリセットする。The start signal synchronizing circuit 2 synchronizes the start signal 1 with the reference signal 2, and the synchronized start signal is PLL.
When the circuit is not operating, it is input to the reset terminal RST of the frequency divider 8 to reset the frequency divider 8.
【００１９】これと同時に、同期化された起動信号は切
換回路４に入力されて切換制御を行い、切換回路４はＰ
ＬＬ回路の動作時に位相比較器５の第２の入力に接続さ
れていた分周器８の分周出力ＯＵＴを、ＰＬＬ回路の非
動作時には基準信号２に切り換える。At the same time, the synchronized start signal is input to the switching circuit 4 to perform switching control, and the switching circuit 4 outputs P.
The frequency division output OUT of the frequency divider 8 connected to the second input of the phase comparator 5 when the LL circuit is operating is switched to the reference signal 2 when the PLL circuit is not operating.
【００２０】基準信号２はクロックであり、位相比較器
５の第１の入力に接続されるとともに、ＰＬＬ回路の非
動作時には起動信号同期化回路３により基準信号２と同
期化された起動信号によって切換回路４を通して位相比
較器５の第２の入力に接続される。The reference signal 2 is a clock, which is connected to the first input of the phase comparator 5 and is activated by the activation signal synchronized with the reference signal 2 by the activation signal synchronization circuit 3 when the PLL circuit is not operating. It is connected to the second input of the phase comparator 5 through the switching circuit 4.
【００２１】これにより、ＰＬＬ回路が非動作時には位
相比較器５の２つの入力には同じクロックが入力される
ので、位相比較器５は第１，第２の入力の位相が同位相
であることを検出し、フィルタ６もそれに追従した状態
でＰＬＬ回路が安定して動作しているときと同様の出力
を電圧制御発振器７に入力する。As a result, the same clock is input to the two inputs of the phase comparator 5 when the PLL circuit is not operating, so that the phase comparator 5 has the same phase for the first and second inputs. Is detected and the output similar to that when the PLL circuit is operating stably with the filter 6 following it is input to the voltage controlled oscillator 7.
【００２２】したがって、電圧制御発振器７は希望周波
数に極近い周波数で発振することになる。Therefore, the voltage controlled oscillator 7 oscillates at a frequency very close to the desired frequency.
【００２３】この状態において、起動信号１によりＰＬ
Ｌ回路を起動すると、分周器８のリセットが解除される
と同時に、位相比較器５の第２の入力には切換回路４を
通して分周器８の分周出力ＯＵＴが接続される。In this state, PL is activated by the start signal 1.
When the L circuit is activated, the reset of the frequency divider 8 is released, and at the same time, the frequency division output OUT of the frequency divider 8 is connected to the second input of the phase comparator 5 through the switching circuit 4.
【００２４】このとき、分周器８の入力端子ＩＮには、
電圧制御発振器７が希望周波数で発振しているときはそ
の出力が入力されるので、分周器８の分周出力ＯＵＴは
基準信号２と同一の周波数であり、また起動信号同期化
回路３によって基準信号２に同期化された起動信号によ
り分周器８はリセットされるため、位相についても基準
信号２と同一位相の信号である。At this time, the input terminal IN of the frequency divider 8 is
When the voltage controlled oscillator 7 oscillates at the desired frequency, its output is input, so the frequency division output OUT of the frequency divider 8 has the same frequency as the reference signal 2 and the start signal synchronization circuit 3 Since the frequency divider 8 is reset by the start signal synchronized with the reference signal 2, the phase is a signal having the same phase as the reference signal 2.
【００２５】したがって、ＰＬＬ回路の起動直後におい
ても、位相比較器５の２つの入力には同位相で且つ同一
周波数の信号が入力され、電圧制御発振器７の出力には
大きく変動しない安定した発振周波数が得られる。Therefore, even immediately after the PLL circuit is activated, signals having the same phase and the same frequency are input to the two inputs of the phase comparator 5, and the output of the voltage controlled oscillator 7 has a stable oscillation frequency that does not fluctuate significantly. Is obtained.
【００２６】このように、本実施例のＰＬＬ回路は非常
に高速に周波数を安定に掃引することができる。As described above, the PLL circuit of this embodiment can stably sweep the frequency at a very high speed.
【００２７】[0027]
【発明の効果】以上説明したように本発明は、第１の入
力の基準信号に同期したクロックを出力する位相比較器
と、この位相比較器出力のクロックをフィルタを通して
入力する電圧制御発振器と、この電圧制御発振器の出力
を分周する分周器とを備えるＰＬＬ回路において、ルー
プの非形成時に位相比較器の第１の入力および第２の入
力に同相信号を入力しておき、位相比較器およびフィル
タを安定状態と同様な状態に保ったまま起動信号によっ
て分周器をリセットするリセット手段を有することによ
り、また、このリセット手段は実施態様として位相比較
器の第２の入力を切り換える切換回路と、起動信号を入
力して基準信号に同期した信号を出力しこの出力信号に
よって切換回路を切り換えるとともに分周器をリセット
する起動信号同期化回路とを備えることにより、ＰＬＬ
回路の位相比較器の２つの入力の位相を同位相の状態を
保持したまま起動するので、再起動時においても希望周
波数に極近い周波数を高速且つ安定に掃引することがで
きるという効果を有する。As described above, according to the present invention, a phase comparator for outputting a clock synchronized with the reference signal of the first input, a voltage controlled oscillator for inputting the clock of the output of the phase comparator through a filter, In a PLL circuit including a frequency divider for dividing the output of the voltage controlled oscillator, an in-phase signal is input to the first input and the second input of the phase comparator when the loop is not formed, and the phase comparison is performed. By having a reset means for resetting the frequency divider by the activation signal while keeping the filter and the filter in a state similar to the stable state, this reset means also being, as an embodiment, a switch for switching the second input of the phase comparator. Circuit and start signal synchronization that inputs a start signal and outputs a signal synchronized with the reference signal to switch the switching circuit and reset the frequency divider with this output signal By providing a circuit, PLL
Since the two inputs of the phase comparator of the circuit are activated while maintaining the same phase state, there is an effect that a frequency very close to the desired frequency can be swept at high speed and stably even at the time of restarting.
【００２８】また、ＰＬＬ回路を起動する以前に位相比
較器を安定状態にし、起動直後において位相が乱れるの
を防止するので、起動してから安定状態に至る時間を短
縮することができるという効果を有する。Further, since the phase comparator is brought into a stable state before the PLL circuit is activated to prevent the phase from being disturbed immediately after the activation, it is possible to shorten the time from the activation to the stable state. Have.
【図１】本発明のＰＬＬ回路の一実施例を示す回路ブロ
ック図である。FIG. 1 is a circuit block diagram showing an embodiment of a PLL circuit of the present invention.
１ 起動信号 ２ 基準信号 ３ 起動信号同期化回路 ４ 切換回路 ５ 位相比較器 ６ フィルタ ７ 電圧制御発振器 ８ 分周器 1 Start signal 2 Reference signal 3 Start signal synchronization circuit 4 Switching circuit 5 Phase comparator 6 Filter 7 Voltage controlled oscillator 8 Frequency divider
Claims (2)
クを出力する位相比較器と、この位相比較器出力の前記
クロックをフィルタを通して入力する電圧制御発振器
と、この電圧制御発振器の出力を分周する分周器とを備
えるＰＬＬ回路において、ループの非形成時に前記位相
比較器の前記第１の入力および第２の入力に同相信号を
入力しておき、前記位相比較器および前記フィルタを安
定状態と同様な状態に保ったまま起動信号によって前記
分周器をリセットするリセット手段を有することを特徴
とするＰＬＬ回路。1. A phase comparator which outputs a clock synchronized with a reference signal of a first input, a voltage controlled oscillator which inputs the clock of the output of the phase comparator through a filter, and an output of the voltage controlled oscillator. In a PLL circuit including a frequency divider that divides a frequency, a common-mode signal is input to the first input and the second input of the phase comparator when a loop is not formed, and the phase comparator and the filter are connected. A PLL circuit comprising reset means for resetting the frequency divider by a start signal while maintaining the same state as a stable state.
記第２の入力を切り換える切換回路と、前記起動信号を
入力して前記基準信号に同期した信号を出力しこの出力
信号によって前記切換回路を切り換えるとともに前記分
周器をリセットする起動信号同期化回路とから構成され
ることを特徴とする請求項１記載のＰＬＬ回路。2. The reset means switches a switching circuit for switching the second input of the phase comparator, and inputs the start signal to output a signal synchronized with the reference signal. The output signal switches the switching circuit. 2. The PLL circuit according to claim 1, further comprising a start signal synchronization circuit that switches and resets the frequency divider.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029465A JPH08223038A (en) | 1995-02-17 | 1995-02-17 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029465A JPH08223038A (en) | 1995-02-17 | 1995-02-17 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08223038A true JPH08223038A (en) | 1996-08-30 |
Family
ID=12276859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7029465A Pending JPH08223038A (en) | 1995-02-17 | 1995-02-17 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08223038A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013534744A (en) * | 2010-06-03 | 2013-09-05 | インテル コーポレイション | Method and apparatus for delay locked loop and phase locked loop |
| CN113098501A (en) * | 2021-06-07 | 2021-07-09 | 成都市克莱微波科技有限公司 | Design method of broadband miniaturization rapid frequency synthesis |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61196619A (en) * | 1985-02-27 | 1986-08-30 | Hitachi Ltd | Phase pull-in circuit |
| JPH03101311A (en) * | 1989-09-13 | 1991-04-26 | Matsushita Electric Ind Co Ltd | Phase locked loop oscillation circuit |
-
1995
- 1995-02-17 JP JP7029465A patent/JPH08223038A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971202 |