JPH0821582B2 - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH0821582B2 JPH0821582B2 JP2109102A JP10910290A JPH0821582B2 JP H0821582 B2 JPH0821582 B2 JP H0821582B2 JP 2109102 A JP2109102 A JP 2109102A JP 10910290 A JP10910290 A JP 10910290A JP H0821582 B2 JPH0821582 B2 JP H0821582B2
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- film
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、一つの半導体基板に少なくともMIS型素子
を集積化した半導体集積回路に関し、特にその多層配線
技術に関するものである。
を集積化した半導体集積回路に関し、特にその多層配線
技術に関するものである。
（ロ）従来の技術 半導体集積回路には、一つの半導体基板にバイポーラ
トランジスタ、ＰチャンネルMISFET、ＮチャンネルMISF
ETの夫々を設けたものがある（例えば、特開平１−2455
53号公報）。
トランジスタ、ＰチャンネルMISFET、ＮチャンネルMISF
ETの夫々を設けたものがある（例えば、特開平１−2455
53号公報）。
このような半導体集積回路の断面図を第３図に示す。
同図において、（１）はＰ型半導体基板、（２）は基板
（１）全面に積層して形成したＮ型エピタキシャル層、
（３）は基板（１）表面に形成したN+型埋込層、（４）
は基板（１）表面に形成したP+型埋込層、（５）はP+型
分離領域、及び（６）はフィールド酸化膜、（７）はNP
Nトランジスタ（８）のＰ型ベース領域、（９）は同じ
くNPNトランジスタ（８）のN+型エミッタ領域、（10）
はN+型コレクタコンタクト領域、（11）はＮチャンネル
型MOSトランジスタ（12）のＰ型ウェル領域、（13）は
Ｎチャンネル型MOSトラジスタ（12）のＮ型ソース・ド
レイン領域、（14）はゲート電極である。尚、Ｐチャン
ネル型MOSトランジスタは記載していない。（15）は各
素子の不純物拡散領域にオーミックコンタクトする第１
配線層、（16）は層間絶縁膜、（17）は第２配線層であ
る。
同図において、（１）はＰ型半導体基板、（２）は基板
（１）全面に積層して形成したＮ型エピタキシャル層、
（３）は基板（１）表面に形成したN+型埋込層、（４）
は基板（１）表面に形成したP+型埋込層、（５）はP+型
分離領域、及び（６）はフィールド酸化膜、（７）はNP
Nトランジスタ（８）のＰ型ベース領域、（９）は同じ
くNPNトランジスタ（８）のN+型エミッタ領域、（10）
はN+型コレクタコンタクト領域、（11）はＮチャンネル
型MOSトランジスタ（12）のＰ型ウェル領域、（13）は
Ｎチャンネル型MOSトラジスタ（12）のＮ型ソース・ド
レイン領域、（14）はゲート電極である。尚、Ｐチャン
ネル型MOSトランジスタは記載していない。（15）は各
素子の不純物拡散領域にオーミックコンタクトする第１
配線層、（16）は層間絶縁膜、（17）は第２配線層であ
る。
MOS型トラジスタを含む半導体集積回路の場合、MOS部
のコンタミブロッキング性等の点でパッシベーションが
シビアになる。その為、従来の層間絶縁膜（16）はPSG
等の酸化膜が利用され、最後にSiN膜でパッシベーショ
ンを行っていた。また、PSG等では段差の平坦化が困難
であるので、無機系絶縁膜（SOG）（18）による平坦化
が行われていた。
のコンタミブロッキング性等の点でパッシベーションが
シビアになる。その為、従来の層間絶縁膜（16）はPSG
等の酸化膜が利用され、最後にSiN膜でパッシベーショ
ンを行っていた。また、PSG等では段差の平坦化が困難
であるので、無機系絶縁膜（SOG）（18）による平坦化
が行われていた。
（ハ）発明が解決しようとする課題 しかしながら、SOG（Spin On Glass）（18）による平
坦化には限度があり、そのため工程の複雑化や信頼性の
低下を招く欠点があった。
坦化には限度があり、そのため工程の複雑化や信頼性の
低下を招く欠点があった。
そこで本願発明者は、層間絶縁膜（16）として平坦性
に優れ、バイボーラ型ICでの実績が高いポリイミド樹脂
系絶縁膜を用いることを思案した。ところが、ポリミド
樹脂だけではMOS部のコンタミブロッキング性に乏しく
装置全体の信頼性を損なう欠点があった。
に優れ、バイボーラ型ICでの実績が高いポリイミド樹脂
系絶縁膜を用いることを思案した。ところが、ポリミド
樹脂だけではMOS部のコンタミブロッキング性に乏しく
装置全体の信頼性を損なう欠点があった。
（ニ）課題を解決するための手段 本発明は上記従来の欠点に鑑み成されたもので、バイ
ボーラ型素子とMIS型素子とを共存した半導体集積回路
において、第１配線層（36）を覆うシリコン窒化膜（3
9）と、シリコン窒化膜（39）を覆うポリイミド系絶縁
膜（40）と、ポリイミド系絶縁膜（40）の表面を延在し
第１配線層（36）と接続される第２配線層（38）とを具
備することにより、ポリイミド系絶縁膜（40）の使用を
可能ならしめた半導体集積回路を提供するものである。
ボーラ型素子とMIS型素子とを共存した半導体集積回路
において、第１配線層（36）を覆うシリコン窒化膜（3
9）と、シリコン窒化膜（39）を覆うポリイミド系絶縁
膜（40）と、ポリイミド系絶縁膜（40）の表面を延在し
第１配線層（36）と接続される第２配線層（38）とを具
備することにより、ポリイミド系絶縁膜（40）の使用を
可能ならしめた半導体集積回路を提供するものである。
また、シリコン窒化膜（39）とポリイミド系絶縁膜
（40）を積層して層間絶縁膜（37）としたのに伴い、ポ
リイミド系絶縁膜（40）を開口しこのポリイミド系絶縁
膜（40）をマスクとしてシリコン窒化膜（39）を開口す
るようなプロセスとすることにより、前記積層構造の層
間絶縁膜（37）に微細なスルーホール41を形成できる半
導体集積回路の製造方法を提供するものである。
（40）を積層して層間絶縁膜（37）としたのに伴い、ポ
リイミド系絶縁膜（40）を開口しこのポリイミド系絶縁
膜（40）をマスクとしてシリコン窒化膜（39）を開口す
るようなプロセスとすることにより、前記積層構造の層
間絶縁膜（37）に微細なスルーホール41を形成できる半
導体集積回路の製造方法を提供するものである。
（ホ）作 用 本発明によれば、スルーホール（41）の開口部を除き
基板（21）全面をシリコン窒化膜（39）で覆うことがで
きるので、MOS部に対して十分なパッシベーション効果
を与えることができる。また、シリコン窒化膜（39）に
ポリイミド系絶縁膜（40）を形成したので、第１配線層
（36）又はゲート電極（31）等による段差を十分に平坦
化できる。さらに、ポリイミド系絶縁膜（40）をマスク
としてシリコン窒化膜（39）がエッチングするような工
程としたので、微細化し且つ側面をテーパ形状としたス
ルーホール（41）を形成できる。
基板（21）全面をシリコン窒化膜（39）で覆うことがで
きるので、MOS部に対して十分なパッシベーション効果
を与えることができる。また、シリコン窒化膜（39）に
ポリイミド系絶縁膜（40）を形成したので、第１配線層
（36）又はゲート電極（31）等による段差を十分に平坦
化できる。さらに、ポリイミド系絶縁膜（40）をマスク
としてシリコン窒化膜（39）がエッチングするような工
程としたので、微細化し且つ側面をテーパ形状としたス
ルーホール（41）を形成できる。
（ヘ）実施例 以下に本発明の一実施例を図面を参照して詳細に説明
する。
する。
第１図は本発明による半導体集積回路の断面を示す。
同図において、（21）はＰ型シリコン半導体基板、（2
2）は基板（21）全面にエピタキシャル成長して形成し
たN-型エピタキシャル層、（23）はエピタキシャル層
（22）を貫通し素子間分離を行うP+型分離領域、（24）
は分離領域（23）によって島状に形成された島領域、
（25）は選択酸化法によって得られたLOCOS酸化膜であ
る。（26）はNPNトランジスタ（27）のＰ型ベース領
域、（28）はNPNトランジスタ（27）のN+型エミッタ領
域、（29）はNPNトランジスタ（27）のN+型コレクタコ
ンタクト領域、（30）はNPNトラジスト（27）の底部に
埋め込まれたN+型の埋め込み層である。（31）はNch−M
OSFET（32）のゲート電極、（33）はNch−MOSFET（32）
のN+型ソース・ドレイン電極、（34）はNch−MOSFET（3
2）のＰ型ウェル領域、（35）はNch−MOSFET（32）の底
部に埋め込まれたP+型の埋め込み層である。尚、図示し
ないがPch−MOSFETはN-型エピタキシャル層（22）の表
面にゲート電極とＰ型ソース・ドレインを設けて形成さ
れる。ゲート電極（31）は不純物をドープしたポリシリ
コン層から成り、このポリシリコン層はゲート電極（3
1）として用いられる他、ゲート電極（31）の相互接続
や抵抗素子としても用いられるものである。
同図において、（21）はＰ型シリコン半導体基板、（2
2）は基板（21）全面にエピタキシャル成長して形成し
たN-型エピタキシャル層、（23）はエピタキシャル層
（22）を貫通し素子間分離を行うP+型分離領域、（24）
は分離領域（23）によって島状に形成された島領域、
（25）は選択酸化法によって得られたLOCOS酸化膜であ
る。（26）はNPNトランジスタ（27）のＰ型ベース領
域、（28）はNPNトランジスタ（27）のN+型エミッタ領
域、（29）はNPNトランジスタ（27）のN+型コレクタコ
ンタクト領域、（30）はNPNトラジスト（27）の底部に
埋め込まれたN+型の埋め込み層である。（31）はNch−M
OSFET（32）のゲート電極、（33）はNch−MOSFET（32）
のN+型ソース・ドレイン電極、（34）はNch−MOSFET（3
2）のＰ型ウェル領域、（35）はNch−MOSFET（32）の底
部に埋め込まれたP+型の埋め込み層である。尚、図示し
ないがPch−MOSFETはN-型エピタキシャル層（22）の表
面にゲート電極とＰ型ソース・ドレインを設けて形成さ
れる。ゲート電極（31）は不純物をドープしたポリシリ
コン層から成り、このポリシリコン層はゲート電極（3
1）として用いられる他、ゲート電極（31）の相互接続
や抵抗素子としても用いられるものである。
エピタキシャル層（22）表面に形成された個々の素子
は、電極配線によって相互接続され所定の回路機能を構
成する。その電極配線は、先ず各素子の不純物拡散領域
とコンタクトホールを介してオーミックコンタクトし酸
化膜上を延在する第１配線層（36）と、第１配線層（3
6）とは層間絶縁膜（37）によって層間絶縁される第２
配線層（38）とで形成される。電極材料にはAl又はAl−
Siが用いられる。層間絶縁膜（37）は、第１配線層（3
6）やゲート電極（31）を覆うようにプラズマCVD法によ
って形成した膜厚数千Åのシリコン窒化膜（39）と、シ
リコン窒化膜（39）の上にスピンオン塗布法によって形
成した膜厚1.0〜2.0μのポリイミド系脱縁膜（40）との
２層構成から成る。第２配線層（38）はポリイミド系絶
縁膜（40）の上を延在し、第１配線層（36）と第２配線
層（38）とは、層間絶縁膜（37）に開けられたスルーホ
ール（41）を介して層間接続される。スルーホール（4
1）は、ポリイミド系絶縁膜（40）において側面がテー
パ形状を成して第２配線層（38）の断線防止とし、シリ
コン窒化膜（39）においては垂直形状を成して微細コン
タクトとする。そして、最終パッシベーション被膜（4
2）には層間絶縁に用いたポリイミド系絶縁膜（40）と
同系列のポリイミド樹脂をスピンオン塗布して形成す
る。
は、電極配線によって相互接続され所定の回路機能を構
成する。その電極配線は、先ず各素子の不純物拡散領域
とコンタクトホールを介してオーミックコンタクトし酸
化膜上を延在する第１配線層（36）と、第１配線層（3
6）とは層間絶縁膜（37）によって層間絶縁される第２
配線層（38）とで形成される。電極材料にはAl又はAl−
Siが用いられる。層間絶縁膜（37）は、第１配線層（3
6）やゲート電極（31）を覆うようにプラズマCVD法によ
って形成した膜厚数千Åのシリコン窒化膜（39）と、シ
リコン窒化膜（39）の上にスピンオン塗布法によって形
成した膜厚1.0〜2.0μのポリイミド系脱縁膜（40）との
２層構成から成る。第２配線層（38）はポリイミド系絶
縁膜（40）の上を延在し、第１配線層（36）と第２配線
層（38）とは、層間絶縁膜（37）に開けられたスルーホ
ール（41）を介して層間接続される。スルーホール（4
1）は、ポリイミド系絶縁膜（40）において側面がテー
パ形状を成して第２配線層（38）の断線防止とし、シリ
コン窒化膜（39）においては垂直形状を成して微細コン
タクトとする。そして、最終パッシベーション被膜（4
2）には層間絶縁に用いたポリイミド系絶縁膜（40）と
同系列のポリイミド樹脂をスピンオン塗布して形成す
る。
上記本願の構成によれば、第１配線層（36）やゲート
電極（31）の全面を覆うようにシリコン窒化膜（39）が
形成されるので、MOS素子のコンタミブロッキング等、
素子に対して十分なパッシベーション効果を与えること
ができる。一方、シリコン窒化膜（39）の上にはポリイ
ミド系絶縁膜（40）がスピンオン塗布されて第１配線層
（36）やゲート電極（38）が発生する段差を平坦化する
ので、信頼性の高い多層配線構造とすることができる。
電極（31）の全面を覆うようにシリコン窒化膜（39）が
形成されるので、MOS素子のコンタミブロッキング等、
素子に対して十分なパッシベーション効果を与えること
ができる。一方、シリコン窒化膜（39）の上にはポリイ
ミド系絶縁膜（40）がスピンオン塗布されて第１配線層
（36）やゲート電極（38）が発生する段差を平坦化する
ので、信頼性の高い多層配線構造とすることができる。
シリコン窒化膜（39）の上にポリイミド系絶縁膜（4
0）を形成したのには様々な理由がある。先ず本願と逆
にポリイミド系絶縁膜（40）の上にシリコン窒化膜（3
9）を形成した場合は、ポリイミド樹脂によるプラズマC
VD装置の汚染の問題が生じる。MOS型半導体装置では特
に良質な膜質が要求されるから、前記製造装置の汚染は
当然歩留り低下の要因となる。さらに、ポリイミド樹脂
の全面をシリコン窒化膜（39）で覆うと、ポリイミド樹
脂が発生するガスの逃げ場所が無くなってシリコン窒化
膜（39）や第２配線層（38）の所謂「ふくれ」が発生
し、配線不良となる問題が生じる。また、第１配線層
（36）の下に形成した場合は、プロセスの煩雑化を招く
他、信頼性の低下を招く。つまり、本願構成の積層構造
とすることが、他の問題を全て解決する手段となるので
ある。従って、配線層が３層,4層と増大した場合には、
２層目と３層目の層間絶縁膜及び３層目と４層目の層間
絶縁膜はポリイミド系絶縁膜（40）のみの単層構造で行
う。
0）を形成したのには様々な理由がある。先ず本願と逆
にポリイミド系絶縁膜（40）の上にシリコン窒化膜（3
9）を形成した場合は、ポリイミド樹脂によるプラズマC
VD装置の汚染の問題が生じる。MOS型半導体装置では特
に良質な膜質が要求されるから、前記製造装置の汚染は
当然歩留り低下の要因となる。さらに、ポリイミド樹脂
の全面をシリコン窒化膜（39）で覆うと、ポリイミド樹
脂が発生するガスの逃げ場所が無くなってシリコン窒化
膜（39）や第２配線層（38）の所謂「ふくれ」が発生
し、配線不良となる問題が生じる。また、第１配線層
（36）の下に形成した場合は、プロセスの煩雑化を招く
他、信頼性の低下を招く。つまり、本願構成の積層構造
とすることが、他の問題を全て解決する手段となるので
ある。従って、配線層が３層,4層と増大した場合には、
２層目と３層目の層間絶縁膜及び３層目と４層目の層間
絶縁膜はポリイミド系絶縁膜（40）のみの単層構造で行
う。
第２図Ａ乃至第２図Ｆはその製造方法を示す断面図で
ある。以下図面に従い製造方法を説明する。
ある。以下図面に従い製造方法を説明する。
先ず第２図Ａに示す通り、各素子を形成する不純物拡
散領域とゲート電極（31）の形成が終了したエピタキシ
ャル層（22）表面の酸化膜を開口してコンタクトホール
を形成し、Al又はAl−Siの蒸着又はスパッタによる堆積
とパターニングにより、各不純物拡散領域にオーミック
コンタクトする第１配線層（36）を形成する。そして基
板（21）全面に、プラズマCVD法による膜厚数千Åのシ
リコン窒化膜（39）を堆積する。シリコン窒化膜（39）
自体に平坦化能力は無いので、シリコン窒化膜（39）の
表面は第１配線層（36）やゲート電極（31）の段差がそ
のまま反映されることになる。
散領域とゲート電極（31）の形成が終了したエピタキシ
ャル層（22）表面の酸化膜を開口してコンタクトホール
を形成し、Al又はAl−Siの蒸着又はスパッタによる堆積
とパターニングにより、各不純物拡散領域にオーミック
コンタクトする第１配線層（36）を形成する。そして基
板（21）全面に、プラズマCVD法による膜厚数千Åのシ
リコン窒化膜（39）を堆積する。シリコン窒化膜（39）
自体に平坦化能力は無いので、シリコン窒化膜（39）の
表面は第１配線層（36）やゲート電極（31）の段差がそ
のまま反映されることになる。
次いで第２図Ｂに示す通り、シリコン窒化膜（39）の
上にスピンオン塗布法により膜厚1.0〜2.0μのポリイミ
ド系絶縁膜（40）を形成する。塗布したポリイミド系絶
縁膜（40）は、数百℃，数十分の低温熱処理でハーフー
ベークされる。ポリイミド系絶縁膜（40）の表面は、前
記第１配線層（36）等の段差を吸収して平坦化される。
上にスピンオン塗布法により膜厚1.0〜2.0μのポリイミ
ド系絶縁膜（40）を形成する。塗布したポリイミド系絶
縁膜（40）は、数百℃，数十分の低温熱処理でハーフー
ベークされる。ポリイミド系絶縁膜（40）の表面は、前
記第１配線層（36）等の段差を吸収して平坦化される。
次いで第２図Ｃに示す通り、ポリイミド系絶縁膜（4
0）の表面にネガ型のホトレジストを塗布し、これを露
光、現像することによってレジストパターン（43）を形
成する。
0）の表面にネガ型のホトレジストを塗布し、これを露
光、現像することによってレジストパターン（43）を形
成する。
次いで第２図Ｄに示す通り、レジストパターン（43）
をマスクとしてポリイミド系絶縁膜（40）をヒドラジン
溶液によりウェットエッチングする。このウェットエッ
チングは等方性であるので、開口部（44）の側壁はテー
パ形状を成す。ネガ型レジストは前記ヒドラジン溶液に
対して耐性を有するので、正確なエッチングを処すこと
ができる。ポジ型レジストでは前記ヒドラジン溶液に溶
解してしまい、ポリイミド系絶縁膜（40）の膜厚を厚く
できない。先の工程でネガ型レジストを使用した理由は
ここにある。
をマスクとしてポリイミド系絶縁膜（40）をヒドラジン
溶液によりウェットエッチングする。このウェットエッ
チングは等方性であるので、開口部（44）の側壁はテー
パ形状を成す。ネガ型レジストは前記ヒドラジン溶液に
対して耐性を有するので、正確なエッチングを処すこと
ができる。ポジ型レジストでは前記ヒドラジン溶液に溶
解してしまい、ポリイミド系絶縁膜（40）の膜厚を厚く
できない。先の工程でネガ型レジストを使用した理由は
ここにある。
次いで第２図Ｅに示す通り、ネガ型レジストパターン
（43）を除去した後、300〜400℃，数十分の高温熱処理
でポリイミド系絶縁膜（40）をハードベークし、パター
ニングされたポリイミド系絶縁膜（40）をマスクとして
CHF3＋O2のRIE（リアクティブ・イオン・エッチング）
シリコン窒化膜（39）を異方エッチングする。異方エッ
チングによりシリコン窒化膜（39）の側壁は垂直形状を
成すので、第１配線層（36）との接続部は微細化コンタ
クトを得ることができる。レジストパターン（43）をマ
スクとせずポリイミド系絶縁膜（40）をマスクとしたの
は、レジストパターン（43）のネガ型レジストがRIEに
対して耐性に劣るためである。
（43）を除去した後、300〜400℃，数十分の高温熱処理
でポリイミド系絶縁膜（40）をハードベークし、パター
ニングされたポリイミド系絶縁膜（40）をマスクとして
CHF3＋O2のRIE（リアクティブ・イオン・エッチング）
シリコン窒化膜（39）を異方エッチングする。異方エッ
チングによりシリコン窒化膜（39）の側壁は垂直形状を
成すので、第１配線層（36）との接続部は微細化コンタ
クトを得ることができる。レジストパターン（43）をマ
スクとせずポリイミド系絶縁膜（40）をマスクとしたの
は、レジストパターン（43）のネガ型レジストがRIEに
対して耐性に劣るためである。
そして第２図Ｆに示す通り、再度Al又はAl−Siの堆積
とパターニングによって、第１配線層（36）と層間接続
される第２配線層（38）を形成する。
とパターニングによって、第１配線層（36）と層間接続
される第２配線層（38）を形成する。
このように本願発明の製造方法によれば、ポリイミド
系絶縁膜（40）とマスクとしてシリコン窒化膜（39）を
エッチングするような製法としたので、本願の積層層間
絶縁膜（37）を極めて効率的にスルーホール加工するこ
とができる。また、ポリイミド系絶縁膜（40）は等方性
エッチングによりテーパ形状、シリコン窒化膜（39）は
異方性エッチングにより垂直形状とすることができるの
で、ステップカバレージに優れ微細化コンタクトも実現
できるスルーホール加工を行うことができる。さらに、
ネガレジストを使用した場合は、前述した理由によりポ
リイミド系絶縁膜（40）を厚くできるので、表面の平坦
化を容易に行うことができ、プロセスの簡略化を図れる
他、信頼性の高い多層配線構造とすることができる。
系絶縁膜（40）とマスクとしてシリコン窒化膜（39）を
エッチングするような製法としたので、本願の積層層間
絶縁膜（37）を極めて効率的にスルーホール加工するこ
とができる。また、ポリイミド系絶縁膜（40）は等方性
エッチングによりテーパ形状、シリコン窒化膜（39）は
異方性エッチングにより垂直形状とすることができるの
で、ステップカバレージに優れ微細化コンタクトも実現
できるスルーホール加工を行うことができる。さらに、
ネガレジストを使用した場合は、前述した理由によりポ
リイミド系絶縁膜（40）を厚くできるので、表面の平坦
化を容易に行うことができ、プロセスの簡略化を図れる
他、信頼性の高い多層配線構造とすることができる。
（ト）発明の効果 以上に説明した通り、本発明によれば、層間絶縁膜
（37）としてシリコン窒化膜（39）とポリイミド系絶縁
膜（40）との積層構造としたので、MOS部のコンタミブ
ロッキング等パッシベーション効果を維持しつつ、層間
絶縁にポリイミド系絶縁膜（40）を利用できる利点を有
する。そのため、極めて平坦な表面を得ることができ、
これが信頼性の高い多層配線構造を提供できる利点を有
する他、ポリイミド系絶縁膜（40）による平坦化は他の
SOGやPSGリフロー等の平坦化手段よりプロセスが簡単で
あり、工程の単純化及びローコスト化が図れる利点を有
する。
（37）としてシリコン窒化膜（39）とポリイミド系絶縁
膜（40）との積層構造としたので、MOS部のコンタミブ
ロッキング等パッシベーション効果を維持しつつ、層間
絶縁にポリイミド系絶縁膜（40）を利用できる利点を有
する。そのため、極めて平坦な表面を得ることができ、
これが信頼性の高い多層配線構造を提供できる利点を有
する他、ポリイミド系絶縁膜（40）による平坦化は他の
SOGやPSGリフロー等の平坦化手段よりプロセスが簡単で
あり、工程の単純化及びローコスト化が図れる利点を有
する。
さらに本願の製造方法によれば、上記積層層間絶縁膜
（37）に対してテーパ形状と垂直形状とを組み合わた形
状のスルーホール（41）を形成できる利点を有する。そ
のため、前記多層配線構造の信頼性向上に寄与できる。
また、レジストパターン（43）にネガ型レジストを用い
た場合は、ポリイミド系絶縁膜（40）のエッチング液に
対して耐性を示すので、ポリイミド系絶縁膜（40）の膜
厚を厚くすることができ、これが平坦性向上に寄与でき
る利点を有する。
（37）に対してテーパ形状と垂直形状とを組み合わた形
状のスルーホール（41）を形成できる利点を有する。そ
のため、前記多層配線構造の信頼性向上に寄与できる。
また、レジストパターン（43）にネガ型レジストを用い
た場合は、ポリイミド系絶縁膜（40）のエッチング液に
対して耐性を示すので、ポリイミド系絶縁膜（40）の膜
厚を厚くすることができ、これが平坦性向上に寄与でき
る利点を有する。
第１図は本発明を説明する為の断面図、第２図Ａ〜第２
図Ｆは本発明の製造方法を説明する為の断面図、第３図
は従来例を説明する為の断面図である。
図Ｆは本発明の製造方法を説明する為の断面図、第３図
は従来例を説明する為の断面図である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 ３２１ Ａ
Claims (4)
- 【請求項１】少なくともMIS型素子を集積化した半導体
集積回路において、 回路素子を形成する半導体層の上を被覆するシリコン酸
化膜と、 前記シリコン酸化膜に形成したコンタクトホールと、 前記コンタクトホール部分を覆い前記シリコン酸化膜の
上を延在する下層のアルミ配線層と、 前記下層のアルミ配線層の上および前記シリコン酸化膜
の上を被覆するシリコン窒化膜と、 前記下層のアルミ配線層の層間接続部分に形成した、前
記シリコン窒化膜の開口と、 前記シリコン窒化膜の上に、表面が平坦化するように形
成したポリイミド絶縁膜と、 前記ポリイミド絶縁膜に形成した層間接続用の開口と、 前記ポリイミド絶縁膜の開口と前記シリコン窒化膜の開
口を通して前記下層のアルミ配線層にコンタクトし、前
記ポリイミド絶縁膜の上を延在する上層のアルミ配線層
とを具備し、 前記上層のアルミ配線層から上で且つ最終パッシベーシ
ョン膜までの絶縁膜をポリイミド系の樹脂のみで構成す
ることを特徴とする半導体集積回路。 - 【請求項２】多層配線を有する半導体集積回路の製造方
法において、 半導体層の表面に回路素子を作り込む工程と、 前記半導体層の上を被覆するシリコン酸化膜を形成する
工程と、 前記シリコン酸化膜の上に下層のアルミ配線層を形成す
る工程と、 前記下層のアルミ配線層の上および前記シリコン酸化膜
の上を被覆するシリコン窒化膜を形成する工程と、 前記シリコン窒化膜の上に、スピンオンにより表面が平
坦となるようにポリイミド系絶縁膜を形成する工程と、 前記ポリイミド絶縁膜の表面にネガ型レジストによりホ
トレジストパターンを形成する工程と、 前記ホトレジストパターンをマスクとしてウェットエッ
チングにより前記ポリイミド絶縁膜を等方エッチングし
て開口を形成する工程と、 前記ホトレジストパターンを除去する工程と、 前記パターニングされた前記ポリイミド絶縁膜の開口を
マスクとして、前記ポリイミド絶縁膜の開口部分に露出
したシリコン窒化膜を異方エッチングし、側壁がほぼ垂
直なる開口を形成する工程と、 前記ポリイミド絶縁膜の上を延在し、前記ポリイミド絶
縁膜の開口と前記シリコン窒化膜の開口を通して前記下
層のアルミ配線層とコンタクトする上層のアルミ配線層
を形成する工程と、 前記上層のアルミ配線層より上で最終パッシベーション
膜までの絶縁膜をポリイミド系の樹脂のみで形成する工
程とを具備することを特徴とする半導体集積回路の製造
方法。 - 【請求項３】前記半導体集積回路はバイポーラ型素子と
MIS型素子を共存したものであることを特徴とする請求
項１記載の半導体集積回路又は請求項２記載の半導体集
積回路の製造方法。 - 【請求項４】前記ポリイミド絶縁膜は前記ホトレジスト
の除去後にハードベークされ、そして前記シリコン窒化
膜の開口を行うことを特徴とする請求項２記載の半導体
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109102A JPH0821582B2 (ja) | 1990-04-25 | 1990-04-25 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109102A JPH0821582B2 (ja) | 1990-04-25 | 1990-04-25 | 半導体集積回路とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH047858A JPH047858A (ja) | 1992-01-13 |
| JPH0821582B2 true JPH0821582B2 (ja) | 1996-03-04 |
Family
ID=14501629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2109102A Expired - Fee Related JPH0821582B2 (ja) | 1990-04-25 | 1990-04-25 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821582B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116001A (ja) * | 1995-10-16 | 1997-05-02 | Nec Yamagata Ltd | 半導体装置及びその製造方法 |
| US5940732A (en) | 1995-11-27 | 1999-08-17 | Semiconductor Energy Laboratory Co., | Method of fabricating semiconductor device |
| JP4209822B2 (ja) * | 1995-11-27 | 2009-01-14 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法及びｅｌ表示装置の作製方法 |
| US6294799B1 (en) | 1995-11-27 | 2001-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329517A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63202939A (ja) * | 1987-02-18 | 1988-08-22 | Minolta Camera Co Ltd | 多層配線の製造方法 |
| JPH0797581B2 (ja) * | 1988-07-18 | 1995-10-18 | シャープ株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-04-25 JP JP2109102A patent/JPH0821582B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH047858A (ja) | 1992-01-13 |
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