JPH08205542A - 直流コンバータ装置 - Google Patents
直流コンバータ装置Info
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- JPH08205542A JPH08205542A JP1348195A JP1348195A JPH08205542A JP H08205542 A JPH08205542 A JP H08205542A JP 1348195 A JP1348195 A JP 1348195A JP 1348195 A JP1348195 A JP 1348195A JP H08205542 A JPH08205542 A JP H08205542A
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- control circuit
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Abstract
(57)【要約】
【目的】 直流コンバータ装置の回路構成の簡素化、小
型化及び軽量化を図る。 【構成】 本発明の直流コンバータ装置では、入力端子
1、2の電位が各々正、負であるときに第2の制御回路
18が動作されて第2のMOS-FET16がオン・オ
フ制御され、入力端子1、2の電位が各々負、正である
ときに第1の制御回路15が動作されて第1のMOS-
FET13がオン・オフ制御される。したがって、第1
及び第2の制御回路15、18の回路構成を簡略化して
直流コンバータ装置の回路構成を簡素化することができ
る。また、第1及び第2の制御回路15、18はそれぞ
れ第1及び第2のMOS-FET13、16に流れる高
周波の電流を第1及び第2の電流検出用抵抗14、17
で検出してオン・オフ期間の制御を行うため、商用電流
トランス等の大形で重量の大きい電流検出手段が不要と
なり、直流コンバータ装置の小形化及び軽量化を図るこ
とができる。
型化及び軽量化を図る。 【構成】 本発明の直流コンバータ装置では、入力端子
1、2の電位が各々正、負であるときに第2の制御回路
18が動作されて第2のMOS-FET16がオン・オ
フ制御され、入力端子1、2の電位が各々負、正である
ときに第1の制御回路15が動作されて第1のMOS-
FET13がオン・オフ制御される。したがって、第1
及び第2の制御回路15、18の回路構成を簡略化して
直流コンバータ装置の回路構成を簡素化することができ
る。また、第1及び第2の制御回路15、18はそれぞ
れ第1及び第2のMOS-FET13、16に流れる高
周波の電流を第1及び第2の電流検出用抵抗14、17
で検出してオン・オフ期間の制御を行うため、商用電流
トランス等の大形で重量の大きい電流検出手段が不要と
なり、直流コンバータ装置の小形化及び軽量化を図るこ
とができる。
Description
【0001】
【産業上の利用分野】本発明は直流コンバータ装置、特
に入力電流の力率改善機能を有する直流コンバータ装置
に関するものである。
に入力電流の力率改善機能を有する直流コンバータ装置
に関するものである。
【0002】
【従来の技術】商用交流電源等から供給される交流電力
を直流電力に変換する直流コンバータ装置は、従来から
電子機器及び電気機器の分野で広く用いられている。例
えば図10に示す直流コンバータ装置は、第1及び第2
のスイッチング素子としての第1及び第2のMOS-F
ET13、16と第1及び第2の整流素子としての第1
及び第2のダイオード7、8とを橋絡(ブリッジ)接続
して成るブリッジ回路23と、ブリッジ回路23の一方
の対角の各々の接続点間、即ち第1のMOS-FET1
3及び第1のダイオード7の接続点と第2のMOS-F
ET16及び第2のダイオード8の接続点との間に接続
された平滑コンデンサ10と、ブリッジ回路23の他方
の対角の各々の接続点間、即ち一端が入力端子1、フィ
ルタ回路3及びリアクトル6を介して第1及び第2のM
OS-FET13、16の接続点に接続されかつ他端が
入力端子2、フィルタ回路3を介して第1及び第2のダ
イオード7、8の接続点に接続された交流電源0と、第
1及び第2のMOS-FET13、16と並列に接続さ
れた第3及び第4の整流素子としての第3及び第4のダ
イオード19、20と、第1及び第2のMOS-FET
13、16の各ゲート端子(制御端子)に第1及び第2
の駆動信号VG1、VG2をそれぞれ付与して第1及び第2
のMOS-FET13、16をオン・オフ制御する制御
回路24とを備えている。また、フィルタ回路3と第1
及び第2のダイオード7、8の接続点との間には交流入
力電流IINを検出する商用電流トランス52が設けられ
ている。図10において、11、12は出力端子、4
6、47は分圧用抵抗を示す。制御回路24内には、ダ
イオードブリッジ54及び抵抗59から成りかつ商用電
流トランス52により検出された交流入力電流IINをそ
の電流に対応する電圧として検出する入力電流検出回路
25と、1次及び2次巻線53a、53bを有する商用ト
ランス53、整流用ダイオード56、抵抗57及び定電
圧ダイオード70から成る入力電圧極性検出回路26
と、分圧用抵抗46、47の接続点の電圧と第1の基準
電源41の第1の基準電圧VS1とを比較するオペアンプ
36と、三角波信号を出力する三角波発振器35と、セ
ット信号を発生するセット信号発生器33と、抵抗3
7、38により合成された入力電流検出回路25の検出
出力及び三角波発振器35の三角波出力の合成出力とオ
ペアンプ36の比較出力とを比較するコンパレータ34
と、コンパレータ34の比較出力からリセット信号を生
成するリセット信号形成回路32と、セット信号発生器
33のセット信号によりセット状態となりかつリセット
信号形成回路32のリセット信号によりリセット状態と
なるR-Sフリップフロップ31と、入力電圧極性検出
回路26の出力信号を反転増幅する反転増幅器64と、
R-Sフリップフロップ31の出力信号及び反転増幅器
64の出力信号の論理積を演算する第1のANDゲート
65と、第1のANDゲート65の演算出力信号の直流
バイアスレベルを調整して第1の駆動信号VG1を出力す
る電位変換器66と、R-Sフリップフロップ31の出
力信号及び入力電圧極性検出回路26の出力信号の論理
積を演算して第2の駆動信号VG2を出力する第2のAN
Dゲート67とが設けられている。電位変換器66とし
ては、例えばIR社製のIR2112等が使用可能であ
る。
を直流電力に変換する直流コンバータ装置は、従来から
電子機器及び電気機器の分野で広く用いられている。例
えば図10に示す直流コンバータ装置は、第1及び第2
のスイッチング素子としての第1及び第2のMOS-F
ET13、16と第1及び第2の整流素子としての第1
及び第2のダイオード7、8とを橋絡(ブリッジ)接続
して成るブリッジ回路23と、ブリッジ回路23の一方
の対角の各々の接続点間、即ち第1のMOS-FET1
3及び第1のダイオード7の接続点と第2のMOS-F
ET16及び第2のダイオード8の接続点との間に接続
された平滑コンデンサ10と、ブリッジ回路23の他方
の対角の各々の接続点間、即ち一端が入力端子1、フィ
ルタ回路3及びリアクトル6を介して第1及び第2のM
OS-FET13、16の接続点に接続されかつ他端が
入力端子2、フィルタ回路3を介して第1及び第2のダ
イオード7、8の接続点に接続された交流電源0と、第
1及び第2のMOS-FET13、16と並列に接続さ
れた第3及び第4の整流素子としての第3及び第4のダ
イオード19、20と、第1及び第2のMOS-FET
13、16の各ゲート端子(制御端子)に第1及び第2
の駆動信号VG1、VG2をそれぞれ付与して第1及び第2
のMOS-FET13、16をオン・オフ制御する制御
回路24とを備えている。また、フィルタ回路3と第1
及び第2のダイオード7、8の接続点との間には交流入
力電流IINを検出する商用電流トランス52が設けられ
ている。図10において、11、12は出力端子、4
6、47は分圧用抵抗を示す。制御回路24内には、ダ
イオードブリッジ54及び抵抗59から成りかつ商用電
流トランス52により検出された交流入力電流IINをそ
の電流に対応する電圧として検出する入力電流検出回路
25と、1次及び2次巻線53a、53bを有する商用ト
ランス53、整流用ダイオード56、抵抗57及び定電
圧ダイオード70から成る入力電圧極性検出回路26
と、分圧用抵抗46、47の接続点の電圧と第1の基準
電源41の第1の基準電圧VS1とを比較するオペアンプ
36と、三角波信号を出力する三角波発振器35と、セ
ット信号を発生するセット信号発生器33と、抵抗3
7、38により合成された入力電流検出回路25の検出
出力及び三角波発振器35の三角波出力の合成出力とオ
ペアンプ36の比較出力とを比較するコンパレータ34
と、コンパレータ34の比較出力からリセット信号を生
成するリセット信号形成回路32と、セット信号発生器
33のセット信号によりセット状態となりかつリセット
信号形成回路32のリセット信号によりリセット状態と
なるR-Sフリップフロップ31と、入力電圧極性検出
回路26の出力信号を反転増幅する反転増幅器64と、
R-Sフリップフロップ31の出力信号及び反転増幅器
64の出力信号の論理積を演算する第1のANDゲート
65と、第1のANDゲート65の演算出力信号の直流
バイアスレベルを調整して第1の駆動信号VG1を出力す
る電位変換器66と、R-Sフリップフロップ31の出
力信号及び入力電圧極性検出回路26の出力信号の論理
積を演算して第2の駆動信号VG2を出力する第2のAN
Dゲート67とが設けられている。電位変換器66とし
ては、例えばIR社製のIR2112等が使用可能であ
る。
【0003】図10に示す直流コンバータ装置の動作は
次の通りである。入力端子1、2がそれぞれ正(+)、
負(−)の電位であるとき、制御回路24から出力され
る図12(A)に示す第2の駆動信号VG2(H点)が高
(ハイ)レベルとなり、第2のMOS-FET16がオ
ン状態になると、入力端子1、フィルタ回路3、リアク
トル6、第2のMOS-FET16、第2のダイオード
8、商用電流トランス52、フィルタ回路3及び入力端
子2の経路で電流が流れ、リアクトル6にエネルギが蓄
積される。その後、第2の駆動信号VG2が高(ハイ)レ
ベルから低(ロウ)レベルとなり、第2のMOS-FE
T16がオン状態からオフ状態になると、リアクトル6
に蓄積されたエネルギが平滑コンデンサ10に向けて放
出され、入力端子1、フィルタ回路3、リアクトル6、
第3のダイオード19、平滑コンデンサ10、第2のダ
イオード8、商用電流トランス52、フィルタ回路3及
び入力端子2の経路で電流が流れる。このとき、図11
(A)に示す入力端子1、2間の交流入力電圧VINがリア
クトル6の両端の電圧に重畳される。即ち、このときの
図10の回路は、リアクトル6、第2、第3のダイオー
ド8、19、平滑コンデンサ10及び第2のMOS-F
ET16により構成される昇圧チョッパ回路として動作
する。このときの第2のMOS-FET16、第2のダ
イオード8及び第3のダイオード19の各々に流れる電
流IDS2、ID2及びID3の波形を図11(B)、(D)及び
(F)にそれぞれ示す。次に、入力端子1、2の電位が反
転してそれぞれ負(−)、正(+)の電位になるとき、
制御回路24から出力される図12(B)に示す第1の駆
動信号VG1(I点)が低レベルから高レベルとなり、第
1のMOS-FET13がオフ状態からオン状態になる
と、入力端子2、フィルタ回路3、商用電流トランス5
2、第1のダイオード7、第1のMOS-FET13、
リアクトル6、フィルタ回路3及び入力端子1の経路で
電流が流れ、前述とは逆の極性でリアクトル6にエネル
ギが蓄積される。その後、第1の駆動信号VG1が高レベ
ルから低レベルとなり、第1のMOS-FET13がオ
ン状態からオフ状態になると、リアクトル6に蓄積され
たエネルギが平滑コンデンサ10に向けて放出され、入
力端子2、フィルタ回路3、商用電流トランス52、第
1のダイオード7、平滑コンデンサ10、第4のダイオ
ード20、リアクトル6、フィルタ回路3及び入力端子
1の経路で電流が流れる。このとき、図11(A)に示す
入力端子1、2間の交流入力電圧VINがリアクトル6の
両端の電圧に重畳される。即ち、このときの図10の回
路は、リアクトル6、第1、第4のダイオード7、2
0、平滑コンデンサ10及び第1のMOS-FET13
により構成される昇圧チョッパ回路として動作する。こ
のときの第1のMOS-FET13、第1のダイオード
7及び第4のダイオード20の各々に流れる電流
IDS1、ID1及びID4の波形を図11(C)、(E)及び
(G)にそれぞれ示す。以上の動作により、平滑コンデン
サ10の両端、即ち出力端子11、12からそれぞれ正
(+)及び負(−)の電位とする安定化された直流電圧
が発生する。
次の通りである。入力端子1、2がそれぞれ正(+)、
負(−)の電位であるとき、制御回路24から出力され
る図12(A)に示す第2の駆動信号VG2(H点)が高
(ハイ)レベルとなり、第2のMOS-FET16がオ
ン状態になると、入力端子1、フィルタ回路3、リアク
トル6、第2のMOS-FET16、第2のダイオード
8、商用電流トランス52、フィルタ回路3及び入力端
子2の経路で電流が流れ、リアクトル6にエネルギが蓄
積される。その後、第2の駆動信号VG2が高(ハイ)レ
ベルから低(ロウ)レベルとなり、第2のMOS-FE
T16がオン状態からオフ状態になると、リアクトル6
に蓄積されたエネルギが平滑コンデンサ10に向けて放
出され、入力端子1、フィルタ回路3、リアクトル6、
第3のダイオード19、平滑コンデンサ10、第2のダ
イオード8、商用電流トランス52、フィルタ回路3及
び入力端子2の経路で電流が流れる。このとき、図11
(A)に示す入力端子1、2間の交流入力電圧VINがリア
クトル6の両端の電圧に重畳される。即ち、このときの
図10の回路は、リアクトル6、第2、第3のダイオー
ド8、19、平滑コンデンサ10及び第2のMOS-F
ET16により構成される昇圧チョッパ回路として動作
する。このときの第2のMOS-FET16、第2のダ
イオード8及び第3のダイオード19の各々に流れる電
流IDS2、ID2及びID3の波形を図11(B)、(D)及び
(F)にそれぞれ示す。次に、入力端子1、2の電位が反
転してそれぞれ負(−)、正(+)の電位になるとき、
制御回路24から出力される図12(B)に示す第1の駆
動信号VG1(I点)が低レベルから高レベルとなり、第
1のMOS-FET13がオフ状態からオン状態になる
と、入力端子2、フィルタ回路3、商用電流トランス5
2、第1のダイオード7、第1のMOS-FET13、
リアクトル6、フィルタ回路3及び入力端子1の経路で
電流が流れ、前述とは逆の極性でリアクトル6にエネル
ギが蓄積される。その後、第1の駆動信号VG1が高レベ
ルから低レベルとなり、第1のMOS-FET13がオ
ン状態からオフ状態になると、リアクトル6に蓄積され
たエネルギが平滑コンデンサ10に向けて放出され、入
力端子2、フィルタ回路3、商用電流トランス52、第
1のダイオード7、平滑コンデンサ10、第4のダイオ
ード20、リアクトル6、フィルタ回路3及び入力端子
1の経路で電流が流れる。このとき、図11(A)に示す
入力端子1、2間の交流入力電圧VINがリアクトル6の
両端の電圧に重畳される。即ち、このときの図10の回
路は、リアクトル6、第1、第4のダイオード7、2
0、平滑コンデンサ10及び第1のMOS-FET13
により構成される昇圧チョッパ回路として動作する。こ
のときの第1のMOS-FET13、第1のダイオード
7及び第4のダイオード20の各々に流れる電流
IDS1、ID1及びID4の波形を図11(C)、(E)及び
(G)にそれぞれ示す。以上の動作により、平滑コンデン
サ10の両端、即ち出力端子11、12からそれぞれ正
(+)及び負(−)の電位とする安定化された直流電圧
が発生する。
【0004】また、制御回路24の動作は次の通りであ
る。三角波発振器35から図12(E)に示す三角波信号
VL(L点)が出力されると共にセット信号発生器33
から図12(D)に示すセット信号VK(K点)が出力さ
れる。このセット信号VKはR-Sフリップフロップ31
のセット端子Sに入力され、セット信号VKが高レベル
のときR-Sフリップフロップ31がセット状態とな
り、R-Sフリップフロップ31の出力端子Qの信号が
高レベルとなる。R-Sフリップフロップ31の出力信
号は、第1及び第2のANDゲート65、67の一方の
入力端子にそれぞれ入力される。入力端子1、2間の交
流入力電圧VINは、入力電圧極性検出回路26内の商用
トランス53の1次巻線53aに印加され、2次巻線5
3bに電圧が誘起される。商用トランス53の2次巻線
53bに誘起された電圧は、整流用ダイオード56によ
り半波整流されて抵抗57及び定電圧ダイオード70に
より一定の電圧レベルに変換される。この例における入
力電圧極性検出回路26は、入力端子1、2の電位がそ
れぞれ正(+)、負(−)である場合に定電圧ダイオー
ド70の両端の電圧VO(O点)が図12(H)に示すよ
うに高レベルとなり、入力端子1、2の電位がそれぞれ
負(−)、正(+)である場合に定電圧ダイオード70
の両端の電圧VOが図12(H)に示すように低レベルと
なる。定電圧ダイオード70の電圧VOは、第2のAN
Dゲート67の他方の入力端子に入力されると共に反転
増幅器64により反転されて第1のANDゲート65の
他方の入力端子に入力される。このため、R-Sフリッ
プフロップ31の出力信号は交流入力電圧VINの半周期
毎に第1及び第2のANDゲート65、67から交互に
出力される。第1のANDゲート65の出力信号は電位
変換器66により直流バイアスレベルを調整されて第1
のMOS-FET13のゲート端子へ付与される第1の
駆動信号VG1(I点)となり、第2のANDゲート67
の出力信号は第2のMOS-FET16のゲート端子へ
付与される第2の駆動信号VG2(H点)となる。これに
より、例えば入力端子1、2の電位がそれぞれ正
(+)、負(−)である場合は第2のMOS-FET1
6がオン状態となり、入力端子1、2の電位がそれぞれ
負(−)、正(+)である場合は第1のMOS-FET
13がオン状態となる。このときの第1及び第2のMO
S-FET13、16に流れる電流IDS1、IDS2の波形
は、それぞれ図11(C)及び(B)に示すように交流入力
電圧VIN及びリアクトル6のインダクタンスで決まる傾
きをもつ電流波形となる。これらの電流IDS1、I
DS2は、商用電流トランス52により検出されて入力電
流検出回路25内のダイオードブリッジ54により全波
整流され、抵抗59により電流IDS1、IDS2に対応する
電圧に変換される。更に、抵抗59の両端の電圧、即ち
入力電流検出回路25の出力電圧は、抵抗37、38に
より三角波発振器35の三角波信号VLの電圧と合成さ
れ、コンパレータ34の一方の入力端子に入力される。
このときのコンパレータ34の一方の入力端子の電圧V
M(M点)の波形を図12(F)に示す。出力端子11、
12間の直流出力電圧VOUTは分圧用抵抗46、47に
より分圧され、分圧用抵抗46、47の分圧点(接続
点)の電圧はオペアンプ36により第1の基準電源41
の第1の基準電圧VS1と比較される。オペアンプ36の
比較出力は、直流出力電圧VOUTのフィードバック値と
してコンパレータ34の他方の入力端子に入力される。
このときのコンパレータ34の他方の入力端子の電圧V
N(N点)の波形を図12(G)に示す。これらの電圧
VM、VNはコンパレータ34により比較され、コンパレ
ータ34の比較出力によりリセット信号形成回路32か
ら図12(C)に示すリセット信号VJ(J点)が出力さ
れる。このリセット信号VJはR-Sフリップフロップ3
1のリセット端子Rに入力され、リセット信号VJが高
レベルのときR-Sフリップフロップ31がリセット状
態となり、R-Sフリップフロップ31の出力端子Qの
信号が高レベルから低レベルとなる。よって、図12
(A)〜(C)に示すようにリセット信号形成回路32から
リセット信号VJが出力されたときに第1及び第2のM
OS-FET13、16の第1及び第2の駆動信号
VG1、VG2が高レベルから低レベルとなり、第1及び第
2のMOS-FET13、16がオン状態からオフ状態
となる。
る。三角波発振器35から図12(E)に示す三角波信号
VL(L点)が出力されると共にセット信号発生器33
から図12(D)に示すセット信号VK(K点)が出力さ
れる。このセット信号VKはR-Sフリップフロップ31
のセット端子Sに入力され、セット信号VKが高レベル
のときR-Sフリップフロップ31がセット状態とな
り、R-Sフリップフロップ31の出力端子Qの信号が
高レベルとなる。R-Sフリップフロップ31の出力信
号は、第1及び第2のANDゲート65、67の一方の
入力端子にそれぞれ入力される。入力端子1、2間の交
流入力電圧VINは、入力電圧極性検出回路26内の商用
トランス53の1次巻線53aに印加され、2次巻線5
3bに電圧が誘起される。商用トランス53の2次巻線
53bに誘起された電圧は、整流用ダイオード56によ
り半波整流されて抵抗57及び定電圧ダイオード70に
より一定の電圧レベルに変換される。この例における入
力電圧極性検出回路26は、入力端子1、2の電位がそ
れぞれ正(+)、負(−)である場合に定電圧ダイオー
ド70の両端の電圧VO(O点)が図12(H)に示すよ
うに高レベルとなり、入力端子1、2の電位がそれぞれ
負(−)、正(+)である場合に定電圧ダイオード70
の両端の電圧VOが図12(H)に示すように低レベルと
なる。定電圧ダイオード70の電圧VOは、第2のAN
Dゲート67の他方の入力端子に入力されると共に反転
増幅器64により反転されて第1のANDゲート65の
他方の入力端子に入力される。このため、R-Sフリッ
プフロップ31の出力信号は交流入力電圧VINの半周期
毎に第1及び第2のANDゲート65、67から交互に
出力される。第1のANDゲート65の出力信号は電位
変換器66により直流バイアスレベルを調整されて第1
のMOS-FET13のゲート端子へ付与される第1の
駆動信号VG1(I点)となり、第2のANDゲート67
の出力信号は第2のMOS-FET16のゲート端子へ
付与される第2の駆動信号VG2(H点)となる。これに
より、例えば入力端子1、2の電位がそれぞれ正
(+)、負(−)である場合は第2のMOS-FET1
6がオン状態となり、入力端子1、2の電位がそれぞれ
負(−)、正(+)である場合は第1のMOS-FET
13がオン状態となる。このときの第1及び第2のMO
S-FET13、16に流れる電流IDS1、IDS2の波形
は、それぞれ図11(C)及び(B)に示すように交流入力
電圧VIN及びリアクトル6のインダクタンスで決まる傾
きをもつ電流波形となる。これらの電流IDS1、I
DS2は、商用電流トランス52により検出されて入力電
流検出回路25内のダイオードブリッジ54により全波
整流され、抵抗59により電流IDS1、IDS2に対応する
電圧に変換される。更に、抵抗59の両端の電圧、即ち
入力電流検出回路25の出力電圧は、抵抗37、38に
より三角波発振器35の三角波信号VLの電圧と合成さ
れ、コンパレータ34の一方の入力端子に入力される。
このときのコンパレータ34の一方の入力端子の電圧V
M(M点)の波形を図12(F)に示す。出力端子11、
12間の直流出力電圧VOUTは分圧用抵抗46、47に
より分圧され、分圧用抵抗46、47の分圧点(接続
点)の電圧はオペアンプ36により第1の基準電源41
の第1の基準電圧VS1と比較される。オペアンプ36の
比較出力は、直流出力電圧VOUTのフィードバック値と
してコンパレータ34の他方の入力端子に入力される。
このときのコンパレータ34の他方の入力端子の電圧V
N(N点)の波形を図12(G)に示す。これらの電圧
VM、VNはコンパレータ34により比較され、コンパレ
ータ34の比較出力によりリセット信号形成回路32か
ら図12(C)に示すリセット信号VJ(J点)が出力さ
れる。このリセット信号VJはR-Sフリップフロップ3
1のリセット端子Rに入力され、リセット信号VJが高
レベルのときR-Sフリップフロップ31がリセット状
態となり、R-Sフリップフロップ31の出力端子Qの
信号が高レベルから低レベルとなる。よって、図12
(A)〜(C)に示すようにリセット信号形成回路32から
リセット信号VJが出力されたときに第1及び第2のM
OS-FET13、16の第1及び第2の駆動信号
VG1、VG2が高レベルから低レベルとなり、第1及び第
2のMOS-FET13、16がオン状態からオフ状態
となる。
【0005】図10に示す直流コンバータ装置では、図
11に示すように交流入力電圧VINが高い場合は第1及
び第2のMOS-FET13、16のオン期間が短く、
交流入力電圧VINが低い場合は第1及び第2のMOS-
FET13、16のオン期間が長くなる。したがって、
交流入力電流IINの波形が正弦波状になり、入力電流の
力率が改善される。
11に示すように交流入力電圧VINが高い場合は第1及
び第2のMOS-FET13、16のオン期間が短く、
交流入力電圧VINが低い場合は第1及び第2のMOS-
FET13、16のオン期間が長くなる。したがって、
交流入力電流IINの波形が正弦波状になり、入力電流の
力率が改善される。
【0006】
【発明が解決しようとする課題】ところで、図10に示
す従来の直流コンバータ装置では、第1及び第2のMO
S-FET13、16の電位が大きく変動(0〜300
V程度)するため、第1及び第2の制御信号VG1、VG2
の直流バイアスレベルを調整する必要がある。そのた
め、例えば図10の回路では第1のANDゲート65と
第1のMOS-FET13のゲート端子との間に回路構
成の複雑な電位変換器66を設けて第1の制御信号VG1
の直流バイアスレベルを調整している。このため、制御
回路24の回路構成が複雑になる欠点があった。また、
入力電流検出ラインの電位が大きく変動するために主回
路の入力側と制御回路24とを絶縁する必要があり、そ
のため図10の回路では商用電流トランス52により商
用周波数(50〜60Hz)の交流入力電流IINを検出
している。このため、大形で重量の大きい電流トランス
を使用する必要がある。よって、直流コンバータ装置が
大形化すると共に重量が増加する欠点があった。
す従来の直流コンバータ装置では、第1及び第2のMO
S-FET13、16の電位が大きく変動(0〜300
V程度)するため、第1及び第2の制御信号VG1、VG2
の直流バイアスレベルを調整する必要がある。そのた
め、例えば図10の回路では第1のANDゲート65と
第1のMOS-FET13のゲート端子との間に回路構
成の複雑な電位変換器66を設けて第1の制御信号VG1
の直流バイアスレベルを調整している。このため、制御
回路24の回路構成が複雑になる欠点があった。また、
入力電流検出ラインの電位が大きく変動するために主回
路の入力側と制御回路24とを絶縁する必要があり、そ
のため図10の回路では商用電流トランス52により商
用周波数(50〜60Hz)の交流入力電流IINを検出
している。このため、大形で重量の大きい電流トランス
を使用する必要がある。よって、直流コンバータ装置が
大形化すると共に重量が増加する欠点があった。
【0007】そこで、本発明は回路構成が簡素でかつ小
形、軽量の直流コンバータ装置を提供することを目的と
する。
形、軽量の直流コンバータ装置を提供することを目的と
する。
【0008】
【課題を解決するための手段】本発明による直流コンバ
ータ装置は、第1及び第2のスイッチング素子と第1及
び第2の整流素子とを橋絡接続して成るブリッジ回路
と、該ブリッジ回路の一方の対角の各々の接続点間に接
続された平滑コンデンサと、前記ブリッジ回路の他方の
対角の各々の接続点間にリアクトルを介して接続された
交流電源とを備え、前記第1及び第2のスイッチング素
子をオン・オフ動作させることにより前記平滑コンデン
サの両端から直流出力を発生する。この直流コンバータ
装置では、前記第1のスイッチング素子の制御端子に第
1の駆動信号を付与して前記第1のスイッチング素子を
オン・オフ制御する第1の制御回路と、前記第2のスイ
ッチング素子の制御端子に第2の駆動信号を付与して前
記第2のスイッチング素子をオン・オフ制御する第2の
制御回路とを備え、前記交流電源の電圧の一方の半周期
では前記第1の制御回路が動作され、前記交流電源の電
圧の他方の半周期では前記第2の制御回路が動作され
る。本発明の一実施例では、更に前記第1及び第2のス
イッチング素子と並列に第3及び第4の整流素子を接続
し、前記交流電源の電圧の極性を検出して前記電圧の半
周期毎に前記第1及び第2の制御回路の動作を交互に停
止させる入力電圧極性検出回路を設けている。
ータ装置は、第1及び第2のスイッチング素子と第1及
び第2の整流素子とを橋絡接続して成るブリッジ回路
と、該ブリッジ回路の一方の対角の各々の接続点間に接
続された平滑コンデンサと、前記ブリッジ回路の他方の
対角の各々の接続点間にリアクトルを介して接続された
交流電源とを備え、前記第1及び第2のスイッチング素
子をオン・オフ動作させることにより前記平滑コンデン
サの両端から直流出力を発生する。この直流コンバータ
装置では、前記第1のスイッチング素子の制御端子に第
1の駆動信号を付与して前記第1のスイッチング素子を
オン・オフ制御する第1の制御回路と、前記第2のスイ
ッチング素子の制御端子に第2の駆動信号を付与して前
記第2のスイッチング素子をオン・オフ制御する第2の
制御回路とを備え、前記交流電源の電圧の一方の半周期
では前記第1の制御回路が動作され、前記交流電源の電
圧の他方の半周期では前記第2の制御回路が動作され
る。本発明の一実施例では、更に前記第1及び第2のス
イッチング素子と並列に第3及び第4の整流素子を接続
し、前記交流電源の電圧の極性を検出して前記電圧の半
周期毎に前記第1及び第2の制御回路の動作を交互に停
止させる入力電圧極性検出回路を設けている。
【0009】また、本発明による直流コンバータ装置の
変更例では、直列に接続された第1のスイッチング素子
及び第1の整流素子と、前記第1のスイッチング素子及
び前記第1の整流素子の両端に直列に接続された第2の
スイッチング素子及び第2の整流素子と、前記第2のス
イッチング素子及び前記第2の整流素子の両端に接続さ
れた平滑コンデンサと、一端が第1のリアクトルを介し
て前記第1のスイッチング素子及び前記第1の整流素子
の接続点に接続されかつ他端が第2のリアクトルを介し
て前記第2のスイッチング素子及び前記第2の整流素子
の接続点に接続された交流電源とを備え、第1及び第2
のスイッチング素子をオン・オフ動作させることにより
前記平滑コンデンサの両端から直流出力を発生する。こ
の直流コンバータ装置では、前記第1及び第2のスイッ
チング素子の接続点と前記交流電源の一端との間に接続
された第3の整流素子と、前記第1及び第2のスイッチ
ング素子の接続点と前記交流電源の他端との間に接続さ
れた第4の整流素子と、前記第1のスイッチング素子の
制御端子に第1の駆動信号を付与して前記第1のスイッ
チング素子をオン・オフ制御する第1の制御回路と、前
記第2のスイッチング素子の制御端子に第2の駆動信号
を付与して前記第2のスイッチング素子をオン・オフ制
御する第2の制御回路とを備え、前記交流電源の電圧の
一方の半周期では前記第1の制御回路が動作され、前記
交流電源の電圧の他方の半周期では前記第2の制御回路
が動作される。本発明の変更実施例では、更に前記交流
電源の電圧の極性を検出して前記電圧の半周期毎に前記
第1及び第2の制御回路の動作を交互に停止させる入力
電圧極性検出回路を設けている。前記第1及び第2のリ
アクトルの各巻線は同一の磁芯上に巻回してもよい。
変更例では、直列に接続された第1のスイッチング素子
及び第1の整流素子と、前記第1のスイッチング素子及
び前記第1の整流素子の両端に直列に接続された第2の
スイッチング素子及び第2の整流素子と、前記第2のス
イッチング素子及び前記第2の整流素子の両端に接続さ
れた平滑コンデンサと、一端が第1のリアクトルを介し
て前記第1のスイッチング素子及び前記第1の整流素子
の接続点に接続されかつ他端が第2のリアクトルを介し
て前記第2のスイッチング素子及び前記第2の整流素子
の接続点に接続された交流電源とを備え、第1及び第2
のスイッチング素子をオン・オフ動作させることにより
前記平滑コンデンサの両端から直流出力を発生する。こ
の直流コンバータ装置では、前記第1及び第2のスイッ
チング素子の接続点と前記交流電源の一端との間に接続
された第3の整流素子と、前記第1及び第2のスイッチ
ング素子の接続点と前記交流電源の他端との間に接続さ
れた第4の整流素子と、前記第1のスイッチング素子の
制御端子に第1の駆動信号を付与して前記第1のスイッ
チング素子をオン・オフ制御する第1の制御回路と、前
記第2のスイッチング素子の制御端子に第2の駆動信号
を付与して前記第2のスイッチング素子をオン・オフ制
御する第2の制御回路とを備え、前記交流電源の電圧の
一方の半周期では前記第1の制御回路が動作され、前記
交流電源の電圧の他方の半周期では前記第2の制御回路
が動作される。本発明の変更実施例では、更に前記交流
電源の電圧の極性を検出して前記電圧の半周期毎に前記
第1及び第2の制御回路の動作を交互に停止させる入力
電圧極性検出回路を設けている。前記第1及び第2のリ
アクトルの各巻線は同一の磁芯上に巻回してもよい。
【0010】また、本発明による直流コンバータ装置の
他の変更例では、直列に接続された第1及び第2の整流
素子と、該第1及び第2の整流素子の両端に接続された
平滑コンデンサと、前記第1及び第2の整流素子の両端
に直列に接続された第1のスイッチング素子及び第3の
整流素子と、前記第1のスイッチング素子及び前記第3
の整流素子の両端に直列に接続された第2のスイッチン
グ素子及び第4の整流素子と、前記第1のスイッチング
素子及び前記第3の整流素子の接続点と前記第2のスイ
ッチング素子及び前記第4の整流素子の接続点との間に
直列に接続された第1及び第2のリアクトルと、一端が
前記第1及び第2のリアクトルの接続点に接続されかつ
他端が前記第1及び第2の整流素子の接続点に接続され
た交流電源とを備え、第1及び第2のスイッチング素子
をオン・オフ動作させることにより前記平滑コンデンサ
の両端から直流出力を発生する。この直流コンバータ装
置では、前記第1のスイッチング素子の制御端子に第1
の駆動信号を付与して前記第1のスイッチング素子をオ
ン・オフ制御する第1の制御回路と、前記第2のスイッ
チング素子の制御端子に第2の駆動信号を付与して前記
第2のスイッチング素子をオン・オフ制御する第2の制
御回路とを備え、前記交流電源の電圧の一方の半周期で
は前記第1の制御回路が動作され、前記交流電源の電圧
の他方の半周期では前記第2の制御回路が動作される。
本発明の他の変更実施例では、更に前記交流電源の電圧
の極性を検出して前記電圧の半周期毎に前記第1及び第
2の制御回路の動作を交互に停止させる入力電圧極性検
出回路を設けている。前記第1及び第2のリアクトルの
各巻線は同一の磁芯上に巻回してもよい。
他の変更例では、直列に接続された第1及び第2の整流
素子と、該第1及び第2の整流素子の両端に接続された
平滑コンデンサと、前記第1及び第2の整流素子の両端
に直列に接続された第1のスイッチング素子及び第3の
整流素子と、前記第1のスイッチング素子及び前記第3
の整流素子の両端に直列に接続された第2のスイッチン
グ素子及び第4の整流素子と、前記第1のスイッチング
素子及び前記第3の整流素子の接続点と前記第2のスイ
ッチング素子及び前記第4の整流素子の接続点との間に
直列に接続された第1及び第2のリアクトルと、一端が
前記第1及び第2のリアクトルの接続点に接続されかつ
他端が前記第1及び第2の整流素子の接続点に接続され
た交流電源とを備え、第1及び第2のスイッチング素子
をオン・オフ動作させることにより前記平滑コンデンサ
の両端から直流出力を発生する。この直流コンバータ装
置では、前記第1のスイッチング素子の制御端子に第1
の駆動信号を付与して前記第1のスイッチング素子をオ
ン・オフ制御する第1の制御回路と、前記第2のスイッ
チング素子の制御端子に第2の駆動信号を付与して前記
第2のスイッチング素子をオン・オフ制御する第2の制
御回路とを備え、前記交流電源の電圧の一方の半周期で
は前記第1の制御回路が動作され、前記交流電源の電圧
の他方の半周期では前記第2の制御回路が動作される。
本発明の他の変更実施例では、更に前記交流電源の電圧
の極性を検出して前記電圧の半周期毎に前記第1及び第
2の制御回路の動作を交互に停止させる入力電圧極性検
出回路を設けている。前記第1及び第2のリアクトルの
各巻線は同一の磁芯上に巻回してもよい。
【0011】
【作用】交流電源の電圧の一方の半周期において第1の
制御回路が動作されて第1のスイッチング素子がオン・
オフ制御され、交流電源の電圧の他方の半周期において
第2の制御回路が動作されて第2のスイッチング素子が
オン・オフ制御される。したがって、第1及び第2の制
御回路はそれぞれ第1及び第2のスイッチング素子のオ
ン・オフ制御を行なう機能のみでよいため、第1及び第
2の制御回路の回路構成を簡略化できる。また、第1及
び第2の制御回路はそれぞれ第1及び第2のスイッチン
グ素子に流れる高周波の電流を検出してオン・オフ期間
の制御を行なえばよいため、電流検出用抵抗等の小形で
かつ軽量の電流検出手段を使用できる。したがって、商
用電流トランス等の大形で重量の大きい電流検出手段が
不要となり、直流コンバータ装置の小形化及び軽量化が
可能となる。
制御回路が動作されて第1のスイッチング素子がオン・
オフ制御され、交流電源の電圧の他方の半周期において
第2の制御回路が動作されて第2のスイッチング素子が
オン・オフ制御される。したがって、第1及び第2の制
御回路はそれぞれ第1及び第2のスイッチング素子のオ
ン・オフ制御を行なう機能のみでよいため、第1及び第
2の制御回路の回路構成を簡略化できる。また、第1及
び第2の制御回路はそれぞれ第1及び第2のスイッチン
グ素子に流れる高周波の電流を検出してオン・オフ期間
の制御を行なえばよいため、電流検出用抵抗等の小形で
かつ軽量の電流検出手段を使用できる。したがって、商
用電流トランス等の大形で重量の大きい電流検出手段が
不要となり、直流コンバータ装置の小形化及び軽量化が
可能となる。
【0012】
【実施例】以下、本発明による直流コンバータ装置の一
実施例を図1〜図4に基づいて説明する。但し、これら
の図面では図10〜図12に示す箇所と実質的に同一の
部分には同一の符号を付し、その説明を省略する。本実
施例の直流コンバータ装置は、図1に示すように、第1
のMOS-FET13のゲート端子に第1の駆動信号V
G1を付与して第1のMOS-FET13をオン・オフ制
御する第1の制御回路15と、第2のMOS-FET1
6のゲート端子に第2の駆動信号VG2を付与して第2の
MOS-FET16をオン・オフ制御する第2の制御回
路18とを備えている。また、第1のMOS-FET1
3に流れる電流をその電流に対応する電圧として検出す
る第1の電流検出用抵抗14が第1のMOS-FET1
3と直列に接続され、第2のMOS-FET16に流れ
る電流をその電流に対応する電圧として検出する第2の
電流検出用抵抗17が第2のMOS-FET16と直列
に接続されている。この実施例では、第1のMOS-F
ET13と第1の電流検出用抵抗14と第1の制御回路
15とを一体化して第1の制御ブロック4を形成し、第
2のMOS-FET16と第2の電流検出用抵抗17と
第2の制御回路18とを一体化して第2の制御ブロック
5を形成する。ここで、48、49は端子を示す。出力
端子11、12間には、直流出力電圧VOUTを検出して
その検出出力を第1及び第2の出力電圧検出用フォトカ
プラ42、43を介して第1及び第2の制御回路15、
18に付与する出力電圧検出回路9が接続されている。
入力端子1、2間には、交流入力電圧VINの極性を検出
して交流入力電圧VINの半周期毎に第1及び第2の極性
検出用フォトカプラ76、77を交互に駆動することに
より、第1及び第2の制御回路15、18の動作を交互
に停止させて第1及び第2の制御ブロック4、5を交互
に停止状態にする入力電圧極性検出回路26が接続され
ている。その他の主回路の構成は、図10の回路と略同
一である。
実施例を図1〜図4に基づいて説明する。但し、これら
の図面では図10〜図12に示す箇所と実質的に同一の
部分には同一の符号を付し、その説明を省略する。本実
施例の直流コンバータ装置は、図1に示すように、第1
のMOS-FET13のゲート端子に第1の駆動信号V
G1を付与して第1のMOS-FET13をオン・オフ制
御する第1の制御回路15と、第2のMOS-FET1
6のゲート端子に第2の駆動信号VG2を付与して第2の
MOS-FET16をオン・オフ制御する第2の制御回
路18とを備えている。また、第1のMOS-FET1
3に流れる電流をその電流に対応する電圧として検出す
る第1の電流検出用抵抗14が第1のMOS-FET1
3と直列に接続され、第2のMOS-FET16に流れ
る電流をその電流に対応する電圧として検出する第2の
電流検出用抵抗17が第2のMOS-FET16と直列
に接続されている。この実施例では、第1のMOS-F
ET13と第1の電流検出用抵抗14と第1の制御回路
15とを一体化して第1の制御ブロック4を形成し、第
2のMOS-FET16と第2の電流検出用抵抗17と
第2の制御回路18とを一体化して第2の制御ブロック
5を形成する。ここで、48、49は端子を示す。出力
端子11、12間には、直流出力電圧VOUTを検出して
その検出出力を第1及び第2の出力電圧検出用フォトカ
プラ42、43を介して第1及び第2の制御回路15、
18に付与する出力電圧検出回路9が接続されている。
入力端子1、2間には、交流入力電圧VINの極性を検出
して交流入力電圧VINの半周期毎に第1及び第2の極性
検出用フォトカプラ76、77を交互に駆動することに
より、第1及び第2の制御回路15、18の動作を交互
に停止させて第1及び第2の制御ブロック4、5を交互
に停止状態にする入力電圧極性検出回路26が接続され
ている。その他の主回路の構成は、図10の回路と略同
一である。
【0013】第2の制御ブロック5及び出力電圧検出回
路9の内部構成を図2に示す。なお、第1の制御ブロッ
ク4の内部構成は第2の制御ブロック5の内部構成と略
同様であるため説明は省略するが、図2において括弧付
きの符号で示す。図2に示すように、出力電圧検出回路
9内には、出力電圧検出端子50、51間の直流出力電
圧VOUTを分圧する分圧用抵抗46、47と、分圧用抵
抗46、47の分圧点の電圧と第3の基準電源44の第
3の基準電圧VS3とを比較するオペアンプ45と、オペ
アンプ45の比較出力に応じて発光する第1及び第2の
出力電圧検出用フォトカプラ42、43の発光部42
a、43aとが設けられている。また、第2の制御回路1
8内には、出力電圧検出回路9内の第2の出力電圧検出
用フォトカプラ43の発光部43aの発光出力に応じて
電圧制御信号を発生する第2の出力電圧検出用フォトカ
プラ43の受光部43bと、第2の基準電源39の第2
の基準電圧VS2を基準にしてフォトカプラ43の受光部
43bの電圧制御信号をその信号に対応した電圧に変換
する抵抗40と、抵抗40の電圧と第1の基準電源41
の第1の基準電圧VS1とを比較するオペアンプ36と、
三角波信号を出力する三角波発振器35と、セット信号
を発生するセット信号発生器33と、抵抗37、38に
より合成された第2の電流検出抵抗17の検出電圧及び
三角波発振器35の三角波信号の電圧の合成電圧とオペ
アンプ36の比較出力の電圧とを比較するコンパレータ
34と、コンパレータ34の比較出力からリセット信号
を生成するリセット信号形成回路32と、セット信号発
生器33のセット信号によりセット状態となりかつリセ
ット信号形成回路32のリセット信号によりリセット状
態となるR-Sフリップフロップ31と、入力電圧極性
検出回路26内の第2の極性検出用フォトカプラ77の
発光部77a(図3)の発光出力に応じて受光出力信号
を発生する第2の極性検出用フォトカプラ77の受光部
77bと、第2の基準電源39の第2の基準電圧VS2を
基準にして第2の極性検出用フォトカプラ77の受光部
77bの受光出力信号をその信号に対応した電圧に変換
する抵抗78と、R-Sフリップフロップ31の出力信
号の電圧と抵抗78の電圧、即ち第2の極性検出用フォ
トカプラ77の受光部77bの出力電圧との論理積を演
算して第2の駆動信号VG2を出力するANDゲート79
とが設けられている。
路9の内部構成を図2に示す。なお、第1の制御ブロッ
ク4の内部構成は第2の制御ブロック5の内部構成と略
同様であるため説明は省略するが、図2において括弧付
きの符号で示す。図2に示すように、出力電圧検出回路
9内には、出力電圧検出端子50、51間の直流出力電
圧VOUTを分圧する分圧用抵抗46、47と、分圧用抵
抗46、47の分圧点の電圧と第3の基準電源44の第
3の基準電圧VS3とを比較するオペアンプ45と、オペ
アンプ45の比較出力に応じて発光する第1及び第2の
出力電圧検出用フォトカプラ42、43の発光部42
a、43aとが設けられている。また、第2の制御回路1
8内には、出力電圧検出回路9内の第2の出力電圧検出
用フォトカプラ43の発光部43aの発光出力に応じて
電圧制御信号を発生する第2の出力電圧検出用フォトカ
プラ43の受光部43bと、第2の基準電源39の第2
の基準電圧VS2を基準にしてフォトカプラ43の受光部
43bの電圧制御信号をその信号に対応した電圧に変換
する抵抗40と、抵抗40の電圧と第1の基準電源41
の第1の基準電圧VS1とを比較するオペアンプ36と、
三角波信号を出力する三角波発振器35と、セット信号
を発生するセット信号発生器33と、抵抗37、38に
より合成された第2の電流検出抵抗17の検出電圧及び
三角波発振器35の三角波信号の電圧の合成電圧とオペ
アンプ36の比較出力の電圧とを比較するコンパレータ
34と、コンパレータ34の比較出力からリセット信号
を生成するリセット信号形成回路32と、セット信号発
生器33のセット信号によりセット状態となりかつリセ
ット信号形成回路32のリセット信号によりリセット状
態となるR-Sフリップフロップ31と、入力電圧極性
検出回路26内の第2の極性検出用フォトカプラ77の
発光部77a(図3)の発光出力に応じて受光出力信号
を発生する第2の極性検出用フォトカプラ77の受光部
77bと、第2の基準電源39の第2の基準電圧VS2を
基準にして第2の極性検出用フォトカプラ77の受光部
77bの受光出力信号をその信号に対応した電圧に変換
する抵抗78と、R-Sフリップフロップ31の出力信
号の電圧と抵抗78の電圧、即ち第2の極性検出用フォ
トカプラ77の受光部77bの出力電圧との論理積を演
算して第2の駆動信号VG2を出力するANDゲート79
とが設けられている。
【0014】図3に示すように、入力電圧極性検出回路
26内には、入力端子1、2間に直列接続された分圧用
抵抗71、72と、分圧用抵抗71、72の接続点と入
力端子2との間に互いに逆極性で直列接続された第1及
び第2の定電圧ダイオード73、74と、反転入力端子
が第1の定電圧ダイオード73に接続されかつ非反転入
力端子が第2の定電圧ダイオード74に接続されたオペ
アンプ75と、オペアンプ75の出力端子と入力端子2
との間に互いに逆極性で並列接続された第1及び第2の
極性検出用フォトカプラ76、77の発光部76a、7
7aとが設けられている。したがって、入力電圧極性検
出回路26は入力端子1の電位が正(+)で入力端子2
の電位が負(−)の場合に第1の極性検出用フォトカプ
ラ76の発光部76aが発光し、入力端子1の電位が負
(−)で入力端子2の電位が正(+)の場合に第2の極
性検出用フォトカプラ77の発光部77aが発光する。
26内には、入力端子1、2間に直列接続された分圧用
抵抗71、72と、分圧用抵抗71、72の接続点と入
力端子2との間に互いに逆極性で直列接続された第1及
び第2の定電圧ダイオード73、74と、反転入力端子
が第1の定電圧ダイオード73に接続されかつ非反転入
力端子が第2の定電圧ダイオード74に接続されたオペ
アンプ75と、オペアンプ75の出力端子と入力端子2
との間に互いに逆極性で並列接続された第1及び第2の
極性検出用フォトカプラ76、77の発光部76a、7
7aとが設けられている。したがって、入力電圧極性検
出回路26は入力端子1の電位が正(+)で入力端子2
の電位が負(−)の場合に第1の極性検出用フォトカプ
ラ76の発光部76aが発光し、入力端子1の電位が負
(−)で入力端子2の電位が正(+)の場合に第2の極
性検出用フォトカプラ77の発光部77aが発光する。
【0015】図1に示す直流コンバータ装置の動作は次
の通りである。入力端子1、2がそれぞれ正(+)、負
(−)の電位であるとき、図3に示す入力電圧極性検出
回路26の第1の極性検出用フォトカプラ76の発光部
76aが発光する。このときの第1の制御回路15内の
第1の極性検出用フォトカプラ76の受光部76bの出
力電圧VQ(Q点)は図4(I)に示すように低レベルで
あるので、第1の制御回路15のANDゲート79の論
理積出力は低レベルとなる。したがって、第1の制御回
路15から出力される第1の駆動信号VG1は図4(B)に
示すように低レベルに固定される。このとき、第1のM
OS-FET13はオフ状態であるから、第1の制御ブ
ロック4は停止状態である。一方、図2に示す第2の制
御回路18内の第2の極性検出用フォトカプラ77の受
光部77bの出力電圧VP(P点)は図4(H)に示すよう
に高レベルであるので、第2の制御回路18のANDゲ
ート79からR-Sフリップフロップ31の出力信号が
そのまま出力される。したがって、図4(A)に示すよう
に第2の制御回路18から第2の駆動信号VG2が出力さ
れて第2のMOS-FET16がオン・オフ動作され、
第2の制御ブロック5が動作状態となる。ここで、第2
の制御回路18から出力される第2の駆動信号VG2が高
レベルとなり、第2のMOS-FET16がオン状態に
なると、入力端子1、フィルタ回路3、リアクトル6、
第2のMOS-FET16、第2の電流検出用抵抗1
7、第2のダイオード8、フィルタ回路3及び入力端子
2の経路で電流が流れ、リアクトル6にエネルギが蓄積
される。その後、第2の駆動信号VG2が高レベルから低
レベルとなり、第2のMOS-FET16がオン状態か
らオフ状態になると、リアクトル6に蓄積されたエネル
ギが平滑コンデンサ10に向けて放出され、入力端子
1、フィルタ回路3、リアクトル6、第3のダイオード
19、平滑コンデンサ10、第2のダイオード8、フィ
ルタ回路3及び入力端子2の経路で電流が流れる。この
とき、図11(A)に示す入力端子1、2間の交流入力電
圧VINがリアクトル6の両端の電圧に重畳される。即
ち、このときの図1の回路は、リアクトル6、第2、第
3のダイオード8、19、平滑コンデンサ10、第2の
電流検出用抵抗17及び第2のMOS-FET16によ
り構成される昇圧チョッパ回路として動作する。このと
きの第2のMOS-FET16、第2のダイオード8及
び第3のダイオード19の各々に流れる電流IDS2、I
D2及びID3の波形を図11(B)、(D)及び(F)に示す。
の通りである。入力端子1、2がそれぞれ正(+)、負
(−)の電位であるとき、図3に示す入力電圧極性検出
回路26の第1の極性検出用フォトカプラ76の発光部
76aが発光する。このときの第1の制御回路15内の
第1の極性検出用フォトカプラ76の受光部76bの出
力電圧VQ(Q点)は図4(I)に示すように低レベルで
あるので、第1の制御回路15のANDゲート79の論
理積出力は低レベルとなる。したがって、第1の制御回
路15から出力される第1の駆動信号VG1は図4(B)に
示すように低レベルに固定される。このとき、第1のM
OS-FET13はオフ状態であるから、第1の制御ブ
ロック4は停止状態である。一方、図2に示す第2の制
御回路18内の第2の極性検出用フォトカプラ77の受
光部77bの出力電圧VP(P点)は図4(H)に示すよう
に高レベルであるので、第2の制御回路18のANDゲ
ート79からR-Sフリップフロップ31の出力信号が
そのまま出力される。したがって、図4(A)に示すよう
に第2の制御回路18から第2の駆動信号VG2が出力さ
れて第2のMOS-FET16がオン・オフ動作され、
第2の制御ブロック5が動作状態となる。ここで、第2
の制御回路18から出力される第2の駆動信号VG2が高
レベルとなり、第2のMOS-FET16がオン状態に
なると、入力端子1、フィルタ回路3、リアクトル6、
第2のMOS-FET16、第2の電流検出用抵抗1
7、第2のダイオード8、フィルタ回路3及び入力端子
2の経路で電流が流れ、リアクトル6にエネルギが蓄積
される。その後、第2の駆動信号VG2が高レベルから低
レベルとなり、第2のMOS-FET16がオン状態か
らオフ状態になると、リアクトル6に蓄積されたエネル
ギが平滑コンデンサ10に向けて放出され、入力端子
1、フィルタ回路3、リアクトル6、第3のダイオード
19、平滑コンデンサ10、第2のダイオード8、フィ
ルタ回路3及び入力端子2の経路で電流が流れる。この
とき、図11(A)に示す入力端子1、2間の交流入力電
圧VINがリアクトル6の両端の電圧に重畳される。即
ち、このときの図1の回路は、リアクトル6、第2、第
3のダイオード8、19、平滑コンデンサ10、第2の
電流検出用抵抗17及び第2のMOS-FET16によ
り構成される昇圧チョッパ回路として動作する。このと
きの第2のMOS-FET16、第2のダイオード8及
び第3のダイオード19の各々に流れる電流IDS2、I
D2及びID3の波形を図11(B)、(D)及び(F)に示す。
【0016】次に、入力端子1、2の電位が反転してそ
れぞれ負(−)、正(+)の電位になるとき、図3に示
す入力電圧極性検出回路26の第1の極性検出用フォト
カプラ76の発光部76aが消光すると共に第2の極性
検出用フォトカプラ77の発光部77aが発光する。こ
のとき、第2の制御回路18内の第2の極性検出用フォ
トカプラ77の受光部77bの出力電圧VP(P点)が図
4(H)に示すように高レベルから低レベルになるので、
第2の制御回路18のANDゲート79の論理積出力が
低レベルとなる。したがって、第2の制御回路18から
出力される第2の駆動信号VG2は図4(A)に示すように
低レベルに固定され、第2のMOS-FET16のオン
・オフ動作が停止されて第2の制御ブロック5が停止状
態となる。一方、第1の制御回路15内の第1の極性検
出用フォトカプラ76の受光部76bの出力電圧VQ(Q
点)は図4(I)に示すように低レベルから高レベルとな
り、第1の制御回路15のANDゲート79からR-S
フリップフロップ31の出力信号がそのまま出力され
る。したがって、図4(B)に示すように第1の制御回路
15から第1の駆動信号VG1が出力されて第1のMOS
-FET13がオン・オフ動作され、第1の制御ブロッ
ク4が動作状態となる。ここで、第1の制御回路15か
ら出力される第1の駆動信号VG1が高レベルとなり、第
1のMOS-FET13がオン状態になると、入力端子
2、フィルタ回路3、第1のダイオード7、第1のMO
S-FET13、第1の電流検出用抵抗14、リアクト
ル6、フィルタ回路3及び入力端子1の経路で電流が流
れ、前述とは逆の極性でリアクトル6にエネルギが蓄積
される。その後、第1の駆動信号VG1が高レベルから低
レベルとなり、第1のMOS-FET13がオン状態か
らオフ状態になると、リアクトル6に蓄積されたエネル
ギが平滑コンデンサ10に向けて放出され、入力端子
2、フィルタ回路3、第1のダイオード7、平滑コンデ
ンサ10、第4のダイオード20、リアクトル6、フィ
ルタ回路3及び入力端子1の経路で電流が流れる。この
とき、図11(A)に示す入力端子1、2間の交流入力電
圧VINがリアクトル6の両端の電圧に重畳される。即
ち、このときの図1の回路は、リアクトル6、第1、第
4のダイオード7、20、平滑コンデンサ10、第1の
電流検出用抵抗14及び第1のMOS-FET13によ
り構成される昇圧チョッパ回路として動作する。このと
きの第1のMOS-FET13、第1のダイオード7及
び第4のダイオード20の各々に流れる電流IDS1、I
D1及びID4の波形を図11(C)、(E)及び(G)に示す。
以上の動作により、平滑コンデンサ10の両端、即ち出
力端子11、12からそれぞれ正(+)及び負(−)の
電位とする安定化された直流電圧が発生する。
れぞれ負(−)、正(+)の電位になるとき、図3に示
す入力電圧極性検出回路26の第1の極性検出用フォト
カプラ76の発光部76aが消光すると共に第2の極性
検出用フォトカプラ77の発光部77aが発光する。こ
のとき、第2の制御回路18内の第2の極性検出用フォ
トカプラ77の受光部77bの出力電圧VP(P点)が図
4(H)に示すように高レベルから低レベルになるので、
第2の制御回路18のANDゲート79の論理積出力が
低レベルとなる。したがって、第2の制御回路18から
出力される第2の駆動信号VG2は図4(A)に示すように
低レベルに固定され、第2のMOS-FET16のオン
・オフ動作が停止されて第2の制御ブロック5が停止状
態となる。一方、第1の制御回路15内の第1の極性検
出用フォトカプラ76の受光部76bの出力電圧VQ(Q
点)は図4(I)に示すように低レベルから高レベルとな
り、第1の制御回路15のANDゲート79からR-S
フリップフロップ31の出力信号がそのまま出力され
る。したがって、図4(B)に示すように第1の制御回路
15から第1の駆動信号VG1が出力されて第1のMOS
-FET13がオン・オフ動作され、第1の制御ブロッ
ク4が動作状態となる。ここで、第1の制御回路15か
ら出力される第1の駆動信号VG1が高レベルとなり、第
1のMOS-FET13がオン状態になると、入力端子
2、フィルタ回路3、第1のダイオード7、第1のMO
S-FET13、第1の電流検出用抵抗14、リアクト
ル6、フィルタ回路3及び入力端子1の経路で電流が流
れ、前述とは逆の極性でリアクトル6にエネルギが蓄積
される。その後、第1の駆動信号VG1が高レベルから低
レベルとなり、第1のMOS-FET13がオン状態か
らオフ状態になると、リアクトル6に蓄積されたエネル
ギが平滑コンデンサ10に向けて放出され、入力端子
2、フィルタ回路3、第1のダイオード7、平滑コンデ
ンサ10、第4のダイオード20、リアクトル6、フィ
ルタ回路3及び入力端子1の経路で電流が流れる。この
とき、図11(A)に示す入力端子1、2間の交流入力電
圧VINがリアクトル6の両端の電圧に重畳される。即
ち、このときの図1の回路は、リアクトル6、第1、第
4のダイオード7、20、平滑コンデンサ10、第1の
電流検出用抵抗14及び第1のMOS-FET13によ
り構成される昇圧チョッパ回路として動作する。このと
きの第1のMOS-FET13、第1のダイオード7及
び第4のダイオード20の各々に流れる電流IDS1、I
D1及びID4の波形を図11(C)、(E)及び(G)に示す。
以上の動作により、平滑コンデンサ10の両端、即ち出
力端子11、12からそれぞれ正(+)及び負(−)の
電位とする安定化された直流電圧が発生する。
【0017】また、入力端子1、2がそれぞれ正
(+)、負(−)の電位であるときの図2に示す第2の
制御ブロック5の動作は次の通りである。第2の制御回
路18内において、三角波発振器35から図4(E)に示
す三角波信号VL(L点)が出力されると共にセット信
号発生器33から図4(D)に示すセット信号VK(K
点)が出力される。このセット信号VKはR-Sフリップ
フロップ31のセット端子Sに入力され、セット信号V
Kが高レベルのときR-Sフリップフロップ31がセット
状態となり、R-Sフリップフロップ31の出力端子Q
の信号が高レベルとなる。R-Sフリップフロップ31
の出力信号はANDゲート79の一方の入力端子に入力
される。このときにANDゲート79の他方の入力端子
に入力される信号の電圧、即ち第2の極性検出用フォト
カプラ77の受光部77bの出力電圧VP(P点)は図4
(H)に示すように高レベルであるから、ANDゲート7
9の出力信号は高レベルとなる。したがって、第2の制
御回路18から出力される第2の駆動信号VG2が高レベ
ルとなり、第2のMOS-FET16がオン状態とな
る。このときの第2のMOS-FET16に流れる電流
IDS2の波形は、図11(B)に示すように交流入力電圧
VIN及びリアクトル6のインダクタンスで決まる傾きを
もつ電流波形となる。この電流IDS2は、第2の電流検
出用抵抗17により検出されると共に電流IDS2に対応
する電圧に変換される。更に、第2の電流検出用抵抗1
7の検出電圧は、抵抗37、38により三角波発振器3
5の三角波信号VLの電圧と合成され、コンパレータ3
4の一方の入力端子に入力される。このときのコンパレ
ータ34の一方の入力端子の電圧VM(M点)の波形を
図4(F)に示す。出力端子11、12間の直流出力電圧
VOUTは、出力電圧検出回路9の出力電圧検出端子5
0、51を介して分圧用抵抗46、47により分圧さ
れ、更に分圧用抵抗46、47の分圧点の電圧はオペア
ンプ45により第3の基準電源44の第3の基準電圧V
S3と比較される。このとき、オペアンプ45の比較出力
に応じて第2の出力電圧検出用フォトカプラ43の発光
部43aが発光し、第2の制御回路18内の第2の出力
電圧検出用フォトカプラ43の受光部43bに伝達され
る。これと同時に第1の出力電圧検出用フォトカプラ4
2の発光部42aも発光し、第1の制御回路15内の第
1の出力電圧検出用フォトカプラ42の受光部42bに
伝達される。第2の出力電圧検出用フォトカプラ43の
受光部43bは、出力電圧検出回路9内の発光部43aの
発光出力に応じて電圧制御信号を発生し、この電圧制御
信号は第2の基準電源39の第2の基準電圧VS2を基準
として抵抗40によりその信号に対応した電圧に変換さ
れる。抵抗40の電圧はオペアンプ36により第1の基
準電源41の第1の基準電圧VS1と比較される。オペア
ンプ36の比較出力は、直流出力電圧VOUTのフィード
バック値としてコンパレータ34の他方の入力端子に入
力される。このときのコンパレータ34の他方の入力端
子の電圧VN(N点)の波形を図4(G)に示す。これら
の電圧VM、VNはコンパレータ34により比較され、コ
ンパレータ34の比較出力によりリセット信号形成回路
32から図4(C)に示すリセット信号VJ(J点)が出
力される。このリセット信号VJはR-Sフリップフロッ
プ31のリセット端子Rに入力され、リセット信号VJ
が高レベルのときR-Sフリップフロップ31がリセッ
ト状態となり、R-Sフリップフロップ31の出力端子
Qの信号が高レベルから低レベルとなる。よって、図4
(A)及び(C)に示すようにリセット信号形成回路32か
らリセット信号VJが出力されたときに第2のMOS-F
ET16の第2の駆動信号VG2が高レベルから低レベル
となり、第2のMOS-FET16がオン状態からオフ
状態となる。なお、入力端子1、2がそれぞれ負
(−)、正(+)の電位であるときの第1の制御ブロッ
ク4の動作については、上述の第2の制御ブロック5の
動作と略同様であるので説明は省略する。
(+)、負(−)の電位であるときの図2に示す第2の
制御ブロック5の動作は次の通りである。第2の制御回
路18内において、三角波発振器35から図4(E)に示
す三角波信号VL(L点)が出力されると共にセット信
号発生器33から図4(D)に示すセット信号VK(K
点)が出力される。このセット信号VKはR-Sフリップ
フロップ31のセット端子Sに入力され、セット信号V
Kが高レベルのときR-Sフリップフロップ31がセット
状態となり、R-Sフリップフロップ31の出力端子Q
の信号が高レベルとなる。R-Sフリップフロップ31
の出力信号はANDゲート79の一方の入力端子に入力
される。このときにANDゲート79の他方の入力端子
に入力される信号の電圧、即ち第2の極性検出用フォト
カプラ77の受光部77bの出力電圧VP(P点)は図4
(H)に示すように高レベルであるから、ANDゲート7
9の出力信号は高レベルとなる。したがって、第2の制
御回路18から出力される第2の駆動信号VG2が高レベ
ルとなり、第2のMOS-FET16がオン状態とな
る。このときの第2のMOS-FET16に流れる電流
IDS2の波形は、図11(B)に示すように交流入力電圧
VIN及びリアクトル6のインダクタンスで決まる傾きを
もつ電流波形となる。この電流IDS2は、第2の電流検
出用抵抗17により検出されると共に電流IDS2に対応
する電圧に変換される。更に、第2の電流検出用抵抗1
7の検出電圧は、抵抗37、38により三角波発振器3
5の三角波信号VLの電圧と合成され、コンパレータ3
4の一方の入力端子に入力される。このときのコンパレ
ータ34の一方の入力端子の電圧VM(M点)の波形を
図4(F)に示す。出力端子11、12間の直流出力電圧
VOUTは、出力電圧検出回路9の出力電圧検出端子5
0、51を介して分圧用抵抗46、47により分圧さ
れ、更に分圧用抵抗46、47の分圧点の電圧はオペア
ンプ45により第3の基準電源44の第3の基準電圧V
S3と比較される。このとき、オペアンプ45の比較出力
に応じて第2の出力電圧検出用フォトカプラ43の発光
部43aが発光し、第2の制御回路18内の第2の出力
電圧検出用フォトカプラ43の受光部43bに伝達され
る。これと同時に第1の出力電圧検出用フォトカプラ4
2の発光部42aも発光し、第1の制御回路15内の第
1の出力電圧検出用フォトカプラ42の受光部42bに
伝達される。第2の出力電圧検出用フォトカプラ43の
受光部43bは、出力電圧検出回路9内の発光部43aの
発光出力に応じて電圧制御信号を発生し、この電圧制御
信号は第2の基準電源39の第2の基準電圧VS2を基準
として抵抗40によりその信号に対応した電圧に変換さ
れる。抵抗40の電圧はオペアンプ36により第1の基
準電源41の第1の基準電圧VS1と比較される。オペア
ンプ36の比較出力は、直流出力電圧VOUTのフィード
バック値としてコンパレータ34の他方の入力端子に入
力される。このときのコンパレータ34の他方の入力端
子の電圧VN(N点)の波形を図4(G)に示す。これら
の電圧VM、VNはコンパレータ34により比較され、コ
ンパレータ34の比較出力によりリセット信号形成回路
32から図4(C)に示すリセット信号VJ(J点)が出
力される。このリセット信号VJはR-Sフリップフロッ
プ31のリセット端子Rに入力され、リセット信号VJ
が高レベルのときR-Sフリップフロップ31がリセッ
ト状態となり、R-Sフリップフロップ31の出力端子
Qの信号が高レベルから低レベルとなる。よって、図4
(A)及び(C)に示すようにリセット信号形成回路32か
らリセット信号VJが出力されたときに第2のMOS-F
ET16の第2の駆動信号VG2が高レベルから低レベル
となり、第2のMOS-FET16がオン状態からオフ
状態となる。なお、入力端子1、2がそれぞれ負
(−)、正(+)の電位であるときの第1の制御ブロッ
ク4の動作については、上述の第2の制御ブロック5の
動作と略同様であるので説明は省略する。
【0018】図1に示す直流コンバータ装置は、図11
に示すように交流入力電圧VINが高い場合は第1及び第
2のMOS-FET13、16のオン期間が短く、交流
入力電圧VINが低い場合は第1及び第2のMOS-FE
T13、16のオン期間が長くなる。したがって、交流
入力電流IINの波形が正弦波状になり、入力電流の力率
が改善される。
に示すように交流入力電圧VINが高い場合は第1及び第
2のMOS-FET13、16のオン期間が短く、交流
入力電圧VINが低い場合は第1及び第2のMOS-FE
T13、16のオン期間が長くなる。したがって、交流
入力電流IINの波形が正弦波状になり、入力電流の力率
が改善される。
【0019】図1に示す直流コンバータ装置は変更が可
能である。例えば、図1に示す第3及び第4のダイオー
ド19、20は図5に示すように省略してもよい。この
場合、図1における第3及び第4のダイオード19、2
0に流れる電流はそれぞれ第1及び第2のMOS-FE
T13、16内の寄生ダイオードに流れることになる。
したがって、図5に示す直流コンバータ装置の動作は図
1に示す直流コンバータ装置の動作と略同様である。
能である。例えば、図1に示す第3及び第4のダイオー
ド19、20は図5に示すように省略してもよい。この
場合、図1における第3及び第4のダイオード19、2
0に流れる電流はそれぞれ第1及び第2のMOS-FE
T13、16内の寄生ダイオードに流れることになる。
したがって、図5に示す直流コンバータ装置の動作は図
1に示す直流コンバータ装置の動作と略同様である。
【0020】また、図6に示す直流コンバータ装置は、
図1に示す第1の制御ブロック4及び第3のダイオード
19の並列回路と第2のダイオード8との接続位置を入
れ替えたものである。図6に示す回路の動作は、第2及
び第3のダイオード8、19に流れる電流が互いに入れ
替わる以外は図1の回路と略同様である。更に、図6に
示す第3及び第4のダイオード19、20は図7に示す
ように省略してもよい。この場合も図5の回路の場合と
同様に、図6における第3及び第4のダイオード19、
20に流れる電流がそれぞれ第1及び第2のMOS-F
ET13、16内の寄生ダイオードに流れることにな
る。したがって、図7に示す直流コンバータ装置の動作
は図6に示す直流コンバータ装置の動作と略同様であ
る。
図1に示す第1の制御ブロック4及び第3のダイオード
19の並列回路と第2のダイオード8との接続位置を入
れ替えたものである。図6に示す回路の動作は、第2及
び第3のダイオード8、19に流れる電流が互いに入れ
替わる以外は図1の回路と略同様である。更に、図6に
示す第3及び第4のダイオード19、20は図7に示す
ように省略してもよい。この場合も図5の回路の場合と
同様に、図6における第3及び第4のダイオード19、
20に流れる電流がそれぞれ第1及び第2のMOS-F
ET13、16内の寄生ダイオードに流れることにな
る。したがって、図7に示す直流コンバータ装置の動作
は図6に示す直流コンバータ装置の動作と略同様であ
る。
【0021】また、図8に示す直流コンバータ装置は、
図7の回路において入力端子1側のラインに接続された
リアクトル6を分割して入力端子2、1側のラインにそ
れぞれ第1のリアクトル6a及び第2のリアクトル6bを
接続し、第1及び第2の制御ブロック4、5の接続点と
フィルタ回路3及び第1のリアクトル6aの接続点との
間に第3の整流素子としての第1のフライホイールダイ
オード21を接続し、第1及び第2の制御ブロック4、
5の接続点とフィルタ回路3及び第2のリアクトル6b
の接続点との間に第4の整流素子としての第2のフライ
ホイールダイオード22を接続したものである。図8に
示す回路の動作は、入力端子1、2がそれぞれ正
(+)、負(−)の電位であるときは第2のリアクトル
6b、第2の制御ブロック5、第2のダイオード8、平
滑コンデンサ10及び第1のフライホイールダイオード
21により構成される昇圧チョッパ回路として動作し、
入力端子1、2がそれぞれ負(−)、正(+)の電位で
あるときは第1のリアクトル6a、第1の制御ブロック
4、第1のダイオード7、平滑コンデンサ10及び第2
のフライホイールダイオード22により構成される昇圧
チョッパ回路として動作する。各制御回路の動作につい
ては図1の場合と略同様である。したがって、第1及び
第2のリアクトル6a、6bに流れる電流の方向はそれぞ
れ一定であるから、第1び第2のリアクトル6a、6bを
小形にすることができる。
図7の回路において入力端子1側のラインに接続された
リアクトル6を分割して入力端子2、1側のラインにそ
れぞれ第1のリアクトル6a及び第2のリアクトル6bを
接続し、第1及び第2の制御ブロック4、5の接続点と
フィルタ回路3及び第1のリアクトル6aの接続点との
間に第3の整流素子としての第1のフライホイールダイ
オード21を接続し、第1及び第2の制御ブロック4、
5の接続点とフィルタ回路3及び第2のリアクトル6b
の接続点との間に第4の整流素子としての第2のフライ
ホイールダイオード22を接続したものである。図8に
示す回路の動作は、入力端子1、2がそれぞれ正
(+)、負(−)の電位であるときは第2のリアクトル
6b、第2の制御ブロック5、第2のダイオード8、平
滑コンデンサ10及び第1のフライホイールダイオード
21により構成される昇圧チョッパ回路として動作し、
入力端子1、2がそれぞれ負(−)、正(+)の電位で
あるときは第1のリアクトル6a、第1の制御ブロック
4、第1のダイオード7、平滑コンデンサ10及び第2
のフライホイールダイオード22により構成される昇圧
チョッパ回路として動作する。各制御回路の動作につい
ては図1の場合と略同様である。したがって、第1及び
第2のリアクトル6a、6bに流れる電流の方向はそれぞ
れ一定であるから、第1び第2のリアクトル6a、6bを
小形にすることができる。
【0022】また、図9に示す直流コンバータ装置は、
図5の回路において入力端子1側のラインに接続された
リアクトル6を第1及び第2のリアクトル6a、6bに分
割し、第1及び第2のリアクトル6a、6bと直列に第1
及び第2の制御ブロック4、5をそれぞれ接続し、第1
のリアクトル6a及び第1の制御ブロック4の接続点と
出力端子12との間に第3の整流素子としての第1のフ
ライホイールダイオード21を接続し、第2のリアクト
ル6b及び第2の制御ブロック5の接続点と出力端子1
1との間に第4の整流素子としての第2のフライホイー
ルダイオード22を接続したものである。図9に示す回
路の動作は、入力端子1、2がそれぞれ正(+)、負
(−)の電位であるときは第2のリアクトル6b、第2
の制御ブロック5、第2のダイオード8、平滑コンデン
サ10及び第2のフライホイールダイオード22により
構成される昇圧チョッパ回路として動作し、入力端子
1、2がそれぞれ負(−)、正(+)の電位であるとき
は第1のリアクトル6a、第1の制御ブロック4、第1
のダイオード7、平滑コンデンサ10及び第1のフライ
ホイールダイオード21により構成される昇圧チョッパ
回路として動作する。各制御回路の動作については図1
の場合と略同様である。したがって、図9の回路におい
ても図8の回路と同様に第1及び第2のリアクトル6
a、6bに流れる電流の方向がそれぞれ一定であるから、
図8の場合と同様に第1び第2のリアクトル6a、6bを
小形にすることができる。
図5の回路において入力端子1側のラインに接続された
リアクトル6を第1及び第2のリアクトル6a、6bに分
割し、第1及び第2のリアクトル6a、6bと直列に第1
及び第2の制御ブロック4、5をそれぞれ接続し、第1
のリアクトル6a及び第1の制御ブロック4の接続点と
出力端子12との間に第3の整流素子としての第1のフ
ライホイールダイオード21を接続し、第2のリアクト
ル6b及び第2の制御ブロック5の接続点と出力端子1
1との間に第4の整流素子としての第2のフライホイー
ルダイオード22を接続したものである。図9に示す回
路の動作は、入力端子1、2がそれぞれ正(+)、負
(−)の電位であるときは第2のリアクトル6b、第2
の制御ブロック5、第2のダイオード8、平滑コンデン
サ10及び第2のフライホイールダイオード22により
構成される昇圧チョッパ回路として動作し、入力端子
1、2がそれぞれ負(−)、正(+)の電位であるとき
は第1のリアクトル6a、第1の制御ブロック4、第1
のダイオード7、平滑コンデンサ10及び第1のフライ
ホイールダイオード21により構成される昇圧チョッパ
回路として動作する。各制御回路の動作については図1
の場合と略同様である。したがって、図9の回路におい
ても図8の回路と同様に第1及び第2のリアクトル6
a、6bに流れる電流の方向がそれぞれ一定であるから、
図8の場合と同様に第1び第2のリアクトル6a、6bを
小形にすることができる。
【0023】以上のように、図1〜図9に示す実施例の
直流コンバータ装置では、入力端子1、2がそれぞれ正
(+)、負(−)の電位であるときに第2の制御ブロッ
ク5が動作状態となり、第2の制御回路18が動作され
て第2のMOS-FET16がオン・オフ制御される。
また、入力端子1、2がそれぞれ負(−)、正(+)の
電位であるときに第1の制御ブロック4が動作状態とな
り、第1の制御回路15が動作されて第1のMOS-F
ET13がオン・オフ制御される。したがって、第1及
び第2の制御回路15、18はそれぞれ第1及び第2の
MOS-FET13、16のオン・オフ制御を行なう機
能のみでよく、図10の従来例における電位変換器66
が不要となる。このため、第1及び第2の制御回路1
5、18の回路構成を簡略化できる。また、第1及び第
2の制御回路15、18はそれぞれ第1及び第2のMO
S-FET13、16に流れる電流を小形でかつ軽量の
第1及び第2の電流検出用抵抗14、17で検出してオ
ン・オフ期間の制御を行なうので、図10の従来例にお
ける大形で重量の大きい商用電流トランス52が不要と
なり、直流コンバータ装置の小形化及び軽量化を図るこ
とができる。更に、第1及び第2の制御回路15、18
はダイオードブリッジ54、商用トランス53(図1
0)等の大形の個別部品を含まないので、第1及び第2
のMOS-FET13、16と第1及び第2の電流検出
用抵抗14、17と第1及び第2の制御回路15、18
とをそれぞれ一体化して第1及び第2の制御ブロック
4、5を形成することができる。したがって、第1及び
第2の制御ブロック4、5を集積回路化(IC化)する
ことにより、直流コンバータ装置の部品点数を大幅に削
減することができる。なお、図6〜図8の直流コンバー
タ装置においては、第1及び第2のMOS-FET1
3、16が同時にオン状態になっても平滑コンデンサ1
0が短絡されないので、平滑コンデンサ10の短絡破損
事故を未然に防止できる利点を有する。
直流コンバータ装置では、入力端子1、2がそれぞれ正
(+)、負(−)の電位であるときに第2の制御ブロッ
ク5が動作状態となり、第2の制御回路18が動作され
て第2のMOS-FET16がオン・オフ制御される。
また、入力端子1、2がそれぞれ負(−)、正(+)の
電位であるときに第1の制御ブロック4が動作状態とな
り、第1の制御回路15が動作されて第1のMOS-F
ET13がオン・オフ制御される。したがって、第1及
び第2の制御回路15、18はそれぞれ第1及び第2の
MOS-FET13、16のオン・オフ制御を行なう機
能のみでよく、図10の従来例における電位変換器66
が不要となる。このため、第1及び第2の制御回路1
5、18の回路構成を簡略化できる。また、第1及び第
2の制御回路15、18はそれぞれ第1及び第2のMO
S-FET13、16に流れる電流を小形でかつ軽量の
第1及び第2の電流検出用抵抗14、17で検出してオ
ン・オフ期間の制御を行なうので、図10の従来例にお
ける大形で重量の大きい商用電流トランス52が不要と
なり、直流コンバータ装置の小形化及び軽量化を図るこ
とができる。更に、第1及び第2の制御回路15、18
はダイオードブリッジ54、商用トランス53(図1
0)等の大形の個別部品を含まないので、第1及び第2
のMOS-FET13、16と第1及び第2の電流検出
用抵抗14、17と第1及び第2の制御回路15、18
とをそれぞれ一体化して第1及び第2の制御ブロック
4、5を形成することができる。したがって、第1及び
第2の制御ブロック4、5を集積回路化(IC化)する
ことにより、直流コンバータ装置の部品点数を大幅に削
減することができる。なお、図6〜図8の直流コンバー
タ装置においては、第1及び第2のMOS-FET1
3、16が同時にオン状態になっても平滑コンデンサ1
0が短絡されないので、平滑コンデンサ10の短絡破損
事故を未然に防止できる利点を有する。
【0024】本発明の実施態様は前記の各実施例に限定
されず、更に種々の変更が可能である。例えば、上記の
各実施例の第1及び第2の電流検出用抵抗14、17の
代わりに小形でかつ軽量の高周波用の電流トランスを使
用してもよい。また、上記の各実施例ではスイッチング
素子としてMOS-FETを使用した例を示したが、バ
イポーラ形トランジスタ、接合型FET(J-FE
T)、SCR(逆阻止3端子サイリスタ)等の他のスイ
ッチング素子を使用してもよい。但し、これらのスイッ
チング素子を使用する際には、スイッチング素子と逆並
列に逆流用ダイオード(図1及び図6における第3及び
第4のダイオード19、20)を接続する必要がある。
また、図1及び図5〜図7の実施例における入力端子1
側のラインに接続されたリアクトル6は入力端子2側の
ラインに接続してもよい。また、図8及び図9の実施例
における第1及び第2のリアクトル6a、6bの各巻線は
同一の磁芯上に巻回してもよい。更に、第1及び第2の
制御ブロック4、5内の第1及び第2のMOS-FET
13、16と第1及び第2の電流検出用抵抗14、17
と第1及び第2の制御回路15、18はそれぞれ個別の
部品として構成してもよい。
されず、更に種々の変更が可能である。例えば、上記の
各実施例の第1及び第2の電流検出用抵抗14、17の
代わりに小形でかつ軽量の高周波用の電流トランスを使
用してもよい。また、上記の各実施例ではスイッチング
素子としてMOS-FETを使用した例を示したが、バ
イポーラ形トランジスタ、接合型FET(J-FE
T)、SCR(逆阻止3端子サイリスタ)等の他のスイ
ッチング素子を使用してもよい。但し、これらのスイッ
チング素子を使用する際には、スイッチング素子と逆並
列に逆流用ダイオード(図1及び図6における第3及び
第4のダイオード19、20)を接続する必要がある。
また、図1及び図5〜図7の実施例における入力端子1
側のラインに接続されたリアクトル6は入力端子2側の
ラインに接続してもよい。また、図8及び図9の実施例
における第1及び第2のリアクトル6a、6bの各巻線は
同一の磁芯上に巻回してもよい。更に、第1及び第2の
制御ブロック4、5内の第1及び第2のMOS-FET
13、16と第1及び第2の電流検出用抵抗14、17
と第1及び第2の制御回路15、18はそれぞれ個別の
部品として構成してもよい。
【0025】
【発明の効果】本発明によれば、個別に設けられた各制
御回路により各スイッチング素子をそれぞれオン・オフ
動作できるので、各制御回路の回路構成を簡略化して直
流コンバータ装置の回路構成の簡素化及び製造コストの
削減を図ることができる。また、電流検出用抵抗等の小
形、軽量でかつ安価な電流検出手段を使用できるので、
直流コンバータ装置の小型化及び軽量化が可能となると
共に製造コストを削減することができる。更に、各制御
回路は商用トランス等の大形の個別部品を含まない構成
も可能であるので、それぞれのスイッチング素子と制御
回路とを一体化して直流コンバータ装置の部品点数の削
減を図ることができる。
御回路により各スイッチング素子をそれぞれオン・オフ
動作できるので、各制御回路の回路構成を簡略化して直
流コンバータ装置の回路構成の簡素化及び製造コストの
削減を図ることができる。また、電流検出用抵抗等の小
形、軽量でかつ安価な電流検出手段を使用できるので、
直流コンバータ装置の小型化及び軽量化が可能となると
共に製造コストを削減することができる。更に、各制御
回路は商用トランス等の大形の個別部品を含まない構成
も可能であるので、それぞれのスイッチング素子と制御
回路とを一体化して直流コンバータ装置の部品点数の削
減を図ることができる。
【図1】 本発明の一実施例を示す直流コンバータ装置
の電気回路図
の電気回路図
【図2】 第2(第1)の制御ブロック及び出力電圧検
出回路の内部構成を示す電気回路図
出回路の内部構成を示す電気回路図
【図3】 入力電圧極性検出回路の内部構成を示す電気
回路図
回路図
【図4】 図2の回路の各部の電圧を示す波形図
【図5】 本発明の第1の変更実施例を示す直流コンバ
ータ装置の電気回路図
ータ装置の電気回路図
【図6】 本発明の第2の変更実施例を示す直流コンバ
ータ装置の電気回路図
ータ装置の電気回路図
【図7】 本発明の第3の変更実施例を示す直流コンバ
ータ装置の電気回路図
ータ装置の電気回路図
【図8】 本発明の第4の変更実施例を示す直流コンバ
ータ装置の電気回路図
ータ装置の電気回路図
【図9】 本発明の第5の変更実施例を示す直流コンバ
ータ装置の電気回路図
ータ装置の電気回路図
【図10】 直流コンバータ装置の従来例を示す電気回
路図
路図
【図11】 図1及び図10の主回路の各部の電圧及び
電流を示す波形図
電流を示す波形図
【図12】 図10の制御回路内の各部の電圧を示す波
形図
形図
0...交流電源、1,2...入力端子、3...フ
ィルタ回路、4,5...第1,第2の制御ブロック、
6...リアクトル、6a,6b...第1,第2リアク
トル、7,8...第1,第2のダイオード(第1,第
2の整流素子)、9...出力電圧検出回路、1
0...平滑コンデンサ、11,12...出力端子、
13,16...第1,第2のMOS-FET(第1,
第2のスイッチング素子)、14,17...第1,第
2の電流検出用抵抗、15,18...第1,第2の制
御回路、19,20...第3,第4のダイオード(第
3,第4の整流素子)、21,22...第1,第2の
フライホイールダイオード(第3,第4の整流素子)、
23...ブリッジ回路、26...入力電圧極性検出
回路、52...商用電流トランス
ィルタ回路、4,5...第1,第2の制御ブロック、
6...リアクトル、6a,6b...第1,第2リアク
トル、7,8...第1,第2のダイオード(第1,第
2の整流素子)、9...出力電圧検出回路、1
0...平滑コンデンサ、11,12...出力端子、
13,16...第1,第2のMOS-FET(第1,
第2のスイッチング素子)、14,17...第1,第
2の電流検出用抵抗、15,18...第1,第2の制
御回路、19,20...第3,第4のダイオード(第
3,第4の整流素子)、21,22...第1,第2の
フライホイールダイオード(第3,第4の整流素子)、
23...ブリッジ回路、26...入力電圧極性検出
回路、52...商用電流トランス
Claims (9)
- 【請求項1】 第1及び第2のスイッチング素子と第1
及び第2の整流素子とを橋絡接続して成るブリッジ回路
と、該ブリッジ回路の一方の対角の各々の接続点間に接
続された平滑コンデンサと、前記ブリッジ回路の他方の
対角の各々の接続点間にリアクトルを介して接続された
交流電源とを備え、前記第1及び第2のスイッチング素
子をオン・オフ動作させることにより前記平滑コンデン
サの両端から直流出力を発生する直流コンバータ装置に
おいて、 前記第1のスイッチング素子の制御端子に第1の駆動信
号を付与して前記第1のスイッチング素子をオン・オフ
制御する第1の制御回路と、前記第2のスイッチング素
子の制御端子に第2の駆動信号を付与して前記第2のス
イッチング素子をオン・オフ制御する第2の制御回路と
を備え、前記交流電源の電圧の一方の半周期では前記第
1の制御回路が動作され、前記交流電源の電圧の他方の
半周期では前記第2の制御回路が動作されることを特徴
とする直流コンバータ装置。 - 【請求項2】 前記第1及び第2のスイッチング素子と
並列に第3及び第4の整流素子を接続した「請求項1」
に記載の直流装置。 - 【請求項3】 前記交流電源の電圧の極性を検出して前
記電圧の半周期毎に前記第1及び第2の制御回路の動作
を交互に停止させる入力電圧極性検出回路を設けた「請
求項1」又は「請求項2」に記載の直流コンバータ装
置。 - 【請求項4】 直列に接続された第1のスイッチング素
子及び第1の整流素子と、前記第1のスイッチング素子
及び前記第1の整流素子の両端に直列に接続された第2
のスイッチング素子及び第2の整流素子と、前記第2の
スイッチング素子及び前記第2の整流素子の両端に接続
された平滑コンデンサと、一端が第1のリアクトルを介
して前記第1のスイッチング素子及び前記第1の整流素
子の接続点に接続されかつ他端が第2のリアクトルを介
して前記第2のスイッチング素子及び前記第2の整流素
子の接続点に接続された交流電源とを備え、第1及び第
2のスイッチング素子をオン・オフ動作させることによ
り前記平滑コンデンサの両端から直流出力を発生する直
流コンバータ装置において、 前記第1及び第2のスイッチング素子の接続点と前記交
流電源の一端との間に接続された第3の整流素子と、前
記第1及び第2のスイッチング素子の接続点と前記交流
電源の他端との間に接続された第4の整流素子と、前記
第1のスイッチング素子の制御端子に第1の駆動信号を
付与して前記第1のスイッチング素子をオン・オフ制御
する第1の制御回路と、前記第2のスイッチング素子の
制御端子に第2の駆動信号を付与して前記第2のスイッ
チング素子をオン・オフ制御する第2の制御回路とを備
え、前記交流電源の電圧の一方の半周期では前記第1の
制御回路が動作され、前記交流電源の電圧の他方の半周
期では前記第2の制御回路が動作されることを特徴とす
る直流コンバータ装置。 - 【請求項5】 前記第1及び第2のリアクトルの各巻線
が同一の磁芯上に巻回された「請求項4」に記載の直流
コンバータ装置。 - 【請求項6】 前記交流電源の電圧の極性を検出して前
記電圧の半周期毎に前記第1及び第2の制御回路の動作
を交互に停止させる入力電圧極性検出回路を設けた「請
求項4」又は「請求項5」に記載の直流コンバータ装
置。 - 【請求項7】 直列に接続された第1及び第2の整流素
子と、該第1及び第2の整流素子の両端に接続された平
滑コンデンサと、前記第1及び第2の整流素子の両端に
直列に接続された第1のスイッチング素子及び第3の整
流素子と、前記第1のスイッチング素子及び前記第3の
整流素子の両端に直列に接続された第2のスイッチング
素子及び第4の整流素子と、前記第1のスイッチング素
子及び前記第3の整流素子の接続点と前記第2のスイッ
チング素子及び前記第4の整流素子の接続点との間に直
列に接続された第1及び第2のリアクトルと、一端が前
記第1及び第2のリアクトルの接続点に接続されかつ他
端が前記第1及び第2の整流素子の接続点に接続された
交流電源とを備え、第1及び第2のスイッチング素子を
オン・オフ動作させることにより前記平滑コンデンサの
両端から直流出力を発生する直流コンバータ装置におい
て、 前記第1のスイッチング素子の制御端子に第1の駆動信
号を付与して前記第1のスイッチング素子をオン・オフ
制御する第1の制御回路と、前記第2のスイッチング素
子の制御端子に第2の駆動信号を付与して前記第2のス
イッチング素子をオン・オフ制御する第2の制御回路と
を備え、前記交流電源の電圧の一方の半周期では前記第
1の制御回路が動作され、前記交流電源の電圧の他方の
半周期では前記第2の制御回路が動作されることを特徴
とする直流コンバータ装置。 - 【請求項8】 前記第1及び第2のリアクトルの各巻線
が同一の磁芯上に巻回された「請求項7」に記載の直流
コンバータ装置。 - 【請求項9】 前記交流電源の電圧の極性を検出して前
記電圧の半周期毎に前記第1及び第2の制御回路の動作
を交互に停止させる入力電圧極性検出回路を設けた「請
求項7」又は「請求項8」に記載の直流コンバータ装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1348195A JPH08205542A (ja) | 1995-01-31 | 1995-01-31 | 直流コンバータ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1348195A JPH08205542A (ja) | 1995-01-31 | 1995-01-31 | 直流コンバータ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08205542A true JPH08205542A (ja) | 1996-08-09 |
Family
ID=11834320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1348195A Pending JPH08205542A (ja) | 1995-01-31 | 1995-01-31 | 直流コンバータ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08205542A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008090917A1 (ja) * | 2007-01-24 | 2008-07-31 | Panasonic Corporation | 直流電源装置とそれを備えた空気調和機 |
JP2009189114A (ja) * | 2008-02-05 | 2009-08-20 | Panasonic Corp | 直流電源装置 |
WO2017199299A1 (ja) * | 2016-05-16 | 2017-11-23 | 三菱電機株式会社 | 直流電源装置、冷凍サイクル装置及び空気調和装置 |
-
1995
- 1995-01-31 JP JP1348195A patent/JPH08205542A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008090917A1 (ja) * | 2007-01-24 | 2008-07-31 | Panasonic Corporation | 直流電源装置とそれを備えた空気調和機 |
CN101584107A (zh) * | 2007-01-24 | 2009-11-18 | 松下电器产业株式会社 | 直流电源装置和具有该直流电源装置的空气调节器 |
JPWO2008090917A1 (ja) * | 2007-01-24 | 2010-05-20 | パナソニック株式会社 | 直流電源装置とそれを備えた空気調和機 |
JP2009189114A (ja) * | 2008-02-05 | 2009-08-20 | Panasonic Corp | 直流電源装置 |
WO2017199299A1 (ja) * | 2016-05-16 | 2017-11-23 | 三菱電機株式会社 | 直流電源装置、冷凍サイクル装置及び空気調和装置 |
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