JPH08204994A - Clamping circuit and synchronizing separator circuit - Google Patents
Clamping circuit and synchronizing separator circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明はクランプ回路およびそ
れを用いた同期分離回路に関し、特にたとえば情報端末
用ＩＣにおいて映像信号から同期信号を分離するとき等
に用いられる、シンクチップクランプ回路およびそれを
用いた同期分離回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clamp circuit and a sync separation circuit using the same, and more particularly to a sync tip clamp circuit used when separating a sync signal from a video signal in an IC for information terminals and the like. The present invention relates to a sync separation circuit used.
【０００２】[0002]
【従来の技術】図６に従来のシンクチップクランプ回路
１を示す。シンクチップクランプ回路１では、入力端子
Ｖinから容量ＣおよびトランジスタＴ１のエミッタフォ
ロワを通過した映像信号が、差動対２に含まれるトラン
ジスタＴ２のベースに入力される。差動対２では、映像
信号に含まれる同期信号の先端電位がトランジスタＴ３
のベースに入力される基準電圧ＶREF と比較される。比
較された結果、同期信号の先端電位が基準電圧ＶREF よ
り大きければ、トランジスタＴ３のコレクタ電流が減少
する。トランジスタＴ４およびＴ５によってカレントミ
ラー回路３が構成されるので、トランジスタＴ３のコレ
クタ電流と等しい電流がトランジスタＴ５のコレクタに
流れる。したがって、トランジスタＴ３のコレクタ電流
が減少すると、抵抗Ｒ１を流れる電流も減少するので、
トランジスタＴ６のベース電位が降下し、その結果、同
期信号の先端電位を低下させる。2. Description of the Related Art FIG. 6 shows a conventional sync tip clamp circuit 1. In the sync tip clamp circuit 1, the video signal that has passed through the capacitance C and the emitter follower of the transistor T1 from the input terminal V in is input to the base of the transistor T2 included in the differential pair 2. In the differential pair 2, the tip potential of the synchronization signal included in the video signal is the transistor T3.
Of the reference voltage V REF input to the base of the. As a result of the comparison, if the tip potential of the synchronization signal is higher than the reference voltage V REF , the collector current of the transistor T3 decreases. Since the current mirror circuit 3 is composed of the transistors T4 and T5, a current equal to the collector current of the transistor T3 flows in the collector of the transistor T5. Therefore, when the collector current of the transistor T3 decreases, the current flowing through the resistor R1 also decreases,
The base potential of the transistor T6 drops, and as a result, the tip potential of the synchronization signal drops.
【０００３】一方、同期信号の先端電位が基準電圧Ｖ
REF より小さければ、トランジスタＴ３のコレクタ電流
が増加して、トランジスタＴ６のベース電位が上昇する
ので、同期信号の先端電位も上昇する。定電流回路４を
流れる電流をＩR ，トランジスタＴ２およびＴ３のコレ
クタ電流をそれぞれＩC2およびＩC3とすると、数１が成
立する。On the other hand, the tip potential of the synchronizing signal is the reference voltage V
If it is smaller than REF , the collector current of the transistor T3 increases and the base potential of the transistor T6 rises, so the tip potential of the synchronization signal also rises. When the current flowing through the constant current circuit 4 is I R and the collector currents of the transistors T2 and T3 are I C2 and I C3 , respectively, the following equation 1 is established.
【０００４】[0004]
【数１】ＩR ≒ＩC2＋ＩC3 ここで、ＮＰＮトランジスタのベース−エミッタ間の電
圧をＶｆとすると、抵抗Ｒ１の上端の電位は（ＩC3×Ｒ
１＋２Ｖｆ）となる。この式の２ＶｆはトランジスタＴ
７およびＴ８による電圧上昇分である。したがって、ト
ランジスタＴ２のベース電位は、（抵抗Ｒ１の上端の電
位−トランジスタＴ１およびＴ６による電圧降下）で求
められ、数２のようになる。I R ≈I C2 + I C3 Here, when the voltage between the base and emitter of the NPN transistor is Vf, the potential at the upper end of the resistor R1 is (I C3 × R
1 + 2Vf). 2Vf in this equation is the transistor T
7 is the voltage increase due to T7 and T8. Therefore, the base potential of the transistor T2 is obtained by (potential at the upper end of the resistor R1−voltage drop due to the transistors T1 and T6), and is as shown in Formula 2.
【０００５】[0005]
【数２】（ＩC3×Ｒ１＋２Ｖｆ）−２Ｖｆ＝ＩC3×Ｒ１ そして、上述の動作を繰り返して、同期信号の先端電位
が基準電圧ＶREF と等しくなるようにクランプするため
には、ＩC2＝ＩC3＝（１／２）ＩR が成立する必要があ
る。したがって、数３が成立すればよい。## EQU2 ## (I C3 × R1 + 2Vf) −2Vf = I C3 × R1 Then, in order to clamp the tip end potential of the synchronizing signal to be equal to the reference voltage V REF by repeating the above operation, I C2 = I C3 = (1/2) I R must be established. Therefore, it suffices that Equation 3 holds.
【０００６】[0006]
【数３】ＩC3×Ｒ１＝（１／２）ＩR ×Ｒ１[Equation 3] I C3 × R1 = (1/2) I R × R1
【０００７】[0007]
【発明が解決しようとする課題】しかし、図６のシンク
チップクランプ回路１をＩＣ内部で構成すると、抵抗Ｒ
１の値がばらつきまた温度特性によっても変化するの
で、数３で示す関係が成立しなくなる（∵ＩR は一
定）。したがって、図７で示すような、同期信号の先端
電位と基準電圧ＶREF との差ΔＶのオフセットが発生す
る。However, if the sync tip clamp circuit 1 of FIG. 6 is configured inside the IC, the resistance R
Since the value of 1 varies and also changes depending on the temperature characteristic, the relationship shown in Formula 3 is not established (∵I R is constant). Therefore, an offset ΔV between the tip potential of the synchronization signal and the reference voltage V REF is generated as shown in FIG.
【０００８】すなわち、図６に示す電圧駆動型のシンク
チップクランプ回路１では、負帰還ループの利得は抵抗
Ｒ１に依存するが、この負帰還ループの利得は小さく、
差動対２に与えられる２入力の差を完全に補償するよう
な負帰還を行うことができず、その結果オフセットが大
きく発生している。ここで、抵抗Ｒ１の値がＡ・Ｒ１に
変化すると、トランジスタＴ２のベース電位は数４のよ
うになる。That is, in the voltage-driven sync tip clamp circuit 1 shown in FIG. 6, the gain of the negative feedback loop depends on the resistor R1, but the gain of the negative feedback loop is small.
Negative feedback that completely compensates for the difference between the two inputs given to the differential pair 2 cannot be performed, and as a result, a large offset occurs. Here, when the value of the resistor R1 changes to A · R1, the base potential of the transistor T2 becomes as shown in Formula 4.
【０００９】[0009]
【数４】Ａ・Ｒ１×ＩC3 また、トランジスタＴ２のエミッタ電位（Ｔ３のエミッ
タ電位）をＶＥとすると、トランジスタＴ２のベース電
位は数５で表され、同様にトランジスタＴ３のベース電
位は数６で表される。Equation 4] A · R1 × I C3 Further, when the emitter potential (emitter potential of T3) of the transistors T2 and VE, the base potential of the transistor T2 is represented by the number 5, as well as the base potential of the transistor T3 6 It is represented by.
【００１０】[0010]
【数５】 (Equation 5)
【００１１】[0011]
【数６】 (Equation 6)
【００１２】トランジスタＴ２およびＴ３はエミッタ共
通のため、オフセットΔＶは数５および数６より、数７
で表される。Since the transistors T2 and T3 have the same emitter, the offset ΔV is calculated from the equations 5 and 6 and the equation 7
It is represented by.
【００１３】[0013]
【数７】 (Equation 7)
【００１４】このようなオフセットΔＶは前述のように
抵抗Ｒ１に依存し、しかも抵抗Ｒ１のばらつきや温度変
化等が生じるため、オフセットΔＶをなくすことはでき
ない。また、オフセットΔＶの生じる他の原因として
は、ＮＰＮトランジスタのベース−エミッタ間電圧Ｖｆ
はコレクタ電流（エミッタ電流）によって変化するため
に数２が成立しなくなることや、差動対２自体のオフセ
ットも考えられ、これらによってオフセットΔＶがばら
つく。The offset ΔV cannot be eliminated because the offset ΔV depends on the resistor R1 as described above, and the resistance R1 varies and changes in temperature. Another cause of the offset ΔV is the base-emitter voltage Vf of the NPN transistor.
Since it changes depending on the collector current (emitter current), the formula 2 cannot be established, and the offset of the differential pair 2 itself can be considered, which causes the offset ΔV to vary.
【００１５】このようなシンクチップクランプ回路１を
用いて同期分離回路を構成する場合には以下のような問
題を生じる。すなわち、同期信号の先端電位が基準電圧
ＶREF と等しくなるようにクランプされた映像信号を、
基準電圧ＶREF より高い閾値電圧ＶS と比較して、同期
分離する場合、シンクチップクランプ回路１にオフセッ
トΔＶが生じる恐れがあるので、図８（Ａ）に示すよう
に、閾値電圧ＶS はそのオフセット分を考慮して設定す
る必要がある。しかし、このようにオフセット分を考慮
して閾値電圧ＶS を設定した結果、同期信号の振幅が小
さくなったときは分離特性が悪くなってしまう。すなわ
ち、図８（Ｂ）に示すように、同期信号以外の信号を同
期信号とみなして分離してしまう恐れがあった。When a sync separation circuit is constructed using such sync tip clamp circuit 1, the following problems occur. That is, the video signal clamped so that the tip potential of the synchronization signal becomes equal to the reference voltage V REF ,
Compared with the threshold voltage V S higher than the reference voltage V REF , when the sync separation is performed, an offset ΔV may occur in the sync tip clamp circuit 1. Therefore, as shown in FIG. 8A, the threshold voltage V S is It is necessary to set in consideration of the offset amount. However, as a result of setting the threshold voltage V S in consideration of the offset amount in this way, the separation characteristic deteriorates when the amplitude of the synchronization signal becomes small. That is, as shown in FIG. 8B, there is a risk that signals other than the sync signal are regarded as sync signals and separated.
【００１６】それゆえに、この発明の主たる目的は、正
確にクランプできる、クランプ回路を提供することであ
る。この発明の他の目的は、良好に同期分離できる、同
期分離回路を提供することである。Therefore, a main object of the present invention is to provide a clamp circuit which can be accurately clamped. Another object of the present invention is to provide a sync separation circuit capable of excellent sync separation.
【００１７】[0017]
【課題を解決するための手段】第１の発明は、入力信号
が与えられるコンデンサ、コンデンサにそのベースが接
続される第１導電形式の第１トランジスタ、第１トラン
ジスタのエミッタがそのベースに接続される第１導電形
式の第２トランジスタと基準電圧がそのベースに与えら
れる第１導電形式の第３トランジスタとを含む差動対、
および第３トランジスタのコレクタにそのベースが接続
されかつコンデンサと第１トランジスタとの接続点にそ
のコレクタが接続される第２導電形式の第４トランジス
タを備える、クランプ回路である。According to a first aspect of the present invention, a capacitor to which an input signal is applied, a first transistor of a first conductivity type whose base is connected to the capacitor, and an emitter of the first transistor are connected to its base. A differential pair including a second transistor of the first conductivity type and a third transistor of the first conductivity type having a reference voltage applied to its base,
And a clamp circuit including a fourth transistor of the second conductivity type whose base is connected to the collector of the third transistor and whose collector is connected to the connection point between the capacitor and the first transistor.
【００１８】第２の発明は、上述のクランプ回路を含
み、クランプ回路に含まれる第２トランジスタのベース
から取り出されるクランプ出力がそのベースに与えられ
る第５トランジスタと閾値電圧がそのベースに与えられ
る第６トランジスタとを含む比較手段をさらに備える、
同期分離回路である。A second invention includes the above-mentioned clamp circuit, and a fifth transistor having the base to which a clamp output taken out from the base of the second transistor included in the clamp circuit is applied, and a threshold voltage to the base thereof. Further comprising comparison means including six transistors,
It is a sync separation circuit.
【００１９】[0019]
【作用】入力信号はコンデンサおよび第１トランジスタ
を介して差動対の第２トランジスタへ与えられる。ここ
で、第１定電流回路，第２定電流回路および第１カレン
トミラー回路が設けられ、または第２カレントミラー回
路が設けられることによって、少なくとも差動対の第３
トランジスタのコレクタ電流が安定化される。The input signal is given to the second transistor of the differential pair via the capacitor and the first transistor. Here, by providing the first constant current circuit, the second constant current circuit and the first current mirror circuit, or by providing the second current mirror circuit, at least the third pair of differential pairs is provided.
The collector current of the transistor is stabilized.
【００２０】そして、差動対に与えられる入力信号と基
準電圧とが比較され、その入力差に応じた差分電流が第
４トランジスタのベース電流となる。第４トランジスタ
を含む負帰還ループの利得は理論的には無限大となるの
で、差動対の入力差をほぼ完全に補償するように差動対
に負帰還させることができる。したがって、オフセット
がほとんど発生することなく、入力信号をクランプでき
る。Then, the input signal given to the differential pair is compared with the reference voltage, and the differential current corresponding to the input difference becomes the base current of the fourth transistor. Since the gain of the negative feedback loop including the fourth transistor is theoretically infinite, it is possible to perform negative feedback to the differential pair so as to almost completely compensate the input difference of the differential pair. Therefore, the input signal can be clamped with almost no offset.
【００２１】このようなクランプ回路を用いて同期分離
回路を構成すると、クランプ回路にはオフセットがほと
んど発生しないので、同期分離のための閾値電圧を基準
電圧より少し大きくするだけで足りる。したがって、同
期信号の振幅が小さくなっても同期分離に何ら影響を与
えることなく、同期信号を分離できる。When the sync separation circuit is constructed using such a clamp circuit, an offset hardly occurs in the clamp circuit, and therefore it is sufficient to make the threshold voltage for the sync separation a little larger than the reference voltage. Therefore, even if the amplitude of the sync signal becomes small, the sync signal can be separated without affecting the sync separation.
【００２２】[0022]
【発明の効果】この発明によれば、オフセットがほとん
ど発生しないクランプ回路が得られ、正確にクランプで
きる。また、そのクランプ回路を用いて同期分離回路を
構成すると、良好に同期信号を分離することができる。According to the present invention, a clamp circuit in which an offset hardly occurs can be obtained and can be accurately clamped. Further, when the sync separation circuit is configured using the clamp circuit, the sync signal can be separated well.
【００２３】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。The above-mentioned objects, other objects, features and advantages of the present invention will become more apparent from the following detailed description of the embodiments with reference to the drawings.
【００２４】[0024]
【実施例】図１を参照して、この実施例のクランプ回路
１０は電流駆動型に構成される。クランプ回路１０はコ
ンデンサＣ１を含む。コンデンサＣ１には入力端子１２
から映像信号が与えられる。コンデンサＣ１にはバッフ
ァとして機能するトランジスタＴ１１のベースが接続さ
れる。コンデンサＣ１とトランジスタＴ１１との接続点
とアース間には抵抗Ｒ１１が接続される。DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIG. 1, a clamp circuit 10 of this embodiment is of a current drive type. The clamp circuit 10 includes a capacitor C1. The input terminal 12 is connected to the capacitor C1.
A video signal is given from. The base of the transistor T11 that functions as a buffer is connected to the capacitor C1. A resistor R11 is connected between the connection point between the capacitor C1 and the transistor T11 and the ground.
【００２５】トランジスタＴ１１のエミッタには差動対
１４を構成するトランジスタＴ１２のベースが接続さ
れ、同じく差動対１４を構成するトランジスタＴ１３の
ベースとアース間には基準電圧ＶREF が接続される。ト
ランジスタＴ１１およびＴ１２の接続点とアース間には
定電流回路１６が接続され、差動対１４とアース間には
定電流回路１８が接続される。また、定電流回路１８と
関連して定電流回路２０が設けられる。そして、差動対
１４のトランジスタＴ１３のコレクタと定電流回路２０
との間には、カレントミラー回路２２が接続される。カ
レントミラー回路２２はトランジスタＴ１４およびＴ１
５を含む。トランジスタＴ１４のエミッタには抵抗Ｒ１
２が、トランジスタＴ１５のエミッタには抵抗Ｒ１３
が、それぞれ接続される。そして、トランジスタＴ１３
のコレクタとトランジスタＴ１４のコレクタとの接続点
にはＮＰＮトランジスタＴ１６のベースが接続される。
トランジスタＴ１６のコレクタは、コンデンサＣ１とト
ランジスタＴ１１のベースとの接続点に接続され、トラ
ンジスタＴ１６のエミッタには、トランジスタＴ１６の
ベース電位を規定するためのトランジスタＴ１７が接続
される。なお、トランジスタＴ１１，Ｔ１２およびＴ１
３とトランジスタＴ１６との導電形式は逆になるように
構成され、この実施例ではトランジスタＴ１１，Ｔ１２
およびＴ１３はＮＰＮ形式であり、トランジスタＴ１６
はＰＮＰ形式である。The emitter of the transistor T11 is connected to the base of the transistor T12 forming the differential pair 14, and the reference voltage V REF is connected between the base of the transistor T13 forming the differential pair 14 and the ground. A constant current circuit 16 is connected between the connection point of the transistors T11 and T12 and the ground, and a constant current circuit 18 is connected between the differential pair 14 and the ground. Further, a constant current circuit 20 is provided in association with the constant current circuit 18. Then, the collector of the transistor T13 of the differential pair 14 and the constant current circuit 20
A current mirror circuit 22 is connected between and. The current mirror circuit 22 includes transistors T14 and T1.
Including 5. A resistor R1 is connected to the emitter of the transistor T14.
2 has a resistor R13 at the emitter of the transistor T15.
Are connected respectively. And the transistor T13
The base of the NPN transistor T16 is connected to the connection point between the collector of the transistor T14 and the collector of the transistor T14.
The collector of the transistor T16 is connected to the connection point between the capacitor C1 and the base of the transistor T11, and the emitter of the transistor T16 is connected to the transistor T17 for defining the base potential of the transistor T16. The transistors T11, T12 and T1
3 and the transistor T16 are configured to have opposite conductivity types. In this embodiment, the transistors T11 and T12 have the same conductivity type.
And T13 are of the NPN type, and the transistor T16
Is in PNP format.
【００２６】このようなクランプ回路１０の動作を説明
する。入力端子１２から与えられた映像信号は容量Ｃ１
およびトランジスタＴ１１のエミッタフォロワを通過し
た後、差動対１４のトランジスタＴ１２のベースに入力
される。差動対１４では、映像信号に含まれる同期信号
の先端電位と基準電圧ＶREF とが比較される。定電流回
路１８および２０の電流を、それぞれＩR1および（１／
２）ＩR1とすると、同期信号の先端電位が基準電圧Ｖ
REF より小さいと、トランジスタＴ１３のコレクタ電流
が（１／２）ＩR1（トランジスタＴ１４のコレクタ電
流）より大きくなる。したがって、その差分電流がトラ
ンジスタＴ１６のベース電流として流れる。The operation of the clamp circuit 10 will be described. The video signal given from the input terminal 12 has a capacitance C1.
After passing through the emitter follower of the transistor T11, it is input to the base of the transistor T12 of the differential pair 14. The differential pair 14 compares the tip potential of the synchronization signal included in the video signal with the reference voltage V REF . The currents of the constant current circuits 18 and 20 are I R1 and (1 /
2) If I R1 , the tip potential of the synchronization signal is the reference voltage V
When it is smaller than REF , the collector current of the transistor T13 becomes larger than (1/2) I R1 (collector current of the transistor T14). Therefore, the difference current flows as the base current of the transistor T16.
【００２７】ＰＮＰトランジスタの電流増幅率をβP と
すると、トランジスタＴ１６のコレクタにはベース電流
のβP 倍のコレクタ電流が流れる。このコレクタ電流に
よって容量Ｃ１が充電され、トランジスタＴ１１のベー
ス電位が上昇する。一方、同期信号の先端電位が基準電
圧ＶREF より大きければ、トランジスタＴ１３のコレク
タ電流がトランジスタＴ１４のコレクタ電流（１／２）
ＩR1より小さくなる。すると、トランジスタＴ１６のベ
ース電流は流れなくなり、トランジスタＴ１６がオフす
る。このため、容量Ｃ１は抵抗Ｒ１１およびトランジス
タＴ１１のベースに放電されるので、トランジスタＴ１
１のベース電位が低下する。Assuming that the current amplification factor of the PNP transistor is β P , a collector current of β P times the base current flows through the collector of the transistor T16. This collector current charges the capacitance C1 and raises the base potential of the transistor T11. On the other hand, if the tip potential of the synchronizing signal is larger than the reference voltage V REF , the collector current of the transistor T13 is (1/2) the collector current of the transistor T14.
It becomes smaller than I R1 . Then, the base current of the transistor T16 stops flowing and the transistor T16 turns off. Therefore, the capacitor C1 is discharged to the resistor R11 and the base of the transistor T11, so that the transistor T1 is discharged.
The base potential of 1 decreases.
【００２８】このような動作を繰り返すことによって、
同期信号の先端電位が基準電圧ＶRE F に等しくなるよう
にクランプされる。すなわち、直流成分が調整された映
像信号がトランジスタＴ１２のベースに得られる。この
電流駆動型のクランプ回路１０によれば、トランジスタ
Ｔ１６のベースに少しでもベース電流が流れるとトラン
ジスタＴ１６は必ずオンされる。すると、トランジスタ
Ｔ１６のコレクタ電流がコンデンサＣ１の充電電流とし
て供給される。このトランジスタＴ１６は単なるスイッ
チとして機能し、トランジスタＴ１６を駆動するための
電圧源は不要である。すなわち、図４に示す従来のシン
クチップクランプ回路１でいう抵抗Ｒ１は不要となる。By repeating the above operation,
Tip potential of the synchronous signal is clamped to be equal to the reference voltage V RE F. That is, a video signal whose DC component is adjusted is obtained at the base of the transistor T12. According to the current drive type clamp circuit 10, the transistor T16 is surely turned on when a base current flows to the base of the transistor T16. Then, the collector current of the transistor T16 is supplied as the charging current of the capacitor C1. This transistor T16 functions simply as a switch, and a voltage source for driving the transistor T16 is unnecessary. That is, the resistor R1 in the conventional sync tip clamp circuit 1 shown in FIG. 4 is unnecessary.
【００２９】したがって、従来とは異なり、抵抗Ｒ１は
不要であるので、トランジスタＴ１６を含む負帰還ルー
プの利得が理論的には無限大になる。その結果、差動対
１４の２入力の差をほぼ完全に補償するように差動対１
４に負帰還できるので、オフセットがほとんど発生しな
くなる。この点で図４に示す従来技術とは異なり、負帰
還ループの利得が小さいために差動対２への入力差を完
全に補償するような負帰還を行うことができない、とい
う問題は生じない。Therefore, unlike the prior art, the resistor R1 is not necessary, so that the gain of the negative feedback loop including the transistor T16 is theoretically infinite. As a result, the differential pair 1 is set so as to almost completely compensate for the difference between the two inputs of the differential pair 14.
Since the negative feedback can be made to 4, the offset hardly occurs. In this respect, unlike the conventional technique shown in FIG. 4, the problem that the negative feedback that completely compensates for the input difference to the differential pair 2 cannot be performed because the gain of the negative feedback loop is small does not occur. .
【００３０】また、クランプ回路１０では、従来とは異
なり、トランジスタのＶｆ等にオフセットが依存しない
ので、さらに良好な特性が得られる。図２に示す他の実
施例のクランプ回路１０′は、図１に示すクランプ回路
１０の定電流回路２０およびカレントミラー回路２２を
省略する代わりに、差動対１４を構成するトランジスタ
Ｔ１２およびＴ１３の両コレクタ間にカレントミラー回
路２４を接続したものである。その他の構成については
図１と同様に構成されるので、同一の番号を付すことに
よって重複する説明は省略する。Further, in the clamp circuit 10, the offset does not depend on the Vf and the like of the transistor, which is different from the conventional case, so that a better characteristic can be obtained. A clamp circuit 10 'according to another embodiment shown in FIG. 2 does not include the constant current circuit 20 and the current mirror circuit 22 of the clamp circuit 10 shown in FIG. 1, but instead of the transistors T12 and T13 constituting the differential pair 14. A current mirror circuit 24 is connected between both collectors. Since other configurations are configured in the same manner as in FIG. 1, the same numbers are assigned and redundant description is omitted.
【００３１】また、動作および効果についても、図１に
示すクランプ回路１０と同様である。ただし、図２に示
すクランプ回路１０′では、カレントミラー回路２４が
差動対１４の両コレクタ間に接続されている（差動対１
４から外れていない）。したがって、カレントカレント
ミラー回路２４の中に高周波成分が入ってしまう。The operation and effect are similar to those of the clamp circuit 10 shown in FIG. However, in the clamp circuit 10 'shown in FIG. 2, the current mirror circuit 24 is connected between both collectors of the differential pair 14 (differential pair 1).
It is not out of 4.) Therefore, high frequency components are included in the current current mirror circuit 24.
【００３２】それに対して、図１に示すクランプ回路１
０では、カレントミラー回路２２が差動対１４のトラン
ジスタＴ１３のコレクタと定電流回路２０との間に接続
されている（差動対１４から外れている）ので、カレン
トカレントミラー回路２２は高周波成分の影響を受けな
い。したがって、この点に関しては図１に示すクランプ
回路１０の方が高周波特性がよいといえよう。On the other hand, the clamp circuit 1 shown in FIG.
At 0, since the current mirror circuit 22 is connected between the collector of the transistor T13 of the differential pair 14 and the constant current circuit 20 (out of the differential pair 14), the current current mirror circuit 22 has a high frequency component. Not affected by. Therefore, in this respect, it can be said that the clamp circuit 10 shown in FIG. 1 has better high frequency characteristics.
【００３３】次いで、図４を参照して、クランプ回路１
０を用いて構成する同期分離回路３０について説明す
る。なお、図４に示すクランプ回路１０は、トランジス
タＴ１１のベース電流補償用のトランジスタＴ２１およ
びＴ２２を含む。すなわち、トランジスタＴ２１および
Ｔ２２を設けることによって、トランジスタＴ１６のコ
レクタ電流でトランジスタＴ１１のベース電流を補償で
きる。したがって、容量Ｃ１の放電電流は抵抗Ｒ１１に
流すだけでよいので、放電電流（Ｔ１１のベース電流）
のばらつきを少なくできるとともに、容量Ｃ１の容量値
を小さくすることができる。Next, referring to FIG. 4, the clamp circuit 1
The sync separation circuit 30 configured by using 0 will be described. The clamp circuit 10 shown in FIG. 4 includes transistors T21 and T22 for compensating the base current of the transistor T11. That is, by providing the transistors T21 and T22, the base current of the transistor T11 can be compensated by the collector current of the transistor T16. Therefore, since the discharge current of the capacitor C1 need only be passed through the resistor R11, the discharge current (base current of T11)
Can be reduced, and the capacitance value of the capacitance C1 can be reduced.
【００３４】そして、トランジスタＴ１２のベースから
取り出されるクランプ回路１０のクランプ出力は、比較
回路３２の差動対３４に与えられる。すなわち、クラン
プ回路１０のクランプ出力は差動対３４のトランジスタ
Ｔ２３のベースに与えられ、トランジスタＴ２４のベー
スに与えられる閾値電圧ＶS と比較される。閾値電圧Ｖ
S は基準電圧ＶREF よりＶ１（後述）分だけ大きく設定
される。そして、トランジスタＴ２３のベースへのクラ
ンプ出力が閾値電圧ＶS より小さければ同期信号である
と判断され、端子３６から出力される。なお、比較回路
３２には定電流回路３８および抵抗Ｒ１６が接続され
る。The clamp output of the clamp circuit 10 taken out from the base of the transistor T12 is given to the differential pair 34 of the comparison circuit 32. That is, the clamp output of the clamp circuit 10 is applied to the base of the transistor T23 of the differential pair 34 and compared with the threshold voltage V S applied to the base of the transistor T24. Threshold voltage V
S is set to be larger than the reference voltage V REF by V1 (described later). Then, if the clamp output to the base of the transistor T23 is smaller than the threshold voltage V S, it is determined to be a synchronizing signal, and is output from the terminal 36. A constant current circuit 38 and a resistor R16 are connected to the comparison circuit 32.
【００３５】ここで、トランジスタＴ１３およびＴ１４
のそれぞれのコレクタ電流の差をΔＩ，ＮＰＮトランジ
スタおよびＰＮＰトランジスタのそれぞれの電流増幅率
をβ N およびβP とする。すると、トランジスタＴ１６
のベース電流ＩB16 は、トランジスタＴ２２およびＴ１
１がダーリントン接続されていることによって、数８で
表される。Here, transistors T13 and T14
The difference of each collector current of ΔI, NPN transition
Current amplification factor of each transistor and PNP transistor
Β NAnd βPAnd Then, the transistor T16
Base current ofB16Are transistors T22 and T1
Since 1 is connected to Darlington,
expressed.
【００３６】[0036]
【数８】ＩB16 ≒ΔＩ＋ＩB11 ×βN ×（１／βP ）×
（１／βN ） ＩB11 はＴ１１のベース電流 したがって、トランジスタＴ１６のコレクタ電流ＩC16
は、数９で表される。## EQU8 ## I B16 ≈ΔI + I B11 × β N × (1 / β P ) ×
(1 / β N ) I B11 is the base current of T11 Therefore, the collector current I C16 of the transistor T16
Is expressed by Equation 9.
【００３７】[0037]
【数９】ＩC16 ＝ＩB16 ×βP ＝ΔＩ・βP ＋ＩB11 数９より、トランジスタＴ１１のベース電流ＩB11 がト
ランジスタＴ１６のコレクタ電流ＩC16 によって常に補
償され、したがって、コンデンサＣ１からの放電電流が
トランジスタＴ１１に与えられなくても、トランジスタ
Ｔ１１への放電電流が常に補償されることがわかる。I C16 = I B16 × β P = ΔI · β P + I B11 From the equation 9, the base current I B11 of the transistor T11 is always compensated by the collector current I C16 of the transistor T16, and therefore the discharge from the capacitor C1. It can be seen that the discharge current to transistor T11 is always compensated, even if no current is applied to transistor T11.
【００３８】このような同期分離回路３０では、同期信
号の先端電位が基準電圧ＶREF に等しくなるようにクラ
ンプされた映像信号は、比較回路３２に入力される。そ
して、トランジスタＴ２４には基準電圧ＶREF よりもＶ
１だけ電圧が高い閾値電圧Ｖ S が入力されている。この
Ｖ１の値によって、同期信号の振幅が小さくなったとき
の分離特性が決定されるが、図４（Ａ）に示すように、
この実施例では従来よりＶ１の値を非常に小さくするこ
とができる。したがって、図４（Ｂ）に示すように、同
期信号の振幅が小さくなっても、閾値電圧ＶS と比較さ
れた映像信号からは、同期信号だけが良好に分離され、
トランジスタＴ２４のコレクタを介して出力端子３６か
ら図５に示す同期信号が出力される。In such a sync separation circuit 30, the sync signal is
The potential at the tip of the signal is the reference voltage VREFTo be equal to
The sampled video signal is input to the comparison circuit 32. So
Then, the reference voltage V is applied to the transistor T24.REFThan V
Threshold voltage V which is higher by 1 SIs entered. this
When the amplitude of the sync signal becomes small due to the value of V1
The separation characteristic of is determined, but as shown in FIG.
In this embodiment, the value of V1 can be made much smaller than before.
You can Therefore, as shown in FIG.
Even if the amplitude of the synchronization signal becomes small, the threshold voltage VSCompared with
Only the sync signal is well separated from the captured video signal,
Output terminal 36 via the collector of transistor T24
The sync signal shown in FIG. 5 is output.
【００３９】上述の実施例では、トランジスタＴ１１，
Ｔ１２およびＴ１３がＮＰＮ型で、トランジスタＴ１６
がＰＮＰ型の場合について説明したが、その導電形式は
逆であってもよい。In the above embodiment, the transistors T11,
T12 and T13 are NPN type, and transistor T16
Although the PNP type has been described, the conductivity type may be reversed.
【図１】この発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】この発明の他の実施例を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment of the present invention.
【図３】この発明の他の実施例の同期分離回路を示す回
路図である。FIG. 3 is a circuit diagram showing a sync separation circuit according to another embodiment of the present invention.
【図４】基準電圧と閾値電圧との関係を示し、（Ａ）は
正常な振幅の映像信号が入力されたときを示し、（Ｂ）
は振幅が小さくなった映像信号が入力されたときを示
す。FIG. 4 shows a relationship between a reference voltage and a threshold voltage, (A) shows a case where a video signal having a normal amplitude is inputted, and (B).
Indicates the time when a video signal with reduced amplitude is input.
【図５】同期分離された同期信号を示す波形図である。FIG. 5 is a waveform diagram showing a sync signal that is sync-separated.
【図６】従来技術を示す回路図である。FIG. 6 is a circuit diagram showing a conventional technique.
【図７】同期信号の先端電位と基準電圧との差およびオ
フセットの様子を示す図解図である。FIG. 7 is an illustrative view showing a state of a difference between a tip potential of a synchronization signal and a reference voltage and an offset.
【図８】従来の基準電圧と閾値電圧との関係を示し、
（Ａ）は正常な映像信号が入力されたとき、（Ｂ）は振
幅の小さい映像信号が入力されたときを示す。FIG. 8 shows a relationship between a conventional reference voltage and a threshold voltage,
(A) shows the case where a normal video signal is input, and (B) shows the case where a video signal with a small amplitude is input.
１０，１０′ …クランプ回路 １４，３４ …差動対 １６，１８，２０，３８ …定電流回路 ２２，２４ …カレントミラー回路 ３０ …同期分離回路 ３２ …比較回路 Ｔ１１〜Ｔ２４ …トランジスタ Ｃ１ …コンデンサ Ｒ１１〜Ｒ１６ …抵抗 ＶREF …基準電圧 ＶS …閾値電圧 ΔＶ …オフセット10, 10 '... Clamp circuit 14, 34 ... Differential pair 16, 18, 20, 38 ... Constant current circuit 22, 24 ... Current mirror circuit 30 ... Sync separation circuit 32 ... Comparison circuit T11 to T24 ... Transistor C1 ... Capacitor R11 ~R16 ... resistance V REF ... the reference voltage V S ... threshold voltage ΔV ... offset
Claims (4)
の第１トランジスタ、 前記第１トランジスタのエミッタがそのベースに接続さ
れる第１導電形式の第２トランジスタと基準電圧がその
ベースに与えられる第１導電形式の第３トランジスタと
を含む差動対、および前記第３トランジスタのコレクタ
にそのベースが接続されかつ前記コンデンサと前記第１
トランジスタとの接続点にそのコレクタが接続される第
２導電形式の第４トランジスタを備える、クランプ回
路。1. A capacitor to which an input signal is applied, a first transistor of the first conductivity type whose base is connected to the capacitor, and a second transistor of the first conductivity type whose emitter is connected to its base. A differential pair including a transistor and a third transistor of a first conductivity type having a reference voltage applied to its base; and a base connected to the collector of the third transistor and the capacitor and the first transistor.
A clamp circuit comprising a fourth transistor of the second conductivity type, the collector of which is connected to a connection point with the transistor.
路、および前記第２定電流回路と前記第３トランジスタ
のコレクタとの間に介挿される第１カレントミラー回路
を含む、請求項１記載のクランプ回路。2. A first constant current circuit connected to the differential pair, a second constant current circuit provided in association with the first constant current circuit, and a second constant current circuit and the third transistor. The clamp circuit according to claim 1, further comprising a first current mirror circuit interposed between the clamp circuit and the collector.
ンジスタのそれぞれのコレクタ間に介挿される第２カレ
ントミラー回路を含む、請求項１記載のクランプ回路。3. The clamp circuit according to claim 1, further comprising a second current mirror circuit interposed between collectors of the second transistor and the third transistor.
ンプ回路を含み、 前記クランプ回路に含まれる前記第２トランジスタのベ
ースから取り出されるクランプ出力がそのベースに与え
られる第５トランジスタと閾値電圧がそのベースに与え
られる第６トランジスタとを含む比較手段をさらに備え
る、同期分離回路。4. A clamp circuit according to any one of claims 1 to 3, wherein a clamp output extracted from the base of the second transistor included in the clamp circuit is applied to the fifth transistor and a threshold voltage. Is further provided with a comparing means including a sixth transistor applied to its base.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07013706A JP3086613B2 (en) | 1995-01-31 | 1995-01-31 | Clamp circuit and sync separation circuit using the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07013706A JP3086613B2 (en) | 1995-01-31 | 1995-01-31 | Clamp circuit and sync separation circuit using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204994A true JPH08204994A (en) | 1996-08-09 |
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| JP (1) | JP3086613B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229371B1 (en) | 1998-03-18 | 2001-05-08 | Nec Corporation | Clamp circuit |
-
1995
- 1995-01-31 JP JP07013706A patent/JP3086613B2/en not_active Expired - Fee Related
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