JPH08204990A - Picture memory device - Google Patents
Picture memory deviceInfo
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- JPH08204990A JPH08204990A JP7008144A JP814495A JPH08204990A JP H08204990 A JPH08204990 A JP H08204990A JP 7008144 A JP7008144 A JP 7008144A JP 814495 A JP814495 A JP 814495A JP H08204990 A JPH08204990 A JP H08204990A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、画像メモリ装置に関
し、より詳細には、レーザプリンタやディジタル複写機
などに出力するデータを保持して出力する画像メモリ装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image memory device, and more particularly to an image memory device for holding and outputting data to be output to a laser printer or a digital copying machine.
【０００２】[0002]
【従来の技術】従来の画像メモリ装置について記載した
公知文献としては、例えば、特開平５−２４４４５２号
公報がある。この公報のものは、画像入力装置から送ら
れてきた原画像信号は、ＦＩＦＯ（First・in・First・
out）メモリに書き込まれ、その後、画像出力装置から
のライン同期信号に同期して読み出されるが、画像入力
装置に与えるライン同期信号を遅延させてあり、その遅
延量を適切に制御することにより、ＦＩＦＯメモリ内に
溜るデータ量を１ライン分の画素数よりも少なく保つこ
とができ、したがって、従来に比べて少ないＦＩＦＯ容
量で画像信号の同期を取ることができるものである。2. Description of the Related Art As a known document describing a conventional image memory device, there is, for example, Japanese Patent Application Laid-Open No. 5-244452. According to this publication, the original image signal sent from the image input device is a FIFO (First-in-First-
out) is written in the memory and then read out in synchronization with the line synchronization signal from the image output device, but the line synchronization signal given to the image input device is delayed, and by appropriately controlling the delay amount, The amount of data accumulated in the FIFO memory can be kept smaller than the number of pixels for one line, and therefore the image signals can be synchronized with a smaller FIFO capacity than in the conventional case.
【０００３】[0003]
【発明が解決しようとする課題】前述のように、従来の
画像メモリ装置においては、画像データは１画素８ビッ
ト（bit）であり、文字データは１画素１ビットである
が、実際に多値プリンタなどに出力するデータは画像デ
ータや文字データに関係なく全画素８ビット／画素であ
る。そのため、多値プリンタなどに出力するデータを保
持するメモリにおいても文字データを１画素８ビットで
保持してしまい、メモリの無駄となってしまう。前述し
た特開平５−２４４４５２号公報においても、画像デー
タや文字データに関係なく同じビット幅でデータをメモ
リに書き込んでいてメモリの利用効率が悪くなってい
る。As described above, in the conventional image memory device, the image data is 8 bits (pixels) per pixel, and the character data is 1 bit per pixel. The data output to a printer or the like is all 8 bits / pixel regardless of image data or character data. Therefore, even in a memory that holds data to be output to a multi-valued printer or the like, character data is held in 8 bits per pixel, and the memory is wasted. Also in the above-mentioned Japanese Patent Laid-Open No. 5-244452, the data is written in the memory with the same bit width regardless of the image data or the character data, and the utilization efficiency of the memory is deteriorated.
【０００４】本発明は、このような実情に鑑みてなされ
たもので、メモリの有効利用を行うために、メモリ上に
画像データと文字データを判別するためのデータを保持
でき、１画素１ビット（bit）の文字データを８画素ま
とめて１バイト（byte）としてメモリに保持できる画像
メモリ装置を提供することを目的としている。The present invention has been made in view of such circumstances, and in order to effectively use the memory, data for discriminating image data from character data can be held in the memory, and 1 pixel 1 bit It is an object of the present invention to provide an image memory device that can store (bit) character data in a memory by collecting 8 pixel data as 1 byte.
【０００５】[0005]
【課題を解決するための手段】本発明は、上記課題を解
決するために、（１）画像判別データを書き込む画像判
別データレジスタと、画像データ及び文字データと画像
判別データを保持するメモリとを有し、１画素１ビット
の文字データを８画素まとめて１バイトとして前記メモ
リに保持できるようにすること、更には、（２）前記
（１）において、前記画像判別データレジスタが１ビッ
トレジスタで構成されていること、更には、（３）前記
（１）において、前記画像判別データレジスタがシフト
レジスタで構成されていること、更には、（４）前記
（２）又は（３）において、前記メモリの画像判別デー
タを保持するビットの値により画像データと文字データ
を判別し、画像データの場合は、メモリ読み出しデータ
Ｄ０〜Ｄｎを、メモリ読み出しアドレス変化に従ってＯ
Ｄ０〜ＯＤｎを出力し、文字データの場合には、前記メ
モリ読み出しデータＤ０〜ＤｎをＯＤ０〜ＯＤ０（ｎ
個），ＯＤ１〜ＯＤ１（ｎ個），…，ＯＤｎ〜ＯＤｎ
（ｎ個）としてアドレス変化１サイクル毎に行う手段を
有したことを特徴としたものである。In order to solve the above problems, the present invention comprises (1) an image discrimination data register for writing image discrimination data, and a memory for holding image data, character data and image discrimination data. The character data of 1 bit per 1 pixel can be stored in the memory as 1 byte by collecting 8 pixels and further, (2) In (1), the image discrimination data register is a 1 bit register. And (3) in (1) above, the image discrimination data register is formed of a shift register, and (4) in (2) or (3) above. The image data and the character data are discriminated by the value of the bit holding the image discrimination data of the memory. In the case of the image data, the memory read data D0 to Dn are stored in the memory. O according to look out address change
D0 to ODn are output, and in the case of character data, the memory read data D0 to Dn are converted to OD0 to OD0 (n
, OD1 to OD1 (n pieces), ..., ODn to ODn
It is characterized in that it has means for performing (1) each address change cycle as (n pieces).
【０００６】[0006]
【作用】前記構成を有する本発明の画像メモリ装置は、
（１）画像判別データを書き込む画像判別データレジス
タと、画像データ及び文字データと画像判別データを保
持するメモリとを有することにより、１画素１ビットの
文字データを８画素まとめて１バイトとして前記メモリ
に保持できるためメモリを有効利用できる。（２）前記
（１）の画像メモリ装置の画像判別データレジスタを１
bitレジスタで構成することにより、より簡単に回路を
構成できる。（３）前記（２）の画像メモリ装置の画像
判別データレジスタをシフトレジスタで構成することに
より、より速くメモリにデータを書き込むことができ
る。（４）前記（２）又は（３）の画像メモリ装置にお
いて、ｎbitのデータを要求する多値プリンタにデータ
を出力する際に、１bitの文字データをｎbitに容易に変
換して出力することができる。The image memory device of the present invention having the above structure is
(1) By having an image discrimination data register for writing image discrimination data and a memory for holding image data and character data, and image discrimination data, 8 pixels of 1-pixel 1-bit character data are collected as 1 byte, and the memory is provided. The memory can be used effectively because it can be stored in. (2) Set the image discrimination data register of the image memory device of (1) to 1
The circuit can be configured more easily by using bit registers. (3) By configuring the image discrimination data register of the image memory device of (2) above with a shift register, data can be written in the memory faster. (4) In the image memory device of (2) or (3), when outputting data to a multi-valued printer that requires nbit data, 1-bit character data can be easily converted to nbit and output. it can.
【０００７】[0007]
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は、本発明による画像メモリ装
置の一実施例を説明するための構成図で、図中、１は入
力装置、２はコマンド回路、３は画像判別データレジス
タ、４はメモリ、５は画像判別回路、６はメインコント
ロール、７はアドレスセットレジスタ、８はＤＲＡＭ
（Dynamic Random Access Memory）コントローラ、９は
アドレス発生回路、１０はbit変換回路、１１は出力装
置である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram for explaining an embodiment of an image memory device according to the present invention, in which 1 is an input device, 2 is a command circuit, 3 is an image discrimination data register, 4 is a memory, and 5 is an image. Discrimination circuit, 6 main control, 7 address set register, 8 DRAM
(Dynamic Random Access Memory) controller, 9 is an address generation circuit, 10 is a bit conversion circuit, and 11 is an output device.
【０００８】図２に示すような画像データ（１画素８bi
t）と文字データ（１画素１bit）を含むファイルを、図
１に示したメモリシステムに、画像データは１画素１by
teとして１byte単位で、文字データは８画素まとめて１
byte単位でファイルの上から順に書き込む場合について
説明する。まず、画像判別データレジスタ３に画像判別
データを書き込む。画像判別データは、前記画像判別デ
ータレジスタ３からメモリ４に書き込むデータが文字デ
ータの時は０となり、画像データの時は１となる１bit
のデータである。具体的には、最初にコマンド回路２に
表１に示したコマンドを書き込む。Image data as shown in FIG. 2 (1 pixel 8bi
t) and character data (1 pixel 1 bit) are stored in the memory system shown in FIG.
te is a 1-byte unit, and the character data consists of 8 pixels and is 1
Described below is the case of writing in byte units from the top of the file. First, the image discrimination data is written in the image discrimination data register 3. The image discrimination data is 0 when the data written from the image discrimination data register 3 to the memory 4 is character data, and is 1 when the data is image data.
Data. Specifically, the commands shown in Table 1 are first written in the command circuit 2.
【０００９】[0009]
【表１】 [Table 1]
【００１０】ここで、コマンド回路２では、送られてき
たデータを図３に示したコマンドレジスタ２ａでラッチ
する。Here, in the command circuit 2, the sent data is latched by the command register 2a shown in FIG.
【００１１】図３は、図１におけるコマンド回路の構成
図で、図中、２ａはコマンドレジスタ、２ｂはコマンド
デコード回路である。コマンドレジスタ２ａの出力を図
３に示したコマンドデコード回路２ｂに入力してデコー
ドする。コマンドデコード回路２ｂでは、データを用い
て表１のようにモードを決定する。表１に示されたコマ
ンドに従って、画像判別データレジスタ３に１bitの画
像判別データを書き込む。FIG. 3 is a block diagram of the command circuit in FIG. 1, in which 2a is a command register and 2b is a command decoding circuit. The output of the command register 2a is input to the command decoding circuit 2b shown in FIG. 3 and decoded. The command decoding circuit 2b uses the data to determine the mode as shown in Table 1. According to the command shown in Table 1, 1-bit image discrimination data is written in the image discrimination data register 3.
【００１２】次に、メモリ４に文字データ又は画像デー
タを書き込む。メモリ４は、図１に示すように、９bit
のデータ幅を有する。このうちの８bitには、送られて
くる文字データ及び画像データを書き込み、残りの１bi
tには、画像判別データレジスタ３からの出力を書き込
む。具体的には、最初にコマンド回路２に、表２に示し
たコマンドを書き込み、メモリ書き込みのモードにす
る。Next, the character data or the image data is written in the memory 4. The memory 4 is 9 bits as shown in FIG.
Has a data width of. The character data and the image data that are sent are written in 8 bits of this, and the remaining 1 bi
The output from the image discrimination data register 3 is written in t. Specifically, first, the command shown in Table 2 is written in the command circuit 2 to enter the memory writing mode.
【００１３】[0013]
【表２】 [Table 2]
【００１４】次に、１byteのデータをメモリ４に書き込
む。このとき、同時に画像判別データレジスタ３からの
出力もメモリ４に書き込む。再び、画像判別データレジ
スタ３に画像判別データを書き込み、次のデータをメモ
リ４に書き込む。これをアドレスをインクリメントしな
がら全てのデータを書き終えるまで繰り返す。Next, 1-byte data is written in the memory 4. At this time, at the same time, the output from the image discrimination data register 3 is also written in the memory 4. Again, the image discrimination data is written in the image discrimination data register 3, and the next data is written in the memory 4. This is repeated while incrementing the address until all the data is written.
【００１５】次に、コマンド回路２に表３に示されたコ
マンドを書き込み、スタートアドレスを図４のスタート
アドレスセットレジスタ７ａに、エンドアドレスを図４
のエンドアドレスセットレジスタ７ｂに書き込む。Next, the commands shown in Table 3 are written in the command circuit 2, the start address is set in the start address set register 7a of FIG. 4, and the end address is set in FIG.
To the end address set register 7b.
【００１６】[0016]
【表３】 [Table 3]
【００１７】図４は、図１におけるアドレスセットレジ
スタの構成図で、図中、７ａはスタートアドレスセット
レジスタ、７ｂはエンドアドレスセットレジスタであ
る。最後に、コマンド回路２に表４に示されたコマンド
を書き込み終了とする。FIG. 4 is a block diagram of the address set register in FIG. 1, in which 7a is a start address set register and 7b is an end address set register. Finally, the command shown in Table 4 is written to the command circuit 2 and the writing is completed.
【００１８】[0018]
【表４】 [Table 4]
【００１９】次に、メモリ４に書き込んだデータを外部
に読み出す場合について説明する。メモリ読み出しアド
レスは、アドレス発生回路９から得られる。図５は、図
１におけるアドレス発生回路の構成図で、図中、９ａは
アドレスカウンタ、９ｂはコンパレータである。図５の
アドレスカウンタ９ａに図４のスタートアドレスセット
レジスタ７ａの出力をロードする。図５のアドレスカウ
ンタ９ａをインクリメントすることにより、アドレスを
インクリメントでき、データをメモリ４から次々読み出
すことができる。ただし、文字データ読み出しの場合、
アドレスカウンタ９ａのクロックは、画像データ読み出
しの場合の１／８とする。読み出された９bitのデータ
のうち、文字データあるいは画像データを含む８bitはb
it変換回路１０へ入力され、残りの画像判別データを含
む１bitは画像判別回路５に入力される。Next, the case of reading the data written in the memory 4 to the outside will be described. The memory read address is obtained from the address generation circuit 9. FIG. 5 is a block diagram of the address generation circuit in FIG. 1, in which 9a is an address counter and 9b is a comparator. The output of the start address set register 7a of FIG. 4 is loaded into the address counter 9a of FIG. By incrementing the address counter 9a in FIG. 5, the address can be incremented and data can be read from the memory 4 one after another. However, when reading character data,
The clock of the address counter 9a is set to 1/8 of the case of reading image data. Of the 9-bit data that was read out, 8-bit data including character data or image data is b
1 bit including the remaining image discrimination data is input to the it conversion circuit 10 and is input to the image discrimination circuit 5.
【００２０】画像判別回路５では、入力された値が０の
ときは、今読み出されているデータを文字データと判別
し、入力された値が１のときは、今読み出されているデ
ータを画像データと判別する。bit変換回路１０に入力
されたデータは、図６のレジスタ１０ａでラッチし、そ
の出力を図６の変換回路１０ｃに入力する。図６は、図
１におけるbit変換回路の構成図で、図中、１０ａはレ
ジスタ、１０ｂは３bitカウンタ、１０ｃは変換回路で
ある。変換回路１０ｃでは、表５に示すように、画像デ
ータのときは入力されたデータをそのまま出力し、文字
データのときは入力された８bitのデータを１bitずつ８
bitに展開して、図６の３bitカウンタ１０ｂの値により
順に出力する。In the image discriminating circuit 5, when the input value is 0, the data which is being read out is discriminated as character data, and when the input value is 1, the data which is being read out is present. Is determined as image data. The data input to the bit conversion circuit 10 is latched by the register 10a of FIG. 6, and the output is input to the conversion circuit 10c of FIG. FIG. 6 is a block diagram of the bit conversion circuit in FIG. 1, in which 10a is a register, 10b is a 3-bit counter, and 10c is a conversion circuit. As shown in Table 5, the conversion circuit 10c outputs the input data as it is in the case of image data, and outputs the input 8-bit data in 1-bit units in the case of character data.
It is expanded into bits and sequentially output according to the value of the 3-bit counter 10b in FIG.
【００２１】[0021]
【表５】 [Table 5]
【００２２】図５のアドレスカウンタ９ａと図６の３bi
tカウンタ１０ｂのタイミングについて説明する。図６
の３bitカウンタ１０ｂの値は、データが読み出される
前に（０,０,０）となっている。画像データ読み出しの
場合は、図６の３bitカウンタ１０ｂはインクリメント
せず、アドレスカウンタ９ａのみインクリメントする。
文字データ読み出しの場合は、図６の３bitカウンタ１
０ｂをインクリメントし、その値が（１,１,１）となっ
たら、図５のアドレスカウンタ９ａをインクリメントす
る。図５のアドレスカウンタ９ａの出力と図４のエンド
アドレスセットレジスタ７ｂの出力を図５のコンパレー
タ９ｂで比較し、等しくなったら読み出しを終了とす
る。The address counter 9a of FIG. 5 and 3bi of FIG.
The timing of the t counter 10b will be described. Figure 6
The value of the 3-bit counter 10b is (0,0,0) before the data is read. When reading image data, the 3-bit counter 10b in FIG. 6 is not incremented, and only the address counter 9a is incremented.
When reading character data, the 3-bit counter 1 in Fig. 6
0b is incremented, and when the value becomes (1, 1, 1), the address counter 9a in FIG. 5 is incremented. The output of the address counter 9a shown in FIG. 5 and the output of the end address set register 7b shown in FIG. 4 are compared by the comparator 9b shown in FIG.
【００２３】図７は、本発明による画像メモリ装置の他
の実施例を説明するための構成図で、図１に示した実施
例との差異は、図１の画像判別データレジスタ３がシフ
トレジスタに代わっていることと、画像判別データレジ
スタ３へ入力されるデータ幅が８bitになっている点が
異なる。その他、図１と同じ作用をする部分は、同一の
符号を付してある。図２に示すような画像データ（１画
素８bit）と文字データ（１画素１bit）を含むファイル
を図７に示したメモリシステムに、画像データは１画素
１byteとして１byte単位で、文字データは８画素まとめ
て１byte単位でファイルの上から順に書き込む場合につ
いて説明する。FIG. 7 is a block diagram for explaining another embodiment of the image memory device according to the present invention. The difference from the embodiment shown in FIG. 1 is that the image discrimination data register 3 of FIG. The difference is that the data width input to the image discrimination data register 3 is 8 bits. Other parts that have the same functions as those in FIG. 1 are denoted by the same reference numerals. A file containing image data (1 pixel 8 bits) and character data (1 pixel 1 bit) as shown in FIG. 2 is stored in the memory system shown in FIG. 7, and image data is 1 byte per 1 byte and character data is 8 pixels. A case where the data is written in 1-byte units in order from the top of the file will be described.
【００２４】まず、図７に示す画像判別データレジスタ
３に画像判別データを書き込む。具体的には、最初にコ
マンド回路２に表１のコマンドを書き込んで画像判別デ
ータレジスタ書き込みのモードにする。次に、画像判別
データレジスタ３にこれからメモリ４に書き込む８byte
分のデータの画像判別データ８bitをまとめて書き込
む。次に、データをメモリ４に書き込む。具体的には、
最初にコマンド回路２に表２に示したコマンドを書き込
み、メモリ書き込みの状態にする。次に、アドレスをイ
ンクリメントしながらデータの書き込みを８byte書き込
むまで行う。このとき、同時に画像判別データレジスタ
３の出力もメモリ４に書き込む。また、アドレスをイン
クリメントすると同時に、画像判別データレジスタ３の
出力をシフトさせ、次のbitを出力させる。８byte分の
データを書き終えたら、再び画像判別データレジスタ３
に次の８byte分のデータの画像判別データを書き込み、
メモリ４にデータを書き込んでいく。First, the image discrimination data is written in the image discrimination data register 3 shown in FIG. Specifically, first, the command of Table 1 is written in the command circuit 2 to enter the image discrimination data register writing mode. Next, 8 bytes to be written in the memory 4 in the image discrimination data register 3
8 bits of image discrimination data of minute data are collectively written. Next, the data is written in the memory 4. In particular,
First, the command shown in Table 2 is written in the command circuit 2 to bring it into a memory write state. Next, while incrementing the address, data writing is performed until 8 bytes are written. At this time, at the same time, the output of the image discrimination data register 3 is also written in the memory 4. At the same time when the address is incremented, the output of the image discrimination data register 3 is shifted and the next bit is output. After writing 8 bytes of data, the image discrimination data register 3 again
Write the image discrimination data of the next 8 bytes of data to
Data is written in the memory 4.
【００２５】全てのデータを書き終えたら、アドレスセ
ットレジスタ７にスタートアドレスとエンドアドレスを
書き込み、最後にコマンド回路２に表４に示したコマン
ドを書き込んで終了とする。メモリ４に書き込んだデー
タを読み出す場合は、前述した第１の実施例と同様であ
る。When all the data is written, the start address and the end address are written in the address set register 7, and finally the command shown in Table 4 is written in the command circuit 2 to finish. The case of reading the data written in the memory 4 is the same as in the first embodiment described above.
【００２６】[0026]
【発明の効果】以上の説明から明らかなように、本発明
によると、以下のような効果がある。 （１）請求項１に対応する効果：文字データを８画素ま
とめて１byteとしてメモリに書くことができるので、メ
モリを有効に利用することができる。 （２）請求項２に対応する効果：文字データを８画素ま
とめて１byteとしてメモリに書くことができるので、メ
モリを有効に利用することができ、画像判別データレジ
スタに１bitレジスタを用いたことにより回路を簡単に
構成することができる。 （３）請求項３に対応する効果：文字データを８画素ま
とめて１byteとしてメモリに書くことができるので、メ
モリを有効に利用することができ、シフトレジスタを用
いたことにより、画像判別データを８bitまとめて画像
判別データレジスタに書くことができるので、データの
メモリ書き込みを速く行うことができる。 （４）請求項４に対応する効果：請求項２又は３記載の
画像メモリ装置において、メモリの画像判別データを保
持するbitの値により画像データと文字データを判別
し、画像データの場合は、メモリ読み出しデータＤ０〜
Ｄｎをメモリ読み出しアドレス変化に従い、ＯＤ０〜Ｏ
Ｄｎを出力し、文字データの場合には、メモリ読み出し
データＤ０〜ＤｎをＯＤ０〜ＯＤ０（ｎ個），ＯＤ１〜
ＯＤ１（ｎ個），ＯＤｎ〜ＯＤｎ（ｎ個）としてアドレ
ス変化１サイクル毎に行う手段とを有したことにより、
ｎbitのデータを要求する多値プリンタにデータを出力
する際に、１bitの文字データをｎbitに容易に変換して
出力することができる。As is apparent from the above description, the present invention has the following effects. (1) Effect corresponding to claim 1: Character data can be written in the memory as a single byte containing 8 pixels, so that the memory can be effectively used. (2) Effect corresponding to claim 2: Character data can be written in the memory as 1 byte with 8 pixels collectively, so the memory can be effectively used, and the 1-bit register is used as the image discrimination data register. The circuit can be easily constructed. (3) Effect corresponding to claim 3: Character data can be written into a memory by collecting 8 pixels as 1 byte, so the memory can be effectively used, and by using a shift register, image discrimination data can be stored. Since 8 bits can be collectively written in the image discrimination data register, data can be written in the memory at high speed. (4) Effect corresponding to claim 4: In the image memory device according to claim 2 or 3, the image data and the character data are discriminated by the value of the bit holding the image discrimination data of the memory, and in the case of image data, Memory read data D0
Dn according to the memory read address change, OD0-O
Dn is output, and in the case of character data, memory read data D0 to Dn are OD0 to OD0 (n pieces), OD1 to
OD1 (n pieces) and ODn to ODn (n pieces) are provided for each address change cycle.
When outputting data to a multi-valued printer that requires n-bit data, 1-bit character data can be easily converted to n-bit and output.
【図１】 本発明による画像メモリ装置の一実施例を説
明するための構成図である。FIG. 1 is a configuration diagram for explaining an embodiment of an image memory device according to the present invention.
【図２】 本発明における画像データと文字データを含
むファイルを示す図である。FIG. 2 is a diagram showing a file including image data and character data according to the present invention.
【図３】 図１におけるコマンド回路の構成図である。FIG. 3 is a configuration diagram of a command circuit in FIG.
【図４】 図１におけるアドレスセットレジスタの構成
図である。FIG. 4 is a configuration diagram of an address set register in FIG.
【図５】 図１におけるアドレス発生回路の構成図であ
る。5 is a configuration diagram of an address generation circuit in FIG.
【図６】 図１におけるbit変換回路の構成図である。6 is a configuration diagram of a bit conversion circuit in FIG.
【図７】 本発明による画像メモリ装置の他の実施例を
説明するための構成図である。FIG. 7 is a configuration diagram for explaining another embodiment of the image memory device according to the present invention.
１…入力装置、２…コマンド回路、２ａ…コマンドレジ
スタ、２ｂ…コマンドデコード回路、３…画像判別デー
タレジスタ、４…メモリ、５…画像判別回路、６…メイ
ンコントロール、７…アドレスセットレジスタ、７ａ…
スタートアドレスセットレジスタ、７ｂ…エンドアドレ
スセットレジスタ、８…ＤＲＡＭコントローラ、９…ア
ドレス発生回路、９ａ…アドレスカウンタ、９ｂ…コン
パレータ、１０…bit変換回路、１０ａ…レジスタ、１
０ｂ…３bitカウンタ、１０ｃ…変換回路、１１…出力
装置。DESCRIPTION OF SYMBOLS 1 ... Input device, 2 ... Command circuit, 2a ... Command register, 2b ... Command decoding circuit, 3 ... Image discrimination data register, 4 ... Memory, 5 ... Image discrimination circuit, 6 ... Main control, 7 ... Address set register, 7a …
Start address set register, 7b ... End address set register, 8 ... DRAM controller, 9 ... Address generation circuit, 9a ... Address counter, 9b ... Comparator, 10 ... Bit conversion circuit, 10a ... Register, 1
0b ... 3bit counter, 10c ... Conversion circuit, 11 ... Output device.
Claims (4)
タレジスタと、画像データ及び文字データと画像判別デ
ータを保持するメモリとを有し、１画素１ビットの文字
データを８画素まとめて１バイトとして前記メモリに保
持できるようにすることを特徴とする画像メモリ装置。1. An image discrimination data register for writing image discrimination data, and a memory for holding image data and character data and image discrimination data, and character data of 1 bit per 1 pixel is grouped into 8 bytes to form 1 byte. An image memory device characterized by being held in a memory.
レジスタで構成されていることを特徴とする請求項１記
載の画像メモリ装置。2. The image memory device according to claim 1, wherein the image discrimination data register is composed of a 1-bit register.
ジスタで構成されていることを特徴とする請求項１記載
の画像メモリ装置。3. The image memory device according to claim 1, wherein the image discrimination data register is composed of a shift register.
ビットの値により画像データと文字データを判別し、画
像データの場合は、メモリ読み出しデータＤ０〜Ｄｎ
を、メモリ読み出しアドレス変化に従ってＯＤ０〜ＯＤ
ｎを出力し、文字データの場合には、前記メモリ読み出
しデータＤ０〜ＤｎをＯＤ０〜ＯＤ０（ｎ個），ＯＤ１
〜ＯＤ１（ｎ個），…，ＯＤｎ〜ＯＤｎ（ｎ個）として
アドレス変化１サイクル毎に行う手段を有することを特
徴とする請求項２又は３記載の画像メモリ装置。4. Image data and character data are discriminated by the value of a bit holding the image discrimination data of the memory, and in the case of image data, memory read data D0 to Dn.
According to the memory read address change,
n is output, and in the case of character data, the memory read data D0 to Dn are OD0 to OD0 (n pieces), OD1.
.. OD1 (n), ..., ODn to ODn (n) for each address change cycle.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008144A JPH08204990A (en) | 1995-01-23 | 1995-01-23 | Picture memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008144A JPH08204990A (en) | 1995-01-23 | 1995-01-23 | Picture memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204990A true JPH08204990A (en) | 1996-08-09 |
Family
ID=11685118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7008144A Pending JPH08204990A (en) | 1995-01-23 | 1995-01-23 | Picture memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204990A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009145831A (en) * | 2007-12-18 | 2009-07-02 | Sanyo Electric Co Ltd | Image signal processing apparatus |
-
1995
- 1995-01-23 JP JP7008144A patent/JPH08204990A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009145831A (en) * | 2007-12-18 | 2009-07-02 | Sanyo Electric Co Ltd | Image signal processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040413 |