JPH08204561A - Subranging type a/d converter - Google Patents
Subranging type a/d converterInfo
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- JPH08204561A JPH08204561A JP1364095A JP1364095A JPH08204561A JP H08204561 A JPH08204561 A JP H08204561A JP 1364095 A JP1364095 A JP 1364095A JP 1364095 A JP1364095 A JP 1364095A JP H08204561 A JPH08204561 A JP H08204561A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ユニファイド方式の
サブレンジング型Ａ／Ｄ変換器に関するものである。特
に、ラダー抵抗の各タップ電圧の誤差を低減する回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a unified type subranging A / D converter. In particular, the present invention relates to a circuit that reduces an error in each tap voltage of a ladder resistor.
【０００２】[0002]
【従来の技術】ユニファイド方式のサブレンジング型Ａ
／Ｄ変換器（上位Ｍビット、下位Ｎビット）の従来の構
成例を、図６に示す。但し、同図は、JSSC 1990年 vol.
SC-25,No.1"An 8-bit 20 MS/s CMOS A/D Converter wit
h 50-mW Power Consumption"に示されたものを簡略化し
て示したものである。即ち、簡単化のため、同図は、上
位２ビット（Ｍ＝２）、下位２ビット（Ｎ＝２）から成
る４ビットのＡ／Ｄ変換器を構成する場合を示してい
る。図中の記号１は基準電圧ＶRを抵抗分割して参照電
圧を生成するラダー抵抗を、２はアナログ入力端子を、
３はアナログ入力電圧と上位及び下位比較用タップ電圧
とを切り換えるスイッチ群を、４は比較器アレーを、そ
して５はディジタル加算器を、各々示している。又、比
較器アレー４は３つの電圧比較器を有しており、各電圧
比較器は入力容量Ｃc，スイッチ素子７及びインバータ
６より成る。BACKGROUND OF THE INVENTION Unified subranging type A
FIG. 6 shows a conventional configuration example of the / D converter (upper M bits, lower N bits). However, this figure shows JSSC 1990 vol.
SC-25, No.1 "An 8-bit 20 MS / s CMOS A / D Converter wit
h 50-mW Power Consumption "is a simplified illustration. That is, for simplification, the figure shows the upper 2 bits (M = 2) and the lower 2 bits (N = 2). In the figure, reference numeral 1 in the drawing denotes a ladder resistor for resistance-dividing the standard voltage V R to generate a reference voltage, and 2 denotes an analog input terminal.
Reference numeral 3 denotes a switch group for switching between the analog input voltage and the tap voltage for upper and lower comparisons, 4 denotes a comparator array, and 5 denotes a digital adder. Further, the comparator array 4 has three voltage comparators, and each voltage comparator comprises an input capacitance Cc, a switch element 7 and an inverter 6.
【０００３】以下、図６の回路の動作について説明す
る。The operation of the circuit shown in FIG. 6 will be described below.
【０００４】サブレンジング型Ａ／Ｄ変換器は、サンプ
ル期間、上位比較期間、下位比較期間の３段階でＡ／Ｄ
変換を行なう。しかも、ユニファイド方式では、図６に
示すように、上位比較期間と下位比較期間で、同一の電
圧比較器アレー４を用いている。各期間でのスイッチ群
３の接続の様子を、図７に示す。The sub-ranging A / D converter has an A / D converter in three stages of a sampling period, an upper comparison period and a lower comparison period.
Convert. Moreover, in the unified system, as shown in FIG. 6, the same voltage comparator array 4 is used in the upper comparison period and the lower comparison period. FIG. 7 shows how the switch group 3 is connected during each period.
【０００５】まずサンプル期間では、アナログ入力端子
２に印加されたアナログ入力電圧を比較器アレー４の各
入力容量Ｃc（配線容量などの寄生容量も考慮したも
の）に充電する。次に上位比較期間では、スイッチ群３
が上位比較用タップ電圧（Vrc1〜Vrc3）に切り換わり、
アナログ入力電圧と上位比較用タップ電圧との比較を行
なう。これにより上位コードが決定されるとともに、ア
ナログ入力電圧が、どの上位１ＬＳＢ内にあるかを選定
する。更に下位比較期間では、スイッチ群３が上位比較
期間で選定された領域内の下位比較用タップ電圧（Vrf1
〜Vrf3）に切り換わり、より一層詳細な比較を行なった
結果、下位コードを決定する。この結果得られた上位コ
ードと下位コードを、ディジタル加算器５で加算し、全
ビットのディジタル出力を得る。これらの動作を経て、
１サンプルのＡ／Ｄ変換が完了する。First, in the sampling period, the analog input voltage applied to the analog input terminal 2 is charged to each input capacitance Cc of the comparator array 4 (in consideration of parasitic capacitance such as wiring capacitance). Next, in the upper comparison period, the switch group 3
Switches to the tap voltage for comparison (Vrc1 to Vrc3),
The analog input voltage is compared with the tap voltage for higher comparison. As a result, the upper code is determined and the upper 1 LSB of the analog input voltage is selected. Further, in the lower comparison period, the switch group 3 has the lower comparison tap voltage (Vrf1) in the region selected in the upper comparison period.
~ Vrf3), the more detailed comparison is performed, and as a result, the lower code is determined. The high-order code and the low-order code obtained as a result are added by the digital adder 5 to obtain a digital output of all bits. Through these operations,
A / D conversion of one sample is completed.
【０００６】実際には、これらの動作がサンプリング周
波数で繰り返され、全てのＡ／Ｄ変換が行なわれる。In practice, these operations are repeated at the sampling frequency, and all A / D conversion is performed.
【０００７】[0007]
【発明が解決しようとする課題】現状では、以下に説明
するような問題点がある。At present, there are problems as described below.
【０００８】即ち、比較器アレーの入力容量の接続が切
り替わる際、その電圧差から、入力容量とラダー抵抗と
の間で電荷が移動する。接続の切り替わりはサンプリン
グ周波数で繰り返されるため、この電荷移動はラダー抵
抗への流出入電流となる。この電流により、ラダー抵抗
のタップ電圧にたわみが生じる。各タップ電圧はＡ／Ｄ
変換時に参照電圧として用いられるため、このたわみは
Ａ／Ｄ変換精度の劣化の１要因となる。タップ電圧のた
わみは、上位比較時と下位比較時とでそれぞれ生じ、こ
れらの和がタップ電圧のたわみとなる。That is, when the connection of the input capacitance of the comparator array is switched, the electric charge moves between the input capacitance and the ladder resistance due to the voltage difference. Since the connection switching is repeated at the sampling frequency, this charge transfer becomes an inflow / outflow current to / from the ladder resistor. This current causes a deflection in the tap voltage of the ladder resistor. Each tap voltage is A / D
Since it is used as a reference voltage during conversion, this deflection becomes one of the causes of deterioration of A / D conversion accuracy. Deflection of the tap voltage occurs at the time of upper comparison and at the time of lower comparison, and the sum of these is the deflection of the tap voltage.
【０００９】図８に、タップ電圧の誤差（たわみから理
想値を減算したもの）をラダー抵抗の位置に対してプロ
ットしたものを示す。ラダー抵抗の位置は、０≦ｘ≦１
に規格化されている。FIG. 8 shows a plot of tap voltage error (deflection minus ideal value) against the ladder resistance position. The position of the ladder resistance is 0 ≦ x ≦ 1
Is standardized.
【００１０】上位比較期間では、アナログ入力電圧と上
位比較用タップ電圧の間で、接続が切り替わる。一例と
して、図９の場合を考えることとし、同図に示すラダー
タップ（ラダー抵抗）の位置ａに対応するアナログ入力
電圧Ｖaが印加されたものとする。まずサンプル期間
で、入力容量（ｃ１〜ｃ３）はアナログ入力電圧Ｖa で
充電される。次に上位比較期間で、入力容量（Ｃ１〜Ｃ
３）の接続が、各上位比較用タップ電圧（Vrc1〜Vrc3）
に切り替わる。Ｖrc１＞Ｖaであるため、入力容量c１へ
はラダータップから電流が流出し、Ｖrc２＜Ｖa、Ｖrc
３＜Ｖaであるため、入力容量c２、c３からはラダータ
ップへ電流が流入する。これらの流出入電流の総和か
ら、タップ電圧のたわみの様子が決まる。位置aの場合
には、流入量が流出量よりも多いため、タップ電圧は理
想値より大きくなる。全アナログ入力について同様に考
えることができる。タップ電圧の誤差は、ラダー抵抗の
中間値（ｘ＝0.5）を境に上の位置（ｘ≧0.5）では理想
値より大きく、下の位置（ｘ≦0.5）では理想値よりも
小さくなる（図８中の曲線Ａ）。In the higher comparison period, the connection is switched between the analog input voltage and the higher comparison tap voltage. As an example, consider the case of FIG. 9, and assume that the analog input voltage Va corresponding to the position a of the ladder tap (ladder resistance) shown in FIG. 9 is applied. First, in the sampling period, the input capacitors (c1 to c3) are charged with the analog input voltage Va. Next, in the upper comparison period, the input capacitance (C1 to C
Connection of 3) is for each upper comparison tap voltage (Vrc1 to Vrc3)
Switch to. Since Vrc1> Va, current flows from the ladder tap to the input capacitance c1, and Vrc2 <Va, Vrc
Since 3 <Va, current flows from the input capacitors c2 and c3 to the ladder tap. The sum of these inflow / outflow currents determines how the tap voltage is deflected. In the case of the position a, the tap voltage becomes larger than the ideal value because the inflow amount is larger than the outflow amount. Similar considerations can be made for all analog inputs. The error of the tap voltage is larger than the ideal value at the upper position (x ≧ 0.5) and smaller than the ideal value at the lower position (x ≦ 0.5) with the middle value of the ladder resistance (x = 0.5) as a boundary (Fig. Curve A in 8).
【００１１】一方、下位比較期間では、上位比較時に各
入力容量を充電した上位比較用タップ電圧とアナログ入
力近傍の下位比較用タップ電圧の間で接続が切り替わ
る。この場合も上位比較時と同様に、スイッチの切り替
わり前後の電圧差の大きさに応じて、入力容量の充放電
電流がラダー抵抗に流出入する。この場合には、上位比
較時とは逆に、上位比較による誤差と逆極性を示す。ま
た下位比較は、上位比較結果に基づき上位１ＬＳＢの領
域で行なわれるため、ラダー抵抗に流出入する電流密度
は上位比較時の２N倍になる。このため、下位比較期間
に生じる誤差は、上位比較期間に生じる誤差よりも絶対
値が大きい（図８中の曲線Ｂ）。On the other hand, in the lower comparison period, the connection is switched between the higher comparison tap voltage that has charged each input capacitance during the higher comparison and the lower comparison tap voltage near the analog input. Also in this case, as in the case of the high-order comparison, the charging / discharging current of the input capacitance flows in and out of the ladder resistor according to the magnitude of the voltage difference before and after the switch is switched. In this case, contrary to the case of the high order comparison, the error and the reverse polarity due to the high order comparison are shown. Further, since the lower comparison is performed in the upper 1 LSB region based on the upper comparison result, the current density flowing into and out of the ladder resistor is 2 N times as high as that in the upper comparison. Therefore, the error occurring in the lower comparison period has a larger absolute value than the error occurring in the upper comparison period (curve B in FIG. 8).
【００１２】各比較期間の誤差を足し合わせたものが、
実際のタップ電圧の誤差である（図８中の曲線Ｃ）。The sum of the errors in each comparison period is
This is the error of the actual tap voltage (curve C in FIG. 8).
【００１３】この発明は上述した問題点を解決すべくな
されたものであり、その目的は、サブレンジング型Ａ／
Ｄ変換器のＡ／Ｄ変換結果の直線性を改善することにあ
る。The present invention has been made to solve the above-mentioned problems, and its purpose is to provide a sub-ranging type A /
It is to improve the linearity of the A / D conversion result of the D converter.
【００１４】[0014]
【課題を解決するための手段】請求項１に係る発明は、
基準電圧を抵抗分割するラダー抵抗と、前記ラダー抵抗
の各タップとアナログ入力端子とに接続され且つサンプ
ル期間，上位比較期間及び下位比較期間はそれぞれ第
１，第２及び第３クロックにより制御されるスイッチ群
と、複数の電圧比較器を有する比較器アレーと、ディジ
タル加算器とを備えたサブレンジング型Ａ／Ｄ変換器に
おいて、前記複数の電圧比較器のそれぞれの入力容量値
を前記上位比較期間と前記下位比較期間とでは異なる値
に設定したものである。The invention according to claim 1 is
A ladder resistor for dividing the reference voltage by resistors, each tap of the ladder resistor and an analog input terminal are connected, and the sampling period, the upper comparison period and the lower comparison period are controlled by the first, second and third clocks, respectively. In a subranging A / D converter including a switch group, a comparator array having a plurality of voltage comparators, and a digital adder, the input capacitance values of the plurality of voltage comparators are set to the upper comparison period. And the lower comparison period are set to different values.
【００１５】請求項２に係るサブレンジング型Ａ／Ｄ変
換器では、請求項１の前記複数の電圧比較器のそれぞれ
が、前記スイッチ群に接続されたノードと、前記ノード
に接続され且つその出力が前記ディジタル加算器へ送信
される入力容量と、その一端がグランド側に接続され且
つその他端が前記下位比較期間を除いて前記ノードに接
続された容量とを備えている。In the sub-ranging A / D converter according to claim 2, each of the plurality of voltage comparators according to claim 1 is connected to the switch group, and an output connected to the node. Are input to the digital adder and one end of which is connected to the ground side and the other end of which is connected to the node except for the lower comparison period.
【００１６】請求項３に係るサブレンジング型Ａ／Ｄ変
換器は、請求項２記載の前記容量を前記入力容量の２倍
の値に設定したものである。According to a third aspect of the subranging A / D converter, the capacitance according to the second aspect is set to a value twice the input capacitance.
【００１７】請求項４に係るサブレンジング型Ａ／Ｄ変
換器は、請求項２記載の前記容量を、前記第１及び第２
クロックによりそれぞれ制御され且つ並列接続された第
１及び第２スイッチ素子を介して前記ノードに接続した
ものである。A sub-ranging A / D converter according to a fourth aspect of the present invention is the sub-ranging A / D converter according to the second aspect, wherein
It is connected to the node via first and second switch elements which are respectively controlled by a clock and connected in parallel.
【００１８】請求項５に係るサブレンジング型Ａ／Ｄ変
換器は、請求項２記載の前記容量を、前記第３クロック
の反転クロックにより制御されるスイッチ手段を介して
前記ノードに接続したものである。According to a fifth aspect of the subranging A / D converter, the capacitance according to the second aspect is connected to the node via a switch means controlled by an inverted clock of the third clock. is there.
【００１９】請求項６に係るサブレンジング型Ａ／Ｄ変
換器は、アナログ入力電圧が入力するアナログ入力端子
と、上位比較用タップ電圧が入力する上位比較用タップ
電圧入力端子と、下位比較用タップ電圧が入力する下位
比較用タップ電圧入力端子と、前記アナログ入力端子に
接続され、サンプル期間のみオンするスイッチと、前記
上位比較用タップ電圧入力端子に接続され、上位比較期
間のみオンする別のスイッチと、前記下位比較用タップ
電圧入力端子に接続され、下位比較期間のみオンする更
に別のスイッチと、前記スイッチ、別のスイッチ及び更
に別のスイッチに接続されたノードと、前記ノードに接
続された入力容量と、前記ノードに接続され、前記サン
プル期間及び上位比較期間でのみオンするスイッチ手段
と、前記スイッチ手段とグランドとの間に挿入配設され
た容量とを備えている。A subranging A / D converter according to a sixth aspect of the present invention is an analog input terminal to which an analog input voltage is input, a higher comparison tap voltage input terminal to which a higher comparison tap voltage is input, and a lower comparison tap. A lower comparison tap voltage input terminal to which a voltage is input, a switch connected to the analog input terminal and turned on only during a sampling period, and another switch connected to the higher comparison tap voltage input terminal and turned on only during an upper comparison period And a switch connected to the lower comparison tap voltage input terminal and turned on only during a lower comparison period, a node connected to the switch, another switch and still another switch, and connected to the node. An input capacitor, a switch means connected to the node and turned on only in the sample period and the upper comparison period; and the switch And a capacitor inserted disposed between the stage and the ground.
【００２０】[0020]
【作用】請求項１に係るサブレンジング型Ａ／Ｄ変換器
では、下位比較期間に生じるタップ電圧誤差を打ち消す
様に、上位比較期間に生じるタップ電圧誤差が異なる入
力容量値の設定に応じて変更される。In the subranging A / D converter according to the first aspect, the tap voltage error generated in the upper comparison period is changed according to the setting of the input capacitance value so as to cancel the tap voltage error generated in the lower comparison period. To be done.
【００２１】請求項２に係るサブレンジング型Ａ／Ｄ変
換器では、サンプル期間において容量と入力容量とがノ
ードに接続され、両容量が充電される。次に、上位比較
期間でも容量と入力容量とが接続されているので、各電
圧比較器とラダー抵抗との間で生じる電流の流出入が増
加する。一方、下位比較期間では、入力容量のみがノー
ドに接続されているので、上記電流の流出入の増加は生
じない。その結果、上位比較期間では上記電流の流出入
により生じるタップ電圧誤差が増大し、しかもそれは下
位比較期間に於けるタップ電圧誤差とは逆特性の関係に
あるため、下位比較期間に生じたタップ電圧誤差は、増
大した上位比較期間に於けるタップ電圧誤差によって低
減される。In the subranging A / D converter according to the second aspect, the capacitance and the input capacitance are connected to the node during the sampling period, and both capacitances are charged. Next, since the capacitance and the input capacitance are connected even in the high-order comparison period, the inflow / outflow of the current generated between each voltage comparator and the ladder resistance increases. On the other hand, in the lower comparison period, since only the input capacitance is connected to the node, the increase / decrease in the inflow / outflow of the current does not occur. As a result, in the upper comparison period, the tap voltage error caused by the inflow and outflow of the current increases, and since it has the inverse characteristic of the tap voltage error in the lower comparison period, the tap voltage generated in the lower comparison period. The error is reduced by the tap voltage error in the increased upper comparison period.
【００２２】請求項３に係るサブレンジング型Ａ／Ｄ変
換器では、下位比較期間に生じたタップ電圧誤差は、増
大した上位比較期間に於けるタップ電圧誤差によってキ
ャンセルされる。In the subranging A / D converter according to the third aspect, the tap voltage error generated in the lower comparison period is canceled by the increased tap voltage error in the higher comparison period.
【００２３】請求項４に係るサブレンジング型Ａ／Ｄ変
換器では、サンプル期間に於ける容量とノードとの接続
は、第１クロックによりオンした第１スイッチ素子によ
り実現される。又、上位比較期間に於ける容量とノード
との接続は、第２クロックによりオンした第２スイッチ
素子により実現される。In the subranging A / D converter according to the fourth aspect, the connection between the capacitor and the node in the sampling period is realized by the first switch element turned on by the first clock. Further, the connection between the capacitor and the node in the higher comparison period is realized by the second switch element which is turned on by the second clock.
【００２４】請求項５に係るサブレンジング型Ａ／Ｄ変
換器では、容量とノードとの接続は第３クロックの反転
クロックにより制御される。従って、サンプル期間及び
上位比較期間ではスイッチ手段はオンし容量はノードに
接続されるが、下位比較期間ではスイッチ手段はオフし
容量はノードに接続されない。In the subranging A / D converter according to the fifth aspect, the connection between the capacitor and the node is controlled by the inverted clock of the third clock. Therefore, the switch means is turned on and the capacitor is connected to the node in the sample period and the upper comparison period, but the switch means is turned off and the capacitor is not connected to the node in the lower comparison period.
【００２５】請求項６に係るサブレンジング型Ａ／Ｄ変
換器では、サンプル期間においてスイッチ及びスイッチ
手段がオンし、アナログ入力電圧が入力容量と容量とを
充電する。上位比較期間では、別のスイッチ及びスイッ
チ手段がオンし、上位比較用タップ電圧とノード電位と
の電圧差に応じて電流の流出入が生じる。他方、下位比
較期間では、更に別のスイッチのみがオンし、下位比較
用タップ電圧と入力容量の充電電圧で与えられるノード
電位との電圧差に応じて電流の流出入が生じる。In the subranging A / D converter according to the sixth aspect, the switch and the switch means are turned on during the sampling period, and the analog input voltage charges the input capacitance and the capacitance. In the higher comparison period, another switch and the switch means are turned on, and current flows in and out according to the voltage difference between the higher comparison tap voltage and the node potential. On the other hand, in the lower comparison period, only another switch is turned on, and current flows in and out according to the voltage difference between the lower comparison tap voltage and the node potential given by the charging voltage of the input capacitance.
【００２６】[0026]
【実施例】本発明は、上位比較期間と下位比較期間とに
生じるタップ電圧のたわみが相互に逆特性であることを
利用して、タップ電圧の誤差をキャンセルしようとする
ものである。そのため、以下の各実施例では、上位比較
期間と下位比較期間とで、比較器アレーの入力容量値を
変える構成を採用している。BEST MODE FOR CARRYING OUT THE INVENTION The present invention intends to cancel the error of the tap voltage by utilizing the fact that the deflections of the tap voltage generated in the upper comparison period and the lower comparison period have mutually opposite characteristics. Therefore, each of the following embodiments adopts a configuration in which the input capacitance value of the comparator array is changed between the upper comparison period and the lower comparison period.
【００２７】（実施例１）この発明の第１実施例である
サブレンジング型Ａ／Ｄ変換器も、図６に示した従来の
Ａ／Ｄ変換器と同様に、基準電圧ＶR を抵抗分割して参
照電圧を生成するラダー抵抗（ラダータップ）１と、ス
イッチ群３と、比較器アレー４と、ディジタル加算器５
とに大別される。ただ、この実施例１では、上記比較器
アレー４を構成する各電圧比較器の構成が異なる。その
他の部分は、図６の場合と同一である。(Embodiment 1) In the sub-ranging type A / D converter according to the first embodiment of the present invention, the reference voltage V R is resistance-divided similarly to the conventional A / D converter shown in FIG. Ladder resistor (ladder tap) 1 for generating a reference voltage by switching, a switch group 3, a comparator array 4, and a digital adder 5
Is roughly divided into However, in the first embodiment, the configuration of each voltage comparator constituting the comparator array 4 is different. Other parts are the same as in the case of FIG.
【００２８】図１は、実施例１の比較器アレー４を構成
する複数の電圧比較器の一つを抜き出して、その等価回
路を、模式化したスイッチ群３と共に示したブロック図
である。同図に示す通り、電圧比較器は、インバータ６
と、第１クロックφ１により制御されるスイッチ素子７
と、ノードＮａとノードＮｂ間に接続された入力容量Ｃ
c と、ノードＮａに接続されたスイッチ手段ＳＷと、ス
イッチ手段ＳＷとグランド間に接続された容量Ｃe とを
有する。そして、スイッチ手段ＳＷは、第１クロックφ
１により制御される第１スイッチ素子ＳＷ１と、第２ク
ロックφ２により制御される第２スイッチ素子ＳＷ２と
を有する。FIG. 1 is a block diagram showing one of a plurality of voltage comparators constituting the comparator array 4 of the first embodiment and showing an equivalent circuit thereof together with a schematic switch group 3. As shown in the figure, the voltage comparator is the inverter 6
And the switch element 7 controlled by the first clock φ1
And the input capacitance C connected between the node Na and the node Nb.
c , switch means SW connected to the node Na, and a capacitance C e connected between the switch means SW and the ground. Then, the switch means SW has the first clock φ.
It has a first switch element SW1 controlled by 1 and a second switch element SW2 controlled by a second clock φ2.
【００２９】他方、スイッチ群３に於けるアナログ入力
端子２は、第１クロックφ１により制御されるスイッチ
を介してノードＮａに接続されており、アナログ入力電
圧Ｖa を電圧比較器に入力する。又、上位比較用タップ
電圧入力端子８は、第２クロックφ２により制御される
スイッチを介してノードＮａに接続されており、上位比
較用タップ電圧Ｖrcを電圧比較器に入力する。更に、下
位比較用タップ電圧入力端子９は、第３クロックφ３に
より制御されるスイッチを介してノードＮａに接続され
ており、下位比較用タップ電圧Ｖrfを電圧比較器に入力
する。On the other hand, the analog input terminal 2 in the switch group 3 is connected to the node Na via the switch controlled by the first clock φ1 and inputs the analog input voltage V a to the voltage comparator. The upper comparison tap voltage input terminal 8 is connected to the node Na through a switch controlled by the second clock φ2, and inputs the upper comparison tap voltage V rc to the voltage comparator. Further, the lower comparison tap voltage input terminal 9 is connected to the node Na through the switch controlled by the third clock φ3, and inputs the lower comparison tap voltage V rf to the voltage comparator.
【００３０】第１〜第３クロックφ１〜φ３のタイミン
グを図２に示す。同図において、第１クロック〜第３ク
ロックφ１〜φ３の各々が“Ｈ”レベルにあるときが、
それぞれサンプル期間、上位比較期間、下位比較期間に
対応する。The timings of the first to third clocks φ1 to φ3 are shown in FIG. In the figure, when each of the first to third clocks φ1 to φ3 is at the “H” level,
These correspond to the sample period, the upper comparison period, and the lower comparison period, respectively.
【００３１】サンプル期間においては、第１スイッチ素
子ＳＷ１及びスイッチ素子７がオンし、アナログ入力電
圧Ｖa は入力容量Ｃc と容量Ｃe とに充電される。In the sampling period, the first switch element SW1 and the switch element 7 are turned on, and the analog input voltage V a is charged in the input capacitance C c and the capacitance C e .
【００３２】上位比較期間では、第２スイッチ素子ＳＷ
２がオンし、容量Ｃe は入力容量Ｃc と並列に接続され
る。つまり、比較器アレーの各電圧比較器の入力容量値
は、入力容量Ｃc と容量Ｃe とで与えられることとな
る。この結果、上位比較時に生じるラダー抵抗１への電
流の流出入を増加させることができる。他方、下位比較
期間では、第１及び第２スイッチ素子ＳＷ１，ＳＷ２は
いずれもオンしないので、容量Ｃe が入力容量Ｃc と並
列に接続されることはない。つまり、比較器アレーの各
電圧比較器の入力容量値は、入力容量Ｃc のみで与えら
れる。従って、絶対値の大きな下位比較時の誤差を上位
比較時の増加分によってキャンセルすることが可能とな
る。In the upper comparison period, the second switch element SW
2 is turned on, and the capacitance C e is connected in parallel with the input capacitance C c . That is, the input capacitance value of each voltage comparator of the comparator array is given by the input capacitance C c and the capacitance C e . As a result, it is possible to increase the inflow / outflow of the current to / from the ladder resistor 1 that occurs during the high-order comparison. On the other hand, in the lower comparison period, neither the first switch element SW1 nor the second switch element SW2 is turned on, so that the capacitance C e is not connected in parallel with the input capacitance C c . That is, the input capacitance value of each voltage comparator of the comparator array is given only by the input capacitance C c . Therefore, it is possible to cancel the error at the time of lower comparison having a large absolute value by the increase amount at the time of higher comparison.
【００３３】図３は、図１の好ましい具体例を示したも
のである。図１の等価回路を実現するには、図３に示す
通り、入力容量Ｃc と同一の容量値を有する２つの容量
Ｃe1（第１容量），Ｃe2（第２容量）の並列接続によっ
て容量Ｃe を構成し、更に、ノードＮａ以降の回路状態
を均一化するためにインバータ手段inv.1 を設けてい
る。このインバータ手段inv.1 は、第１クロックφ１に
より制御される第３スイッチ素子ＳＷ３とインバータ素
子１０とより成る。尚、第１容量Ｃe1，第２容量Ｃe2及
び入力容量Ｃc の容量値は、プロセスのバラツキの範囲
に設定されている。FIG. 3 shows a preferred embodiment of FIG. To realize the equivalent circuit of FIG. 1, as shown in FIG. 3, two capacitors C e1 (first capacitor) and C e2 (second capacitor) having the same capacitance value as the input capacitor C c are connected in parallel. Inverter means inv.1 is provided to configure the capacitance C e and to equalize the circuit state after the node Na. The inverter means inv.1 includes a third switch element SW3 controlled by the first clock φ1 and an inverter element 10. The capacitance values of the first capacitance C e1 , the second capacitance C e2 and the input capacitance C c are set within the range of process variations.
【００３４】図４は、図３に於ける構成、即ち、容量Ｃ
e ＝２Ｃc としたときのラダー抵抗１のタップ電圧のた
わみを、ラダー抵抗１の位置に対してプロットしたもの
であり、同図中、曲線Ａ及びＢはそれぞれ上位比較時及
び下位比較時のタップ電圧誤差を示しており、両曲線
Ａ、Ｂはほぼ線対称の関係にある結果、実際に得られる
タップ電圧誤差は曲線Ｃに示す通りとなる。従って、容
量Ｃe ＝２Ｃc としたとき、Ａ／Ｄ変換結果の直線性は
最も良くなる。FIG. 4 shows the configuration of FIG. 3, that is, the capacitance C.
The deflection of the tap voltage of the ladder resistor 1 when e = 2C c is plotted against the position of the ladder resistor 1, and in the figure, curves A and B are for the upper comparison and the lower comparison, respectively. The tap voltage error is shown, and as a result of the curves A and B having a substantially line-symmetrical relationship, the tap voltage error actually obtained is as shown by the curve C. Therefore, when the capacitance C e = 2C c , the linearity of the A / D conversion result is the best.
【００３５】（実施例２）この発明の第２実施例である
サブレンジング型Ａ／Ｄ変換器は前述の第１実施例の変
形例に係わり、その構成を図５の等価回路に示す。即
ち、この第２実施例では、第１実施例のスイッチ手段Ｓ
Ｗを一つのスイッチ手段ＳＷＡで構成したものであり、
当該スイッチ手段ＳＷＡは、第３クロックφ３の反転ク
ロックφ３バーによって制御される。その他の点は、第
１実施例と同じである。従って、第３クロックφ３がＨ
レベルにある下位比較期間では、容量Ｃe がノードＮａ
に接続されることはない。この場合にも、ラダー抵抗の
誤差の低減・Ａ／Ｄ変換結果の直線性の改善が同様に実
現され、特に容量Ｃe ＝２Ｃc としたときのＡ／Ｄ変換
結果の直線性が最も良くなる点も第１実施例と同じであ
る。(Embodiment 2) A subranging A / D converter according to a second embodiment of the present invention relates to a modification of the first embodiment described above, and its configuration is shown in an equivalent circuit of FIG. That is, in the second embodiment, the switch means S of the first embodiment is used.
W is composed of one switch means SWA,
The switch means SWA is controlled by an inverted clock φ3 bar of the third clock φ3. The other points are the same as in the first embodiment. Therefore, the third clock φ3 is H
In the lower comparison period at the level, the capacitance C e is the node Na
Never be connected to. Also in this case, the reduction of the ladder resistance error and the improvement of the linearity of the A / D conversion result are similarly realized, and particularly the linearity of the A / D conversion result is best when the capacitance C e = 2C c. The point is also the same as in the first embodiment.
【００３６】[0036]
【発明の効果】請求項１に係るサブレンジング型Ａ／Ｄ
変換器によれば、上位比較時に生じるラダー抵抗への電
流の流出入を増加することができ、これにより上位比較
時の誤差を増加し、絶対値の大きな下位比較時の誤差と
相殺させることで、Ａ／Ｄ変換結果の改善を図ることが
できる。The sub-ranging type A / D according to claim 1
With the converter, it is possible to increase the inflow and outflow of current to the ladder resistance that occurs during high-order comparison, which increases the error during high-order comparison and cancels out the error during low-order comparison with a large absolute value. , A / D conversion results can be improved.
【００３７】請求項２に係るサブレンジング型Ａ／Ｄ変
換器によれば、容量の値を適切に設定することにより、
ラダー抵抗のタップ電圧のたわみをキャンセル可能とし
てＡ／Ｄ直線性を改善することができる。According to the subranging type A / D converter of the second aspect, by appropriately setting the value of the capacitance,
The A / D linearity can be improved by canceling the deflection of the tap voltage of the ladder resistor.
【００３８】請求項３に係るサブレンジング型Ａ／Ｄ変
換器によれば、ラダー抵抗のタップ電圧のたわみをキャ
ンセルすることができ、これによりＡ／Ｄ変換結果の直
線性を最適なものに改善することができる。According to the subranging type A / D converter of the third aspect, it is possible to cancel the deflection of the tap voltage of the ladder resistance, thereby improving the linearity of the A / D conversion result to the optimum one. can do.
【００３９】請求項４に係るサブレンジング型Ａ／Ｄ変
換器によれば、ラダー抵抗のタップ電圧のたわみの低減
及びそれに伴うＡ／Ｄ直線性の改善を実現できる。According to the subranging type A / D converter of the fourth aspect, it is possible to reduce the deflection of the tap voltage of the ladder resistance and to improve the A / D linearity accordingly.
【００４０】請求項５に係るサブレンジング型Ａ／Ｄ変
換器によれば、ラダー抵抗のタップ電圧のたわみの低減
及びそれに伴うＡ／Ｄ直線性の改善を実現できる。According to the subranging type A / D converter of the fifth aspect, it is possible to reduce the deflection of the tap voltage of the ladder resistance and to improve the A / D linearity accordingly.
【００４１】請求項６に係るサブレンジング型Ａ／Ｄ変
換器によれば、上位比較時に生じるラダー抵抗への電流
の流出入を増加することができ、絶対値の大きな下位比
較時の誤差を低減してＡ／Ｄ変換結果の改善を図ること
ができる。According to the subranging type A / D converter of the sixth aspect, it is possible to increase the inflow / outflow of the current to / from the ladder resistance generated during the high-order comparison, and reduce the error during the low-order comparison having a large absolute value. Thus, the A / D conversion result can be improved.
【図１】 本発明の一実施例としてのサブレンジング型
Ａ／Ｄ変換器の等価回路を示す図である。FIG. 1 is a diagram showing an equivalent circuit of a subranging A / D converter as one embodiment of the present invention.
【図２】 各スイッチのタイミングを示すタイミングチ
ャートである。FIG. 2 is a timing chart showing the timing of each switch.
【図３】 図１のＡ／Ｄ変換器の具体的な実現方法を示
す図である。FIG. 3 is a diagram showing a specific method of realizing the A / D converter of FIG.
【図４】 本発明の実施例の効果を示す図である。FIG. 4 is a diagram showing an effect of an example of the present invention.
【図５】 この発明の他の実施例としてのサブレンジン
グ型Ａ／Ｄ変換器の等価回路を示す図である。FIG. 5 is a diagram showing an equivalent circuit of a subranging A / D converter as another embodiment of the present invention.
【図６】 従来のユニファイド方式のサブレンジング型
Ａ／Ｄ変換器の回路を示すブロック図である。FIG. 6 is a block diagram showing a circuit of a conventional unified type sub-ranging type A / D converter.
【図７】 各期間でのスイッチ群の接続状態をす図であ
る。FIG. 7 is a diagram showing a connection state of a switch group in each period.
【図８】 各比較時に生じるタップ電圧のたわみの計算
結果を示す図である。FIG. 8 is a diagram showing a calculation result of a deflection of a tap voltage generated at each comparison.
【図９】 上位比較時のスイッチの切り換えにより生じ
る充放電電流を説明するための図である。FIG. 9 is a diagram for explaining a charging / discharging current generated by switching a switch during high-order comparison.
１ ラダー抵抗、２ アナログ入力端子、３ スイッチ
群、４ 比較器アレー、５ ディジタル加算器、８ 上
位比較用タップ電圧入力端子、９ 下位比較用タップ電
圧入力端子、１０ インバータ、Ｖa アナログ入力電
圧、Ｖrc 上位比較用タップ電圧、Ｖrf 下位比較用タ
ップ電圧、Ｃc 入力容量、Ｃe 容量、Ｃe1 第１容
量、Ｃe2 第２容量、ＳＷ１ 第１スイッチ素子、ＳＷ
２ 第２スイッチ素子、ＳＷ３ 第３スイッチ素子、Ｓ
Ｗ，ＳＷＡ スイッチ手段。1 ladder resistance, 2 analog input terminal, 3 switch group, 4 comparator array, 5 digital adder, 8 upper comparison tap voltage input terminal, 9 lower comparison tap voltage input terminal, 10 inverter, V a analog input voltage, V rc upper comparison tap voltage, V rf lower comparison tap voltage, C c input capacitance, C e capacitance, C e1 first capacitance, C e2 second capacitance, SW1 first switch element, SW
2 Second switch element, SW3 Third switch element, S
W, SWA switch means.
Claims (6)
前記ラダー抵抗の各タップとアナログ入力端子とに接続
され且つサンプル期間，上位比較期間及び下位比較期間
はそれぞれ第１，第２及び第３クロックにより制御され
るスイッチ群と、複数の電圧比較器を有する比較器アレ
ーと、ディジタル加算器とを備えたサブレンジング型Ａ
／Ｄ変換器において、 前記複数の電圧比較器のそれぞれの入力容量値を前記上
位比較期間と前記下位比較期間とでは異なる値に設定し
たことを特徴とするサブレンジング型Ａ／Ｄ変換器。1. A ladder resistor for resistively dividing a reference voltage,
A switch group connected to each tap of the ladder resistor and an analog input terminal and controlled by the first, second and third clocks during the sampling period, the upper comparison period and the lower comparison period, respectively, and a plurality of voltage comparators. Subranging type A having a comparator array having the same and a digital adder
In the / D converter, the sub-ranging type A / D converter is characterized in that the respective input capacitance values of the plurality of voltage comparators are set to different values in the upper comparison period and the lower comparison period.
算器へ送信される入力容量と、 その一端がグランド側に接続され且つその他端が前記下
位比較期間を除いて前記ノードに接続された容量とを、
備えたことを特徴とする、請求項１記載のサブレンジン
グ型Ａ／Ｄ変換器。2. Each of the plurality of voltage comparators includes a node connected to the switch group, an input capacitor connected to the node and an output of which is transmitted to the digital adder, and one end of which is grounded. A capacitor connected to the node and the other end of which is connected to the node except for the lower comparison period,
The subranging A / D converter according to claim 1, further comprising:
定されていることを特徴とする、請求項２記載のサブレ
ンジング型Ａ／Ｄ変換器。3. The sub-ranging type A / D converter according to claim 2, wherein the capacitance is set to a value twice the input capacitance.
によりそれぞれ制御され且つ並列接続された第１及び第
２スイッチ素子を介して、前記ノードに接続されること
を特徴とする、請求項２記載のサブレンジング型Ａ／Ｄ
変換器。4. The capacitor is connected to the node via first and second switch elements which are respectively controlled by the first and second clocks and connected in parallel. Subranging type A / D described in 2
converter.
ロックにより制御されるスイッチ手段を介して前記ノー
ドに接続されることを特徴とする、請求項２記載のサブ
レンジング型Ａ／Ｄ変換器。5. The sub-ranging A / D converter according to claim 2, wherein the capacitance is connected to the node via a switch means controlled by an inverted clock of the third clock. .
力端子と、 上位比較用タップ電圧が入力する上位比較用タップ電圧
入力端子と、 下位比較用タップ電圧が入力する下位比較用タップ電圧
入力端子と、 前記アナログ入力端子に接続され、サンプル期間のみオ
ンするスイッチと、 前記上位比較用タップ電圧入力端子に接続され、上位比
較期間のみオンする別のスイッチと、 前記下位比較用タップ電圧入力端子に接続され、下位比
較期間のみオンする更に別のスイッチと、 前記スイッチ、別のスイッチ及び更に別のスイッチに接
続されたノードと、 前記ノードに接続された入力容量と、 前記ノードに接続され、前記サンプル期間及び上位比較
期間でのみオンするスイッチ手段と、 前記スイッチ手段とグランドとの間に挿入配設された容
量とを、備えたサブレンジング型Ａ／Ｄ変換器。6. An analog input terminal to which an analog input voltage is input, an upper comparison tap voltage input terminal to which a higher comparison tap voltage is input, and a lower comparison tap voltage input terminal to which a lower comparison tap voltage is input, A switch connected to the analog input terminal and turned on only during a sampling period, another switch connected to the upper comparison tap voltage input terminal and turned on only at an upper comparison period, and connected to the lower comparison tap voltage input terminal , Another switch that is turned on only in the lower comparison period, a node connected to the switch, another switch, and another switch, an input capacitance connected to the node, and the sample period connected to the node And a switch means which is turned on only in the upper comparison period, and a capacitor inserted between the switch means and the ground. And a subranging type A / D converter.
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|---|---|---|---|
| JP01364095A JP3331081B2 (en) | 1995-01-31 | 1995-01-31 | Subranging type A / D converter |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204561A true JPH08204561A (en) | 1996-08-09 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305765B1 (en) * | 1999-09-30 | 2001-11-02 | 서평원 | Apparatus and method for data slicing in DECT system |
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