JPH1070463A - Analog/digital converter circuit - Google Patents
Analog/digital converter circuitInfo
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- JPH1070463A JPH1070463A JP8223798A JP22379896A JPH1070463A JP H1070463 A JPH1070463 A JP H1070463A JP 8223798 A JP8223798 A JP 8223798A JP 22379896 A JP22379896 A JP 22379896A JP H1070463 A JPH1070463 A JP H1070463A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、アナログ信号をそ
のレベルに応じたディジタル信号に変換するアナログ／
ディジタル変換回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog / digital converter for converting an analog signal into a digital signal corresponding to its level.
The present invention relates to a digital conversion circuit.
【０００２】[0002]
【従来の技術】一般的に、アナログ／ディジタル変換回
路は逐次比較型アナログ／ディジタル変換回路および並
列型アナログ／ディジタル変換回路の２種類に大別でき
る。さらに、逐次比較型アナログ／ディジタル変換回路
は抵抗分圧型と電荷再分配型の２種類に分類できる。2. Description of the Related Art Generally, analog / digital conversion circuits can be broadly classified into two types: successive approximation type analog / digital conversion circuits and parallel type analog / digital conversion circuits. Further, successive approximation type analog / digital conversion circuits can be classified into two types: a resistance voltage dividing type and a charge redistribution type.
【０００３】図５および図６はそれぞれ抵抗分圧型逐次
比較アナログ／ディジタル変換回路および電荷再分配型
逐次比較アナログ／ディジタル変換回路の構成例を示す
回路図である。図５に示すように、抵抗分圧型逐次比較
アナログ／ディジタル変換回路においては、サンプルホ
ールド回路１によりサンプルホールドしたアナログ信号
Ｖｉｎと抵抗分圧により発生した基準電圧Ｖref とを最
上位ビット（ＭＳＢ）側から順に比較して、アナログ信
号との差が最小となる基準電圧Ｖref を選定し、選定し
た基準電圧Ｖref に対応するディジタル信号を出力す
る。このように構成された抵抗分圧型逐次比較アナログ
／ディジタル変換回路の変換精度は主に基準電圧Ｖref
を発生する分圧抵抗の精度により決まる。FIGS. 5 and 6 are circuit diagrams showing examples of the configuration of a resistive voltage dividing successive approximation analog / digital conversion circuit and a charge redistribution successive approximation analog / digital conversion circuit, respectively. As shown in FIG. 5, in the resistance division type successive approximation analog / digital conversion circuit, the analog signal Vin sampled and held by the sample hold circuit 1 and the reference voltage Vref generated by the resistance division are applied to the most significant bit (MSB). From the side, a reference voltage V ref that minimizes the difference from the analog signal is selected, and a digital signal corresponding to the selected reference voltage V ref is output. The conversion accuracy of the resistor-divided successive approximation analog / digital converter configured as described above mainly depends on the reference voltage V ref.
Is determined by the accuracy of the voltage-dividing resistor.
【０００４】図６に示すように、電荷再分配型逐次比較
アナログ／ディジタル変換回路は、抵抗分圧型逐次比較
アナログ／ディジタル変換回路の抵抗分圧による基準電
圧の発生回路とサンプルホールド回路とを容量アレイで
代用するものである。電荷再分配型逐次比較アナログ／
ディジタル変換回路においては、サンプリング時に、ス
イッチＳＷC をオンして容量の共通電極の電位ＶX をチ
ョッパコンパレータの論理しきい値電圧ＶTHにチャージ
する。一方、スイッチＳＷ0 〜ＳＷM-1 により他方の全
電極をアナログ信号Ｖｉｎレベルにチャージする。そし
て、スイッチＳＷC をオフすることによりアナログ信号
に依存した電荷をホールドする。As shown in FIG. 6, the charge redistribution successive approximation analog / digital conversion circuit is composed of a resistance division type successive approximation analog / digital conversion circuit, a reference voltage generation circuit based on resistance division and a sample hold circuit. An array is a substitute. Charge redistribution successive approximation analog /
In the digital conversion circuit, at the time of sampling, the switch SW C is turned on to charge the potential V X of the common electrode of the capacitor to the logical threshold voltage V TH of the chopper comparator. On the other hand, it is charged by the switch SW 0 ~SW M-1 and the other of the total electrode to the analog signal Vin level. Then, by turning off the switch SW C , the electric charge depending on the analog signal is held.
【０００５】この電荷のホールドシーケンスが終了する
と、変換シーケンスに移り、最上位ビットから順に判定
する。最上位ビット判定時に最も重み付けられた容量Ｃ
M-1のスイッチＳＷM-1 をＶＲＴ側に接続し、他の容量
Ｃ0 ，Ｃ1 ，…，ＣM-2 をＶＲＢに接続する。これによ
り全容量の半分がＶＲＴに接続され、残りの容量がＶＲ
Ｂに接続されることになる。When the charge hold sequence is completed, the process proceeds to a conversion sequence, in which determination is made in order from the most significant bit. The most weighted capacity C when determining the most significant bit
The switch SW M-1 of the M-1 connected to the VRT side, connecting another capacitor C 0, C 1, ..., a C M-2 to VRB. As a result, half of the total capacity is connected to VRT, and the remaining capacity is connected to VR.
B.
【０００６】このとき、共通電極の電位ＶX は（ＶＲＴ
／２−Ｖｉｎ＋ＶTH）であり、ＶＲＴ／２とＶｉｎとの
差がコンパレータ４に入力され、比較結果が“０”また
は“１”の数字として制御回路に出力される。At this time, the potential V X of the common electrode becomes (VRT
/ 2−Vin + V TH ), the difference between VRT / 2 and Vin is input to the comparator 4, and the comparison result is output to the control circuit as a number “0” or “1”.
【０００７】このとき、比較結果が“１”なら、スイッ
チＳＷM-1 をＶＲＴに接続したままで、比較結果が
“０”なら、スイッチＳＷM-1 をＶＲＢに接続して次の
ビットＭＳＢ−１の判定に移る。ＭＳＢ−１ビットの判
定はＭＳＢビットの判定と同様に、スイッチＳＷM-2 を
ＶＲＴに接続し、他のスイッチはＶＲＢ側に接続して、
この状態における共通電極の電位ＶX により、ＭＳＢ−
１ビットの判定が行われる。At this time, if the comparison result is "1", the switch SW M-1 is kept connected to VRT. If the comparison result is "0", the switch SW M-1 is connected to VRB and the next bit MSB is connected. Move on to the determination of -1. The determination of the MSB-1 bit is similar to the determination of the MSB bit, by connecting the switch SW M-2 to the VRT and connecting the other switches to the VRB side,
The potential V X of the common electrode in this state, MSB-
A one-bit determination is made.
【０００８】そして、ＭＳＢ−１ビットの判定結果に応
じて、スイッチＳＷM-2 の接続状態が設定される。その
後、ＬＳＢまで順次に判定が行われ、共通電極の電位Ｖ
X としきい値電圧ＶTHの差が最小となるスイッチＳＷ0
〜ＳＷM-1 の組合せを選定し、それに対応するディジタ
ル信号Ｄout を出力する。このように構成されたアナロ
グ／ディジタル変換回路の変換精度は、主に容量素子の
精度によって決まる。Then, the connection state of the switch SW M-2 is set according to the result of the determination of the MSB-1 bit. Thereafter, the determination is sequentially performed up to the LSB, and the potential V of the common electrode is determined.
Switch SW 0 that minimizes the difference between X and threshold voltage V TH
ＳＷSW M-1 is selected and the corresponding digital signal D out is output. The conversion accuracy of the analog / digital conversion circuit thus configured is mainly determined by the accuracy of the capacitance element.
【０００９】上記のように構成された逐次比較型アナロ
グ／ディジタル変換回路においては、多ビット化する場
合に、全体の面積の増加を避けられないという問題があ
る。この問題を回避するために、抵抗分圧型と電荷再分
配型アナログ／ディジタル変換回路を併用するものが提
案されている。In the successive approximation type analog / digital conversion circuit configured as described above, there is a problem that an increase in the entire area cannot be avoided when increasing the number of bits. In order to avoid this problem, a device using both a resistive voltage dividing type and a charge redistribution type analog / digital conversion circuit has been proposed.
【００１０】図７および図８は抵抗分圧型と電荷再分配
型アナログ／ディジタル変換回路を組み合わせた変換回
路の構成例を示す回路図である。図７は上位ｍビットを
電荷再分配型ディジタル／アナログ変換回路（以下、電
荷再分配型ＤＡＣという）により決定し、下位ｋビット
を抵抗分圧型ディジタル／アナログ変換回路（以下、抵
抗分圧型ＤＡＣという）により決定し、入力したアナロ
グ信号Ｖｉｎを（ｍ＋ｋ）ビットのデータに変換して、
変換データＤoutを出力する逐次比較型アナログ／ディ
ジタル変換回路の一例を示している。FIGS. 7 and 8 are circuit diagrams showing examples of the configuration of a conversion circuit combining a resistive voltage dividing type and a charge redistribution type analog / digital conversion circuit. In FIG. 7, upper m bits are determined by a charge redistribution type digital / analog conversion circuit (hereinafter referred to as charge redistribution DAC), and lower k bits are determined by a resistance division type digital / analog conversion circuit (hereinafter referred to as resistance division type DAC). ), And converts the input analog signal Vin into (m + k) -bit data,
1 shows an example of a successive approximation type analog / digital conversion circuit that outputs conversion data Dout .
【００１１】図７に示すように、上位ｍビットを電荷再
分配型ＤＡＣにより決定した後、上位ｍビットの１ＬＳ
Ｂ分の容量Ｃに供給するＶＲＴを抵抗分圧して供給し、
共通電極の電位ＶX を変化させて下位ｋビットを判定す
る。そして、共通電極電位Ｖ X とコンパレータのしきい
値電圧ＶTHとの差を最小となるようにスイッチＳＷ0〜
ＳＷM-1 を制御し、これに対応するディジタル信号を出
力する。As shown in FIG. 7, the upper m bits are recharged.
After determining by the distribution type DAC, 1LS of upper m bits
VRT to be supplied to the capacitor C for B is divided by a resistor and supplied.
Common electrode potential VXTo determine the lower k bits
You. And the common electrode potential V XAnd comparator threshold
Value voltage VTHSwitch SW to minimize the difference between0~
SWM-1And output the corresponding digital signal.
Power.
【００１２】図８に示す逐次比較型アナログ／ディジタ
ル変換回路においては、上位ｍビットを電荷再分配型Ｄ
ＡＣにより判定し、下位ｋビットを抵抗分圧型ＤＡＣに
より判定する。[0012] In the successive approximation type analog / digital conversion circuit shown in FIG.
The determination is made by AC, and the lower k bits are determined by a resistor-divided DAC.
【００１３】図８示すように、抵抗分圧型ＤＡＣにより
発生された分圧電圧ＶＲＴＴをスイッチを介して、電荷
再分配型ＤＡＣを構成する容量アレイの各容量素子に印
加することができる。As shown in FIG. 8, a divided voltage VRTT generated by a resistance voltage dividing DAC can be applied to each capacitance element of a capacitance array constituting a charge redistribution DAC via a switch.
【００１４】判定時に、電荷再分配型ＤＡＣによりＭＳ
Ｂから上位ｍビットを順次に判定され、上位ｍビットの
変換が終わった後、下位ｋビットの変換に移る。このと
き、制御回路は上位１ＬＳＢだけ、先に確定された上位
ビットよりも大きいデータを与える単位容量Ｃに抵抗分
圧型ＤＡＣの出力ＶＲＴＴを与えるようスイッチアレイ
を切り換える。At the time of determination, the charge redistribution type DAC uses
The upper m bits are sequentially determined from B, and after the conversion of the upper m bits is completed, the process proceeds to the conversion of the lower k bits. At this time, the control circuit switches the switch array so that the output VRTT of the resistor-divided DAC is applied to the unit capacitor C that provides data larger than the previously determined upper bit by the upper 1 LSB.
【００１５】そして当該単位容量Ｃに抵抗分圧型ＤＡＣ
により発生された電圧ＶＲＴＴを印加させることによ
り、この単位容量Ｃが発生する上位１ＬＳＢを分圧する
基準電圧を発生させるようにする。これにより、基準電
圧に対して相対的に上位１ＬＳＢ分だけ高い電圧を与え
る単位容量Ｃの入力電圧幅を線型に分圧する基準電圧が
下位ビットの判定用に発生される。The unit capacitor C is connected to a resistor-divided DAC.
Is applied to generate a reference voltage for dividing the upper 1 LSB generated by the unit capacitance C. As a result, a reference voltage for linearly dividing the input voltage width of the unit capacitor C that provides a voltage higher by the upper 1 LSB relative to the reference voltage is generated for lower bit determination.
【００１６】その後、上位ビットの場合と同様に、制御
回路により共通電極の電位ＶX の値がチョッパコンパレ
ータのしきい値電圧ＶTHに近づくようにスイッチアレイ
の切り換えが行われ、下位ｋビットの判定が行われる。[0016] Thereafter, as in the case of high-order bits, the value of the potential V X of the common electrode is performed the switching of the switch array so as to approach the threshold voltage V TH of the chopper comparator by the control circuit, the lower k bits A determination is made.
【００１７】[0017]
【発明が解決しようとする課題】ところで、上述した従
来の抵抗分圧型ＤＡＣと電荷再分配型ＤＡＣとを組み合
わせた逐次比較型アナログ／ディジタル変換回路におい
ては、ビット数だけ変換動作が必要なため、高速化が難
しいという問題がある。However, in the conventional successive approximation type analog / digital conversion circuit combining the above-described conventional resistor-divided type DAC and charge redistribution type DAC, a conversion operation is required by the number of bits. There is a problem that it is difficult to increase the speed.
【００１８】また、図９に示す全並列型アナログ／ディ
ジタル変換回路においては、高速な変換を実現できる
が、分圧用抵抗素子の数が増大するため、多ビット化す
ることが困難である。さらにアナログ／ディジタル変換
の分解能は抵抗の加工精度以前に、オフセットなどによ
るコンパレータの分解能に制限される。In the all-parallel analog / digital conversion circuit shown in FIG. 9, high-speed conversion can be realized, but it is difficult to increase the number of bits because the number of resistive elements for voltage division increases. Further, the resolution of the analog / digital conversion is limited to the resolution of the comparator due to an offset or the like before the processing accuracy of the resistor.
【００１９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、アナログ／ディジタル変換の精
度を低下させることなく、高速化を実現でき、また、抵
抗素子の数を低減でき、回路の簡単化を図れ、変換用の
クロック信号の周波数を高くできることにより、さらに
変換時間の短縮を図れるアナログ／ディジタル変換回路
を提供することにある。The present invention has been made in view of such circumstances, and has as its object to realize high-speed operation without lowering the precision of analog / digital conversion, and to reduce the number of resistance elements. It is an object of the present invention to provide an analog / digital conversion circuit capable of simplifying the circuit and increasing the frequency of the conversion clock signal, thereby further reducing the conversion time.
【００２０】[0020]
【課題を解決するための手段】上記目的を達成するた
め、本発明は、入力したアナログ信号のレベルに対応す
るディジタル信号を出力するアナログ／ディジタル変換
回路であって、上記アナログ信号のレベルに応じて、上
記ディジタル信号の内上位ｍビット（ｍは整数）のデー
タを一回の変換動作により生成して出力する全並列型ア
ナログ／ディジタル変換器と、上記全並列型アナログ／
ディジタル変換器により生成された上記上位ｍビットの
データおよび上記アナログ信号のレベルに応じて、上記
ディジタル信号の内下位ｋビット（ｋは整数）のデータ
を所定順番に生成して出力する逐次比較型アナログ／デ
ィジタル変換器とを有する。According to the present invention, there is provided an analog / digital conversion circuit for outputting a digital signal corresponding to the level of an input analog signal. An all-parallel analog / digital converter for generating and outputting m-bit data (m is an integer) of the digital signal by one conversion operation;
A successive approximation type for generating and outputting, in a predetermined order, lower k bits (k is an integer) of the digital signal according to the level of the upper m bits of data and the analog signal generated by the digital converter; An analog / digital converter.
【００２１】また、本発明では、上記全並列型アナログ
／ディジタル変換器から得た上記上位ｍビットのデータ
を受けて、これに応じて、上記逐次比較型アナログ／デ
ィジタル変換器用基準電圧を発生する基準電圧発生回路
と、上記アナログ信号と上記基準電圧とのレベルを比較
する比較回路と、上記比較回路の比較結果に応じて、上
記基準電圧のレベルを調整するレベル調整回路とを有す
る。In the present invention, the upper m bits of data obtained from the all-parallel type analog / digital converter are received, and the reference voltage for the successive approximation type analog / digital converter is generated accordingly. A reference voltage generation circuit; a comparison circuit that compares the level of the analog signal with the reference voltage; and a level adjustment circuit that adjusts the level of the reference voltage according to a comparison result of the comparison circuit.
【００２２】本発明によれば、全並列型アナログ／ディ
ジタル変換器および逐次比較型アナログ／ディジタル変
換器とによりアナログ／ディジタル変換回路が構成さ
れ、全並列型アナログ／ディジタル変換器により、入力
されたアナログ信号のレベルに応じて、例えば、上位ｍ
ビットのディジタル信号が生成され、さらに、逐次比較
型アナログ／ディジタル変換器により、例えば、下位ｋ
ビットのディジタル信号が生成さる。下位ｋビット変換
を行う前に、全並列型アナログ／ディジタル変換器によ
り得られた上位ｍビットの変換データに応じて、下位ｋ
ビット変換用の基準電圧が発生され、レベル調整回路に
より、当該基準電圧のレベルが調整され、下位ｋビット
の変換に用いられる。According to the present invention, an analog / digital conversion circuit is constituted by the all-parallel analog / digital converter and the successive approximation analog / digital converter, and the analog / digital converter is inputted by the all-parallel analog / digital converter. According to the level of the analog signal, for example,
Bit digital signal is generated, and furthermore, the successive approximation type analog / digital converter converts the digital signal into, for example, a lower k signal.
A bit digital signal is generated. Before performing the lower k-bit conversion, the lower k bits are converted according to the upper m bits of conversion data obtained by the all-parallel analog / digital converter.
A reference voltage for bit conversion is generated, and the level of the reference voltage is adjusted by a level adjustment circuit, and is used for conversion of lower k bits.
【００２３】これにより、アナログ／ディジタル変換の
精度を低下させることなく、変換の高速化を実現でき
る。また、変換用のクロック信号の周波数を高く設定で
きることにより、変換時間の短縮を図れる。As a result, high-speed conversion can be realized without lowering the accuracy of analog / digital conversion. Further, since the frequency of the conversion clock signal can be set high, the conversion time can be reduced.
【００２４】[0024]
【発明の実施の形態】第１実施形態 図１は本発明に係るアナログ／ディジタル変換回路の第
１の実施形態を示す回路図である。図１に示すアナログ
／ディジタル変換回路は、ｍビットの全並列型アナログ
／ディジタル変換回路（以下、全並列型ＡＤＣという）
１０、逐次比較型アナログ／ディジタル変換回路（以
下、逐次比較型ＡＤＣという）２０および制御回路３０
とにより構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a circuit diagram showing a first embodiment of an analog / digital conversion circuit according to the present invention. The analog / digital conversion circuit shown in FIG. 1 is an m-bit all-parallel analog / digital conversion circuit (hereinafter, referred to as an all-parallel ADC).
10, successive approximation type analog / digital conversion circuit (hereinafter referred to as successive approximation type ADC) 20 and control circuit 30
It is composed of
【００２５】全並列型ＡＤＣ１０は、サンプルホールド
回路（Ｓ／Ｈ）１１、ラッチ／エンコーダ（Ｌ／Ｅ）１
２およびコンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰ
M-2、抵抗素子Ｒ0 ，Ｒ1 ，…，ＲM-1 とにより構成さ
れている。なお、ここで、（Ｍ＝２m ）である。The all-parallel ADC 10 includes a sample-and-hold circuit (S / H) 11, a latch / encoder (L / E) 1
2 and comparators CMP 0 , CMP 1 ,..., CMP
M-2 , and resistance elements R 0 , R 1 ,..., R M-1 . Here, (M = 2 m ).
【００２６】外部から入力されたアナログ信号ＶINがサ
ンプルホールド回路１１により保持され、コンパレータ
ＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰM-2 の入力端子“＋”
に入力される。そして、抵抗素子Ｒ0 ，Ｒ1 ，…，Ｒ
M-1 により分圧して得られた分圧電圧が基準電圧とし
て、各コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰ
M-2の入力端子“−”に入力される。The analog signal V IN inputted from outside is held by the sample-and-hold circuit 11, a comparator CMP 0, CMP 1, ..., the input terminal of the CMP M-2 "+"
Is input to Then, the resistance elements R 0 , R 1 ,.
Each of the comparators CMP 0 , CMP 1 ,..., CMP uses the divided voltage obtained by dividing by M-1 as a reference voltage.
Input to the input terminal "-" of M-2 .
【００２７】逐次比較型ＡＤＣ２０は上位ｍビット変換
用電荷再分配型ＤＡＣ２１、下位ｋビット変換用抵抗分
圧型ＤＡＣ２２、チョッパコンパレータ２３およびスイ
ッチ２４とにより構成されている。The successive approximation ADC 20 includes a charge redistribution DAC 21 for high-order m-bit conversion, a resistor voltage-dividing DAC 22 for low-order k-bit conversion, a chopper comparator 23, and a switch 24.
【００２８】電荷再分配型ＤＡＣ２１はスイッチ素子Ｓ
Ｗ0 ，ＳＷ1 ，…，ＳＷM-1 および容量素子Ｃ0 ，
Ｃ1 ，…，ＣM-1 により構成されている。The charge redistribution type DAC 21 includes a switch element S
W 0 , SW 1 ,..., SW M-1 and the capacitive elements C 0 ,
C 1, ..., it is constituted by C M-1.
【００２９】抵抗分圧型ＤＡＣ２２は抵抗素子ｒ0 ，ｒ
1 ，…，ｒK-1 およびスイッチ素子ｓｗ0 ，ｓｗ1 ，
…，ｓｗK-1 により構成されている。なお、ここで、
（Ｋ＝２ k ）である。The resistor-divided DAC 22 includes a resistor r0, R
1, ..., rK-1And switch element sw0, Sw1,
…, SwK-1It consists of. Here,
(K = 2 k).
【００３０】制御回路３０は全並列型ＡＤＣ１０および
逐次比較型ＡＤＣ２０からの変換データを保持して外部
に出力し、また、逐次比較型ＡＤＣ２０における各スイ
ッチ素子の接続状態を制御する。The control circuit 30 holds converted data from the all-parallel ADC 10 and the successive approximation ADC 20 and outputs the data to the outside, and controls the connection state of each switch element in the successive approximation ADC 20.
【００３１】図２は図１に示すＡＤＣのタイミングチャ
ートである。なお、ここで、アナログ／ディジタル変換
回路により、上位６ビットおよび下位６ビット、計１２
ビットが変換データが得られるとする。即ち、図１に示
すアナログ／ディジタル変換回路において、（ｍ＝ｋ＝
６）である。以下、図２に示すタイミングチャートを参
照しつつ、本実施形態のアナログ／ディジタル変換回路
の動作を説明する。FIG. 2 is a timing chart of the ADC shown in FIG. Here, the analog / digital conversion circuit uses the upper 6 bits and the lower 6 bits for a total of 12 bits.
Assume that conversion data is obtained for the bits. That is, in the analog / digital conversion circuit shown in FIG.
6). Hereinafter, the operation of the analog / digital conversion circuit of the present embodiment will be described with reference to the timing chart shown in FIG.
【００３２】図２において、ＣＬＫはクロック信号、Ｓ
／Ｈはサンプルホールド回路１１、ＦＡＤＣは全並列型
ＡＤＣ１０、ＳＡＤＣは逐次比較型ＡＤＣ２０をそれぞ
れ意味する。図２に示すように、本例のアナログ／ディ
ジタル変換回路は、クロック信号ＣＬＫにより動作のタ
イミングが制御される。全並列型ＡＤＣ１０において、
サンプルホールド回路１１はクロック信号ＣＬＫの第１
周期でサンプルを行い、第２周期から第１０周期までデ
ータを保持する。In FIG. 2, CLK is a clock signal, S
/ H means the sample and hold circuit 11, FADC means the all-parallel ADC 10, and SADC means the successive approximation ADC 20. As shown in FIG. 2, the operation timing of the analog / digital conversion circuit of the present example is controlled by a clock signal CLK. In the all-parallel ADC 10,
The sample and hold circuit 11 outputs the first signal of the clock signal CLK.
Sampling is performed in a cycle, and data is held from the second cycle to the tenth cycle.
【００３３】クロック信号ＣＬＫの第２周期において、
全並列型ＡＤＣ１０により、上位６ビットの変換データ
が出力され、制御回路３０により保持される。具体的
に、サンプルホールド回路１１により保持されたアナロ
グ信号ＶINが全並列型ＡＤＣ１０を構成するコンパレー
タＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰM-2の入力端子
“＋”に入力され、抵抗素子Ｒ0 ，Ｒ1 ，…，ＲM-1 に
より発生された基準電圧がコンパレータＣＭＰ0 ，ＣＭ
Ｐ1 ，…，ＣＭＰM-2 の入力端子“−”に入力される。
各コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰM-2 の
出力信号に応じて、ラッチとエンコーダ１２により、上
位６ビットのデータが生成され、保持されて制御回路３
０に出力される。In the second cycle of the clock signal CLK,
The conversion data of the upper 6 bits is output by the all-parallel ADC 10 and held by the control circuit 30. Specifically, the comparator CMP 0, CMP 1 sample-hold circuit 11 the analog signal V IN held by constitutes a fully parallel type ADC10, ..., it is inputted to the input terminal "+" of the CMP M-2, the resistor element R 0, R 1, ..., R M-1 comparator CMP 0 is generated reference voltage by, CM
Is input to the - P 1, ..., input terminal of CMP M-2 "".
The latch 6 and the encoder 12 generate and hold the upper 6 bits of data according to the output signals of the comparators CMP 0 , CMP 1 ,..., CMP M-2.
Output to 0.
【００３４】そして、クロック信号ＣＬＫの第３および
第４周期において、全並列型ＡＤＣ１０の変換結果の誤
差補正が行われる。図３は誤差補正の動作を示す概念図
である。誤差補正時に、まず、全並列型ＡＤＣ１０によ
り得られた変換データに基づき、スイッチ素子ＳＷ0 ，
ＳＷ1 ，…，ＳＷM-1 の接続状態が設定される。ｍビッ
トの上位ビットに応じて、例えば、所定のビットが
“１”なら、それに応じたスイッチ素子がＶＲＴ側に接
続され、所定のビットが“０”なら、それに応じたスイ
ッチ素子がＶＲＢ側に接続される。Then, in the third and fourth cycles of the clock signal CLK, error correction of the conversion result of the all-parallel ADC 10 is performed. FIG. 3 is a conceptual diagram showing the operation of error correction. At the time of error correction, first, based on the conversion data obtained by the all-parallel ADC 10, the switch elements SW 0 ,
The connection state of SW 1 ,..., SW M-1 is set. For example, if the predetermined bit is “1”, the corresponding switch element is connected to the VRT side if the predetermined bit is “0”, and if the predetermined bit is “0”, the corresponding switch element is connected to the VRB side. Connected.
【００３５】このように、ｍビットの上位変換データに
応じて、スイッチ素子ＳＷ0 ，ＳＷ 1 ，…，ＳＷM-1 の
接続状態がすべて設定される。図３に示す容量素子Ｃは
全並列型ＡＤＣ１０の変換結果に応じて、ＶＲＴ側に接
続された容量素子を示している。そして、この接続状態
において、チョッパコンパレータ２３を動作させ、判定
結果に応じて、誤差補正を行う。As described above, m-bit high-order conversion data
Depending on the switching element SW0, SW 1, ..., SWM-1of
All connection states are set. The capacitive element C shown in FIG.
Depending on the conversion result of the all-parallel ADC 10,
3 shows a continued capacitive element. And this connection state
, The chopper comparator 23 is operated to determine
Error correction is performed according to the result.
【００３６】なお、ここで、全並列型ＡＤＣ１０の変化
結果が、例えば、“Ｎ”としても、全並列型ＡＤＣ１０
を構成するコンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭ
ＰM- 2 の分解能および分圧用抵抗素子Ｒ0 ，Ｒ1 ，…，
ＲM-1 の精度などにより、入力されたアナログ信号ＶIN
は逐次比較型ＡＤＣ２０における基準電圧のＮ−１，
Ｎ，Ｎ＋１の区間に入っていることが考えられる。この
ため、逐次比較型ＡＤＣ２０により下位ｋビットの変換
を行う前に、以下に示すように、逐次比較型ＡＤＣ２０
の基準電圧の補正を行う。Here, even if the change result of the all-parallel ADC 10 is “N”, for example,
Comparator CMP 0 to configure, CMP 1, ..., CM
P M- 2 resolution and dividing resistance element R 0, R 1, ...,
Due to the accuracy of RM-1 , etc., the input analog signal V IN
Is the reference voltage N−1 in the successive approximation ADC 20,
It is conceivable that it is in the section of N, N + 1. Therefore, before performing the conversion of the lower k bits by the successive approximation ADC 20, as shown below, the successive approximation ADC 20
Is corrected.
【００３７】誤差補正時に、チョッパコンパレータ２３
を動作させ、比較結果を出力させる。例えば、チョッパ
コンパレータ２３による判定結果が“０”なら、アナロ
グ信号ＶINは全並列型ＡＤＣ結果Ｎより１ＬＳＢ小さい
区間（Ｎ−１）にある。逆に、判定結果が“１”なら、
全並列型ＡＤＣ結果に１ＬＳＢを加算して、即ち、ＶＲ
Ｔに接続された容量素子の数を１個増やして判定を行
う。このとき、２回目の判定結果が“０”なら、アナロ
グ信号ＶINは区間Ｎにあることになり、判定結果が
“１”なら、アナログ信号ＶINは全並列型ＡＤＣ結果よ
り１ＬＳＢ大きい区間（Ｎ＋１）にあることになる。At the time of error correction, the chopper comparator 23
Is operated to output the comparison result. For example, if the result of the determination by the chopper comparator 23 is “0”, the analog signal V IN is in a section (N−1) that is 1 LSB smaller than the all-parallel ADC result N. Conversely, if the judgment result is “1”,
One LSB is added to the all parallel ADC result, that is, VR
The determination is performed by increasing the number of capacitive elements connected to T by one. At this time, if the second determination result is “0”, the analog signal V IN is in the section N, and if the determination result is “1”, the analog signal V IN is 1 LSB larger than the result of the all-parallel ADC ( N + 1).
【００３８】これにより、アナログ信号ＶINが逐次比較
型ＡＤＣ２０におけるＮ−１，Ｎ，Ｎ＋１の何れかの区
間に入っているかは、逐次比較型ＡＤＣ２０の二回以内
の変換動作により判定される。これにより、上位ビット
の変換点付近における基準電圧の連続性が確保され、微
分直線性の劣化が回避される。Thus, whether the analog signal V IN falls within any of the sections N-1, N, and N + 1 in the successive approximation type ADC 20 is determined by the conversion operation of the successive approximation type ADC 20 within two times. As a result, continuity of the reference voltage near the upper bit conversion point is ensured, and deterioration of differential linearity is avoided.
【００３９】上述したように、クロック信号ＣＬＫの第
３および第４周期において、誤差補正動作が行われ、逐
次比較型ＡＤＣ２０の基準電圧が決定される。これに基
づき、クロック信号ＣＬＫの第５周期から下位ｋビット
（本例では６ビット）の変換動作が行われる。As described above, in the third and fourth periods of the clock signal CLK, the error correction operation is performed, and the reference voltage of the successive approximation ADC 20 is determined. Based on this, the conversion operation of the lower k bits (6 bits in this example) from the fifth cycle of the clock signal CLK is performed.
【００４０】このとき、制御回路３０は上位ビットの１
ＬＳＢだけ、先に確定された上位ビットよりも大きいデ
ータを与える単位容量Ｃに抵抗分圧型ＤＡＣ２２の出力
ＶＲＴＴを与えるように各スイッチ素子ｓｗ0 ，ｓ
ｗ1 ，…，ｓｗK-1 の接続状態を制御する。そして当該
単位容量Ｃに出力ＶＲＴＴを印加させることにより、こ
の単位容量Ｃが発生する上位１ＬＳＢを分圧する基準電
圧を発生させるようにする。At this time, the control circuit 30 sets the upper bit 1
Each switch element sw 0 , s is provided so that the output VRTT of the resistive voltage-divided type DAC 22 is supplied to the unit capacitor C that supplies data larger than the upper bit previously determined by the LSB.
Control the connection state of w 1 ,..., sw K−1 . Then, by applying the output VRTT to the unit capacitor C, a reference voltage for dividing the upper 1 LSB generated by the unit capacitor C is generated.
【００４１】例えば、上位ビットの判定で電荷再分配型
ＤＡＣ２１における容量素子Ｃ0 ，Ｃ1 ，…，ＣM-1 の
内、Ｒ個の容量素子Ｃ0 〜ＣR-1 がＶＲＴに接続され、
他の容量素子ＣR 〜ＣM-1 がＶＲＢに接続されている場
合、容量素子ＣR に対して抵抗分圧型ＤＡＣ２２からの
出力電圧ＶＲＴＴを印加し、この単位容量素子ＣR が発
生する上位１ＬＳＢを分圧する基準電圧を発生させる。For example, among the capacitance elements C 0 , C 1 ,..., C M-1 in the charge redistribution type DAC 21 based on the determination of the upper bit, R capacitance elements C 0 to C R-1 are connected to VRT. ,
If another capacitive element C R -C M-1 is connected to the VRB, the higher the output voltage VRTT from resistive dividing type DAC22 is applied to the capacitor element C R, this unit capacitive element C R is generated A reference voltage for dividing 1 LSB is generated.
【００４２】これに応じて、共通電極の電位ＶX が決定
される。そして、制御回路３０により、この共通電極の
電位ＶX の値がチョッパコンパレータ２３のしきい値電
圧Ｖ THの値に近づくように各スイッチ素子ｓｗ0 ，ｓｗ
1 ，…，ｓｗK-1 の切り換え動作が行われる。これによ
り、下位ｋビット（本例では６ビット）が確定され、制
御回路３０により、下位６ビットの変換データが保持さ
れ、上位６ビットの変換データとともに外部出力され
る。Accordingly, the potential V of the common electrode isXIs decided
Is done. Then, the control circuit 30 controls the common electrode.
Potential VXIs the threshold voltage of the chopper comparator 23.
Pressure V THOf each switching element sw so as to approach the value of0, Sw
1, ..., swK-1Is performed. This
The lower k bits (6 bits in this example) are determined and
The control circuit 30 holds the conversion data of the lower 6 bits.
Is output externally together with the upper 6 bits of conversion data.
You.
【００４３】上述したように、例えば、上位６ビットお
よび下位６ビットの計１２ビットのディジタル信号を変
換して出力するために、本例においては、クロック信号
ＣＬＫの１０周期分の変換時間が必要である。これに対
して、例えば、図７および図８に示す従来のアナログ／
ディジタル変換回路においては、逐次変換により、各ビ
ットを変換するためにクロック信号ＣＬＫの１周期分の
変換時間が必要であり、１２ビットのディジタル信号を
変換して出力するために、クロック信号ＣＬＫの１３周
期分の時間が必要である。よって、本例においては、ク
ロック信号ＣＬＫの３周期分の変換時間の短縮ができ
る。As described above, for example, in order to convert and output a 12-bit digital signal of upper 6 bits and lower 6 bits, a conversion time for 10 cycles of the clock signal CLK is required in this example. It is. On the other hand, for example, the conventional analog / digital converter shown in FIGS.
In the digital conversion circuit, a conversion time for one cycle of the clock signal CLK is required to convert each bit by the sequential conversion. In order to convert and output the 12-bit digital signal, the clock signal CLK is converted. 13 cycles are needed. Therefore, in this example, the conversion time for three cycles of the clock signal CLK can be reduced.
【００４４】また、本実施形態においては、誤差補正期
間、即ち、クロック信号ＣＬＫの第３、４周期において
は、最初の交換時のみチャージされる容量が大きく、そ
れ以後、チャージ容量が所定の値に低減するので、誤差
補正期間の最初の変換動作のみを長い期間、例えば、図
２に示すようにクロック信号ＣＬＫの２周期分で制御を
行い、クロック信号ＣＬＫの周波数を他の変換期間の所
要時間に合わせて設定できる。これにより、クロック信
号ＣＬＫの周波数を大きく設定でき、アナログ／ディジ
タル変換の時間が短縮を図れる。Further, in this embodiment, in the error correction period, that is, in the third and fourth cycles of the clock signal CLK, the capacity charged only at the first exchange is large, and thereafter, the charge capacity becomes a predetermined value. Therefore, only the first conversion operation in the error correction period is controlled for a long period, for example, two cycles of the clock signal CLK as shown in FIG. 2, and the frequency of the clock signal CLK is controlled for another conversion period. Can be set according to time. As a result, the frequency of the clock signal CLK can be set high, and the time for analog / digital conversion can be reduced.
【００４５】以上説明したように、本実施形態によれ
ば、全並列型ＡＤＣ１０および逐次比較型ＡＤＣ２０に
よりアナログ／ディジタル変換回路を構成し、変換動作
時に、最初のクロック周期でアナログ信号ＶINをサンプ
ルホールド回路１１により保持し、クロックの第２の周
期にで全並列型ＡＤＣ１０により上位ｍビットのディジ
タル信号を発生する。制御回路３０により、これに応じ
て電荷再分配型ＤＡＣ２１の各スイッチ素子ＳＷ0 ，Ｓ
Ｗ1 ，…，ＳＷM-1 の接続状態を設定し、下位ｋビット
変換用基準電圧を発生し、さらに抵抗分圧型ＤＡＣ２２
の各スイッチ素子ｓｗ0 ，ｓｗ1 ，…，ｓｗK-1 の接続
状態を制御し、これにより電圧ＶＲＴＴを発生し、電荷
再分配型ＤＡＣ２１に供給することにより、共通電極の
電位ＶX とチョッパコンパレータ２３のしきい値電圧Ｖ
THの差が最小になるように各スイッチ素子を切り換え、
下位ｋビットのディジタル信号を発生するので、アナロ
グ／ディジタル変換回路の変換精度を低下させることな
く、高速化を実現でき、また、変換用クロック信号の周
波数を高く設定でき、変換時間の短縮を図れる。As described above, according to the present embodiment, an analog / digital conversion circuit is constituted by the all-parallel ADC 10 and the successive approximation ADC 20, and the analog signal V IN is sampled at the first clock cycle during the conversion operation. The digital signal is held by the hold circuit 11 and a high-order m-bit digital signal is generated by the all-parallel ADC 10 in the second cycle of the clock. According to the control circuit 30, the switch elements SW 0 , S of the charge redistribution type DAC 21 are responded accordingly.
W 1, ..., set the connection state of the SW M-1, generates a reference voltage for lower k bits conversion, further resistive dividing type DAC22
Each switching element sw 0, sw 1, ..., and controls the connection state of sw K-1, thereby generating a voltage VRTT, by supplying the charge redistribution DAC 21, the potential V X and chopper common electrode The threshold voltage V of the comparator 23
Switch each switch element so that the difference in TH is minimized,
Since the lower k-bit digital signal is generated, the speed can be increased without lowering the conversion accuracy of the analog / digital conversion circuit, and the frequency of the conversion clock signal can be set higher, thereby shortening the conversion time. .
【００４６】第２実施形態 図４は本発明に係るアナログ／ディジタル変換回路の第
２の実施形態を示す回路図である。図示のように、本第
２の実施形態のアナログ／ディジタル変換回路は、全並
列型ＡＤＣ１０、逐次比較型ＡＤＣ２０ａおよび制御回
路３０ａとにより構成されている。 Second Embodiment FIG. 4 is a circuit diagram showing a second embodiment of the analog / digital conversion circuit according to the present invention. As shown, the analog / digital conversion circuit of the second embodiment includes an all-parallel ADC 10, a successive approximation ADC 20a, and a control circuit 30a.
【００４７】全並列型ＡＤＣ１０は第１の実施形態と同
様であり、ここで、その詳細の説明を省略する。逐次比
較型ＡＤＣ２０ａは上位ｍビットの抵抗分圧型ＤＡＣ２
５、下位ｋビットの電荷再分配型ＤＡＣ２６、チョッパ
コンパレータ２３およびスイッチ２４とにより構成され
ている。The all-parallel ADC 10 is the same as that of the first embodiment, and a detailed description thereof will be omitted. The successive approximation ADC 20a is a high-order m-bit resistor-divided DAC 2
5, a low-order k-bit charge redistribution DAC 26, a chopper comparator 23, and a switch 24.
【００４８】制御回路３０ａは、図１に示す第１の実施
形態の制御回路３０と略同様に、全並列型ＡＤＣ１０か
らの上位ｍビットのディジタル信号および逐次比較型Ａ
ＤＣ２０ａからの下位ｋビットのディジタル信号を受け
て、これらのデータを保持して外部出力する。さらに、
抵抗分圧型ＤＡＣ２５および電荷再分配型ＤＡＣ２６に
あるスイッチ素子の接続状態を制御し、共通電極の電位
ＶX をチョッパコンパレータ２３のしきい値電圧ＶTHに
近づくように制御を行い、ＡＤＣ動作を制御する。The control circuit 30a includes a high-order m-bit digital signal from the all-parallel ADC 10 and a successive approximation A as substantially similar to the control circuit 30 of the first embodiment shown in FIG.
Upon receiving the lower k-bit digital signal from the DC 20a, it holds these data and outputs them externally. further,
The connection state of the switch element in the resistive dividing type DAC25 and charge redistribution DAC26 control, performs control so as to approach the potential V X of the common electrode to the threshold voltage V TH of the chopper comparator 23, controls the ADC operation I do.
【００４９】なお、図４に示すように、本実施形態の逐
次比較型ＡＤＣ２０ａにおいては、抵抗分圧型ＤＡＣ２
５の抵抗素子Ｒ0 ，Ｒ1 ，…，ＲM-1 は全並列型ＡＤＣ
１０と共有する。As shown in FIG. 4, in the successive approximation ADC 20a of the present embodiment, the resistor-divided DAC 2
Resistive elements R 0 of 5, R 1, ..., R M-1 are all parallel ADC
Share with 10.
【００５０】変換開始後、前述した第１の実施形態と同
様に、クロック信号ＣＬＫの第２周期において、全並列
型ＡＤＣ１０により、上位ｍビットの変換データが出力
され、制御回路３０ａにより保持される。そして、上位
ｍビットの変換データに応じて、制御回路３０ａによ
り、抵抗分圧型ＤＡＣ２５における各スイッチ素子のオ
ン／オフ状態が制御され、これにより、下位ｋビット変
換に必要な基準電圧ＶＶＲＢおよびＶＶＲＴが決定され
る。これらの基準電圧が電荷再分配型ＤＡＣ２６のスイ
ッチ素子ＳＷ0 ，ＳＷ1 ，…，ＳＷK-1 により選択さ
れ、各容量素子Ｃ0 ，Ｃ1 ，…，ＣK-1 に入力される。After the start of the conversion, in the second cycle of the clock signal CLK, the conversion data of the upper m bits is output by the all-parallel ADC 10 and held by the control circuit 30a, as in the first embodiment. . The on / off state of each switch element in the resistor-divided DAC 25 is controlled by the control circuit 30a in accordance with the upper m-bit conversion data. It is determined. Switching element SW 0 of the reference voltage charge redistribution DAC26, SW 1, ..., selected by SW K-1, the capacitance elements C 0, C 1, ..., are input to the C K-1.
【００５１】電荷再分配型ＤＡＣ２６により、抵抗分圧
型ＤＡＣ２５からの基準電圧ＶＶＲＢおよびＶＶＲＴに
応じて、入力アナログ信号ＶINのレベルに対応する下位
ｋビットのディジタル信号が生成され、制御回路３０ａ
に出力される。A low-order k-bit digital signal corresponding to the level of the input analog signal V IN is generated by the charge redistribution type DAC 26 in accordance with the reference voltages VVRB and VVRT from the resistance voltage dividing type DAC 25, and the control circuit 30a
Is output to
【００５２】制御回路３０ａにより、全並列型ＡＤＣ１
０からの上位ｍビットの変換データおよび逐次比較型Ａ
ＤＣ２０ａからの下位ｋビットの変換データが保持さ
れ、外部に出力される。The control circuit 30a controls the all-parallel ADC 1
Conversion data of upper m bits from 0 and successive approximation type A
The converted data of lower k bits from the DC 20a is held and output to the outside.
【００５３】以上説明したように、本実施形態によれ
ば、全並列型ＡＤＣ１０および逐次比較型ＡＤＣ２０ａ
によりアナログ／ディジタル変換回路を構成し、逐次比
較型ＡＤＣ２０ａを上位ｍビット抵抗分圧型ＤＡＣ２
５、下位ｋビット電荷再分配型ＤＡＣ２６、チョッパコ
ンパレータ２３とスイッチ２４とにより構成し、抵抗分
圧型ＤＡＣ２５と全並列型ＡＤＣ１０とは抵抗素子
Ｒ0 ，Ｒ1 ，…，ＲM-1 を共有する。変換時に、全並列
型ＡＤＣ１０により上位ｍビットの変換データを発生
し、これに応じて、制御回路３０により抵抗分圧型ＤＡ
Ｃ２５の各スイッチ素子のオン／オフ状態を制御し、下
位ｋビット変換用の基準電圧を発生し、電荷再分配型Ｄ
ＡＣ２６により、下位ｋビットの変換データを発生する
ので、変換精度を低下させることなく、高速化を実現で
きる。さらに、抵抗素子の数を低減でき、回路の簡単化
を図れ、変換用のクロック信号の周波数を高くできるこ
とにより、さらに変換時間の短縮を図れる。As described above, according to the present embodiment, the all-parallel ADC 10 and the successive approximation ADC 20a
And a successive approximation ADC 20a is replaced by a high-order m-bit resistor-divided DAC 2
5, the lower k bits charge redistribution DAC 26, constituted by a chopper comparator 23 and the switch 24, the resistor dividing type DAC25 a full parallel ADC10 resistive element R 0, R 1, ..., share R M-1 . At the time of conversion, the conversion data of the upper m bits is generated by the all-parallel ADC 10, and the control circuit 30 responds accordingly to the resistance-divided DA.
The on / off state of each switch element of C25 is controlled to generate a reference voltage for lower k-bit conversion.
Since the lower k bits of conversion data are generated by the AC 26, the speed can be increased without lowering the conversion accuracy. Further, the number of resistance elements can be reduced, the circuit can be simplified, and the frequency of the conversion clock signal can be increased, so that the conversion time can be further reduced.
【００５４】[0054]
【発明の効果】以上説明したように、本発明のアナログ
／ディジタル変換回路によれば、変換精度を低下させる
ことなく、高速化を実現でき、さらに変換用クロック信
号の周波数を高くできることはもとより、変換時間の短
縮を図れる利点がある。As described above, according to the analog / digital conversion circuit of the present invention, it is possible to realize a high speed without lowering the conversion accuracy and to increase the frequency of the conversion clock signal. There is an advantage that the conversion time can be reduced.
【図１】本発明に係るアナログ／ディジタル変換回路の
第１の実施形態を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of an analog / digital conversion circuit according to the present invention.
【図２】図１に示すアナログ／ディジタル変換回路のタ
イミングチャートである。FIG. 2 is a timing chart of the analog / digital conversion circuit shown in FIG.
【図３】第１の実施形態における誤差補正の動作を示す
概念図である。FIG. 3 is a conceptual diagram illustrating an error correction operation according to the first embodiment.
【図４】本発明に係るアナログ／ディジタル変換回路の
第２の実施形態を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the analog / digital conversion circuit according to the present invention.
【図５】抵抗分圧型逐次比較ＡＤＣの構成を示す回路図
である。FIG. 5 is a circuit diagram showing a configuration of a resistive voltage dividing successive approximation ADC.
【図６】電荷再分配型逐次比較ＡＤＣの構成を示す回路
図である。FIG. 6 is a circuit diagram showing a configuration of a charge redistribution successive approximation ADC.
【図７】電荷再分配型ＤＡＣと抵抗分圧型ＤＡＣにより
構成された逐次比較ＡＤＣの一例を示す回路図である。FIG. 7 is a circuit diagram illustrating an example of a successive approximation ADC configured by a charge redistribution type DAC and a resistance voltage dividing type DAC.
【図８】抵抗分圧型ＤＡＣと電荷再分配型ＤＡＣにより
構成された逐次比較ＡＤＣの一例を示す回路図である。FIG. 8 is a circuit diagram illustrating an example of a successive approximation ADC configured by a resistance voltage dividing DAC and a charge redistribution DAC.
【図９】全並列型ＡＤＣ回路の構成を示す回路図であ
る。FIG. 9 is a circuit diagram illustrating a configuration of an all-parallel ADC circuit.
１０…全並列型ＡＤＣ、１１…サンプルホールド回路、
１２…ラッチとエンコーダ、ＣＭＰ0 ，ＣＭＰ1 ，…，
ＣＭＰM-2 …コンパレータ、Ｒ0 ，Ｒ1 ，…，ＲM-1 …
抵抗素子、２０，２０ａ…逐次比較型ＡＤＣ、２１，２
６…電荷再分配型ＤＡＣ、２２，２５…抵抗分圧型ＤＡ
Ｃ、２３…チョッパコンパレータ、２４…スイッチ、Ｓ
Ｗ0 ，ＳＷ1 ，…，ＳＷM-1 、ｓｗ0 ，ｓｗ1 ，…，ｓ
ｗK-1 …スイッチ…スイッチ素子、Ｃ0 ，Ｃ1 ，…，Ｃ
M-1 …容量素子、ｒ0 ，ｒ1 ，…，ｒK-1 …抵抗素子、
３０，３０ａ…制御回路。10 ... all parallel type ADC, 11 ... sample and hold circuit,
12 ... latch and encoder, CMP 0, CMP 1, ... ,
CMP M-2 ... Comparator, R 0 , R 1 , ..., R M-1 ...
Resistive element, 20, 20a ... successive approximation type ADC, 21, 22
6 ... Charge redistribution type DAC, 22, 25 ... Resistance voltage dividing type DA
C, 23: chopper comparator, 24: switch, S
W 0 , SW 1 ,..., SW M−1 , sw 0 , sw 1 ,.
w K-1 ... switch ... switch element, C 0 , C 1 , ..., C
M-1 ... capacitance element, r 0 , r 1 , ..., r K-1 ... resistance element,
30, 30a ... control circuit.
Claims (12)
るディジタル信号を出力するアナログ／ディジタル変換
回路であって、 上記アナログ信号のレベルに応じて、上記ディジタル信
号の内、上位ｍビット（ｍは整数）のデータを生成して
出力する全並列型アナログ／ディジタル変換器と、 上記全並列型アナログ／ディジタル変換器により生成さ
れた上記上位ｍビットのデータおよび上記アナログ信号
のレベルに応じて、上記ディジタル信号の内、下位ｋビ
ット（ｋは整数）のデータを所定順番に生成して出力す
る逐次比較型アナログ／ディジタル変換器とを有するア
ナログ／ディジタル変換回路。1. An analog / digital conversion circuit for outputting a digital signal corresponding to the level of an input analog signal, wherein the upper m bits (m is an integer) of the digital signal according to the level of the analog signal A) an all-parallel analog / digital converter that generates and outputs the data of the above; and the digital signal according to the level of the m-bit data and the analog signal generated by the all-parallel analog / digital converter. An analog / digital conversion circuit having a successive approximation type analog / digital converter for generating and outputting lower-order k bits (k is an integer) of data in a predetermined order.
器から得た上記上位ｍビットのデータを受けて、これに
応じて、上記逐次比較型アナログ／ディジタル変換器用
基準電圧を発生する基準電圧発生回路と、 上記アナログ信号と上記基準電圧とのレベルを比較する
比較回路と、 上記比較回路の比較結果に応じて、上記基準電圧のレベ
ルを調整するレベル調整回路とを有する請求項１記載の
アナログ／ディジタル変換回路。2. A reference voltage generating circuit for receiving the upper m bits of data obtained from the all-parallel analog / digital converter and generating the reference voltage for the successive approximation analog / digital converter accordingly. The analog / digital converter according to claim 1, further comprising: a comparison circuit that compares a level between the analog signal and the reference voltage; and a level adjustment circuit that adjusts the level of the reference voltage according to a comparison result of the comparison circuit. Digital conversion circuit.
号レベルが上記基準電圧より低い場合、上記基準電圧を
上記上位ｍビットのデータの１ビットに相当する電圧分
だけ低く設定する請求項２記載のアナログ／ディジタル
変換回路。3. The level adjustment circuit according to claim 2, wherein when the analog signal level is lower than the reference voltage, the level adjustment circuit sets the reference voltage lower by a voltage corresponding to one bit of the upper m bits of data. Analog / digital conversion circuit.
ットのデータの最下位ビットに相当する電圧分である請
求項３記載のアナログ／ディジタル変換回路。4. The analog / digital conversion circuit according to claim 3, wherein said lower voltage is a voltage corresponding to a least significant bit of said upper m bits of data.
号レベルが上記基準電圧より高い場合、上記基準電圧を
上記上位ｍビットのデータの１ビットに相当する電圧分
だけ高く設定し、上記アナログ信号と上記更新された基
準電圧とを比較する請求項２記載のアナログ／ディジタ
ル変換回路。5. The level adjusting circuit, when the analog signal level is higher than the reference voltage, sets the reference voltage higher by a voltage corresponding to one bit of the upper m bits of data, and 3. The analog / digital conversion circuit according to claim 2, wherein the analog / digital conversion circuit compares the updated reference voltage.
ットのデータの最下位ビットに相当する電圧分である請
求項５記載のアナログ／ディジタル変換回路。6. The analog / digital conversion circuit according to claim 5, wherein the set voltage is a voltage corresponding to a least significant bit of the upper m bits of data.
らの２回目の比較結果より、上記アナログ信号レベルが
上記基準電圧より高いと判定した場合、上記基準電圧を
そのまま保持し、 上記アナログ信号レベルが上記基準電圧より低いと判定
した場合、上記基準電圧を上記上位ｍビットのデータの
１ビットに相当する電圧分だけ低く設定する請求項５記
載のアナログ／ディジタル変換回路。7. The level adjustment circuit, when determining from the second comparison result from the comparison circuit that the analog signal level is higher than the reference voltage, holding the reference voltage as it is, 6. The analog / digital conversion circuit according to claim 5, wherein when it is determined that the reference voltage is lower than the reference voltage, the reference voltage is set lower by a voltage corresponding to one bit of the upper m bits of data.
ットのデータの最下位ビットに相当する電圧分である請
求項７記載のアナログ／ディジタル変換回路。8. The analog / digital conversion circuit according to claim 7, wherein said lower set voltage is a voltage corresponding to a least significant bit of said upper m bits of data.
換器は、上記全並列型アナログ／ディジタル変換器から
得た上記上位ｍビットのディジタル信号を受けて、これ
に応じた第１の基準電圧を発生するｍビットの電荷再分
配型ディジタル／アナログ変換器と、 第２の基準電圧を発生するｋビットの抵抗分圧型ディジ
タル／アナログ変換器と、 上記第１の基準電圧と上記第２の基準電圧との合計電圧
と上記アナログ信号のレベルとを比較し、その差に応じ
た信号を出力する比較回路と、 上記比較回路の出力信号を最小になるように、上記抵抗
分圧型ディジタル／アナログ変換器により出力された上
記第２の基準電圧のレベルを制御し、それに応じた下位
ｋビットのデータを出力する制御回路とを有する請求項
１記載のアナログ／ディジタル変換回路。9. The successive approximation type analog / digital converter receives the upper m-bit digital signal obtained from the all parallel type analog / digital converter and generates a first reference voltage corresponding thereto. An m-bit charge redistribution type digital / analog converter, a k-bit resistive voltage division type digital / analog converter generating a second reference voltage, the first reference voltage, the second reference voltage, A comparison circuit that compares the total voltage of the analog signal with the level of the analog signal and outputs a signal corresponding to the difference, and a resistor-divided digital / analog converter that minimizes the output signal of the comparison circuit 2. The analog / digital converter according to claim 1, further comprising a control circuit for controlling a level of the output second reference voltage and outputting lower-order k-bit data according to the level. Replacement circuit.
変換器は、上記全並列型アナログ／ディジタル変換器か
ら得た上記上位ｍビットのディジタル信号を受けて、こ
れに応じた第１の基準電圧を発生するｍビットの抵抗分
圧型ディジタル／アナログ変換器と、 第２の基準電圧を発生するｋビットの電荷再分配型ディ
ジタル／アナログ変換器と、 上記第１の基準電圧と上記第２の基準電圧との合計電圧
と上記アナログ信号のレベルとを比較し、その差に応じ
た信号を出力する比較回路と、 上記比較回路の出力信号を最小になるように、上記電荷
再分配型ディジタル／アナログ変換器により出力された
上記第２の基準電圧のレベルを制御し、それに応じた下
位ｋビットのデータを出力する制御回路とを有する請求
項１記載のアナログ／ディジタル変換回路。10. The successive approximation type analog / digital converter receives the upper m-bit digital signal obtained from the all parallel type analog / digital converter and generates a first reference voltage corresponding thereto. An m-bit resistor-divided digital / analog converter, a k-bit charge redistribution digital / analog converter that generates a second reference voltage, the first reference voltage, the second reference voltage, A comparison circuit that compares the total voltage of the analog signals with the level of the analog signal and outputs a signal corresponding to the difference, and the charge redistribution type digital / analog converter so that the output signal of the comparison circuit is minimized. And a control circuit for controlling the level of the second reference voltage outputted by the control circuit and outputting lower-order k-bit data in accordance therewith. Conversion circuit.
／アナログ変換器と上記全並列型アナログ／ディジタル
変換器とは、各ビット対応の変換用基準電圧を生成する
分圧用抵抗素子を共有する請求項１０記載のアナログ／
ディジタル変換回路。11. The m-bit resistive voltage dividing digital / analog converter and the all-parallel analog / digital converter share a voltage dividing resistance element for generating a conversion reference voltage corresponding to each bit. Analog of 10 /
Digital conversion circuit.
換器および逐次比較型アナログ／ディジタル変換器から
の変換データを保持して外部に出力するデータ保持回路
を有する請求項１記載のアナログ／ディジタル変換回
路。12. The analog / digital conversion circuit according to claim 1, further comprising a data holding circuit for holding conversion data from said all-parallel type analog / digital converter and successive approximation type analog / digital converter and outputting the converted data to the outside. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223798A JPH1070463A (en) | 1996-08-26 | 1996-08-26 | Analog/digital converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223798A JPH1070463A (en) | 1996-08-26 | 1996-08-26 | Analog/digital converter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070463A true JPH1070463A (en) | 1998-03-10 |
Family
ID=16803893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8223798A Pending JPH1070463A (en) | 1996-08-26 | 1996-08-26 | Analog/digital converter circuit |
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| Country | Link |
|---|---|
| JP (1) | JPH1070463A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714151B2 (en) | 2002-06-21 | 2004-03-30 | Fujitsu Limited | A/D converter |
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-
1996
- 1996-08-26 JP JP8223798A patent/JPH1070463A/en active Pending
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