JPH08186485A - モノリシックマイクロウェーブ集積回路用スイッチ回路 - Google Patents

Abstract

(57)【要約】 【目的】 プラスの電源電圧のみが供給される超高周波
モノリシック集積回路について、プラスの電圧として動
作することが可能な空乏形ＭＯＳＦＥＴスイッチ回路を
提供すること。 【構成】 ゲートに入力信号が入力され、ドレインに出
力信号が出力される空乏形第１ＭＯＤＦＥＴ（２０１）
と、ソースが第１ＭＯＤＦＥＴ（２０１）のソースが第
１ＭＯＳＦＥＴ（２０１）のソースに連結され、ゲート
が断続調節用電源（Ｖc）に連結される第２ＭＯＤＦＥ
Ｔ（２０３）と、ドレインが第１および第２ＭＯＳＦＥ
Ｔ（２０３，２０３）のソースに連結され、ソースおよ
びゲートが接地にそれぞれ連結され、そして定電流源と
して作用する第２ＭＯＳ−ＦＥＴ（２０５）とが設けら
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は能動素子としてガリウム
砒素（ＧａＡｓ）金属−半導体電界効果トランジスタ−
（metal-semiconductor field effect transistor: Ｍ
ＯＳＦＥＴ）を持つモノリシックマイクロエェーブ集積
回路（monolithic microwave integrated circuits:Ｍ
ＭＩＣ）等からの入力信号の断続（intermittence）の
ためのスイッチ回路に関するもので、特にプラスの電源
電圧（positive voltage）の供給のみが許容される回路
で使用される、空乏形ｎ−チャンネルＭＯＳＦＥＴ（de
pletion mode n-channel metal oxide semiconductor f
ield effect transistor）から構成されたスイッチ回路
に関するものである。

【０００２】

【従来の技術】ＭＭＩＣからプラスの電源電圧のみ許容
される場合には、入力信号の断続のためのスイッチ回路
として、一般的に空乏形ＭＯＳＦＥＴに比べその構造が
複雑であり、またその製造が難しいエンハンスメント形
（enhancement mode）ｎ−チャンネルＭＯＳＦＥＴを使
用しなければならない。

【０００３】前記スイッチ回路として空乏形ｎ−チャン
ネルＭＯＳＦＥＴ（以下、‘Ｄ−ＦＥＴ’という）を使
用しようとする場合には別途のマイナスの電源電圧（ne
gative voltage）の供給が要求される。

【０００４】図１はＤ−ＦＥＴからなっている従来のス
イッチ回路を図示している。

【０００５】図１を参照して従来の技術に対して説明す
ると次のようである。

【０００６】従来のスイッチ回路はＤ−ＦＥＴ（１０
１）と、このＤ−ＦＥＴ（１０１）のドレインと陽の電
源（Ｖdd）との間に連結されるドレインバイアス用抵抗
（１０２）と、前記Ｄ−ＦＥＴ（１０１）のソースと接
地との間に連結される自己バイアス用抵抗（１０３）
と、この自己バイアス用抵抗（１０３）と並列に連結さ
れてＲＦ信号を接地に流すバイパス用キャパシター（１
０４）と、断続調節用電源（Ｖc）と前記Ｄ−ＦＥＴ
（１０１）のゲートとの間に連結されるゲートバイアス
用抵抗（１０５）と、前記断続調節用電源（Ｖc）と接
地との間に連結される断続バイアス用抵抗（１０６）か
ら構成される。

【０００７】図１から、図面の符号ｉｎおよびｏｕｔは
入力信号が入力される入力端と出力信号が出力される出
力端をそれぞれ示している。

【０００８】このようなスイッチ回路では、入力信号は
Ｄ−ＦＥＴ（１０１）のゲートに印加され出力信号はＤ
−ＦＥＴ（１０１）のドレインから得る。

【０００９】この回路において、断続調節用電源（Ｖ
c）がＤ−ＦＥＴ（１０１）の臨界電圧（Ｖt）以上に加
えられるとＤ−ＦＥＴ（１０１）は増幅モード（amplif
ication mode）となり、前記臨界電圧（Ｖt）以下に加
えられる遮断モード（cut-offmode）となる。

【００１０】

【発明が解決しようとする課題】ところが、Ｄ−ＦＥＴ
（１０１）は臨界電圧（Ｖt）がマイナスの値であるの
で、スイッチ機能を具現するためには、上述のように、
断続調節用電源（Ｖc）としてマイナスの電圧の供給が
必要である。

【００１１】本発明の目的はプラスの電源電圧のみが供
給される超高周波モノリシック集積回路について、プラ
スの電圧で動作することが可能なＤ−ＦＥＴスイッチ回
路を提供することにある。

【００１２】

【課題を解決するための手段】このような目的を達成す
るための本発明のスイッチ回路は入力信号が入力される
ゲートと、出力信号が出力されるドレインをもつ第１Ｄ
−ＦＥＴと、第１Ｄ−ＦＥＴのドレインとプラスの電源
（Ｖdd）との間に連結される前記第１Ｄ−ＦＥＴのドレ
インバイアス用第１抵抗と、前記プラスの電源（Ｖdd）
に連結されるドレインと、前記第１Ｄ−ＦＥＴのソース
に連結されるソースおよび断続調節用電源（Ｖc）に連
結されるゲートをもつ第２Ｄ−ＦＥＴと、前記第２Ｄ−
ＦＥＴのゲートと接地との間に連結される、前記第２Ｄ
−ＦＥＴのゲートバイアス用第２抵抗と、前記第１およ
び第２Ｄ−ＦＥＴのソースと前記接地との間に定電流源
と、前記第３Ｄ−ＦＥＴのドレインと前記接地との間か
ら前記第３Ｄ−ＦＥＴと並列に連結され、そしてＲＦ信
号を接地に流れて送るバイパス用キャパシタと、前記第
１Ｄ−ＦＥＴのゲートと前記接地との間に連結される、
前記第１Ｄ−ＦＥＴのゲートバイアス用第３抵抗から構
成される。

【００１３】本発明の回路において、前記定電流源は前
記第１および第２Ｄ−ＦＥＴのソースに連結されるドレ
インと前記接地にそれぞれ連結されるソースおよびゲー
トを持つＤ−ＦＥＴを包含する。

【００１４】

【実施例】以下、添付の図面を参照しながら本発明に対
して詳細に説明する。

【００１５】図２は本発明によるスイッチ回路の構成を
図示している回路図である。

【００１６】図２を参照して、本発明のスイッチ回路は
ゲートに入力信号が入力され、ドレインに出力信号が出
力される第１Ｄ−ＦＥＴ（２０１）と、ソースが第１Ｄ
−ＦＥＴ（２０１）のソースに連結され、ドレインがプ
ラスの電源（Ｖdd）に連結され、ゲートが断続調節用電
源（Ｖc）に連結される第２Ｄ−ＦＥＴ（２０３）と、
ドレインが第１および第２Ｄ−ＦＥＴ（２０１，２０
３）のソースに連結され、ソースおよびゲートが接地に
それぞれ連結され、そして定電流源として作用する第３
Ｄ−ＦＥＴ（２０５）を包含する。

【００１７】第１Ｄ−ＦＥＴ（２０１）のドレインとプ
ラスの電源（Ｖdd）との間には、第１Ｄ−ＦＥＴ（２０
１）のドレインバイアス用第１抵抗（２０２）が連結さ
れる。

【００１８】第２Ｄ−ＦＥＴ（２０３）のゲートと接地
との間には、第２Ｄ−ＦＥＴ（２０３）のゲートバイア
ス用第２抵抗（２０４）が連結される。

【００１９】第３Ｄ−ＦＥＴ（２０５）のドレインと接
地との間には、ＲＦ信号を接地に流すバイアス用キャパ
シタ（２０６）が第３Ｄ−ＦＥＴ（２０５）と並列に連
結される。

【００２０】第１Ｄ−ＦＥＴ（２０１）のゲートと接地
との間には、第１Ｄ−ＦＥＴ（２０１）のゲートバイア
ス用第３抵抗（２０７）が連結される。

【００２１】図２から、図面の符号ｉｎおよびｏｕｔは
入力信号が入力される入力端と出力信号が出力される出
力端をそれぞれ示している。

【００２２】このような構成をもつ本発明のスイッチ回
路において、まず断続調節用電源電圧（Ｖc）が０であ
るときには、定電流源として作用する第３Ｄ−ＦＥＴ
（２０５）の電圧降下によって、第１および第２Ｄ−Ｆ
ＥＴ（２０１，２０３）のソースから第１Ｄ−ＦＥＴ
（２０１）の臨界電圧（Ｖt）の絶対値より小さいプラ
スのバイアス（Ｖs）が印加されると第１Ｄ−ＦＥＴ
（２０１）は増幅モードとなって入力信号を所定の利得
として増幅して出力する。

【００２３】このような状態から、断続調節用電源電圧
（Ｖc）を増加させると、第２Ｄ−ＦＥＴ（２０３）の
ドレイン−ソース電流（Ｉds）が増加される。

【００２４】このとき、定電流源として作用する第３Ｄ
−ＦＥＴ（２０５）のドレイン−ソース電流（Ｉds）は
一定であるので、第１Ｄ−ＦＥＴ（２０１）のドレイン
−ソース電流（Ｉds）は第３Ｄ−ＦＥＴ（２０５）から
のドレイン−ソース電流（Ｉds）の増加量程減少されな
ければならない。

【００２５】したがって、第１Ｄ−ＦＥＴ（２０１）か
ら、ドレイン−ソース電流（Ｉds）の減少のために、そ
のソース電圧（Ｖs）が増加する。

【００２６】このとき、第１Ｄ−ＦＥＴ（２０１）のソ
ース電圧（Ｖs）がその臨界電圧（Ｖt）より大電圧にな
ると、第１Ｄ−ＦＥＴ（２０１）はピンチ−オフ（pinc
h-off）モードとなって出力端（ｏｕｔ）から出力信号
が出力されない。

【００２７】図３は本発明の回路に周波数８３０ＭＨ
ｚ，−３０ｄＢｍの入力信号を提供したときの電力利得
の特性を図示しているもので、スイッチオフ状態からの
電力の利得はスイッチオン状態からの電力の利得（−２
ｄＢ）より２８ｄＢがもっと小さい−３０ｄＢであっ
た。

【００２８】

【発明の効果】本発明では、プラスの電源電圧のみが供
給される超高周波モノリシック集積回路について、プラ
スの電圧で動作することが可能なＤ−ＦＥＴスイッチ回
路を得ることができる。

【図面の簡単な説明】

【図１】空乏形ＦＥＴを利用した従来のスイッチ回路の
回路図である。

【図２】空乏形ＦＥＴを利用した本発明の実施例のスイ
ッチ回路の回路図である。

【図３】実施例についてＯＮ／ＯＦＦによる電力の利得
特性を示す図である。

【符号の説明】

２０１ 第１Ｄ−ＦＥＴ ２０２ ドレインバイアス用第１抵抗 ２０３ 第２Ｄ−ＦＥＴ ２０５ 第３Ｄ−ＦＥＴ ２０６ バイアス用キャパシタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 昌錫 大韓民国大田直轄市西区屯山洞クンナモー アパート206−1308 (72)発明者 朴 亨茂 大韓民国大田直轄市儒城区新城洞ハヌルア パート109−501

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号が入力されるゲートと、出力信
   号が出力されるドレインとを持つ第１空乏形ＭＯＳＦＥ
   Ｔ（２０１）と、 第１空乏形ＭＯＳＦＥＴ（２０１）のドレインとプラス
   の電源（Ｖdd）との間に連結される、前記第１空乏形Ｍ
   ＯＳＦＥＴ（２０１）のドレインバイアス用第１抵抗
   （２０２）と、 前記プラスの電源（Ｖdd）に連結されるドレインと、 前記第１空乏形ＭＯＳＦＥＴ（２０１）のソースに連結
   されるソースと、断続調節用電源（Ｖc）に連結される
   ゲートとを持つ第２空乏形ＭＯＳＦＥＴ（２０３）と、 前記第２空乏形ＭＯＳＦＥＴ（２０３）のゲートとの接
   地との間に連結された、前記第２空乏形ＭＯＳＦＥＴ
   （２０３）のゲートバイアス用第２抵抗（２０４）と、 前記第１および第２空乏形ＭＯＳＦＥＴ（２０１，２０
   ３）のソースと前記接地との間に連結される定電流源
   （２０５）と、 前記定電流源（２０５）と前記接地との間に、前記定電
   流源（２０５）と並列に連結され、ＲＦ信号を前記接地
   に流すバイパス用キャパシタ−（２０６）と、 前記第１空乏形ＭＯＳＦＥＴ（２０１）のゲートと前記
   接地との間に連結された、前記第１空乏形ＭＯＳＦＥＴ
   （２０１）のゲートバイアス用第３抵抗（２０７）とを
   包含するモノリシックマイクロウェーブ集積回路用スイ
   ッチ回路。
2. 【請求項２】 前記定電流源（２０５）は前記第１およ
   び第２空乏形ＭＯＳＦＥＴ（２０１，２０３）の前記ソ
   ースに連結されるとドレインと、前記接地にそれぞれ連
   結されるソースおよびゲートをもつ空乏形ＭＯＳＦＥＴ
   であることを特徴とする請求項１記載のモノリシックマ
   イクロウェーブ集積回路用スイッチ回路。