JPH08186128A - Gate formation of field-effect transistor - Google Patents
Gate formation of field-effect transistorInfo
- Publication number
- JPH08186128A JPH08186128A JP6315386A JP31538694A JPH08186128A JP H08186128 A JPH08186128 A JP H08186128A JP 6315386 A JP6315386 A JP 6315386A JP 31538694 A JP31538694 A JP 31538694A JP H08186128 A JPH08186128 A JP H08186128A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- resist
- electron beam
- forming
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- Y02B60/50—
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は電界効果トランジスタの
ゲートを形成する方法に関するもので、より具体的には
高電子移動度のトランジスタ等のように通信装置または
高速コンピューター等に使用される電界効果トランジス
タのゲートパターンをサブミクロン（sub micron scale
）以下のレベルで形成するにあたり工程が簡易化し再
現性のあるゲート線幅を得ることができるゲート形成方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate of a field effect transistor, and more specifically, to a field effect used in a communication device or a high speed computer such as a transistor having a high electron mobility. Transistor gate pattern is submicron scale
The present invention relates to a gate forming method capable of obtaining a reproducible gate line width by simplifying the steps for forming at the following levels.
【０００２】[0002]
【従来の技術】半導体装置の製造技術における、光学ス
テッパーを利用した既存の技術によってサブミクロンレ
ベル以下の微細パターンを形成することは光学ステッパ
ーの解像度の限界に因って困難である。2. Description of the Related Art It is difficult to form a fine pattern of a submicron level or less by an existing technique using an optical stepper in a semiconductor device manufacturing technique due to the limit of resolution of the optical stepper.
【０００３】このような光学ステッパー技術の限界を克
服するために、エキシマレーザ等によってステッパー光
源の波長を短くする技術，位相反転マスクを利用する技
術，パターンを形成した後にドライエッチングによって
パターンの大きさを減少させる技術，Ｘ線を光源として
利用する技術，電子ビームを光源として利用してパター
ンを直接描画する技術等が開発されている。In order to overcome the limitations of the optical stepper technique, a technique of shortening the wavelength of the stepper light source by an excimer laser or the like, a technique of using a phase inversion mask, a pattern size by dry etching after forming a pattern. A technique for reducing the number of pixels, a technique for using an X-ray as a light source, a technique for directly drawing a pattern by using an electron beam as a light source, etc.
【０００４】以上の技術はすべて既存の光学ステッパー
技術よりもさらに小さいパターンの形成を可能にする。All of the above techniques allow the formation of even smaller patterns than existing optical stepper techniques.
【０００５】しかし、これらのうち、第１番目ないし第
３番目の技術では０．２μｍ以下のパターンを得ること
が困難であり、第４番目の技術ではマスクの製作が困難
である。However, of these, it is difficult to obtain a pattern of 0.2 μm or less by the first to third techniques, and it is difficult to manufacture a mask by the fourth technique.
【０００６】したがって、現在では、０．２μｍ以下の
パターンを形成するためには、第５番目終りの電子ビー
ムの直接描画技術が主に使用されている。Therefore, at present, in order to form a pattern of 0.2 μm or less, the direct writing technique of the electron beam at the end of the fifth is mainly used.
【０００７】例えば、日本の平２−２６６５３５とＵＳ
Ｐ４，７００，４６２には、Ｔ型ゲートをもつ電界効果
トランジスタの製造技術が開示されている。For example, Japanese Hira 2-266535 and US
P4,700,462 discloses a technique for manufacturing a field effect transistor having a T-type gate.
【０００８】日本の平２−２６６５３５においては、電
子ビームを使用して微細パターンを形成し、レジストを
使用してリセスエッチング（ recess etching ）してか
ら金属を蒸着し、レジストを塗布して上層部のパターン
を形成し、これを利用して金属をエッチングした後にリ
フト−オフ（ lift off ）する。In Japanese Patent Laid-Open No. 2-266535, an electron beam is used to form a fine pattern, a resist is used for recess etching, and then a metal is vapor-deposited. Pattern is formed, the metal is etched using this pattern, and then lift-off is performed.
【０００９】このようにすると、ゲートの抵抗を減らす
ことはできるが、露光工程が２回にわたって行わなけれ
ばならないし、金属エッチング工程の実行に困難が伴
う。In this way, the resistance of the gate can be reduced, but the exposure process must be performed twice, which makes it difficult to perform the metal etching process.
【００１０】ＵＳＰ４，７００，４６２は、基板に酸化
膜を形成した後に電子ビーム用レジストを塗布してゲー
トの形状を形成する。In USP 4,700,462, an oxide film is formed on a substrate and then an electron beam resist is applied to form a gate shape.
【００１１】そして、このレジストのゲート形状を利用
して酸化膜をＲＩＥ（ reactive ion etching ）によっ
てエッチングし、過度の現像工程によって上層レジスト
にアンダカッティング（ under cutting ）を形成した
後に金属を蒸着し、リフト−オフする。Then, the oxide film is etched by RIE (reactive ion etching) using the gate shape of the resist, and undercutting is formed on the upper layer resist by an excessive developing process, and then metal is vapor-deposited. Lift-off.
【００１２】このようにすると、微細パターンの形成が
比較的に順調に行われるが、酸化膜をエッチングするこ
とに困難が伴い、Ｔ型ゲートの上部金属の幅が底面の金
属の幅に比べ大幅に広くならない。In this way, the fine pattern is formed relatively smoothly, but it is difficult to etch the oxide film, and the width of the upper metal of the T-type gate is larger than the width of the metal of the bottom surface. It doesn't become wide.
【００１３】一般的に、微細ゲートの形成を必要とした
素子において、ゲート幅が狭い程ゲート抵抗と寄生容量
が大きなものとなる。Generally, in an element that requires the formation of a fine gate, the smaller the gate width, the larger the gate resistance and the parasitic capacitance.
【００１４】このような問題を解決するためにゲートパ
ターンを変化させようとする相当の試みがあった。There has been a considerable attempt to change the gate pattern in order to solve such a problem.
【００１５】『L.D.Nguyen,P.J.Tasker,D.C.Radulescu,
and L.F.Estman, “Design, Fabrication, and Charac
terization of Ultra High Speed AlGaAs/InGaAs MOSFE
T's,”IDEM Tech. Dig., December 1988, pp.176-17
9.』，『Chao et al., “Electron Beam Fabrication o
f Quater-Micron T-shaped Gate FETs Using a New Tri
-Layer Resist System”, IDEM Tech. Dig., December
1983, pp.613-616.』にはＴ型ゲートの形成のためのレ
ジスト構造が開示されている。[LDNguyen, PJTasker, DCRadulescu,
and LFEstman, “Design, Fabrication, and Charac
terization of Ultra High Speed AlGaAs / InGaAs MOSFE
T's, ”IDEM Tech. Dig., December 1988, pp.176-17
9. ”,“ Chao et al., “Electron Beam Fabrication o
f Quater-Micron T-shaped Gate FETs Using a New Tri
-Layer Resist System ”, IDEM Tech. Dig., December
1983, pp. 613-616. ”Discloses a resist structure for forming a T-type gate.
【００１６】図１および図２は従来の技術による電界効
果トランジスタのＴ型ゲートの形成方法を示している断
面図である。1 and 2 are cross-sectional views showing a conventional method of forming a T-type gate of a field effect transistor.
【００１７】図１において、参照番号１は半絶縁性ガリ
ウム砒素基板を示しており、２は２次元電子ガス（ 2-d
imensional electron gas ）の層を示しており、３はア
ルミニウムガリウム砒素（ AlGaAs ）の層，４はキャッ
プ（ cap ）の層、５ａおよび５ｂはオーム層，６およ
び７はレジストをそれぞれ示している。In FIG. 1, reference numeral 1 is a semi-insulating gallium arsenide substrate, and 2 is a two-dimensional electron gas (2-d
3 is an aluminum gallium arsenide (AlGaAs) layer, 4 is a cap layer, 5a and 5b are ohmic layers, and 6 and 7 are resists, respectively.
【００１８】図１および図２を参照して、電子ビーム露
光技術を利用してＴ型ゲートを形成する従来の方法につ
いて詳細に説明すると次のとおりである。A conventional method of forming a T-shaped gate using an electron beam exposure technique will be described in detail with reference to FIGS. 1 and 2.
【００１９】まず、基板１の上に、２次元電子ガス２，
アルミニウムガリウム砒素層３，キャップ層４を順次に
形成してから、オーム層５ａ，５ｂを形成する。First, on the substrate 1, the two-dimensional electron gas 2,
After the aluminum gallium arsenide layer 3 and the cap layer 4 are sequentially formed, the ohmic layers 5a and 5b are formed.
【００２０】キャップ層４の上に第１レジスト６を塗布
して熱処理した後に第２レジスト７を塗布して熱処理す
る。A first resist 6 is applied on the cap layer 4 and heat-treated, and then a second resist 7 is applied and heat-treated.
【００２１】その後、電子ビームを用いたリソグラフィ
技術によってレジスト６，７にＴ字型の形状を形成す
る。After that, a T-shaped configuration is formed on the resists 6 and 7 by a lithography technique using an electron beam.
【００２２】このとき、各レジスト６，７の露光は均一
のエネルギーの電子ビームによって遂行される。At this time, the exposure of each of the resists 6 and 7 is performed by an electron beam of uniform energy.
【００２３】最後に、図２に示すように、真空状態で、
電子線蒸着方法によってゲート金属１２を蒸着する。Finally, as shown in FIG. 2, in a vacuum state,
The gate metal 12 is deposited by the electron beam deposition method.
【００２４】この方法によると、ゲート金属の抵抗値が
電子ビームの露光技術によって形成されたゲート金属の
断面によって決定されるのでゲート抵抗値を減らすのに
は限界がある。According to this method, since the resistance value of the gate metal is determined by the cross section of the gate metal formed by the electron beam exposure technique, there is a limit in reducing the gate resistance value.
【００２５】本発明の目的は微細ゲートの抵抗と寄生キ
ャパシタンスを大幅に減らして素子の電気的な性能を改
善するものである。The object of the present invention is to significantly reduce the resistance and parasitic capacitance of a fine gate to improve the electrical performance of the device.
【００２６】[0026]
【発明が解決しようとする課題】本発明の方法は基板上
に、電子ビーム露光用の第１レジストおよび第２レジス
トを順に塗布する工程と；ゲート形状に応じ電子ビーム
により前記第１および第２レジストのゲート領域を露光
するとともに、ゲート上部の形成のために照射される前
記電子ビームのエネルギーの大きさとゲート下部の形成
のために照射される前記電子ビームのエネルギーの大き
さを異にする工程を含む。The method of the present invention comprises the steps of sequentially applying a first resist and a second resist for electron beam exposure on a substrate; the first and second resists being applied by an electron beam depending on the gate shape. Exposing the gate region of the resist and making the magnitude of the energy of the electron beam irradiated for forming the upper part of the gate different from the magnitude of the energy of the electron beam irradiated for forming the lower part of the gate. including.
【００２７】[0027]
【課題を解決するための手段】いま、添付の図３ないし
図７を参照して本発明の一実施例について詳細に説明す
る。A preferred embodiment of the present invention will now be described in detail with reference to the accompanying drawings.
【００２８】図３ないし図７は本発明の一実施例により
微細Ｔ型のゲートを形成する方法を工程の順序に従って
示しているものである。3 to 7 show a method of forming a fine T-shaped gate according to an embodiment of the present invention in the order of steps.
【００２９】図３において、まず、基板１の上に、２次
元電子ガス層２，アルミニウムガリウム砒素層３，ドー
ピングされたショットキー層であるキャップ層４を順次
に形成してから、オーム層５ａ，５ｂを形成する。続い
て、キャップ層４の上に約２０００オングストローム程
度の厚さに第１レジスト６を塗布し、約１９０℃程度の
温度から熱処理する。In FIG. 3, first, a two-dimensional electron gas layer 2, an aluminum gallium arsenide layer 3 and a doped Schottky layer cap layer 4 are sequentially formed on a substrate 1, and then an ohmic layer 5a is formed. , 5b are formed. Then, the first resist 6 is applied on the cap layer 4 to a thickness of about 2000 angstroms, and a heat treatment is performed at a temperature of about 190 ° C.
【００３０】このとき、第１レジスト６としてはＰＭＭ
Ａ（ポリメチルメタクリレート）が使用される。At this time, PMM is used as the first resist 6.
A (polymethylmethacrylate) is used.
【００３１】続いて、第１レジスト６の上に第２レジス
ト７を塗布する。Subsequently, the second resist 7 is applied on the first resist 6.
【００３２】このとき、第２レジスト７としてはＰ（ M
MA-MAA ）が使用される。At this time, P (M
MA-MAA) is used.
【００３３】次に、不均一のエネルギーの電子ビームを
利用した露光工程が実行される。Next, an exposure process using an electron beam having non-uniform energy is performed.
【００３４】このとき、レジスト６，７にゲートの形状
に応じたゲート形成領域を形成するために、パターンの
直接描画時において、所定の距離を置いて空間的に分離
され、かつ不均一に設定されたエネルギーをそれぞれも
つ電子ビームを利用する。At this time, in order to form a gate formation region corresponding to the shape of the gate on the resists 6 and 7, when the pattern is directly drawn, they are spatially separated by a predetermined distance and set nonuniformly. The electron beams having the respective energies are used.
【００３５】図３において、符号８ａと８ｂおよび８ｃ
はレジストに照射される第１ないし第３電子ビームをそ
れぞれ示しているが、相互に隣接する二つの電子ビーム
は所定の距離８ｃと８ｄを置いて空間的に分離されてい
ることが分る。In FIG. 3, reference numerals 8a, 8b and 8c are used.
Shows the first to third electron beams with which the resist is irradiated, respectively. It can be seen that two electron beams adjacent to each other are spatially separated by a predetermined distance 8c and 8d.
【００３６】これらの距離は０から数描画点（本実施例
の場合、１描画点＝０．０２５μｍ）まで変化させるこ
とが可能である。These distances can be changed from 0 to several drawing points (1 drawing point = 0.025 μm in this embodiment).
【００３７】電子ビームのエネルギーが３０ＫＶの場合
には１から３描画点が適切である。When the energy of the electron beam is 30 KV, 1 to 3 drawing points are suitable.
【００３８】Ｔ型ゲートを形成するために、第１電子ビ
ーム８ａと第３電子ビーム８ｃは第２レジスト７のみを
露光させることができる程度のエネルギーをもち、第２
電子ビーム８ｂは第２および第１レジスト６，７のすべ
てを露光させることができる程度のエネルギーをもって
いる。In order to form the T-shaped gate, the first electron beam 8a and the third electron beam 8c have enough energy to expose only the second resist 7,
The electron beam 8b has enough energy to expose all of the second and first resists 6 and 7.
【００３９】このように、第１ないし第３電子ビーム８
ａ，８ｂ，８ｃそれぞれのエネルギーを適切に調整する
と任意の形状（例えば、Ｔ型，ガンマ型）をもつゲート
を形成することが可能になる。Thus, the first to third electron beams 8
By appropriately adjusting the energies of a, 8b, and 8c, it becomes possible to form a gate having an arbitrary shape (for example, T type, gamma type).
【００４０】以上のような電子ビーム露光工程のための
パターンを描くときにはパターンの各部分の大きさのみ
定めてやり、露光時にお互に異なるエネルギーのみ指定
してやればよい。When a pattern for the electron beam exposure process as described above is drawn, only the size of each part of the pattern is determined, and only different energies are designated at the time of exposure.
【００４１】図４には電子ビーム露光工程によって形成
されたレジストのＴ型ゲート形状をもつゲート形成領域
が図示されている。FIG. 4 shows a gate formation region having a T-shaped gate shape of the resist formed by the electron beam exposure process.
【００４２】ゲート形成領域８の逆傾斜面７ａは次後の
リフト−オフ工程から使用される。電子ビーム露光工程
が実行された後にも、図４に示されるように、ゲートが
形成される領域には、未現像のレジストの残留膜９，９
ａ，９ｂが存在する。The reverse inclined surface 7a of the gate forming region 8 is used in the subsequent lift-off process. Even after the electron beam exposure process is performed, as shown in FIG. 4, the undeveloped resist residual films 9 and 9 are formed in the region where the gate is formed.
a and 9b are present.
【００４３】このような未現像のレジスト残留膜９，９
ａ，９ｂは均一の大きさのパターンを形成することを不
可能にする。Such an undeveloped resist residual film 9, 9
a and 9b make it impossible to form a uniform size pattern.
【００４４】したがって、酸素プラズマを使用するドラ
イエッチングによって未現像のレジスト残留膜９，９
ａ，９ｂを除去する。Therefore, the undeveloped resist residual films 9 and 9 are formed by dry etching using oxygen plasma.
Remove a and 9b.
【００４５】これにより、図５に示されるように、ゲー
ト底面の幅１０が決定される。As a result, the width 10 of the bottom surface of the gate is determined as shown in FIG.
【００４６】次に、図６に示されるように、キャップ層
４を選択的にリセスエッチングしてキャップ層４がゲー
ト領域から４５度の程度に傾斜した傾斜面１１をもつよ
うにしてから、ゲート金属１２，１２ａ，１２ｂを蒸着
する。Next, as shown in FIG. 6, the cap layer 4 is selectively recess-etched so that the cap layer 4 has an inclined surface 11 inclined by about 45 degrees from the gate region. The metals 12, 12a and 12b are deposited.
【００４７】次に、図７に示されるように、第１レジス
ト７をリフト−オフすることによってゲートを形成し、
リセスエッチングされたキャップ層４の酸化を防止する
ために絶縁膜１３を蒸着する。Next, as shown in FIG. 7, the first resist 7 is lifted off to form a gate,
An insulating film 13 is deposited to prevent oxidation of the recess-etched cap layer 4.
【００４８】[0048]
【発明の効果】以上より、上記実施例を通じて説明され
た本発明によると次のような利点が得られる。As described above, according to the present invention described through the above embodiments, the following advantages can be obtained.
【００４９】一つのデータファイルによって直接描画が
行われるので数回の露光工程が必要な従来の技術と比較
するとき工程が簡易化し経済的である。Since direct drawing is performed by one data file, the process is simplified and economical when compared with the conventional technique which requires several exposure steps.
【００５０】一回の直接描画が行われるだけであるの
で、エネルギーおよび整列の変化に因る誤差の発生が減
少される。Since only one direct write is performed, the occurrence of errors due to changes in energy and alignment is reduced.
【００５１】Ｔ型またはГ型ゲートの上部を形成するた
めのレジストパターンを形成する時、異なるエネルギー
をもつ電子ビームを使用するのでゲート上部の大きさを
所望のとおりに調節することが可能になってゲートの抵
抗と寄生キャパシタンスを低減することができる。When forming the resist pattern for forming the upper portion of the T-shaped or Γ-shaped gate, electron beams having different energies are used, so that the size of the upper portion of the gate can be adjusted as desired. The gate resistance and parasitic capacitance can be reduced.
【００５２】ゲート下部の幅はドライエッチングによっ
て決定されるので、均一のゲートパターンを得ることが
でき、ゲート線幅の再現性が優れる。Since the width of the lower part of the gate is determined by dry etching, a uniform gate pattern can be obtained and the reproducibility of the gate line width is excellent.
【図１】図１は従来の例によるＴ型ゲートの形成工程を
示す断面図である。FIG. 1 is a sectional view showing a process of forming a T-type gate according to a conventional example.
【図２】図２は従来の例によるＴ型ゲートの形成工程を
示す断面図である。FIG. 2 is a cross-sectional view showing a process of forming a T-type gate according to a conventional example.
【図３】図３は本発明の一実施例によるＴ型ゲートの形
成工程を示する断面図である。FIG. 3 is a cross-sectional view showing a process of forming a T-type gate according to an embodiment of the present invention.
【図４】図４は本発明の一実施例によるＴ型ゲートの形
成工程を示する断面図である。FIG. 4 is a cross-sectional view showing a process of forming a T-type gate according to an embodiment of the present invention.
【図５】図５は本発明の一実施例によるＴ型ゲートの形
成工程を示する断面図である。FIG. 5 is a cross-sectional view showing a process of forming a T-type gate according to an embodiment of the present invention.
【図６】図６は本発明の一実施例によるＴ型ゲートの形
成工程を示する断面図である。FIG. 6 is a cross-sectional view showing a process of forming a T-type gate according to an embodiment of the present invention.
【図７】図７は本発明の一実施例によるＴ型ゲートの形
成工程を示する断面図である。FIG. 7 is a cross-sectional view showing a process of forming a T-type gate according to an embodiment of the present invention.
１ 基板 ２ ２次元電子ガス層 ３ アルミニウムガリウム砒素層 ４ キャップ層 ５ａ，５ｂ オーム層 ６，７ レジスト層 ８ａ，８ｂ，８ｃ 電子ビーム ９，９ａ，９ｂ レジストの残留膜 １１ 傾斜面 １２，１２ａ，１２ｂ ゲート金属 １３ 絶縁膜 1 substrate 2 two-dimensional electron gas layer 3 aluminum gallium arsenide layer 4 cap layer 5a, 5b ohmic layer 6,7 resist layer 8a, 8b, 8c electron beam 9, 9a, 9b resist residual film 11 inclined surface 12, 12a, 12b Gate metal 13 Insulation film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 29/786 21/336 29/778 Ｈ０１Ｌ 29/78 ３０１ Ｇ ６１７ Ｊ ６１７ Ｖ 7376−4Ｍ 29/80 Ｈ (72)発明者 朴 ▲ちゅる▼淳 大韓民国大田直轄市儒城区新城洞ハヌルア パート110−1604 (72)発明者 兪 炯濬 大韓民国大田直轄市儒城区漁隱洞ハンビト アパート130−1206 (72)発明者 朴 亨茂 大韓民国大田直轄市儒城区新城洞ハヌルア パート109−501─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication location H01L 29/78 29/786 21/336 29/778 H01L 29/78 301 G 617 J 617 V 7376- 4M 29/80 H (72) Inventor Park ▲ Churu ▼ Jun 110-1604 (72) Inventor, Yuseo Yun, Hanseong-dong, Yuseong-gu, Daejeon, South Korea 72) Inventor Park Tomo Shige, Hanulua, Shinseong-dong, Yusung-gu, Yuseong-gu, Korea
Claims (3)
る方法において、 基板上に、電子ビーム露光用の第１レジスト及び第２レ
ジストを順に塗布する工程と、 ゲート形状に応じ電子ビームにより前記第１および第２
レジストのゲート領域を露光するとともに、ゲート上部
の形成のために照射される前記電子ビームのエネルギー
の大きさとゲート下部の形成のために照射される前記電
子ビームのエネルギーの大きさを異にする工程を含む電
界効果トランジスタのゲート形成方法。1. A method for forming a gate of a field-effect transistor, comprising a step of sequentially applying a first resist and a second resist for electron beam exposure on a substrate, and a step of applying the first and second resists by an electron beam according to a gate shape. Second
Exposing the gate region of the resist and making the magnitude of the energy of the electron beam irradiated for forming the upper part of the gate different from the magnitude of the energy of the electron beam irradiated for forming the lower part of the gate. Forming a gate of a field effect transistor including:
（２），アルミニウムガリウム砒素層（３），キャップ
層（４）を順に形成してから、オーム層（５ａ，５ｂ）
を形成する工程と、 前記キャップ層（４）の上に約２０００オングストロー
ム程度の厚さに電子ビーム露光用の第１レジスト（６）
を塗布し、約１９０℃程度の温度から、熱処理する工程
と、 前記第１レジスト（６）の上に、電子ビーム露光用の第
２レジスト（７）を塗布する工程と、 前記第１および第２レジスト（６，７）にゲートの形状
に応じたゲート形成領域を形成するために、所定の距離
を置いて空間的に分離され、かつ不均一に設定されたエ
ネルギーをそれぞれもつ電子ビームを前記第１および第
２レジスト（６，７）に照射する工程と、 ドライエッチングによって前記第１および第２レジスト
（６，７）の前記ゲート形成領域から未現像レジスト残
留膜（９，９ａ，９ｂ）を除去する工程と、 前記キャップ層（４）を選択的にリセスエッチングして
前記キャップ層（４）がゲート領域から傾斜面（１１）
をもつようにしてから、ゲート金属（１２，１２ａ，１
２ｂ）を蒸着する工程と、 前記第１レジスト（７）をリフト−オフすることによっ
てゲートを形成し、リセスエッチングされた前記キャッ
プ層（４）の酸化を防止するために絶縁膜（１３）を蒸
着する工程を含む電界効果トランジスタのゲート形成方
法。2. A two-dimensional electron gas layer (2), an aluminum gallium arsenide layer (3) and a cap layer (4) are sequentially formed on a substrate (1), and then an ohmic layer (5a, 5b).
And a first resist (6) for electron beam exposure having a thickness of about 2000 angstroms on the cap layer (4).
And heat-treating from a temperature of about 190 ° C .; applying a second resist (7) for electron beam exposure on the first resist (6); In order to form a gate formation region according to the shape of the gate on the two resists (6, 7), the electron beams are spatially separated at a predetermined distance and each has an energy set nonuniformly. Irradiating the first and second resists (6, 7), and the undeveloped resist residual film (9, 9a, 9b) from the gate formation region of the first and second resists (6, 7) by dry etching. And removing the cap layer (4) by selectively recess etching the cap layer (4) from the gate region to the inclined surface (11).
The gate metal (12, 12a, 1
2b) is deposited, and a gate is formed by lift-off of the first resist (7), and an insulating film (13) is formed to prevent oxidation of the recess-etched cap layer (4). A method for forming a gate of a field effect transistor including a step of vapor deposition.
スト（７）が逆傾斜面（７ａ）をもつように実行される
ことを特徴とする請求項２記載の電界効果トランジスタ
のゲート形成方法。3. The method for forming a gate of a field effect transistor according to claim 2, wherein the electron beam exposure step is performed so that the second resist (7) has an inverted inclined surface (7a).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6315386A JP2746539B2 (en) | 1994-12-19 | 1994-12-19 | Method for forming gate of field effect transistor and method for forming region for forming gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6315386A JP2746539B2 (en) | 1994-12-19 | 1994-12-19 | Method for forming gate of field effect transistor and method for forming region for forming gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186128A true JPH08186128A (en) | 1996-07-16 |
| JP2746539B2 JP2746539B2 (en) | 1998-05-06 |
Family
ID=18064782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6315386A Expired - Lifetime JP2746539B2 (en) | 1994-12-19 | 1994-12-19 | Method for forming gate of field effect transistor and method for forming region for forming gate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746539B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187164A (en) * | 2007-01-30 | 2008-08-14 | Postech Academy-Industry Foundation | T-gate formation method and manufacturing method for metamorphic high electron mobility transistor using it |
| CN103296079A (en) * | 2012-02-28 | 2013-09-11 | 英飞凌科技奥地利有限公司 | Normally-off compound semiconductor tunnel transistor |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105326A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electronics Corp | Manufacturing method of electrode of semiconductor device |
| JPS6177370A (en) * | 1984-09-21 | 1986-04-19 | Fujitsu Ltd | Pattern formation |
| JPH01220829A (en) * | 1988-02-29 | 1989-09-04 | Nec Corp | Pattern forming method |
| JPH01243476A (en) * | 1988-03-25 | 1989-09-28 | Nec Corp | Formation of electrode |
| JPH0298147A (en) * | 1988-10-04 | 1990-04-10 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH06112112A (en) * | 1992-09-28 | 1994-04-22 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1994
- 1994-12-19 JP JP6315386A patent/JP2746539B2/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105326A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electronics Corp | Manufacturing method of electrode of semiconductor device |
| JPS6177370A (en) * | 1984-09-21 | 1986-04-19 | Fujitsu Ltd | Pattern formation |
| JPH01220829A (en) * | 1988-02-29 | 1989-09-04 | Nec Corp | Pattern forming method |
| JPH01243476A (en) * | 1988-03-25 | 1989-09-28 | Nec Corp | Formation of electrode |
| JPH0298147A (en) * | 1988-10-04 | 1990-04-10 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH06112112A (en) * | 1992-09-28 | 1994-04-22 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187164A (en) * | 2007-01-30 | 2008-08-14 | Postech Academy-Industry Foundation | T-gate formation method and manufacturing method for metamorphic high electron mobility transistor using it |
| CN103296079A (en) * | 2012-02-28 | 2013-09-11 | 英飞凌科技奥地利有限公司 | Normally-off compound semiconductor tunnel transistor |
| CN103296079B (en) * | 2012-02-28 | 2016-01-20 | 英飞凌科技奥地利有限公司 | Normal closed type compound semiconductor tunnel transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2746539B2 (en) | 1998-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0620062B2 (en) | Method for manufacturing semiconductor device | |
| US5300445A (en) | Production method of an HEMT semiconductor device | |
| KR910006673B1 (en) | Manufacturing method of semiconductor device | |
| JP2550412B2 (en) | Method for manufacturing field effect transistor | |
| US6635404B1 (en) | Structure and process method of gamma gate for HEMT | |
| US6100010A (en) | Photoresist film and method for forming pattern thereof | |
| US5693548A (en) | Method for making T-gate of field effect transistor | |
| JPH08186128A (en) | Gate formation of field-effect transistor | |
| JPS6031909B2 (en) | Etching method | |
| JP3612533B2 (en) | Manufacturing method of semiconductor device | |
| JPH05206025A (en) | Fine pattern processing method | |
| KR100228385B1 (en) | Method of forming gate electrode of semiconductor device | |
| KR0161917B1 (en) | Method of manufacturing semiconductor device | |
| KR0137573B1 (en) | Gate fabrication method of mosfet | |
| JP2610402B2 (en) | Method of manufacturing T-shaped gate by double exposure | |
| JPH05502760A (en) | Processing method for manufacturing electrical contacts in mesa structures of semiconductor devices | |
| JPH022175A (en) | Manufacture of thin film transistor | |
| JP3120000B2 (en) | Method of forming electrode on projecting portion of substrate | |
| KR100223021B1 (en) | Method of manufacturing t-type gate | |
| JPH0358176B2 (en) | ||
| EP0613174A2 (en) | Method for making fine-line semiconductor devices | |
| JPS63254728A (en) | Forming method for resist pattern | |
| JPH0265139A (en) | Method of forming electrode for semiconductor device | |
| JPH06120255A (en) | Manufacture of semiconductor device | |
| KR0174869B1 (en) | Metal wiring formation method by electron beam exposure energy adjustment and lift-off method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980120 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313114 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120213 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120213 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140213 Year of fee payment: 16 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140213 Year of fee payment: 16 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |