JPH0818451A - D/a converter - Google Patents

Abstract

PURPOSE:To make the foldover noise of a low frequency area small and to reduce the burdens of a low-pass filter by supplementing data corresponding to multiplied clocks between sampled adjacent input digital signals. CONSTITUTION:Sampling clocks inputted to an input terminal 3 are inputted to a data interpolation circuit 7 and a PLL circuit 8. In the PLL circuit 8, timing clocks for which the sampling clocks are multiplied by four are prepared and outputted to the data interpolation circuit 7 and a D/A conversion circuit 1. In the data interpolation circuit 7, digital data to be supplemented between adjacent sampling values sampled by the sampling clocks are prepared. Thus, since the change of the digital code of digital signals inputted to the D/A conversion circuit 1 is made small and the foldover noise of the low frequency area provided in the analog output of the D/A conversion circuit 1 is reduced, the constitution of the low-pass filter of the D/A conversion circuit 1 is simplified and the burdens of the low-pass filter are reduced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はＤ／Ａ変換器に関するも
のであり、特に低周波数領域の折返し雑音を低減する構
成に特徴を有するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D / A converter, and is particularly characterized by a structure for reducing aliasing noise in a low frequency region.

【０００２】[0002]

【従来の技術】近年、ディジタル信号処理技術の進歩に
伴い、Ｄ／Ａ変換器の高精度化の要求が高まっている。
以下に従来のＤ／Ａ変換器について説明する。図４は従
来のＤ／Ａ変換器のブロック図であり、１はＤ／Ａ変換
回路、２はアナログ変換すべきディジタル信号の入力端
子、３は前記ディジタル信号をサンプリングするサンプ
リングクロックの入力端子、４はＤ／Ａ変換回路１のア
ナログ信号出力端子、５はローパス・フィルタ、６はロ
ーパス・フィルタ５の出力端子をそれぞれ示している。2. Description of the Related Art In recent years, with the progress of digital signal processing technology, there is an increasing demand for higher accuracy of D / A converters.
The conventional D / A converter will be described below. FIG. 4 is a block diagram of a conventional D / A converter, in which 1 is a D / A conversion circuit, 2 is an input terminal of a digital signal to be analog-converted, 3 is an input terminal of a sampling clock for sampling the digital signal, Reference numeral 4 is an analog signal output terminal of the D / A conversion circuit 1, 5 is a low-pass filter, and 6 is an output terminal of the low-pass filter 5.

【０００３】図５に各部の信号波形を示す。入力された
ディジタル信号（ＤＡＩ）は、サンプリングクロック
（ＣＬＫ）でラッチされ、Ｄ／Ａ変換回路１を経たアナ
ログ信号（Ａ）が出力端子４に出力される。この階段状
に変化するアナログ信号（Ａ）には、入力ディジタル信
号が切り換わるときに、矢印ａに示すように折返し雑音
が含まれる。ローパス・フィルタ５でこの折返し雑音を
低減し、出力端子６に滑らかなアナログ信号（Ｂ）が出
力される。FIG. 5 shows the signal waveform of each part. The input digital signal (DAI) is latched by the sampling clock (CLK), and the analog signal (A) that has passed through the D / A conversion circuit 1 is output to the output terminal 4. The analog signal (A) that changes stepwise contains folding noise as indicated by arrow a when the input digital signal is switched. The aliasing noise is reduced by the low-pass filter 5, and a smooth analog signal (B) is output to the output terminal 6.

【０００４】[0004]

【発明が解決しようとする課題】ところで上記従来の構
成では、折返し雑音を充分低減するためのローパス・フ
ィルタ５の構成が複雑になるという問題があった。However, the above-mentioned conventional configuration has a problem that the configuration of the low-pass filter 5 for sufficiently reducing the aliasing noise is complicated.

【０００５】本発明は上記問題点を解決するものであ
り、Ｄ／Ａ変換回路の出力信号に含まれる低周波数領域
の折返し雑音を小さくすることにより、ローパス・フィ
ルタの負担を軽減することを目的とする。The present invention solves the above-mentioned problems, and an object of the present invention is to reduce the load of the low-pass filter by reducing the folding noise in the low frequency region included in the output signal of the D / A conversion circuit. And

【０００６】[0006]

【課題を解決するための手段】上記課題を解決するため
に、本発明のＤ／Ａ変換器は、サンプリングクロックを
逓倍したクロックを出力するＰＬＬ回路と、サンプリン
グした隣合う入力ディジタル信号の間に、前記逓倍した
クロックに応じてデータを補足するデータ補間回路を備
え、このデータ補間回路の出力をＤ／Ａ変換回路でアナ
ログ信号に変換することを特徴としている。In order to solve the above-mentioned problems, a D / A converter of the present invention is provided between a PLL circuit which outputs a clock obtained by multiplying a sampling clock and an adjacent input digital signal which is sampled. A data interpolation circuit for supplementing data according to the multiplied clock is provided, and the output of the data interpolation circuit is converted into an analog signal by the D / A conversion circuit.

【０００７】[0007]

【作用】上記構成によれば、サンプリングした隣合う入
力ディジタル信号の間にデータを補足することにより、
Ｄ／Ａ変換回路に入力するディジタル信号のディジタル
コードの変化は小さくなる。このためＤ／Ａ変換回路の
アナログ出力に含まれる低周波数領域の折返し雑音を低
減することができる。According to the above configuration, by supplementing the data between the adjacent sampled input digital signals,
The change in the digital code of the digital signal input to the D / A conversion circuit becomes small. Therefore, aliasing noise in the low frequency region included in the analog output of the D / A conversion circuit can be reduced.

【０００８】[0008]

【実施例】以下本発明のＤ／Ａ変換回路について、その
実施例を図面を参照しながら具体的に説明する。図１は
本発明の一実施例におけるＤ／Ａ変換器を示すブロック
図である。図において、１はＤ／Ａ変換回路、２はディ
ジタル変換すべきディジタル信号の入力端子、３はディ
ジタル信号をサンプルするサンプリングクロックの入力
端子、４はＤ／Ａ変換回路１で変換されたアナログ信号
の出力端子、５はローパス・フィルタ、６はローパス・
フィルタ５の出力端子をそれぞれ示している。７はデー
タ補間回路であり、前記サンプリングクロックでサンプ
ルされた隣合うサンプリング値の間に補足するデジタル
データを作成する。８は前記データ補間回路７で生成さ
れたデジタルデータを、Ｄ／Ａ変換回路１に出力するタ
イミングクロックを生成するＰＬＬ回路であり、前記タ
イミングクロックは、サンプリングクロックに位相がロ
ックされた状態で、サンプリングクロックの周波数を逓
倍して作成する。Embodiments of the D / A conversion circuit of the present invention will be specifically described below with reference to the drawings. FIG. 1 is a block diagram showing a D / A converter according to an embodiment of the present invention. In the figure, 1 is a D / A conversion circuit, 2 is an input terminal of a digital signal to be digitally converted, 3 is an input terminal of a sampling clock for sampling the digital signal, and 4 is an analog signal converted by the D / A conversion circuit 1. Output terminal, 5 is a low-pass filter, 6 is a low-pass filter
The output terminals of the filter 5 are shown. Reference numeral 7 denotes a data interpolation circuit, which creates digital data to be supplemented between adjacent sampling values sampled by the sampling clock. Reference numeral 8 denotes a PLL circuit that generates a timing clock that outputs the digital data generated by the data interpolation circuit 7 to the D / A conversion circuit 1. The timing clock is locked in phase with the sampling clock. It is created by multiplying the sampling clock frequency.

【０００９】以下、データ補間回路７により、隣合うサ
ンプリング値の間に３つのディジタルデータを補間する
場合を例にあげ説明する。入力端子３に入力されたサン
プリングクロックは、データ補間回路７とＰＬＬ回路８
とに入力される。ＰＬＬ回路８では、サンプリングクロ
ックを４倍に逓倍したタイミングクロックを作成し、デ
ータ補間回路７とＤ／Ａ変換回路１とに出力する。Hereinafter, a case where three digital data are interpolated between adjacent sampling values by the data interpolating circuit 7 will be described as an example. The sampling clock input to the input terminal 3 is used as a data interpolation circuit 7 and a PLL circuit 8.
Entered in and. The PLL circuit 8 creates a timing clock obtained by multiplying the sampling clock by 4 and outputs the timing clock to the data interpolation circuit 7 and the D / A conversion circuit 1.

【００１０】図２にデータ補間回路７の詳細なブロック
図を示す。図において、２はアナログ変換すべきディジ
タル信号の入力端子、３はサンプリングクロックの入力
端子、９は遅延回路、１０は減算器、１１，１２は加算
器、１３は乗算器、１４はリセット機能付き遅延回路、
１５は隣合うサンプリング値間を補間するデジタルデー
タの出力端子、１６はＰＬＬ回路８で４倍に逓倍された
タイミングクロックの出力端子をそれぞれ示している。FIG. 2 shows a detailed block diagram of the data interpolation circuit 7. In the figure, 2 is an input terminal for a digital signal to be converted into an analog signal, 3 is an input terminal for a sampling clock, 9 is a delay circuit, 10 is a subtractor, 11 and 12 are adders, 13 is a multiplier, and 14 is a reset function. Delay circuit,
Reference numeral 15 is an output terminal for digital data for interpolating between adjacent sampling values, and 16 is an output terminal for a timing clock multiplied by 4 by the PLL circuit 8.

【００１１】以上のように構成した本実施例のＤ／Ａ変
換器の動作を、図３に示す各部の信号波形図を参照しな
がら説明する。図３は入力端子２に従来例と同じデジタ
ル信号を入力したときの各部の波形を示すものである。
データ補間回路７では、入力されたディジタル信号（Ｄ
ＡＩ）と、先にサンプルされ、遅延回路９で１サンプリ
ング周期遅延された入力ディジタル信号（Ｘ）との差を
減算器１０でとり、隣合うサンプリング値の差を得る。The operation of the D / A converter of the present embodiment having the above-mentioned configuration will be described with reference to the signal waveform diagram of each section shown in FIG. FIG. 3 shows the waveform of each part when the same digital signal as in the conventional example is input to the input terminal 2.
In the data interpolation circuit 7, the input digital signal (D
The subtractor 10 takes the difference between AI) and the input digital signal (X) that has been sampled and delayed by one sampling period in the delay circuit 9 to obtain the difference between adjacent sampling values.

【００１２】隣合うサンプリング値の間で補間するデジ
タルデータを得るために、減算器１０から出力された前
記差を乗算器１３で１／４倍し分割信号△を得る。分割
信号△は加算器１１に入力され、その出力はリセット機
能付き遅延回路１４に入力される。リセット機能付き遅
延回路１４では、ＰＬＬ回路８から出力されたタイミン
グクロック（ＣＬＫ４）により分割信号△を１サンプリ
ング遅延し、加算器１１へフィードバックする。In order to obtain digital data to be interpolated between adjacent sampling values, the difference output from the subtractor 10 is multiplied by 1/4 in the multiplier 13 to obtain a divided signal Δ. The divided signal Δ is input to the adder 11, and its output is input to the delay circuit 14 with a reset function. The delay circuit 14 with a reset function delays the divided signal Δ by one sampling by the timing clock (CLK4) output from the PLL circuit 8 and feeds it back to the adder 11.

【００１３】リセット機能付き遅延回路１４は、サンプ
リングクロック（ＣＬＫ）が立ち上がる直前にＰＬＬ回
路８から出力されるリセット信号（ｒ）によりリセット
されるので、リセット機能付き遅延回路１４から出力す
る信号（Ｙ）の値は、ＰＬＬ回路８のサンプリングクロ
ック（ＣＬＫ）立ち上がり直後に０、そしてタイミング
クロック（ＣＬＫ４）が立ち上がるごとに、△，２△，
３△と変化する。Since the delay circuit with reset function 14 is reset by the reset signal (r) output from the PLL circuit 8 immediately before the sampling clock (CLK) rises, the signal (Y output from the delay circuit with reset function 14 The value of () is 0 immediately after the rising of the sampling clock (CLK) of the PLL circuit 8 and Δ, 2Δ, every time the timing clock (CLK4) rises.
Change to 3 △.

【００１４】加算器１２では、リセット機能付き遅延回
路１４の出力信号（Ｙ）と、遅延回路９で１サンプリン
グクロック遅延された入力信号（Ｘ）とを加算する。す
なわち加算器１２の出力（ＤＡＩ４）は、サンプリング
クロック（ＣＬＫ）が立ち上がったときに、遅延回路９
で１サンプリングクロック遅延された入力信号が出力さ
れ、その後タイミングクロック（ＣＫＬ４）が立ち上が
るごとに、分割信号△，２△，３△が順次加算されて出
力される。例えば、入力信号（ＤＡＩ）のデータをｎ＋
１、１サンプリング周期遅延した信号（Ｘ）のデータを
ｎとすると、出力信号（ＤＡＩ４）は、ｎ，ｎ＋△，ｎ
＋２△，ｎ＋３△となる。The adder 12 adds the output signal (Y) of the delay circuit 14 with a reset function and the input signal (X) delayed by one sampling clock in the delay circuit 9. That is, the output (DAI4) of the adder 12 outputs the delay circuit 9 when the sampling clock (CLK) rises.
Then, the input signal delayed by one sampling clock is output, and the divided signals Δ, 2Δ, and 3Δ are sequentially added and output each time the timing clock (CKL4) rises. For example, input signal (DAI) data is n +
Assuming that the data of the signal (X) delayed by 1 or 1 sampling period is n, the output signal (DAI4) is n, n + Δ, n
+ 2Δ and n + 3Δ.

【００１５】以上のように、サンプルされた隣合う入力
ディジタル信号の間でデータが補間された出力端子１５
の出力信号（ＤＡＩ４）は、Ｄ／Ａ変換回路１でアナロ
グ変換され、サンプリングクロック（ＣＬＫ）間で階段
状に変化する信号（Ａ）がローパス・フィルタ５に入力
される。As described above, the output terminal 15 in which data is interpolated between the sampled adjacent input digital signals.
The output signal (DAI4) of (1) is analog-converted by the D / A conversion circuit 1, and the signal (A) that changes stepwise between the sampling clocks (CLK) is input to the low-pass filter 5.

【００１６】図に示すとおり、信号（Ａ）は、サンプリ
ング値をそのままＤ／Ａ変換したものに比べ折返し雑音
は小さい。これは入力する信号のデジタルコードの変化
が小さいためであり、Ｄ／Ａ変換回路１の出力信号
（Ａ）の高周波成分を取り除き滑らかなアナログ信号
（Ｂ）にするローパス・フィルタ５の構成は簡単にな
る。As shown in the figure, the signal (A) has smaller aliasing noise than the signal obtained by D / A converting the sampling value as it is. This is because the change in the digital code of the input signal is small, and the configuration of the low-pass filter 5 that removes the high frequency components of the output signal (A) of the D / A conversion circuit 1 to make a smooth analog signal (B) is simple. become.

【００１７】[0017]

【発明の効果】以上の説明から明らかなように、本発明
は、サンプリングした隣合う入力ディジタル信号の間
で、データを補間することがいわばローパス・フィルタ
として作用し、Ｄ／Ａ変換回路の出力に含まれる折返し
雑音を低減することができる。このためＤ／Ａ変換回路
の後段のローパス・フィルタの構成は簡単になり、ロー
パス・フィルタの負担を軽減することができる。As is apparent from the above description, according to the present invention, data interpolating between adjacent sampled input digital signals acts as a so-called low-pass filter, and the output of the D / A conversion circuit. It is possible to reduce the aliasing noise included in. Therefore, the configuration of the low-pass filter in the subsequent stage of the D / A conversion circuit is simplified and the load on the low-pass filter can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のＤ／Ａ変換器の一実施例を示すブロッ
ク図FIG. 1 is a block diagram showing an embodiment of a D / A converter of the present invention.

【図２】同実施例におけるデータ補間回路の回路図FIG. 2 is a circuit diagram of a data interpolation circuit in the same embodiment.

【図３】同実施例における各部の信号波形図FIG. 3 is a signal waveform diagram of each part in the embodiment.

【図４】従来のＤ／Ａ変換器のブロック図FIG. 4 is a block diagram of a conventional D / A converter.

【図５】同変換器における各部の信号波形図FIG. 5 is a signal waveform diagram of each part in the converter.

【符号の説明】[Explanation of symbols]

１ Ｄ／Ａ変換回路 ２ ディジタル信号入力端子 ３ サンプリングクロック入力端子 ４ アナログ信号出力端子 ５ ローパス・フィルタ ７ データ補間回路 ８ ＰＬＬ回路 ９ 遅延回路 １０ 減算器 １１，１２ 加算器 １３ 乗算器 １４ リセット機能付き遅延回路 1 D / A converter circuit 2 Digital signal input terminal 3 Sampling clock input terminal 4 Analog signal output terminal 5 Low pass filter 7 Data interpolation circuit 8 PLL circuit 9 Delay circuit 10 Subtractor 11, 12 Adder 13 Multiplier 14 With reset function Delay circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】入力ディジタル信号をサンプルするサンプ
リングクロックを逓倍してタイミングクロックを作成し
て出力するＰＬＬ回路と、前記サンプリングクロックに
よりサンプルした入力ディジタル信号の隣合うサンプル
値の差をとり、その差を１サンプリング周期に出力され
る前記タイミングクロックの数で除算し、さらに前記タ
イミグクロックに応じて、除算して得られるデータを先
のサンプル値に順次加算して出力することにより、隣合
うサンプル値の間にデータを補足するデータ補間回路
と、前記データ補間回路の出力ディジタル信号をアナロ
グ変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路の出
力アナログ信号の高周波成分を除去するローパス・フィ
ルタとを備えたことを特徴とするＤ／Ａ変換器。1. A PLL circuit that multiplies a sampling clock that samples an input digital signal to generate and output a timing clock, and a difference between adjacent sample values of an input digital signal sampled by the sampling clock, and the difference between them. Is divided by the number of the timing clocks output in one sampling period, and further, the data obtained by the division is sequentially added to the previous sample value according to the timing clock, and the sample value is output. A data interpolation circuit for supplementing data between the two, a D / A conversion circuit for analog-converting the output digital signal of the data interpolation circuit, and a low-pass filter for removing high-frequency components of the output analog signal of the D / A conversion circuit. And a D / A converter characterized by comprising: