JPH08184505A - Temperature detector - Google Patents
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- JPH08184505A JPH08184505A JP7273132A JP27313295A JPH08184505A JP H08184505 A JPH08184505 A JP H08184505A JP 7273132 A JP7273132 A JP 7273132A JP 27313295 A JP27313295 A JP 27313295A JP H08184505 A JPH08184505 A JP H08184505A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ＭＯＳトランジ
スタにより構成される定電流発生回路と温度の変化に対
して出力信号が変化する温度センサと出力手段とを有す
る温度検出装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a temperature detecting device having a constant current generating circuit composed of MOS transistors, a temperature sensor whose output signal changes with a change in temperature, and an output means.
【０００２】[0002]
【従来の技術】図４は従来の温度検出装置のブロック図
である。ノレータ（１）で示したところに定電流発生回
路が置かれる。この定電流発生回路で発生する定電流が
温度センサ（４）を流れて、温度の変化に対して温度セ
ンサ（４）の両端の電位差が変化する。その温度センサ
（４）の両端の電位差はバッファまたはコンパレータな
どの出力回路（２）を通して出力電圧Ｖoutとして出力
される。2. Description of the Related Art FIG. 4 is a block diagram of a conventional temperature detecting device. A constant current generating circuit is placed at the place indicated by the norator (1). The constant current generated by the constant current generating circuit flows through the temperature sensor (4), and the potential difference between both ends of the temperature sensor (4) changes in response to the temperature change. The potential difference across the temperature sensor (4) is output as an output voltage Vout through an output circuit (2) such as a buffer or a comparator.
【０００３】図７は従来の温度検出回路の温度センサに
白金測温抵抗体を用いたときの温度出力特性図である。
従来の温度検出回路では温度０℃のときの出力電圧は約
１ｍＶのオフセット電圧をもっており、出力電圧が０ｍ
Ｖとなるのは温度が−２７３℃のとき、つまり絶対温度
が０Ｋのときであった。また、各々の温度検出回路で温
度に対する出力電圧の傾き（感度）もばらつきをもって
おり、そのために温度０℃での出力電圧もばらついてし
まっている。FIG. 7 is a temperature output characteristic diagram when a platinum resistance temperature detector is used for a temperature sensor of a conventional temperature detection circuit.
In the conventional temperature detection circuit, the output voltage when the temperature is 0 ° C has an offset voltage of about 1 mV, and the output voltage is 0 m.
V was at a temperature of −273 ° C., that is, at an absolute temperature of 0K. In addition, the slope (sensitivity) of the output voltage with respect to temperature also varies in each temperature detection circuit, and therefore the output voltage at temperature 0 ° C. also varies.
【０００４】図５は図４において点線で囲まれた部分
で、定電流発生回路と温度センサ（４）の接続部分であ
る。図５においてＰ１・Ｐ２・Ｐ４はＰチャネル型ＭＯ
Ｓトランジスタであり、Ｎ３はＮチャネル型ＭＯＳトラ
ンジスタである。Ｎ３はＰ１・Ｐ２に流れる電流を制御
するＭＯＳトランジスタであり、Ｐ１・Ｐ２により発生
する基準電圧によりＰ４に流れる電流が決まり、温度セ
ンサ（４）に定電流が流れる。FIG. 5 shows a portion surrounded by a dotted line in FIG. 4, which is a connecting portion between the constant current generating circuit and the temperature sensor (4). In FIG. 5, P1, P2 and P4 are P channel type MOs.
It is an S transistor, and N3 is an N-channel MOS transistor. N3 is a MOS transistor that controls the current flowing through P1 and P2. The current flowing through P4 is determined by the reference voltage generated by P1 and P2, and a constant current flows through the temperature sensor (4).
【０００５】ここでＰ１・Ｐ２により発生する基準電圧
はＰ１・Ｐ２のＭＯＳトランジスタのしきい値電圧に依
存して０いるため、Ｐ１・Ｐ２のしきい値電圧のばらつ
きがＰ１・Ｐ２により発生する基準電圧のばらつきとな
る。そのためにＰ４に流れる定電流値が各々の温度検出
回路で異なってしまう。Since the reference voltage generated by P1 and P2 depends on the threshold voltage of the P1 and P2 MOS transistors, the variation in the threshold voltage of P1 and P2 occurs due to P1 and P2. The reference voltage varies. Therefore, the value of the constant current flowing through P4 is different in each temperature detection circuit.
【０００６】図６も図４において点線で囲まれた部分
で、定電流発生回路と温度センサ（４）の接続部分であ
る。図６においてＰ１・Ｐ２・Ｐ５はＰチャネル型ＭＯ
Ｓトランジスタであり、Ｎ３・Ｎ４はＮチャネル型ＭＯ
Ｓトランジスタである。Ｐ１・Ｐ２又Ｐ５のＭＯＳトラ
ンジスタでカレントミラーを組んでいるので各トランジ
スタは各トランジスタのサイズに比例した大きさの電流
が流れる。よってＰ５を流れる電流はＰ５のトランジス
タのサイズの大きさで決まり、温度センサ（４）に定電
流が流れる。しかしこの定電流発生回路も回路を構成し
ているＭＯＳトランジスタのしきい値電圧のばらつきに
よって、発生する電流値がばらつきをもっている。FIG. 6 is also a portion surrounded by a dotted line in FIG. 4, which is a connecting portion between the constant current generating circuit and the temperature sensor (4). In FIG. 6, P1, P2 and P5 are P channel type MOs.
S-transistor, N3 and N4 are N-channel type MO
It is an S transistor. Since a current mirror is formed by P1, P2 and P5 MOS transistors, a current having a magnitude proportional to the size of each transistor flows through each transistor. Therefore, the current flowing through P5 is determined by the size of the transistor of P5, and a constant current flows through the temperature sensor (4). However, this constant current generating circuit also has variations in the generated current value due to variations in the threshold voltage of the MOS transistors forming the circuit.
【０００７】このように従来の温度検出回路は単一の半
導体基板上に複数種類のＭＯＳトランジスタで定電流回
路を構成し、温度センサの両端の電位差を出力回路を通
して出力電圧で取り出している。As described above, in the conventional temperature detecting circuit, a constant current circuit is composed of a plurality of types of MOS transistors on a single semiconductor substrate, and the potential difference between both ends of the temperature sensor is taken out as an output voltage through an output circuit.
【０００８】[0008]
【発明が解決しようとする課題】しかし従来、定電流回
路を構成するＭＯＳトランジスタのしきい値電圧は複数
種類存在し、半導体集積回路装置内のＭＯＳトランジス
タは同一基板を使用しているためそれぞれ均一な不純物
濃度のチャネル領域をもつために、単一の半導体基板上
に複数種類のしきい値電圧のトランジスタを形成するに
は、複数の不純物あるいは不純物濃度を導入する工程が
必要となった。However, conventionally, there are a plurality of types of threshold voltages of MOS transistors forming a constant current circuit, and since the MOS transistors in the semiconductor integrated circuit device use the same substrate, they are uniform. Since a channel region having various impurity concentrations is provided, it is necessary to introduce a plurality of impurities or impurity concentrations in order to form a transistor having a plurality of threshold voltages on a single semiconductor substrate.
【０００９】したがって、同一基板上に複数種類のしき
い値電圧のトランジスタを形成して定電流発生回路を構
成することは、プロセスの工程が増えることによりコス
ト増しとなり、又プロセスの工程が増えることによりト
ランジスタのしきい値電圧のばらつきが大きくなり、温
度検出回路の精度を悪化させる原因となっていた。Therefore, forming a constant current generating circuit by forming a plurality of types of transistors having different threshold voltages on the same substrate causes an increase in cost due to an increase in process steps, and an increase in process steps. As a result, the variation in the threshold voltage of the transistor becomes large, which causes the accuracy of the temperature detection circuit to deteriorate.
【００１０】また、各々の温度センサでその感度に多少
のばらつきがあり、定電流発生回路を構成しているＭＯ
Ｓトランジスタのしきい値電圧もばらつきをもっている
ので、発生する定電流もばらつきをもってしまう。この
ことより出力回路を通して出力される温度変化に対する
出力変化の割合（感度）も各々の温度検出装置で異なっ
てしまう。また、出力回路を通して出力されるある温度
での出力値も各々の温度検出装置で異なってしまう。Further, each temperature sensor has some variations in its sensitivity, and the MO which constitutes the constant current generating circuit.
Since the threshold voltage of the S transistor also varies, the constant current generated also varies. As a result, the ratio (sensitivity) of the output change to the temperature change output through the output circuit also differs in each temperature detection device. Further, the output value at a certain temperature output through the output circuit also differs for each temperature detection device.
【００１１】[0011]
【課題を解決するための手段】上記課題を解決するため
に、この発明は以下のような手段を取った。第１の手段
として同一チャネル内に異なる不純物濃度の第２の不純
物濃度を持つチャネル領域を設けたＭＯＳトランジスタ
からなる回路を有した温度検出装置を構成した。In order to solve the above problems, the present invention takes the following means. As a first means, a temperature detecting device having a circuit including a MOS transistor in which a channel region having a second impurity concentration having a different impurity concentration is provided in the same channel is configured.
【００１２】第２の手段として前記第１の手段記載のＭ
ＯＳトランジスタを定電流発生回路に使用する手段をと
った。第３の手段として前記第２の手段に記載の定電流
発生回路と温度センサを直列に接続して、温度センサの
両端の電圧差を出力回路を通して出力する半導体集積回
路装置を構成した。As a second means, M described in the first means
The means for using the OS transistor in the constant current generating circuit is adopted. As a third means, the constant current generating circuit according to the second means and the temperature sensor are connected in series, and a semiconductor integrated circuit device for outputting the voltage difference across the temperature sensor through an output circuit is constructed.
【００１３】第４の手段として前記第３の手段に記載の
出力回路に感度のばらつきを補正するトリミング可能な
抵抗器を接続する手段をとった。第５の手段として前記
第３の手段に記載の出力回路にある温度での出力値をあ
る一定の出力値に補正するトリミング可能な抵抗器を接
続する手段をとった。As a fourth means, a means for connecting a trimable resistor for correcting variations in sensitivity is connected to the output circuit described in the third means. As a fifth means, means for connecting a trimmable resistor that corrects the output value at a certain temperature in the output circuit described in the third means to a certain output value is adopted.
【００１４】第６の手段としてｎ個のバイポーラトラン
ジスタをダーリントン接続した温度センサにｎ−１個の
バーポーラトランジスタを接続する手段をとった。第７
の手段としてしきい値電圧の温度特性の異なるディプレ
ッション型のＭＯＳトランジスタとエンハンスメント型
のトランジスタを接続する手段をとった。As a sixth means, a means for connecting n-1 bar polar transistors to a temperature sensor in which n bipolar transistors are Darlington connected is adopted. Seventh
As the means, a means for connecting a depletion type MOS transistor and an enhancement type transistor having different temperature characteristics of the threshold voltage is adopted.
【００１５】第１の手段をとることで、１回のチャネル
不純物導入の工程で複数種類のしきい値電圧のトランジ
スタを得るという作用があり、このことにより回路設計
の自由度も増えて非常に高性能で高機能の温度検出装置
を低コストで実現可能である。By adopting the first means, there is an effect that a transistor having a plurality of types of threshold voltages can be obtained in a single step of introducing the channel impurity, and this increases the degree of freedom in circuit design, which is extremely high. It is possible to realize a high-performance and highly-functional temperature detecting device at low cost.
【００１６】第２、第３の手段をとることで、従来複数
のしきい値電圧のＭＯＳトランジスタを形成するため
に、それぞれ別の不純物濃度を導入する工程が必要であ
ったものが、ひとつの工程で実現できるので、より低コ
ストな温度検出装置が実現でき、ばらつきのより少ない
温度検出装置が実現できる。By adopting the second and third means, in order to form MOS transistors having a plurality of threshold voltages, it was necessary to introduce different impurity concentrations into each of the conventional ones. Since it can be realized in the process, a lower cost temperature detecting device can be realized and a temperature detecting device with less variation can be realized.
【００１７】第４、第５の手段をとることで、従来各々
の温度検出装置で感度のばらつきやある温度での出力値
のばらつきがあったものが、トリミングを可能としたこ
とで感度のばらつきのより少なく、ある温度での出力値
のばらつきのより少ない温度検出装置が実現できる。By adopting the fourth and fifth means, the conventional temperature detecting devices have variations in sensitivity and variations in output value at a certain temperature. However, since the trimming is possible, variations in sensitivity are caused. Therefore, it is possible to realize a temperature detection device having less variation in output value at a certain temperature.
【００１８】[0018]
【発明の実施の形態】以下に、この発明の実施例を図に
基づいて説明する。図１は、本発明に係わる第１の実施
例の温度検出装置の一例のブロック図である。従来の方
法図４に対して出力回路部が異なっている。本発明の方
法は温度センサ（４）の両端の電位差をバッファまたは
コンパレータといった出力回路（２）を介して増幅回路
（３）へと信号が伝わっている。ここでＲ２は感度のば
らつきを補正するトリミング可能な抵抗器であり、Ｒ３
はある温度での出力値のばらつきを補正するトリミング
可能な抵抗器である。この回路で出力される電圧Ｖout
は次式のようになる。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of an example of a temperature detecting device according to a first embodiment of the present invention. Conventional method The output circuit is different from that of FIG. In the method of the present invention, the potential difference between both ends of the temperature sensor (4) is transmitted to the amplifier circuit (3) via the output circuit (2) such as a buffer or a comparator. Here, R2 is a trimmable resistor that corrects for variations in sensitivity, and R3
Is a trimmable resistor that corrects the variation in the output value at a certain temperature. The voltage Vout output by this circuit
Is as follows.
【００１９】Ｖout＝ Ｒ２／Ｒ１（Ｖin−Ｖp）＋Ｖp ここでＲ３の抵抗器をトリミングすることにより、ある
温度での出力の値を所望の値に設定でき、Ｒ２の抵抗器
をトリミングすることにより、感度のばらつきをより少
なくすることが可能となる。Vout = R2 / R1 (Vin-Vp) + Vp Here, by trimming the resistor of R3, the output value at a certain temperature can be set to a desired value, and by trimming the resistor of R2, It is possible to further reduce the variation in sensitivity.
【００２０】図２は、本発明に係わる第１の実施例の温
度検出回路の温度センサに白金測温抵抗体を用いたとき
の温度出力特性図である。従来の方法では図６に示した
ように温度０℃のときに出力電圧値が約５ｍＶであった
が、本発明の方法では出力電圧の値を所望の値に設定で
きる抵抗器が接続されているため、温度０℃のときの出
力電圧値をほぼ０ｍＶにすることが可能となり、そのば
らつきもより少なくできる。また各々の温度検出回路で
もっていた温度に対する出力電圧の傾き（感度）のばら
つきも補正用の抵抗器でトリミングすることによって、
従来各々の温度検出回路で異なっていた感度をよりばら
つきの少ないものにできる。FIG. 2 is a temperature output characteristic diagram when a platinum resistance temperature detector is used for the temperature sensor of the temperature detecting circuit of the first embodiment according to the present invention. In the conventional method, the output voltage value was about 5 mV at a temperature of 0 ° C. as shown in FIG. 6, but in the method of the present invention, a resistor that can set the output voltage value to a desired value is connected. Therefore, the output voltage value at a temperature of 0 ° C. can be set to almost 0 mV, and the variation can be reduced. In addition, the variation in the slope (sensitivity) of the output voltage with respect to the temperature that was used in each temperature detection circuit is trimmed with a resistor for correction,
It is possible to reduce the variation in sensitivity that has conventionally been different in each temperature detection circuit.
【００２１】図３は、本発明に係わる第２の実施例の温
度検出回路に用いられているＭＯＳトランジスタの各ト
ランジスタのしきい値電圧と全チャネル領域に対する第
２の不純物濃度領域の面積比の関係を表したグラフであ
る。ここで用いたトランジスタはデプレション型のＮＭ
ＯＳトランジスタであり、チャネル長５０μｍチャネル
幅５０μｍのものである。横軸は全チャネル領域に対す
る第２の不純物濃度領域の面積比を表しており、縦軸は
そのＭＯＳトランジスタのしきい値電圧である。このグ
ラフからわかるように第２の不純物濃度領域の面積比と
しきい値電圧はほぼ比例関係になっている。ここで不純
物面積比が同じでも多少のばらつきをもっているのは第
２の不純物濃度領域の形状の違いによるものと思われ
る。こうして、１回の不純物濃度導入の工程で複数の異
なるしきい値電圧電圧をもつＭＯＳトランジスタを作製
できるので、複数の不純物濃度導入の工程で作られたＭ
ＯＳトランジスタよりもしきい値電圧のばらつきの少な
いＭＯＳトランジスタが作製できる。このようにして作
製されたＭＯＳトランジスタにより形成された定電流発
生回路を構成にもつことにより、出力のばらつきがより
少なく、かつより低製造コストの温度検出装置となる。FIG. 3 shows the threshold voltage of each of the MOS transistors used in the temperature detecting circuit of the second embodiment according to the present invention and the area ratio of the second impurity concentration region to the entire channel region. It is a graph showing a relationship. The transistor used here is a depletion type NM.
The OS transistor has a channel length of 50 μm and a channel width of 50 μm. The horizontal axis represents the area ratio of the second impurity concentration region to the entire channel region, and the vertical axis represents the threshold voltage of the MOS transistor. As can be seen from this graph, the area ratio of the second impurity concentration region and the threshold voltage have a substantially proportional relationship. Even if the impurity area ratios are the same, it is considered that there is some variation due to the difference in shape of the second impurity concentration region. In this way, since MOS transistors having a plurality of different threshold voltage voltages can be manufactured in a single impurity concentration introducing step, M formed in a plurality of impurity concentration introducing steps.
A MOS transistor with less variation in threshold voltage than an OS transistor can be manufactured. By including the constant current generating circuit formed by the MOS transistor manufactured in this way in the configuration, the temperature detecting device has less variation in output and lower manufacturing cost.
【００２２】図１０は図１の抵抗器Ｒ２、Ｒ３におかれ
るトリミング可能な抵抗器の図を示す。（Ａ）は６ビッ
トのトリミング可能な抵抗器、（Ｂ）は５ビットのトリ
ミング可能な抵抗器である。これらのトリミング可能な
抵抗器は図１１に示したように数個の抵抗を用意して不
要の抵抗をレーザ光で切断することによってトリミング
を行い、任意の抵抗値に設定が可能となる。このように
レーザトリミングを行うことによってトリミングを行う
工程のかかる費用を低減することが可能となり、トリミ
ングに要するウェハの面積も小さくできるためにコスト
削減することが可能となる。FIG. 10 shows a diagram of a trimmable resistor placed in resistors R2 and R3 of FIG. (A) is a 6-bit trimmable resistor, and (B) is a 5-bit trimmable resistor. As shown in FIG. 11, these trimable resistors can be trimmed by preparing several resistors and cutting unnecessary resistors with a laser beam to set an arbitrary resistance value. By performing the laser trimming in this manner, the cost required for the trimming process can be reduced, and the area of the wafer required for the trimming can be reduced, so that the cost can be reduced.
【００２３】図８は本発明に係わる第３の実施例のバイ
ポーラトランジスタのベースエミッタ間順方向電圧降下
の温度係数を利用した温度センサの回路図である。この
回路はＣＭＯＳプロセスでひとりでに製造できるＰＮＰ
トランジスタまたはＮＰＮトランジスタのベース・エミ
ッタ間電圧ＶBEの安定した温度特性に着目して、その温
度感度不足を解消するため、ＶBEの温度感度を加算でき
る回路構成をとっている。（ａ）は１個のＰＮＰトラン
ジスタを接続した温度センサの回路図であり、（ｂ）
（ｃ）はそれぞれ２個または３個のＰＮＰトランジスタ
をＶBEが加算されるように接続した回路図である。
（ａ）は第一段のバイポーラトランジスタ（１２）のベ
ースとコレクタを接続した温度センサであり、（ｂ）は
第一段のバイポーラトランジスタ（１２）のエミッタに
第二段のバイポーラトランジスタ（１３）のゲートを共
通に接続し、第一段と第二段のバイポーラトランジスタ
のコレクタを共通に接続した温度センサである。（ｃ）
はさらに第三段のバイポーラトランジスタ（１４）を第
二段のバイポーラトランジスタ（１３）のエミッタと第
三段のバイポーラトランジスタ（１４）のゲートを共通
に接続して第一段から第三段のバイポーラトランジスタ
のコレクタを共通に接続した温度センサである。このよ
うにＶBEの和を取り出せるように接続すると、コレクタ
が共通なため、必然的にダーリントン接続となる。この
ダーリントン接続した回路を定電流ＩF で駆動すること
により、各トランジスタのＶBEの和の電圧ＶF がセンサ
の出力として取り出せる。つまり、（ａ）のように接続
した温度センサを（ｂ）のように接続することにより、
より感度の高い温度センサが作製でき、また（ｂ）のよ
うに接続した温度センサを（ｃ）のように接続すること
によりさらに感度の高い温度センサが作製できる。FIG. 8 is a circuit diagram of a temperature sensor using the temperature coefficient of the forward voltage drop between the base and the emitter of the bipolar transistor of the third embodiment according to the present invention. This circuit is a PNP that can be manufactured by CMOS process by itself
Focusing on the stable temperature characteristic of the base-emitter voltage VBE of the transistor or NPN transistor, in order to eliminate the lack of temperature sensitivity, a circuit configuration is adopted in which the temperature sensitivity of VBE can be added. (A) is a circuit diagram of a temperature sensor in which one PNP transistor is connected, and (b) is
(C) is a circuit diagram in which two or three PNP transistors are connected so that VBE is added.
(A) is a temperature sensor in which the base and collector of the first stage bipolar transistor (12) are connected, and (b) is the emitter of the first stage bipolar transistor (12) and the second stage bipolar transistor (13). Is connected in common, and the collectors of the first-stage and second-stage bipolar transistors are connected in common. (C)
Further connects the third-stage bipolar transistor (14) to the emitter of the second-stage bipolar transistor (13) and the gate of the third-stage bipolar transistor (14) in common to connect the first-stage to third-stage bipolar transistors (14). This is a temperature sensor in which the collectors of the transistors are commonly connected. If the connection is made so that the sum of VBE can be taken out, the collector is common, so that the connection is necessarily Darlington connection. By driving this Darlington-connected circuit with a constant current IF, the sum voltage VF of VBE of each transistor can be taken out as the output of the sensor. That is, by connecting the temperature sensor connected as shown in (a) as shown in (b),
A temperature sensor with higher sensitivity can be manufactured, and a temperature sensor with higher sensitivity can be manufactured by connecting the temperature sensor connected as shown in (b) as shown in (c).
【００２４】図９（ａ）に示した接続法は図８（ｂ）に
示した回路にさらにもう一つバイポーラトランジスタを
付け加えた回路図である。つけ加わるバイポーラトラン
ジスタ（５）はダーリントン接続した第二段のトランジ
スタ（１３）と共通のエミッタまたはベースをとり、コ
レクタがそのベースと又ダーリントン接続した第一段の
トランジスタ（１２）のエミッタと共通の電位をとるよ
うに接続されている。このように接続されることにより
図８（ｂ）と同様またはそれ以上の精度が得られる。The connection method shown in FIG. 9A is a circuit diagram in which another bipolar transistor is added to the circuit shown in FIG. 8B. The additional bipolar transistor (5) has a common emitter or base with the second-stage transistor (13) connected in Darlington, and the collector is common with the base and also the emitter of the first-stage transistor (12) connected in Darlington. It is connected so as to take a potential. By connecting in this way, an accuracy similar to or higher than that of FIG. 8B can be obtained.
【００２５】図９（ｂ）に示した接続法は図８（ｃ）に
示した回路にさらにもう２つバイポーラトランジスタを
付け加えた回路図である。つけ加わるバイポーラトラン
ジスタ（６）はダーリントン接続した第三段のトランジ
スタ（１４）と共通のエミッタまたはベースをとり、コ
レクタがそのベースと又ダーリントン接続した第二段の
バイポーラトランジスタ（１３）のエミッタと共通の電
位をとるように接続されている。さらにもう一つのつけ
加わるバイポーラトランジスタ（５）はダーリントン接
続した第二段のバイポーラトランジスタ（１３）と共通
のエミッタまたはベースをとり、コレクタがそのベース
と又ダーリントン接続した第一段のバイポーラトランジ
スタ（１２）のエミッタと共通の電位をとるように接続
されている。このように接続されることにより図８
（ｃ）と同様またはそれ以上の精度が得られる。The connection method shown in FIG. 9B is a circuit diagram in which two more bipolar transistors are added to the circuit shown in FIG. 8C. The additional bipolar transistor (6) has a common emitter or base with the Darlington-connected third-stage transistor (14), and the collector is common with the base and also with the emitter of the second-stage bipolar transistor (13) connected in Darlington. It is connected to take the potential of. Another additional bipolar transistor (5) has a common emitter or base with the second-stage bipolar transistor (13) connected in Darlington, and the collector is in Darlington connection with the first-stage bipolar transistor (12). ) Is connected so as to have a common potential with the emitter. By connecting in this way, FIG.
Accuracy similar to or better than that of (c) can be obtained.
【００２６】図１２または図１３は本発明に係わる第４
の実施例である温度センサの回路図である。図１２また
は図１３に示す温度センサは、しきい値電圧の温度特性
の異なるディプレッションＭＯＳトランジスタとエンハ
ンスメントＭＯＳトランジスタを接続した構成をしてい
る。図１２はＮＭＯＳのディプレッションＭＯＳトラン
ジスタ（８）とＮＭＯＳのエンハンスメントＭＯＳトラ
ンジスタ（９）により形成された温度センサであり、図
１３はＰＭＯＳのディプレッションＭＯＳトランジスタ
（１０）とＰＭＯＳのエンハンスメントＭＯＳトランジ
スタ（１１）により形成された温度センサである。図１
２または図１３の回路の出力電圧はＶddの値によらず、
Ｖref の値はディプレッションＭＯＳトランジスタのし
きい電圧値とエンハンスメントＭＯＳトランジスタのし
きい電圧値との和となるので一定値Ｖref となる。FIG. 12 or 13 shows a fourth embodiment according to the present invention.
3 is a circuit diagram of a temperature sensor that is an embodiment of FIG. The temperature sensor shown in FIG. 12 or FIG. 13 has a configuration in which a depletion MOS transistor and an enhancement MOS transistor having different temperature characteristics of threshold voltage are connected. FIG. 12 shows a temperature sensor formed by an NMOS depletion MOS transistor (8) and an NMOS enhancement MOS transistor (9). FIG. 13 shows a temperature sensor formed by a PMOS depletion MOS transistor (10) and a PMOS enhancement MOS transistor (11). It is the formed temperature sensor. FIG.
2 or the output voltage of the circuit of FIG. 13 does not depend on the value of Vdd,
Since the value of Vref is the sum of the threshold voltage value of the depletion MOS transistor and the threshold voltage value of the enhancement MOS transistor, it becomes a constant value Vref.
【００２７】図１４はエンハンスメントＭＯＳトランジ
スタとディプレッションＭＯＳトランジスタにより形成
される温度センサにおいてエンハンスメントＭＯＳトラ
ンジスタとディプレッションＭＯＳトランジスタの温度
変化に対する出力特性図である。この図において横軸は
ゲート電圧Ｖg であり、縦軸はソースドレイン電流Ｉd
の平方根をあらわしている。ディプレッションＭＯＳト
ランジスタは図１２でも分かるようにソース基準電圧と
すると、ゲート電位はソース電位であるのでＶg は０ｖ
となる。エンハンスメントＭＯＳトランジスタとディプ
レッションＭＯＳトランジスタとでは流れる電流が同じ
なのでディプレッションＭＯＳトランジスタのＶg が０
ｖのときに流れている電流値のときのエンハンスメント
ＭＯＳトランジスタのゲート電圧が基準電圧Ｖref とな
る。図１４の場合はエンハンスメントＭＯＳトランジス
タのチャネル長とチャネル幅の比とディプレッションＭ
ＯＳトランジスタのチャネル長とチャネル幅の比がほぼ
等しい（Ｌe ／Ｗe ）≒（Ｌd ／Ｗd ）ときのものであ
るので、温度変化に対する基準出力電圧の変化はほとん
ど現れない。FIG. 14 is an output characteristic diagram with respect to temperature changes of the enhancement MOS transistor and the depletion MOS transistor in the temperature sensor formed of the enhancement MOS transistor and the depletion MOS transistor. In this figure, the horizontal axis represents the gate voltage Vg, and the vertical axis represents the source / drain current Id.
Represents the square root of. As can be seen from FIG. 12, the depletion MOS transistor has a source reference voltage, the gate potential is the source potential, and Vg is 0 v.
Becomes Since the current flowing through the enhancement MOS transistor is the same as that flowing through the depletion MOS transistor, Vg of the depletion MOS transistor is 0.
The gate voltage of the enhancement MOS transistor at the time of the current value flowing at v becomes the reference voltage Vref. In the case of FIG. 14, the ratio of the channel length to the channel width of the enhancement MOS transistor and the depletion M
Since the ratio of the channel length and the channel width of the OS transistor is almost equal (Le / We) .apprxeq. (Ld / Wd), the reference output voltage hardly changes with temperature.
【００２８】図１５はエンハンスメントＭＯＳトランジ
スタとディプレッションＭＯＳトランジスタにより形成
される温度センサにおいてＬe ／Ｗe の大きいエンハン
スメントＭＯＳトランジスタとＬd ／Ｗd の小さいディ
プレッションＭＯＳトランジスタの温度変化に対する出
力特性図である。ＭＯＳトランジスタのＬ／Ｗのみを変
化させたときは図１４において示した温度交点（７ａ、
７ｂ）は上下方向に変化して、Ｌ／Ｗを大きくしたとき
は下方向に、Ｌ／Ｗを小さくしたときは上方向にシフト
する。そのためエンハンスメントＭＯＳトランジスタの
Ｌe ／Ｗe を大きくしてディプレッションＭＯＳトラン
ジスタのＬd ／Ｗd を小さくすると、図１４のように示
した特性図が図１５に示したようにディプレッションＭ
ＯＳトランジスタの温度交点（７ａ）が上がり、エンハ
ンスメントＭＯＳトランジスタの温度交点（７ｂ）が下
がる。その結果、ディプレッションＭＯＳトランジスタ
のゲート電圧が０ｖのときに流れている電流値のときの
エンハンスメントＭＯＳトランジスタのゲート電圧Ｖre
f が温度によって違った値となり出力される。FIG. 15 is an output characteristic diagram with respect to temperature changes of the enhancement MOS transistor having a large Le / We and the depletion MOS transistor having a small Ld / Wd in the temperature sensor formed of the enhancement MOS transistor and the depletion MOS transistor. When only L / W of the MOS transistor is changed, the temperature intersection point (7a,
7b) changes vertically and shifts downward when L / W is increased and upward when L / W is decreased. Therefore, when Le / We of the enhancement MOS transistor is increased and Ld / Wd of the depletion MOS transistor is decreased, the characteristic diagram shown in FIG. 14 is changed to the depletion M as shown in FIG.
The temperature intersection (7a) of the OS transistor rises, and the temperature intersection (7b) of the enhancement MOS transistor falls. As a result, the gate voltage Vre of the enhancement MOS transistor at the current value flowing when the gate voltage of the depletion MOS transistor is 0v.
f will be output with different values depending on the temperature.
【００２９】ここでエンハンスメントＭＯＳトランジス
タとディプレッションＭＯＳトランジスタにより形成さ
れる温度センサの出力電圧Ｖref の理論式を以下の
（１）式に示す。 Vref = Vtne - √{(μd/μe)(Le /We )/(Ld/Wd )}・Vtnd （１） ここでＶtne 、μe 、Ｌe 、Ｗe はエンハンスメントＭ
ＯＳトランジスタのしきい電圧値、移動度、チャネル
長、チャネル幅であり、Ｖtnd 、μd 、Ｌd 、Ｗdはデ
ィプレッションＭＯＳトランジスタのしきい電圧値、移
動度、チャネル長、チャネル幅である。次にＶref の温
度係数をだすために上式の両辺を温度Ｔで微分すると、
以下の（２）式に示す。Here, the theoretical expression of the output voltage Vref of the temperature sensor formed by the enhancement MOS transistor and the depletion MOS transistor is shown in the following expression (1). Vref = Vtne-√ {(μd / μe) (Le / We) / (Ld / Wd)} ・ Vtnd (1) where Vtne, μe, Le and We are enhancements M
The threshold voltage value, mobility, channel length, and channel width of the OS transistor, and Vtnd, μd, Ld, and Wd are the threshold voltage value, mobility, channel length, and channel width of the depletion MOS transistor. Next, when both sides of the above equation are differentiated by the temperature T to obtain the temperature coefficient of Vref,
It is shown in the following equation (2).
【００３０】 dVref /dT = dVtne /dT - √{(Le /We )/(Ld /Wd )}・d( √(μd /μe ) ・Vtnd )/dT （２） ここで移動度の比（μd ／μe ）もＶref の温度特性に
影響を与えるが、温度に対してほとんど変化はないため
μd ／μe は定数としてさしつかえなく、その値は約
１．２である。つまりｄＶtne ／ｄＴの値と√｛（Ｌe
／Ｗe ）／（Ｌd ／Ｗd ）｝・ｄＶtnd ／ｄＴの値がほ
ぼ等しければ温度係数ｄＶref ／ｄＴ≒０となるので、
温度変化に対するＶref の変化は見られなくなる。実際
ｄＶtne ／ｄＴの値とｄＶtnd ／ｄＴの値は−１．０〜
−２．０ｍＶ／℃の範囲に入るため、（Ｌe ／Ｗe ）と
（Ｌd ／Ｗd ）との比が１に近いときはＶref の温度係
数は絶対値で１．０ｍＶ以下と小さな値となる。逆に
（Ｌe ／Ｗe ）を大きくして（Ｌd ／Ｗd ）を小さくす
ると−√｛（Ｌe ／Ｗe ）／（Ｌd ／Ｗd ）｝・ｄ（√
（μd ／μe ）・Ｖtnd ）／ｄＴの項の値が大きくなる
ために、Ｖref の温度係数ｄＶref ／ｄＴは大きな値と
なり、温度Ｔの変化に対する基準出力電圧Ｖref の変化
も顕著になる。ここで（Ｌe ／Ｗe ）：（Ｌd ／Ｗd ）
＝１００：１の比で基準電圧出力回路を設計すると、温
度センサとして十分に利用できる温度係数である１０ｍ
Ｖ／℃の感度をえることが可能となる。この場合（１）
式より基準電圧Ｖref はディプレッションＭＯＳトラン
ジスタのしきい電圧値Ｖtnd の１０倍の電圧となるの
で、基準電圧を１．５ｖまたは２．５ｖに設定するため
にはＶtnd またはＶtne を０．１５〜０．２ｖぐらいの
設定が必要になる。またＶtne の温度係数を小さくして
Ｖtnd の温度係数を大きく設定すれば（Ｌe ／Ｗe ）と
（Ｌd ／Ｗd ）との比を多少抑えることが可能となる。
Ｖtnの温度変化の違いはゲート電極下のチャネル領域の
基板不純物濃度とゲート酸化膜厚の違いにより発生す
る。チャネル領域の基板不純物濃度は不純物濃度が濃い
方が温度係数が大きくなり、またゲート酸化膜厚は厚い
方が温度係数が大きくなる。そこでチャネル領域の基板
不純物濃度を１．０×１０13〜５．０×１０14atoms ／
ｃｍ3の範囲に設定し、ゲート酸化膜厚を１００Åから
３００ÅにすればＶtne を−１．０ｍＶ／℃ぐらいの温
度係数に設定でき、チャネル領域の基板不純物濃度を
１．０×１０15〜１．０×１０16ａｔｏｍｓ ／ｃｍ3の
範囲に設定し、ゲート酸化膜厚を１０００ÅにすればＶ
tnd を−２．０ｍＶ／℃ぐらいの温度係数に設定でき
る。このようにＶtne またはＶtnd の温度係数を設定す
れば、（Ｌe ／Ｗe ）：（Ｌd／Ｗd ）＝２５：１の比
の設定でＶref の温度係数を温度センサとして十分に利
用可能な１０ｍＶ／℃の感度をもった基準電圧出力回路
が作成できる。このときのディプレッションＭＯＳトラ
ンジスタのしきい電圧値Ｖtnd またはエンハンスメント
ＭＯＳトランジスタのしきい電圧値Ｖtne は０．２〜
０．３ｖぐらいの設定が必要になる。なお、ゲート酸化
膜厚を３０００〜５０００ÅにすればＶtndを−３．０
ｍＶ／℃程度の温度係数にしても設定可能なため、（Ｌ
ｅ／Ｗｅ）：（Ｌｄ／Ｗｄ）＝１０：１の比の設定で１
０ｍＶ／℃の温度係数をもったＶref出力ができる。DVref / dT = dVtne / dT-√ {(Le / We) / (Ld / Wd)} ・ d (√ (μd / μe) ・ Vtnd) / dT (2) where the mobility ratio (μd / Μe) also affects the temperature characteristic of Vref, but since it hardly changes with temperature, μd / μe can be used as a constant and its value is about 1.2. That is, the value of dVtne / dT and √ {(Le
If the values of /We)/(Ld/Wd)}.dVtnd/dT are almost equal, the temperature coefficient dVref / dT≈0.
The change of Vref with respect to the temperature change is not seen. Actually, the values of dVtne / dT and dVtnd / dT are -1.0 to
Since it falls within the range of −2.0 mV / ° C., when the ratio of (Le / We) to (Ld / Wd) is close to 1, the temperature coefficient of Vref becomes a small value of 1.0 mV or less in absolute value. Conversely, if (Le / We) is increased and (Ld / Wd) is decreased, -√ {(Le / We) / (Ld / Wd)} · d (√
Since the value of the term of (μd / μe) · Vtnd) / dT becomes large, the temperature coefficient dVref / dT of Vref becomes large, and the change of the reference output voltage Vref with respect to the change of the temperature T becomes remarkable. Where (Le / We): (Ld / Wd)
If the reference voltage output circuit is designed with a ratio of = 100: 1, the temperature coefficient is 10 m, which is sufficiently usable as a temperature sensor.
It is possible to obtain a sensitivity of V / ° C. In this case (1)
From the equation, the reference voltage Vref is 10 times the threshold voltage value Vtnd of the depletion MOS transistor. Therefore, in order to set the reference voltage to 1.5v or 2.5v, Vtnd or Vtne is set to 0.15-0. A setting of about 2v is required. If the temperature coefficient of Vtne is made small and the temperature coefficient of Vtnd is made large, the ratio of (Le / We) and (Ld / Wd) can be suppressed to some extent.
The difference in the change in Vtn with temperature is caused by the difference in the substrate impurity concentration and the gate oxide film thickness in the channel region under the gate electrode. Regarding the substrate impurity concentration in the channel region, the higher the impurity concentration, the larger the temperature coefficient, and the thicker the gate oxide film thickness, the larger the temperature coefficient. Therefore, the substrate impurity concentration in the channel region is set to 1.0 × 10 13 to 5.0 × 10 14 atoms /
Vtne can be set to a temperature coefficient of about -1.0 mV / ° C by setting the gate oxide film thickness from 100 Å to 300 Å in a range of cm 3 , and the substrate impurity concentration in the channel region is 1.0 × 10 15 to 1 If it is set in the range of 0.0 × 10 16 atoms / cm 3 and the gate oxide film thickness is 1000 Å, V
tnd can be set to a temperature coefficient of about -2.0 mV / ° C. If the temperature coefficient of Vtne or Vtnd is set in this way, the temperature coefficient of Vref can be sufficiently used as a temperature sensor at a ratio of (Le / We) :( Ld / Wd) = 25: 1. A reference voltage output circuit with sensitivity can be created. At this time, the threshold voltage value Vtnd of the depletion MOS transistor or the threshold voltage value Vtne of the enhancement MOS transistor is 0.2 to
A setting of about 0.3v is required. If the gate oxide film thickness is 3000 to 5000 Å, Vtnd is -3.0.
Since it can be set even with a temperature coefficient of about mV / ° C, (L
e / We) :( Ld / Wd) = 10: 1 at the ratio setting
Vref output with a temperature coefficient of 0 mV / ° C is possible.
【００３１】ここで図１２または図１３に示した基準出
力電圧の温度特性を利用した温度センサは図４の点線に
示された箇所に置かれ、基準出力電圧Ｖref は出力回路
（２）の入力につながれる。ここで図１２のディプレッ
ションのＮＭＯＳトランジスタ（８）または図１３のエ
ンハンスメントのＰＭＯＳトランジスタ（１１）は図４
で示すノレータ（１）の役割もあわせて担っている。Here, the temperature sensor utilizing the temperature characteristic of the reference output voltage shown in FIG. 12 or 13 is placed at the position shown by the dotted line in FIG. 4, and the reference output voltage Vref is the input of the output circuit (2). Connected to. Here, the depletion NMOS transistor (8) of FIG. 12 or the enhancement PMOS transistor (11) of FIG.
Also plays the role of the norator (1).
【００３２】[0032]
【発明の効果】この発明は、以上説明したように同一の
ＭＯＳトランジスタのチャネル領域に平面的に複数の不
純物濃度の領域を設け、さらに第１の不純物濃度の領域
の平面的面積と第２以降の不純物濃度領域の平面的面積
の比率を複数設けることで、所望のしきい値電圧のＭＯ
Ｓトランジスタをより少ない工程で製造でき、単一の半
導体集積回路装置上に複数のしきい値電圧ＭＯＳトラン
ジスタを低コストで搭載し、そのことにより高性能な温
度検出回路を低コストで製造できる効果がある。As described above, according to the present invention, a plurality of impurity concentration regions are provided in the channel region of the same MOS transistor in a plane, and further, the planar area of the first impurity concentration region and the second and subsequent regions. By providing a plurality of planar area ratios of the impurity concentration regions of the
The effect that the S transistor can be manufactured in a smaller number of steps and a plurality of threshold voltage MOS transistors are mounted on a single semiconductor integrated circuit device at a low cost, thereby manufacturing a high-performance temperature detection circuit at a low cost There is.
【００３３】また、この製造方法で作られた複数のしき
い値電圧のＭＯＳトランジスタを用いた定電流発生回路
は従来の方法に比べて少ない工程で製造できるので、低
コストでよりばらつきの少ない半導体集積回路となり、
その出力回路を含めた温度検出回路も低コストでよりば
らつきの少ない半導体集積回路となる。Further, the constant current generating circuit using the MOS transistors having a plurality of threshold voltages, which is manufactured by this manufacturing method, can be manufactured in a smaller number of steps as compared with the conventional method, so that the semiconductor is low in cost and has less variation. Becoming an integrated circuit,
The temperature detection circuit including the output circuit is also a low-cost semiconductor integrated circuit with less variation.
【００３４】また、出力回路にトリミング可能な抵抗器
を設けることによって、より感度のばらつきの少ない温
度検出装置となり、また、よりある温度での出力値のば
らつきの少ない温度検出装置となる。Further, by providing the output circuit with a resistor that can be trimmed, the temperature detecting device has less variation in sensitivity and the temperature detecting device has less variation in output value at a certain temperature.
【図１】本発明のトリミング可能な温度検出装置のブロ
ック図である。FIG. 1 is a block diagram of a temperature detection device capable of trimming according to the present invention.
【図２】本発明の温度検出回路の温度に対する出力電圧
の関係を示したグラフである。FIG. 2 is a graph showing the relationship between the output voltage and the temperature of the temperature detection circuit of the present invention.
【図３】本発明の温度検出回路に用いられているＭＯＳ
トランジスタのしきい値電圧と全チャネル領域の面積に
対する第２の不純物濃度領域の面積比との関係を示した
グラフである。FIG. 3 is a MOS used in the temperature detection circuit of the present invention.
6 is a graph showing a relationship between a threshold voltage of a transistor and an area ratio of a second impurity concentration area to an area of all channel areas.
【図４】従来の温度検出装置のブロック図である。FIG. 4 is a block diagram of a conventional temperature detecting device.
【図５】従来の定電流発生回路と温度センサとが接続し
た回路図である。FIG. 5 is a circuit diagram in which a conventional constant current generating circuit and a temperature sensor are connected.
【図６】従来の定電流発生回路と温度センサとが接続し
た回路図である。FIG. 6 is a circuit diagram in which a conventional constant current generating circuit and a temperature sensor are connected.
【図７】従来の方法の温度検出回路の温度に対する出力
電圧の関係を示したグラフである。FIG. 7 is a graph showing the relationship between the output voltage and the temperature of the temperature detection circuit of the conventional method.
【図８】本発明に係わるバイポーラトランジスタのベー
スエミッタ間順方向電圧降下の温度係数を利用した温度
センサの回路図である。FIG. 8 is a circuit diagram of a temperature sensor using a temperature coefficient of forward voltage drop between base and emitter of a bipolar transistor according to the present invention.
【図９】本発明に係わるバイポーラトランジスタのベー
スエミッタ間順方向電圧降下の温度係数を利用した温度
センサの回路図である。FIG. 9 is a circuit diagram of a temperature sensor using a temperature coefficient of forward voltage drop between base and emitter of a bipolar transistor according to the present invention.
【図１０】本発明のトリミング方法を示す説明図であ
る。FIG. 10 is an explanatory diagram showing a trimming method of the present invention.
【図１１】本発明のトリミング方法を示す説明図であ
る。FIG. 11 is an explanatory diagram showing a trimming method of the present invention.
【図１２】本発明のエンハンスメントＭＯＳトランジス
タとディプレッションＭＯＳトランジスタにより形成さ
れる温度センサの回路図である。FIG. 12 is a circuit diagram of a temperature sensor formed by an enhancement MOS transistor and a depletion MOS transistor of the present invention.
【図１３】本発明のエンハンスメントＭＯＳトランジス
タとディプレッションＭＯＳトランジスタにより形成さ
れる温度センサの回路図である。FIG. 13 is a circuit diagram of a temperature sensor formed by an enhancement MOS transistor and a depletion MOS transistor of the present invention.
【図１４】本発明のエンハンスメントＭＯＳトランジス
タとディプレッションＭＯＳトランジスタにより形成さ
れる温度センサにおいてエンハンスメントＭＯＳトラン
ジスタとディプレッションＭＯＳトランジスタの温度変
化に対する出力特性図である。FIG. 14 is an output characteristic diagram with respect to temperature changes of the enhancement MOS transistor and the depletion MOS transistor in the temperature sensor formed by the enhancement MOS transistor and the depletion MOS transistor of the present invention.
【図１５】本発明のエンハンスメントＭＯＳトランジス
タとディプレッションＭＯＳトランジスタにより形成さ
れる温度センサにおいてエンハンスメントＭＯＳトラン
ジスタとディプレッションＭＯＳトランジスタの温度変
化に対する出力特性図である。FIG. 15 is an output characteristic diagram with respect to a temperature change of the enhancement MOS transistor and the depletion MOS transistor in the temperature sensor formed by the enhancement MOS transistor and the depletion MOS transistor of the present invention.
１ … ノレータ ２ … 出力回路 ３ … 増幅回路 ４ … 温度センサ ５ … つけ加わるバイポーラトランジスタ ６ … つけ加わるバイポーラトランジスタ ７ａ … ディプレッションのＭＯＳトランジスタの温
度交点 ７ｂ … エンハンスメントのＭＯＳトランジスタの温
度交点 ８ … ディプレッションのＮＭＯＳトランジスタ ９ … エンハンスメントのＮＭＯＳトランジスタ １０ … ディプレッションのＰＭＯＳトランジスタ １１ … エンハンスメントのＰＭＯＳトランジスタ １２ … 一段目のバイポーラトランジスタトランジス
タ １３ … 二段目のバイポーラトランジスタトランジス
タ １４ … 三段目のバイポーラトランジスタトランジス
タ1 ... Norator 2 ... Output circuit 3 ... Amplification circuit 4 ... Temperature sensor 5 ... Additional bipolar transistor 6 ... Additional bipolar transistor 7a ... Depletion MOS transistor temperature intersection 7b ... Enhancement MOS transistor temperature intersection 8 ... Depletion NMOS Transistor 9 ... Enhancement NMOS transistor 10 ... Depletion PMOS transistor 11 ... Enhancement PMOS transistor 12 ... First stage bipolar transistor transistor 13 ... Second stage bipolar transistor transistor 14 ... Third stage bipolar transistor transistor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8236 27/088 Ｇ０１Ｋ 7/00 ３９１ Ｓ Ｈ０１Ｌ 27/04 Ｆ 27/08 ３１１ Ｄ (72)発明者 佐藤 恵二 千葉県千葉市美浜区中瀬１丁目８番地 株 式会社エアイアイ・アールディセンター内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location H01L 21/822 21/8236 27/088 G01K 7/00 391 S H01L 27/04 F 27/08 311 D (72) Inventor Keiji Sato 1-8 Nakase, Nakase, Mihama-ku, Chiba, Chiba Prefecture
Claims (11)
なる温度検出装置において、 前記定電流回路が少なくとも第１導電型半導体基板に絶
縁層と、前記絶縁層に接するゲート電極と、前記ゲート
電極下の前記第１導電型半導体基板表面に平面的第１不
純物濃度領域と少なくとも平面的第２不純物濃度領域か
らなるるＭＯＳ型トランジスタを有することを特徴とす
る温度検出装置。1. A temperature detecting device comprising a temperature sensor, a constant current circuit, and an output means, wherein the constant current circuit includes an insulating layer on at least a first conductivity type semiconductor substrate, a gate electrode in contact with the insulating layer, and the gate electrode. A temperature detecting device comprising a MOS transistor having a planar first impurity concentration region and at least a planar second impurity concentration region on the surface of the lower first conductivity type semiconductor substrate.
することを特徴とする請求項１記載の温度検出装置。2. The temperature detecting device according to claim 1, wherein the output means has a resistor that divides a voltage.
し、前記増幅手段が増幅度を調整する抵抗を有すること
を特徴とする請求項１記載の温度検出装置。3. The temperature detecting device according to claim 1, wherein the output means has an input signal amplifying means, and the amplifying means has a resistor for adjusting an amplification degree.
ンジスタがｎ段に接続され、第１段のバイポーラトラン
ジスタのコレクタとベースが共通に接続され、第１段の
バイポーラトランジスタのエミッタと第２段のバイポー
ラトランジスタのベースが共通に接続され、第ｎ−１段
のバイポーラトランジスタのエミッタと第ｎ段のバイポ
ーラトランジスタのベースが共通に接続され、第１段か
ら第ｎ段までのバイポーラトランジスタのコレクタが共
通に接続され、かつベースとコレクタが共通に接続され
て、ベースが各段のバイポーラトランジスタのベースと
共通に接続されて、エミッタが各段のバイポーラトラン
ジスタのエミッタと共通に接続されたバイポーラトラン
ジスタが第２段から第ｎ段までの各段に接続された構成
をしたことを特徴とする請求項１記載の温度検出装置。4. The temperature sensor comprises a plurality of bipolar transistors connected in n stages, a collector and a base of a first stage bipolar transistor are commonly connected, and an emitter of a first stage bipolar transistor and a second stage bipolar transistor. The bases of the transistors are commonly connected, the emitters of the n-1th stage bipolar transistors and the bases of the nth stage bipolar transistors are commonly connected, and the collectors of the first to nth stage bipolar transistors are commonly connected. A second bipolar transistor connected to the base and the collector in common, the base commonly connected to the base of each stage bipolar transistor, and the emitter commonly connected to the emitter of each stage bipolar transistor; Characterized by being connected to each stage from the stage to the nth stage The temperature detecting device according to claim 1.
た複数のバイポーラトランジスタであることを特徴とす
る請求項１記載の温度検出装置。5. The temperature detecting device according to claim 1, wherein the temperature sensor is a plurality of Darlington-connected bipolar transistors.
タとディプレッション型のＰＭＯＳトランジスタからな
り、 前記エンハンスメントのＰＭＯＳトランジスタのソース
とサブストレートと前記ディプレッションのＰＭＯＳト
ランジスタのサブストレートが等電位であるように接続
され、 前記エンハンスメントのＰＭＯＳトランジスタのドレイ
ンとゲートと前記ディプレッションのＰＭＯＳトランジ
スタのソースとゲートが等電位であるように接続され、 前記ディプレッションのＰＭＯＳトランジスタのドレイ
ンに電気的に接続された第１の端子を有し、 前記エンハンスメントのＰＭＯＳトランジスタのソース
に電気的に接続された第２の端子を有し、 前記エンハンスメントのＰＭＯＳトランジスタのゲート
に電気的に接続された出力端子を有し、 前記ディプレッションのＰＭＯＳトランジスタのゲート
電極下の半導体基板表面の基板不純物濃度が１．０×１
０15〜１．０×１０16atoms ／ｃｍ3であり、 前記エンハンスメントのＰＭＯＳトランジスタのゲート
電極下の半導体基板表面の基板不純物濃度が５．０×１
０13〜５．０×１０14atoms ／ｃｍ3であることを特徴
とする温度検出装置。6. An enhancement PMOS transistor and a depletion type PMOS transistor, wherein a source and a substrate of the enhancement PMOS transistor and a substrate of the depletion PMOS transistor are connected so as to be equipotential. The drain and gate of the PMOS transistor and the source and gate of the depletion PMOS transistor are connected so as to be equipotential, and the first and second terminals are electrically connected to the drain of the depletion PMOS transistor. An output terminal electrically connected to the source of the PMOS transistor, and electrically connected to the gate of the enhancement PMOS transistor. The a, substrate impurity concentration is 1.0 × 1 surface of the semiconductor substrate below the gate electrode of the depletion of the PMOS transistor
0 15 to 1.0 × 10 16 atoms / cm 3 , and the substrate impurity concentration of the semiconductor substrate surface under the gate electrode of the enhancement PMOS transistor is 5.0 × 1.
A temperature detecting device, characterized in that the temperature is 0 13 to 5.0 × 10 14 atoms / cm 3 .
タとディプレッションのＰＭＯＳトランジスタからな
り、 前記エンハンスメントのＰＭＯＳトランジスタのソース
とサブストレートと前記ディプレッションのＰＭＯＳト
ランジスタのサブストレートが等電位であるように接続
され、 前記エンハンスメントのＰＭＯＳトランジスタのドレイ
ンとゲートと前記ディプレッションのＰＭＯＳトランジ
スタのソースとゲートが等電位であるように接続され、 前記ディプレッションのＰＭＯＳトランジスタのドレイ
ンに電気的に接続された第１の端子を有し、 前記エンハンスメントのＰＭＯＳトランジスタのソース
に電気的に接続された第２の端子を有し、 前記エンハンスメントのＰＭＯＳトランジスタのゲート
に電気的に接続された出力端子を有し、 前記ディプレッションのＰＭＯＳトランジスタのゲート
酸化膜厚が１０００Å〜５０００Åの範囲にあり、前記
エンハンスメントのＰＭＯＳトランジスタのゲート酸化
膜厚が１００Å〜３００Åの範囲にあることを特徴とす
る温度検出装置。7. An enhancement PMOS transistor and a depletion PMOS transistor, wherein a source and a substrate of the enhancement PMOS transistor and a substrate of the depletion PMOS transistor are connected so as to be equipotential, and the enhancement PMOS transistor is connected. A drain and a gate of the transistor and a source and a gate of the depletion PMOS transistor are connected to be equipotential, and a first terminal electrically connected to a drain of the depletion PMOS transistor is provided; An output terminal having a second terminal electrically connected to the source of the PMOS transistor and electrically connected to the gate of the enhancement PMOS transistor. Has, in the range gate oxide film thickness of 1000Å~5000Å of the depletion of the PMOS transistor, the temperature detecting device, characterized in that the gate oxide film thickness of the PMOS transistor of the enhancement is in the range of 100A～300A.
タとディプレッションのＰＭＯＳトランジスタからな
り、 前記エンハンスメントのＰＭＯＳトランジスタのソース
とサブストレートと前記ディプレッションのＰＭＯＳト
ランジスタのサブストレートが等電位であるように接続
され、 前記エンハンスメントのＰＭＯＳトランジスタのドレイ
ンとゲートと前記ディプレッションのＰＭＯＳトランジ
スタのソースとゲートが等電位であるように接続され、 前記ディプレッションのＰＭＯＳトランジスタのドレイ
ンに電気的に接続された第１の端子を有し、 前記エンハンスメントのＰＭＯＳトランジスタのソース
に電気的に接続された第２の端子を有し、 前記エンハンスメントのＰＭＯＳトランジスタのゲート
に電気的に接続された出力端子を有し 前記エンハンスメントのＰＭＯＳトランジスタのソース
とドレインとの距離に相当するチャネル長Ｌｅと前記チ
ャネル長の方向に垂直で前記チャネルが形成される幅に
相当するチャネル幅Ｗｅとの割合（Ｌｅ／Ｗｅ）と前記
ディプレッションのＰＭＯＳトランジスタのチャネル長
Ｌｄとチャネル幅Ｗｄとの割合（Ｌｄ／Ｗｄ）との比が
（Ｌｅ／Ｗｅ）対（Ｌｄ／Ｗｄ）で１００対１から１０
対１であることを特徴とする温度検出装置。8. An enhancement PMOS transistor and a depletion PMOS transistor, wherein a source and a substrate of the enhancement PMOS transistor and a substrate of the depletion PMOS transistor are connected so as to be equipotential, and the enhancement PMOS transistor is connected. A drain and a gate of the transistor and a source and a gate of the depletion PMOS transistor are connected to be equipotential, and a first terminal electrically connected to a drain of the depletion PMOS transistor is provided; An output terminal having a second terminal electrically connected to the source of the PMOS transistor and electrically connected to the gate of the enhancement PMOS transistor. The ratio (Le / We) of the channel length Le corresponding to the distance between the source and the drain of the enhancement PMOS transistor and the channel width We corresponding to the width in which the channel is formed perpendicular to the channel length direction. And the ratio of the channel length Ld of the depletion PMOS transistor to the channel width Wd (Ld / Wd) is (Le / We) to (Ld / Wd) 100 to 1 to 10
A temperature detecting device characterized by being paired with 1.
タとディプレッション型のＮＭＯＳトランジスタからな
り、 前記エンハンスメントのＮＭＯＳトランジスタのソース
とサブストレートとディプレッションのＮＭＯＳトラン
ジスタのサブストレートが等電位であるように接続さ
れ、 前記エンハンスメントのＮＭＯＳトランジスタのドレイ
ンとゲートと前記ディプレッションのＮＭＯＳトランジ
スタのソースとゲートが等電位であるように接続され、 前記ディプレッションのＮＭＯＳトランジスタのドレイ
ンに電気的に接続された第１の端子を有し、 前記エンハンスメントのＮＭＯＳトランジスタのソース
に電気的に接続された第２の端子を有し、 前記エンハンスメントのＮＭＯＳトランジスタのゲート
に電気的に接続され前記ディプレッションのＰＭＯＳト
ランジスタのゲート電極下の半導体基板表面の基板不純
物濃度が１．０×１０15〜１．０×１０16atoms ／ｃｍ
3であり、 前記エンハンスメントのＰＭＯＳトランジスタのゲート
電極下の半導体基板表面の基板不純物濃度が５．０×１
０13〜５．０×１０14atoms ／ｃｍ3であることを特徴
とする温度検出装置。9. An enhancement NMOS transistor and a depletion type NMOS transistor, wherein the source and substrate of the enhancement NMOS transistor and the substrate of the depletion NMOS transistor are connected so as to be equipotential, and the enhancement NMOS transistor is connected. A drain and a gate of the transistor and a source and a gate of the depletion NMOS transistor are connected to be equipotential, and a first terminal electrically connected to a drain of the depletion NMOS transistor is provided; A second terminal electrically connected to the source of the NMOS transistor, and electrically connected to the gate of the enhancement NMOS transistor. Substrate impurity concentration of 1.0 × 10 in the surface of the semiconductor substrate under the gate electrode of the Deployment of the PMOS transistor 15 ~1.0 × 10 16 atoms / cm
3 and the substrate impurity concentration of the semiconductor substrate surface under the gate electrode of the enhancement PMOS transistor is 5.0 × 1.
A temperature detecting device, characterized in that the temperature is 0 13 to 5.0 × 10 14 atoms / cm 3 .
スタとディプレッションのＮＭＯＳトランジスタからな
り、 前記エンハンスメントのＮＭＯＳトランジスタのソース
とサブストレートと前記ディプレッションのＮＭＯＳト
ランジスタのサブストレートが等電位であるように接続
され、 前記エンハンスメントのＮＭＯＳトランジスタのドレイ
ンとゲートと前記ディプレッションのＮＭＯＳトランジ
スタのソースとゲートが等電位であるように接続され、 前記ディプレッションのＮＭＯＳトランジスタのドレイ
ンに電気的に接続された第１の端子を有し、 前記エンハンスメントのＮＭＯＳトランジスタのソース
に電気的に接続された第２の端子有し、 前記エンハンスメントのＮＭＯＳトランジスタのゲート
に電気的に接続された出力端子を有し、 前記ディプレッションのＮＭＯＳトランジスタのゲート
酸化膜厚が１０００Å〜５０００Åであり、前記エンハ
ンスメントのＮＭＯＳトランジスタのゲート酸化膜厚が
１００Å〜３００Åであることを特徴とする温度検出装
置。10. An enhancement NMOS transistor and a depletion NMOS transistor, wherein a source and a substrate of the enhancement NMOS transistor and a substrate of the depletion NMOS transistor are connected so as to be equipotential, and the enhancement NMOS transistor is connected. A drain and a gate of the transistor and a source and a gate of the depletion NMOS transistor are connected to be equipotential, and a first terminal electrically connected to a drain of the depletion NMOS transistor is provided; An output terminal having a second terminal electrically connected to the source of the NMOS transistor, and electrically connected to the gate of the enhancement NMOS transistor. A, wherein a gate oxide film thickness of the NMOS transistor of the depletion is 1000 Å to 5000 Å, the temperature detecting device, wherein the gate oxide film thickness of the NMOS transistor of the enhancement is 100A～300A.
スタとディプレッションのＮＭＯＳトランジスタからな
り、 前記エンハンスメントのＮＭＯＳトランジスタのソース
とサブストレートと前記ディプレッションのＮＭＯＳト
ランジスタのサブストレートが等電位であるように接続
され、 前記エンハンスメントのＮＭＯＳトランジスタのドレイ
ンとゲートと前記ディプレッション型のＮＭＯＳトラン
ジスタのソースとゲートが等電位であるように接続さ
れ、 前記ディプレッションのＮＭＯＳトランジスタのドレイ
ンに電気的に接続された第１の端子を有し、 前記エンハンスメントのＮＭＯＳトランジスタのソース
に電気的に接続された第２の端子を有し、 前記エンハンスメントのＮＭＯＳトランジスタのゲート
に電気的に接続された出力端子を有し、 前記エンハンスメントのＮＭＯＳトランジスタのソース
とドレインとの距離に相当するチャネル長Ｌｅとそのチ
ャネル長の方向に垂直でチャネルが形成される幅に相当
するチャネル幅Ｗｅとの割合（Ｌｅ／Ｗｅ）と前記ディ
プレッションのＮＭＯＳトランジスタのチャネル長Ｌｄ
とチャネル幅Ｗｄとの割合（Ｌｄ／Ｗｄ）との比が（Ｌ
ｅ／Ｗｅ）対（Ｌｄ／Ｗｄ）で１００対１から１０対１
であることを特徴とする温度検出装置。11. An enhancement NMOS transistor and a depletion NMOS transistor, wherein a source and a substrate of the enhancement NMOS transistor and a substrate of the depletion NMOS transistor are connected so as to be equipotential, and the enhancement NMOS transistor is connected. A drain and a gate of the transistor and a source and a gate of the depletion type NMOS transistor are connected to be equipotential, and a first terminal electrically connected to a drain of the depletion type NMOS transistor is provided, and the enhancement An output of the enhancement NMOS transistor, the second terminal electrically connected to a source of the NMOS transistor, and an output electrically connected to a gate of the enhancement NMOS transistor. A ratio of a channel length Le corresponding to the distance between the source and the drain of the enhancement NMOS transistor and a channel width We corresponding to the width at which the channel is formed perpendicular to the channel length direction (Le / We) and the channel length Ld of the depletion NMOS transistor
And the ratio of the channel width Wd (Ld / Wd) is (Ld / Wd)
e / We) pair (Ld / Wd) from 100: 1 to 10: 1
The temperature detection device is characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273132A JPH08184505A (en) | 1994-11-02 | 1995-10-20 | Temperature detector |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26998894 | 1994-11-02 | ||
| JP6-269988 | 1994-11-02 | ||
| JP7273132A JPH08184505A (en) | 1994-11-02 | 1995-10-20 | Temperature detector |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08184505A true JPH08184505A (en) | 1996-07-16 |
Family
ID=26549013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7273132A Pending JPH08184505A (en) | 1994-11-02 | 1995-10-20 | Temperature detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08184505A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008350A (en) * | 2001-06-19 | 2003-01-10 | Takehiko Adachi | Piezoelectric oscillator |
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| CN111562806A (en) * | 2020-05-18 | 2020-08-21 | 西安拓尔微电子有限责任公司 | Reference source circuit for realizing low temperature coefficient voltage and current on CMOS (complementary metal oxide semiconductor) process |
-
1995
- 1995-10-20 JP JP7273132A patent/JPH08184505A/en active Pending
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